JP2018042430A - Signal generating circuit - Google Patents
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Abstract
Description
本発明は、相補的に変化するとともに双方がオフを示すレベルとなるデッドタイムを有する2つの矩形波信号を生成する信号生成回路に関する。 The present invention relates to a signal generation circuit that generates two rectangular wave signals that change in a complementary manner and have a dead time at which both of them are turned off.
一般的な矩形波信号を生成する信号生成回路では、回路の単純さや素子数の少なさから、生成される矩形波信号のデューティが50%またはその近傍の値となるように設計が行われることが多い。そして、デューティが50%程度の矩形波信号では、奇数次の高調波成分のピークが比較的高くなり、偶数次の高調波成分のピークが比較的低くなることが知られている。このようなことから、生成された矩形波信号が、駆動能力を高く設計する必要があるチャージポンプ回路などに用いられる場合、奇数次の高調波がエミッションノイズに関する規格を満たせなくなるといった問題が発生するおそれがある。 A signal generation circuit that generates a general rectangular wave signal is designed so that the duty of the generated rectangular wave signal is 50% or a value close to it because of the simplicity of the circuit and the small number of elements. There are many. It is known that the peak of the odd-order harmonic component is relatively high and the peak of the even-order harmonic component is relatively low in the rectangular wave signal having a duty of about 50%. For this reason, when the generated rectangular wave signal is used in a charge pump circuit or the like that needs to be designed with a high driving capability, there arises a problem that odd-order harmonics cannot meet the standards for emission noise. There is a fear.
特許文献1には、ノイズを外部で測定してフィードバックし、ノイズの測定結果に応じたデューティ制御(PWM制御)を行うことにより、ノイズを低減する技術が開示されている。
矩形波信号がチャージポンプ回路に用いられる場合、その矩形波信号のデューティは50%程度で固定であり、特許文献1記載の技術のような可変デューティとなるPWM制御を適用することはできない。そこで、このようなノイズ規格を満たすためには、外付け容量やフィルタなどのノイズ対策部品を別途設ける必要が生じるが、そうすると、装置の体格やコストが増加してしまう。
When a rectangular wave signal is used in a charge pump circuit, the duty of the rectangular wave signal is fixed at about 50%, and PWM control with variable duty as in the technique described in
本発明は上記事情に鑑みてなされたものであり、その目的は、フィルタや外付け容量などのノイズ対策部品を用いることなく、高調波成分のノイズを低減することができる信号生成回路を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a signal generation circuit that can reduce harmonic component noise without using noise suppression components such as a filter and an external capacitor. There is.
請求項1に記載の信号生成回路(1)は、チャージポンプ回路(2)に用いられ且つ相補的に変化するとともに双方がオフを示すレベルとなるデッドタイムを有する2つの矩形波信号を生成するもので、信号生成部(3)を備える。信号生成部は、周波数が一定であり且つ奇数次の高調波のピークが偶数次の高調波のピークよりも高くなるような所定のデューティを持つ2つの矩形波信号を生成する。また、信号生成部は、2つの矩形波信号の平均デューティが所定のデューティとなるように維持しつつ、デッドタイムを周期的に変化させるデッドタイム変化部(4)を備える。
The signal generation circuit (1) according to
2つの矩形波信号のデッドタイムが周期的に変化することにより、2つの矩形波信号の少なくとも一方のデューティが周期的に変化する。これにより、2つの矩形波信号のうち少なくとも一方に含まれる高調波成分が拡散され、その結果、奇数次の高調波成分のピークが低く抑えられエミッションノイズに関する規格を満足することができる。また、信号生成回路では、矩形波信号の周波数は一定であり且つ平均デューティは所定のデューティに維持されるため、チャージポンプ回路に用いるのに好適な構成となっている。したがって、上記構成によれば、フィルタや外付け容量などのノイズ対策部品回路規模を用いることなく、高調波成分のノイズを低減することができるという優れた効果が得られる。 When the dead time of the two rectangular wave signals changes periodically, the duty of at least one of the two rectangular wave signals changes periodically. As a result, the harmonic component contained in at least one of the two rectangular wave signals is diffused, and as a result, the peak of the odd-order harmonic component can be kept low, and the standard regarding emission noise can be satisfied. Further, the signal generation circuit has a configuration suitable for use in a charge pump circuit because the frequency of the rectangular wave signal is constant and the average duty is maintained at a predetermined duty. Therefore, according to the above configuration, it is possible to obtain an excellent effect that noise of harmonic components can be reduced without using a noise countermeasure component circuit scale such as a filter or an external capacitor.
以下、本発明の一実施形態について図面を参照して説明する。
図1に示すように、信号生成回路1は、外部から与えられるクロック信号CLKを用いて、矩形波信号に相当するクロック信号CLK1、CLK2を生成する。この場合、クロック信号CLK1、CLK2は、チャージポンプ回路2で用いられるもので、図3に示すように、相補的に変化するとともに双方がオフを示すレベルとなるデッドタイムを有する。なお、この場合、クロック信号CLK1、CLK2のハイレベルは回路の電源電圧VDD(例えば5V)であり、ロウレベルは回路の基準電位GND(例えば0V)である。
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
As shown in FIG. 1, the
信号生成回路1が備える信号生成部3は、周波数が例えば10kHzで一定であり且つ50%(=0.5)のデューティを持つ2つの矩形波信号を生成する。そして、信号生成部3は、その生成した2つの矩形波信号について、平均デューティを50%に維持しつつ、デッドタイムを周期的に変化させたものを、クロック信号CLK1、CLK2として出力する。なお、このようなデッドタイムを変化させる機能は、デッドタイム変化部4により実現される。
The
チャージポンプ回路2は、例えば車両に搭載される電子制御装置などに設けられるものであり、電源電圧VDDを2倍程度に昇圧して出力する。チャージポンプ回路1の出力電源線Loを介して出力される出力電圧Voは、図示しない負荷回路に供給される。本実施形態では、信号生成回路1およびチャージポンプ回路2は、半導体集積回路、つまりICとして構成されている。なお、チャージポンプ回路2が備えるコンデンサC1、C2は、ICの外部に設ける、いわゆる外付けの構成としてもよい。
The
電源電圧VDDが与えられる入力電源線Liと出力電源線Loの間には、スイッチS1、S2がこの順に直列接続されている。入力電源線Liと基準電位GNDが与えられるグランド線Lgの間には、スイッチS3、S4がこの順に直列接続されている。スイッチS1、S2の相互接続ノードN1と、スイッチS3、S4の相互接続ノードN2の間には、コンデンサC1が接続されている。出力電源線Loとグランド線Lgの間には、コンデンサC2が接続されている。 Switches S1 and S2 are connected in series in this order between the input power supply line Li to which the power supply voltage VDD is applied and the output power supply line Lo. Switches S3 and S4 are connected in series in this order between the input power line Li and the ground line Lg to which the reference potential GND is applied. A capacitor C1 is connected between the interconnection node N1 of the switches S1 and S2 and the interconnection node N2 of the switches S3 and S4. A capacitor C2 is connected between the output power supply line Lo and the ground line Lg.
スイッチS1〜S4は、例えばMOSトランジスタなどの半導体スイッチング素子により構成されている。スイッチS1の導通制御端子(例えばゲートなど)には、クロック信号CLK2が与えられ、スイッチS2、S3の導通制御端子には、クロック信号CLK1が与えられている。また、スイッチS4の導通制御端子には、インバータ回路5を介してクロック信号CLK1を反転させた信号が与えられている。 The switches S1 to S4 are constituted by semiconductor switching elements such as MOS transistors, for example. A clock signal CLK2 is supplied to the conduction control terminal (for example, a gate) of the switch S1, and a clock signal CLK1 is supplied to the conduction control terminals of the switches S2 and S3. A signal obtained by inverting the clock signal CLK1 is supplied to the conduction control terminal of the switch S4 via the inverter circuit 5.
スイッチS1〜S4は、その導通制御端子に与えられる信号がハイレベルのときにオンされるとともに、ロウレベルのときにオフされる。したがって、スイッチS1は、クロック信号CLK2がハイレベルのときにオンされ、ロウレベルのときにオフされる。また、スイッチS2、S3は、クロック信号CLK1がハイレベルのときにオンされ、ロウレベルのときにオフされる。また、スイッチS4は、クロック信号CLK1がロウレベルのときにオンされ、ハイレベルのときにオフされる。 The switches S1 to S4 are turned on when a signal applied to the conduction control terminal is at a high level and are turned off when the signal is at a low level. Accordingly, the switch S1 is turned on when the clock signal CLK2 is at a high level and turned off when the clock signal CLK2 is at a low level. The switches S2 and S3 are turned on when the clock signal CLK1 is at a high level and turned off when the clock signal CLK1 is at a low level. The switch S4 is turned on when the clock signal CLK1 is at a low level and turned off when the clock signal CLK1 is at a high level.
つまり、スイッチS1、S4と、スイッチS2、S3とは、相補的にオンオフされる。このようにスイッチS1〜S4がオンオフされることで、コンデンサC1への充放電が行われ、その結果、チャージポンプ回路1による昇圧動作が実現される。このとき、2つのノードN1、N2は、その電位がクロック信号CLK1、CLK2に応じて変化するため、エミッションノイズ源となる。
That is, the switches S1 and S4 and the switches S2 and S3 are turned on and off in a complementary manner. As the switches S1 to S4 are turned on and off in this way, the capacitor C1 is charged and discharged, and as a result, the boost operation by the
クロック信号CLK1、CLK2を生成する信号生成回路1の具体的な構成としては、例えば図2に示すような構成を採用することができる。この場合、信号生成回路1は、インバータ回路11、12、RCフィルタ回路13、切替部14、AND回路15およびNOR回路16を備えている。
As a specific configuration of the
AND回路15およびNOR回路16のそれぞれの一方の入力端子には、クロック信号CLKが与えられている。AND回路15およびNOR回路16のそれぞれの他方の入力端子には、遅延クロック信号Fが与えられている。AND回路15から出力される信号は、クロック信号CLK1となる。また、NOR回路16から出力される信号は、クロック信号CLK2となる。
A clock signal CLK is supplied to one input terminal of each of the
遅延クロック信号Fは、クロック信号CLKを所定の遅延時間だけ遅延させた信号であり、次のように生成される。すなわち、クロック信号CLKをインバータ回路11で反転させ、その反転した信号をRCフィルタ回路13に入力し、RCフィルタ回路13の出力をインバータ回路12により反転させた信号が、遅延クロック信号Fとなる。
The delayed clock signal F is a signal obtained by delaying the clock signal CLK by a predetermined delay time, and is generated as follows. That is, the clock signal CLK is inverted by the
ここで、RCフィルタ回路13は、その時定数を切り替え可能な構成となっている。RCフィルタ回路13の時定数は、カウンタなどから構成される切替部14により切り替えられる。RCフィルタ回路13の時定数の切り替えに応じて、遅延クロック信号Fの遅延時間が切り替えられる。
Here, the
この場合、RCフィルタ回路13は、その入出力端子間に直列接続された複数の抵抗Raと、それら抵抗Raのそれぞれに並列接続された複数のスイッチSaと、その出力端子とグランド線Lg間に接続されたコンデンサCaとを備えている。スイッチSaは、切替部14から与えられる切替信号に応じてオンオフされる。このような構成によれば、スイッチSaのオンオフに応じて入出力端子間に接続される抵抗Raの数を変更することができ、それにより、RCフィルタ回路13の時定数を切り替えることができる。
In this case, the
図3に示すように、上記構成の信号生成回路1により生成されるクロック信号CLK1、CLK2は、相補的に変化するとともに双方がロウレベルとなるデッドタイムTdを有する。なお、図3では、説明の都合上、デッドタイムTdをやや誇張して示しているが、実際のデッドタイムTdはクロック信号CLK1、CLK2の1周期に比べ非常に短い時間となる。
As shown in FIG. 3, the clock signals CLK1 and CLK2 generated by the
この場合、クロック信号CLK1、CLK2のデッドタイムTdは、遅延クロック信号Fのクロック信号CLKに対する遅延時間に応じて定まるようになっている。したがって、RCフィルタ13の時定数の切り替えにより、デッドタイムTdを変化させることができる。
In this case, the dead time Td of the clock signals CLK1 and CLK2 is determined according to the delay time of the delayed clock signal F with respect to the clock signal CLK. Therefore, the dead time Td can be changed by switching the time constant of the
図4に示すように、デッドタイムTdを周期的に、例えば1周期毎に変化させると、それに伴い、クロック信号CLK1、CLK2のデューティ、ひいてはノイズ源となるノードN1、N2の信号(以下、ノイズ源信号と呼ぶ)のデューティも変化する。なお、図4では、デッドタイムおよびデューティの変化幅について、分かり易くするために誇張して示している。 As shown in FIG. 4, when the dead time Td is changed periodically, for example, every period, the duty of the clock signals CLK1 and CLK2 and the signals of the nodes N1 and N2 that become noise sources (hereinafter referred to as noise) are accordingly generated. The duty of the source signal also changes. In FIG. 4, the dead time and the change range of the duty are exaggerated for easy understanding.
また、図4では、デッドタイムTdについて、Td(小)、Td(中)、Td(大)の3段階に変化させている。なお、デッドタイムTdの値は、「Td(小)<Td(中)<Td(大)」という関係となっている。図4に示すように、デッドタイムTdが最も小さいTd(小)のときにノードN1、N2の信号のデューティが最も大きくなり、デッドタイムTdが最も大きいTd(大)のときにノードn1、N2の信号のデューティが最も小さくなっている。すなわち、上記構成ではクロック信号CLK1、CLK2のデッドタイムTdが小さくなるほどノードN1、N2の信号のデューティが大きくなり、デッドタイムTdが大きくなるほどノードN1、N2の信号のデューティが小さくなるようになっている。 In FIG. 4, the dead time Td is changed in three stages: Td (small), Td (medium), and Td (large). The value of the dead time Td has a relationship of “Td (small) <Td (medium) <Td (large)”. As shown in FIG. 4, when the dead time Td is the smallest Td (small), the signal duty of the nodes N1 and N2 is the largest, and when the dead time Td is the largest Td (large), the nodes n1 and N2 The signal duty is the smallest. That is, in the above configuration, the duty of the signals at the nodes N1 and N2 increases as the dead time Td of the clock signals CLK1 and CLK2 decreases, and the duty of the signals at the nodes N1 and N2 decreases as the dead time Td increases. Yes.
本実施形態の信号生成回路1は、RCフィルタ回路13の時定数を周期的に切り替えることで、クロック信号CLK1、CLK2のデッドタイムTdを周期的に切り替えるようになっている。ただし、この場合、クロック信号CLK1、CLK2、ひいてはノイズ源信号の平均デューティを50%に維持しつつ、デッドタイムTdの切り替えが行われる。なお、本実施形態では、上記切り替えは、クロック信号CLK1、CLK2の1周期毎に行われるようになっている。
The
この場合、図5に示すように、クロック信号CLK1、CLK2のデューティが、徐々に上昇して上限に達すると減少に転じ、徐々に減少して下限に達すると再び上昇に転じる、といった具合に緩やかに且つ規則性を持って変化するように、デッドタイムTdを変化させている。具体的には、クロック信号CLK1、CLK2のデューティがサイン波状に変化するようにデッドタイムTdを変化させている。このようにすれば、クロック信号CLK1、CLK2およびノイズ源信号の平均デューティを50%に維持しつつ、それら各信号のデューティを周期的に変化させることができる。なお、前述したとおり、クロック信号CLK1、CLK2の周波数については、一定となるようにしている。 In this case, as shown in FIG. 5, the duty of the clock signals CLK1 and CLK2 gradually increases and starts decreasing when reaching the upper limit, gradually decreases and then increases again when reaching the lower limit. In addition, the dead time Td is changed so as to change with regularity. Specifically, the dead time Td is changed so that the duty of the clock signals CLK1 and CLK2 changes like a sine wave. In this way, it is possible to periodically change the duty of each of the signals while maintaining the average duty of the clock signals CLK1, CLK2 and the noise source signal at 50%. As described above, the frequencies of the clock signals CLK1 and CLK2 are made constant.
ここで、クロック信号CLK1、CLK2のデューティがあまりにも大きく変化すると、チャージポンプ回路2の昇圧効率の低下や出力電圧Voの許容を超える変動を招くおそれがあり、さらには昇圧動作が正常に行えなくなるおそれもある。そこで、この場合、クロック信号CLK1、CLK2のデューティの上限および下限が、チャージポンプ回路2が所望する動作を実行可能な範囲となるように、デッドタイムTdの切り替えが行われるようになっている。
Here, if the duty ratios of the clock signals CLK1 and CLK2 change too much, there is a risk that the boosting efficiency of the
なお、上述したように、信号生成回路1では、デッドタイムTdの変化に伴ってクロック信号CLK1、CLK2のデューティを変化させるようにしているが、それらの平均デューティはあくまでも50%に維持されている。つまり、本実施形態の信号生成回路1は、制御対象の状態を目標とする状態に制御するためにデューティを変化させるPWM制御を行うものではない。
As described above, in the
以上説明した本実施形態によれば、次のような効果が得られる。
信号生成回路1は、チャージポンプ回路2に用いられるクロック信号CLK1、CLK2について、平均デューティが50%となるように維持しつつ、デッドタイムTdを周期的に変化させるようにしている。クロック信号CLK1、CLK2のデッドタイムが周期的に変化することにより、クロック信号CLK1、CLK2、ひいてはノイズ源信号のデューティが周期的に変化する。これにより、クロック信号CLK1、CLK2およびノイズ源信号に含まれる高調波成分が拡散される。
According to this embodiment described above, the following effects can be obtained.
The
その結果、本実施形態におけるスペクトラム(周波数分布)を表す図6から明らかなように、奇数次の高調波成分のピークが、デッドタイムTdを変化させない従来技術に比べて低く抑えられる。そのため、スペクトラムの包絡線が規格線を上回ることはく、エミッションノイズに関する規格を満足することができる。なお、図6では、本実施形態との比較のため、デッドタイムTdを変化させない従来技術におけるスペクトラムを点線で示している。ちなみに、この場合、偶数次の高調波成分のピークは、従来技術に比べて若干高くなるが、偶数次の高調波のピークは元々低いため、偶数次の高調波成分についてもエミッションノイズに関する規格を十分に満足することができる。 As a result, as is clear from FIG. 6 showing the spectrum (frequency distribution) in this embodiment, the peak of the odd-order harmonic component can be suppressed to be lower than that of the conventional technique that does not change the dead time Td. For this reason, the spectrum envelope does not exceed the standard line, and the standard regarding emission noise can be satisfied. In FIG. 6, for comparison with the present embodiment, the spectrum in the prior art in which the dead time Td is not changed is indicated by a dotted line. Incidentally, in this case, the peak of the even-order harmonic component is slightly higher than that of the prior art, but the peak of the even-order harmonic component is originally low, so the standard for emission noise is also applied to the even-order harmonic component. You can be satisfied enough.
このように本実施形態によれば、フィルタや外付け容量などのノイズ対策部品回路規模を用いることなく、高調波成分のノイズを低減することができるという優れた効果が得られる。このような本実施形態により得られる効果は、回路動作をシミュレーションした結果を示す図7からも明らかである。 As described above, according to the present embodiment, it is possible to obtain an excellent effect that noise of harmonic components can be reduced without using a noise countermeasure component circuit scale such as a filter or an external capacitor. Such an effect obtained by the present embodiment is also apparent from FIG. 7 showing the result of simulating the circuit operation.
このシミュレーションでは、クロック信号CLK1、CLK2のデューティの上限を53%にするとともに下限を47%としている。また、この場合、クロック信号CLK1、CLK2の1周期毎にデューティが1%ずつ変化するように、デッドタイムTdを変化させている。さらに、この場合、クロック信号CLK1、CLK2の周波数は、10kHzとしている。 In this simulation, the upper limit of the duty of the clock signals CLK1 and CLK2 is set to 53% and the lower limit is set to 47%. In this case, the dead time Td is changed so that the duty changes by 1% for each cycle of the clock signals CLK1 and CLK2. Furthermore, in this case, the frequency of the clock signals CLK1 and CLK2 is 10 kHz.
図7に示すように、本実施形態によれば、クロック信号のデューティが50%に固定された従来技術に対し、ほぼ全周波数帯にわたって奇数次の高調波成分のピークが低くなっている。特に、AM帯においては、5dBほどの低減効果が得られていることが分かる。AM帯でのノイズ低減効果は、信号生成回路1およびチャージポンプ回路2が、ラジオノイズへの配慮が必要となる車載用途に用いられる場合、非常に有益なものとなる。
As shown in FIG. 7, according to the present embodiment, the peak of the odd-order harmonic component is low over almost the entire frequency band as compared with the conventional technique in which the duty of the clock signal is fixed to 50%. In particular, in the AM band, it can be seen that a reduction effect of about 5 dB is obtained. The noise reduction effect in the AM band is very beneficial when the
また、信号生成回路1では、2つのクロック信号CLK1、CLK2の周波数は一定であり且つ平均デューティは50%に維持されている。そのため、チャージポンプ回路2は、クロック信号のデューティを50%に固定した従来技術と同等の動作を行うことができる。つまり、本実施形態によれば、チャージポンプ回路2の本来の動作を損なうことなく、高調波成分のノイズを低減することができる。
In the
(その他の実施形態)
なお、本発明は上記し且つ図面に記載した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記実施形態では、デッドタイムTdの変化は、クロック信号CLK1、CLK2の1周期毎に行うようにしたが、これに限らずともよく、例えばクロック信号CLK1、CLK2の複数周期毎に行ってもよいし、不規則に変化させてもよい。
(Other embodiments)
The present invention is not limited to the embodiments described above and illustrated in the drawings, and can be arbitrarily modified, combined, or expanded without departing from the gist thereof.
In the above-described embodiment, the change in the dead time Td is performed for each cycle of the clock signals CLK1 and CLK2. However, the present invention is not limited to this. However, it may be changed irregularly.
クロック信号CLK1、CLK2の平均デューティは、奇数次の高調波のピーク値が偶数次の高調波のピーク値よりも大きくなるようなデューティであればよく、例えば50%よりも若干大きい値や若干小さい値(50%程度の値)でもよい。このような平均デューティであっても、本実施形態による高調波成分のノイズ低減効果が得られる。
デッドタイムTdの変化のさせ方としては、クロック信号CLK1、CLK2のデューティが緩やかに且つ規則的に変化するものに限らずともよく、クロック信号CLK1、CLK2のデューティが急峻に変化するものでもよいし、不規則に変化するものでもよい。
The average duty of the clock signals CLK1 and CLK2 only needs to be such that the peak value of the odd-order harmonic is larger than the peak value of the even-order harmonic, for example, a value slightly larger than 50% or slightly smaller It may be a value (a value of about 50%). Even with such an average duty, the noise reduction effect of the harmonic component according to the present embodiment can be obtained.
The method of changing the dead time Td is not limited to the one in which the duty of the clock signals CLK1 and CLK2 changes slowly and regularly, or the one in which the duty of the clock signals CLK1 and CLK2 changes sharply. It may be changed irregularly.
上記実施形態では、クロック信号CLK1の立ち下がりとクロック信号CLK2の立ち上がりとの間のデッドタイムTdと、クロック信号CLK2の立ち下がりとクロック信号CLK1の立ち上がりとの間のデッドタイムとの両方を変化させることで、クロック信号CLK1、CLK2の両方のデューティを変化させるようにしていたが、クロック信号CLK1、CLK2の少なくとも一方のデューティを変化させるようにデッドタイムを変化させてもよい。このようにした場合でも、クロック信号CLK1、CLK2のうち少なくとも一方に含まれる高調波成分が拡散されるため、高調波ノイズの低減効果が得られる。 In the above embodiment, both the dead time Td between the falling edge of the clock signal CLK1 and the rising edge of the clock signal CLK2 and the dead time between the falling edge of the clock signal CLK2 and the rising edge of the clock signal CLK1 are changed. Thus, the duty of both the clock signals CLK1 and CLK2 is changed. However, the dead time may be changed so that the duty of at least one of the clock signals CLK1 and CLK2 is changed. Even in this case, the harmonic component contained in at least one of the clock signals CLK1 and CLK2 is diffused, so that the effect of reducing harmonic noise can be obtained.
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。 Although the present disclosure has been described with reference to the embodiments, it is understood that the present disclosure is not limited to the embodiments and structures. The present disclosure includes various modifications and modifications within the equivalent range. In addition, various combinations and forms, as well as other combinations and forms including only one element, more or less, are within the scope and spirit of the present disclosure.
1…信号生成回路、2…チャージポンプ回路、3…信号生成部、4…デッドタイム変化部。
DESCRIPTION OF
Claims (4)
周波数が一定であり且つ奇数次の高調波のピークが偶数次の高調波のピークよりも高くなるような所定のデューティを持つ前記2つの矩形波信号を生成する信号生成部(3)を備え、
前記信号生成部は、前記2つの矩形波信号の平均デューティが前記所定のデューティとなるように維持しつつ、前記デッドタイムを周期的に変化させるデッドタイム変化部(4)を備える信号生成回路。 A signal generation circuit (1) used for the charge pump circuit (2), which generates two rectangular wave signals having a dead time that changes in a complementary manner and has a level indicating both off,
A signal generator (3) for generating the two rectangular wave signals having a predetermined duty such that the frequency is constant and the peak of the odd harmonic is higher than the peak of the even harmonic;
The signal generation circuit includes a dead time changing unit (4) that periodically changes the dead time while maintaining an average duty of the two rectangular wave signals to be the predetermined duty.
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