JP2018010972A - 回路基板 - Google Patents
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Abstract
【課題】確実にはんだジャンパを形成する。
【解決手段】基板2上に、導通ランドとしてU字状の第1ランド3とU字状の第2ランド4を所定の間隔離して形成し、略リング状の導通パターンを形成する。基板2上部に、第1ランド3及び第2ランド4の外周部に沿って形成される開口部7aを有するレジスト7を形成する。第1ランド3と第2ランド4の内周部を覆うように、レジスト8を形成する。第1ランド3、第2ランド4及びレジスト8を覆うようにはんだクリーム9を印刷する。
【選択図】図1
【解決手段】基板2上に、導通ランドとしてU字状の第1ランド3とU字状の第2ランド4を所定の間隔離して形成し、略リング状の導通パターンを形成する。基板2上部に、第1ランド3及び第2ランド4の外周部に沿って形成される開口部7aを有するレジスト7を形成する。第1ランド3と第2ランド4の内周部を覆うように、レジスト8を形成する。第1ランド3、第2ランド4及びレジスト8を覆うようにはんだクリーム9を印刷する。
【選択図】図1
Description
本発明は、回路基板に関する。特に、回路基板に、はんだジャンパを形成する技術に関する。
回路基板の作製において、実装される電子部品の定数(抵抗値や容量値等)が設計上確定していない状態で回路基板を作製することがあり、電子部品の定数が確定したときに電子部品を実装する必要がなくなったランド部間をはんだジャンパで電気的に接続する場合がある。
例えば、特許文献1には、離間して設けられた2つのランドを跨ぐ開口部をレジストによって形成し、開口部にはんだを満たして2つのランドを電気的に接続するはんだジャンパの技術が開示されている。
特許文献1に記載の技術は、はんだジャンパを形成させるランドの間隔が0.1mm程度であり、導電パターンを形成するための銅箔の厚みが一般的に使われる18μmの回路基板に対する技術である。
これに対して、インバータ製品等で使用される回路基板は、大電流に対応するため、導電パターンを形成するための銅箔の厚みが一般的に使われる18μmよりも厚く、例えば、35μmや70μmであることが多い。
このような厚みの銅箔で導電パターンを形成する場合、エッチング工程において、銅箔の溶解が縦方向だけでなく横方向にも進行する。したがって、導電パターンの断面は、一般的に裾引きと呼ばれる末広がりの形状を示すこととなる。導電パターンの間隔が狭い場合、この裾引きの部分で隣接する導電パターン同士が短絡し、不良となるおそれがあるため、導電パターンの間隔は、例えば、35μmの銅箔なら0.2mm程度、70μmの銅箔なら0.3〜0.4mm程度の間隔が必要となる。この場合、ランドの間隔も0.2〜0.4mm程度の間隔が必要となることから、特許文献1に記載の技術を適用した場合、表面張力によってはんだがランド側に引き寄せられてしまい、はんだブリッジが形成されないおそれがある。
本発明は、上記課題に鑑みて為されたものであり、確実なはんだジャンパを形成するための技術を提供することを目的とする。
上記目的を達成する本発明の回路基板の一態様は、基板と、前記基板上に設けられる第1導通ランドと、前記基板上に設けられ、且つ前記第1導通ランドと距離を離して設けられる第2導通ランドと、前記基板の表面を覆い、前記第1導通ランドと前記第2導通ランドと、前記第1導通ランドと前記第2導通ランドの中間領域に亘る開口部を有する第1レジストと、前記開口部内に設けられ、前記中間領域の一部を覆う第2レジストと、前記第1導通ランドと前記第2導通ランドとを電気的に接続するはんだと、を有することを特徴としている。
また、上記目的を達成する本発明の回路基板の他の態様は、基板と、前記基板上に設けられる第1導通ランドと、前記基板上に設けられ、且つ前記第1導通ランドと距離を離して設けられる第2導通ランドと、前記基板の表面を覆い、前記第1導通ランドと前記第2導通ランドと、前記第1導通ランドと前記第2導通ランドの中間領域に亘る開口部を有する第1レジストと、前記開口部内に設けられ、前記中間領域の一部を覆う第2レジストと、前記第1導通ランド、前記第2導通ランド及び前記第2レジスト上に配され、前記第1導通ランドと前記第2導通ランドとを電気的に接続するはんだと、を有することを特徴としている。
また、上記目的を達成する本発明の回路基板の他の態様は、上記回路基板において、前記第1導通ランド及び前記第2導通ランドは、U字状であることを特徴としている。
また、上記目的を達成する本発明の回路基板の他の態様は、上記回路基板において、前記第2レジスト上であって、前記第2レジストの外周部より内側に第1シルクを有することを特徴としている。
また、上記目的を達成する本発明の回路基板の他の態様は、上記回路基板において、前記第1レジスト上であって、前記開口部の外周に沿って、第2シルクを有することを特徴としている。
また、上記目的を達成する本発明の回路基板の他の態様は、上記回路基板において、前記第1導通ランド及び前記第2導通ランドの厚さは、35μm以上であることを特徴としている。
以上の発明によれば、確実なはんだジャンパを形成することができる。
本発明の実施形態に係る回路基板について、図面を参照して詳細に説明する。
[第1実施形態]
図1(a)は、本発明の第1実施形態に係る回路基板1の上面図であり、リフロー工程前の状態を示している。図1(a)に示すように、基板2上には、導通ランドとして第1ランド3と第2ランド4が所定の間隔(例えば、0.2〜0.4mm)離して形成されている。第1ランド3及び第2ランド4は、例えば、U字状であり、U字状に形成された開口部が向き合うように配置される。つまり、第1ランド3及び第2ランド4は、一対の直線状導電パターンと、この導電パターン同士を繋ぐ導電パターンから構成され、第1ランド3と第2ランド4は、一対の直線状の導電パターンの先端部同士がお互いに向かい合うように配置される。第1ランド3の開口部と反対側の端部には、第1配線5が接続される。同様に、第2ランド4の開口部と反対側の端部には、第2配線6が接続される。
図1(a)は、本発明の第1実施形態に係る回路基板1の上面図であり、リフロー工程前の状態を示している。図1(a)に示すように、基板2上には、導通ランドとして第1ランド3と第2ランド4が所定の間隔(例えば、0.2〜0.4mm)離して形成されている。第1ランド3及び第2ランド4は、例えば、U字状であり、U字状に形成された開口部が向き合うように配置される。つまり、第1ランド3及び第2ランド4は、一対の直線状導電パターンと、この導電パターン同士を繋ぐ導電パターンから構成され、第1ランド3と第2ランド4は、一対の直線状の導電パターンの先端部同士がお互いに向かい合うように配置される。第1ランド3の開口部と反対側の端部には、第1配線5が接続される。同様に、第2ランド4の開口部と反対側の端部には、第2配線6が接続される。
第1ランド3、第2ランド4、第1配線5及び第2配線6は、例えば、銅(Cu)または銅(Cu)の表面に金(Au)めっきやはんだめっき等を施した金属等を用いて形成される。第1ランド3と第2ランド4とを所定の間隔を隔てて配置することで、略リング状(楕円状)の導電パターンが形成されることとなる。この第1ランド3及び第2ランド4で形成される略リング状の長手方向(A−A線に沿う方向)の最大長は、例えば、2.0mm程度であり、短手方向(A−A線に直交して基板の表面に沿う方向)の最大長は、例えば、1.7mm程度である。また、第1ランド3と第2ランド4の先端部の間隔は、0.2〜0.4mm程度である。
基板2と第1配線5及び第2配線6の上部には、レジスト7が形成される。レジスト7には、略リング状の導電パターンの外周部(すなわち、第1ランド3及び第2ランド4の外周部)に沿って形成される開口部7aを有している。また、略リング状の導電パターンの内周部(すなわち、第1ランド3及び第2ランド4の内周部)を覆うように、レジスト8が形成される。さらに、第1ランド3、第2ランド4及びレジスト8を覆うようにはんだクリーム9が印刷される。
図1(b)に示すように、リフロー工程後では、はんだクリーム9を溶融したはんだ10により第1ランド3と第2ランド4が導通させられる(なお、はんだジャンパを開放する場合は、はんだ10が除去される)。リフロー工程では、レジスト8上面に印刷されたはんだクリーム9が溶融し、第1ランド3(または、第2ランド4)側に移動して、第1ランド3と第2ランド4を繋ぐはんだブリッジが形成される。レジスト8は、はんだ10のぬれ性が低いため、溶融したはんだ10が第1ランド3(または、第2ランド4)側に移動しやすくなっている。リフロー工程後、はんだブリッジはリング状になる。
リフロー工程におけるはんだブリッジの形成過程について詳細に説明する。リフロー工程では、はんだクリーム9が溶融される。そして、溶融したはんだ10の表面張力によって周囲のはんだ10が集められ、第1ランド3と第2ランド4がはんだ10によって電気的に接続される。すなわち、第1ランド3と第2ランド4とを電気的に接続するはんだブリッジが形成されることとなる。レジスト8は溶融したはんだ10を弾く効果があるため、レジスト8上に塗布されたはんだクリーム9は、第1ランド3及び第2ランド4の上で溶融したはんだ10に引き寄せられる。したがって、はんだブリッジを形成するはんだ10量が増加し、信頼性の高いはんだブリッジが形成されることとなる。
図1(c)と図1(d)との比較から明らかなように、リフロー工程前にレジスト8上にあったはんだクリーム9が第1ランド3(または、第2ランド4)側に移動することで、リフロー工程後はんだブリッジに使用されるはんだ10量が増加することとなる。その結果、リフロー工程前(図1(e)に示す)と比較して、リフロー工程後(図1(f)に示す)は、第1ランド3と第2ランド4とを接続する部分のはんだ10量がレジスト8上面に印刷されたはんだクリーム9の分だけ増加するので、第1ランド3と第2ランド4との接続部の電気的接続信頼性が向上する。
以上のような、本発明の第1実施形態に係る回路基板1によれば、はんだブリッジを形成する(すなわち、はんだジャンパに使用される)はんだ10量が増量されるので、確実にはんだジャンパを形成することができる。特に、表面銅箔の厚さが厚い回路基板1(例えば、銅箔の厚さが、35μm以上、さらには、70μm以上の回路基板1)において、確実にはんだジャンパを形成することができる。
[第2実施形態]
本発明の第2実施形態に係る回路基板11は、第1実施形態に係る回路基板1において、レジスト7及びレジスト8上にシルクを印刷したものである。よって、第1実施形態と同様の構成については同じ符号を付し、詳細な説明を省略する。
本発明の第2実施形態に係る回路基板11は、第1実施形態に係る回路基板1において、レジスト7及びレジスト8上にシルクを印刷したものである。よって、第1実施形態と同様の構成については同じ符号を付し、詳細な説明を省略する。
図2(a)は、本発明の第2実施形態に係る回路基板11の上面図であり、リフロー工程前の状態を示している。図2(a)に示すように、基板2上には、第1ランド3と第2ランド4が所定の間隔(例えば、0.2〜0.4mm)離して形成されている。第1ランド3の開口部と反対側の端部には、第1配線5が接続される。同様に、第2ランド4の開口部と反対側の端部には、第2配線6が接続される。
基板2と第1配線5及び第2配線6の上部には、レジスト7が形成される。レジスト7には、略リング状の導電パターン(すなわち、第1ランド3と第2ランド4)の外周部に沿って形成される開口部7aを有している。また、第1ランド3及び第2ランド4の内周部を覆うように、レジスト8が形成される。
レジスト8の上面には、シルク12が印刷される。シルク12(及び後述のシルク13)とは熱硬化型マーキングインクを硬化した層である。シルク12の面積は、レジスト8の面積よりも小さく印刷される。つまり、レジスト8とシルク12が積層印刷され、その端部が段差形状になっている。また、開口部7aの周囲に沿ってレジスト7上にシルク13が印刷される。そして、第1ランド3と第2ランド4、レジスト8、シルク12を覆うようにはんだクリーム9が印刷される。
図2(b)に示すように、リフロー工程後では、レジスト8(及びシルク12)上面に印刷されたはんだクリーム9が第1ランド3(または、第2ランド4)側に移動し、第1ランド3と第2ランド4を繋ぐはんだブリッジが形成される。シルク12は、はんだ10のぬれ性が低いため、リフロー工程において第1ランド3(または、第2ランド4)側に移動しやすくなっている。リフロー工程後、はんだブリッジはリング状であり、このリングの内側にはシルク12が露出することとなる。
図2(c)と図2(d)との比較、及び図2(e)と図2(f)の比較から明らかなように、リフロー工程後では、シルク12及びレジスト8上面に印刷されたはんだクリーム9の分だけ、はんだブリッジに使用されるはんだ10量が増加し、第1ランド3と第2ランド4の電気的接続信頼性が向上する。これは、図1(c)乃至図1(f)を示して説明した第1実施形態に係る回路基板1と同様の理由である。
以上のような、本発明の第2実施形態に係る回路基板11によれば、第1実施形態と同様に、はんだブリッジを形成するはんだ10量が増量されるので、確実にはんだジャンパを形成することができる。また、レジスト8とシルク12が積層印刷され、段差形状になっていることで、より確実に溶融したはんだ10を第1ランド3(または、第2ランド4)側へ引き寄せることができる。また、レジスト7上に形成されたシルク13(すなわち、はんだクリーム9の周囲に設けられたシルク13)によって、所定の箇所から溶融したはんだ10が流出することが防止される。
[3相インバータ回路]
本発明の実施形態に係る回路基板1,11(はんだジャンパ)は、具体的には、図3に示すような3相インバータ回路に使用される。図3におけるはんだジャンパSJ1、SJ2が本発明の実施形態に係る回路基板1,11のはんだジャンパに相当する。なお、本発明の実施形態に係る回路基板1,11は、3相インバータ回路に適用されることに限定されるものではなく、様々な回路に適用することができる。
本発明の実施形態に係る回路基板1,11(はんだジャンパ)は、具体的には、図3に示すような3相インバータ回路に使用される。図3におけるはんだジャンパSJ1、SJ2が本発明の実施形態に係る回路基板1,11のはんだジャンパに相当する。なお、本発明の実施形態に係る回路基板1,11は、3相インバータ回路に適用されることに限定されるものではなく、様々な回路に適用することができる。
図3に示す3相インバータ回路において、例えば、入力端子L1〜L3に、AC440Vの電源が接続された場合、平滑コンデンサC1の端子両端の直流電圧は622V程度になるが、出力端子に繋がれたモータからの回生電力により、平滑コンデンサC1の端子両端の直流電圧は800Vまで上昇する場合がある。直流電圧の過電圧を防止するために、平滑コンデンサC1にかかる直流電圧を測定する必要があるが、高電圧を直接計測する場合、分圧用の抵抗が多くなる等課題が多い。そこで、トランスTF1の2次側電圧の平滑コンデンサC4の電圧を抵抗R1〜R6で分圧したもの(VDC)を計測すれば、トランスTF1の巻線比と抵抗R1〜R6の分圧比から平滑コンデンサC1にかかる直流電圧を推定することができる。
しかし、トランス特性のバラつきがVDC電圧に及ぼす影響が大きく、平滑コンデンサC1にかかる直流電圧を正確に測定するには校正する必要があるため、製造時に基準となる直流電圧を平滑コンデンサC1に与えて、出力されるVDC電圧を校正している。
はんだジャンパSJ1及びはんだジャンパSJ2は、VDC電圧の校正時に使用され、例えば、基準となる直流電圧を平滑コンデンサC1に与えて、出力されるVDC電圧が基準値よりも高ければ、はんだジャンパSJ1を開放してVDC電圧を降下させ、基準値よりも低ければ、はんだジャンパSJ2を開放してVDC電圧を上昇させることで、VDC電圧を校正することができる。つまり、はんだジャンパSJ1とはんだジャンパSJ2が形成された状態で回路基板が製造され、製品試験時にVDC電圧が基準に入らない場合に、はんだジャンパSJ1とはんだジャンパSJ2のどちらか一方が除去される。
以上、具体的な実施形態を示して本発明の回路基板について詳細に説明したが、本発明の回路基板は、実施形態に限定されるものではなく、その特徴を損なわない範囲で適宜設計変更が可能であり、設計変更された形態も本発明の技術的範囲に属する。
例えば、実施形態の説明において、第1ランド3及び第2ランド4は、レジスト7及びレジスト8との間に形成された溝に沿った形状(U字状)に形成されているが、第1ランド3及び第2ランド4上にレジスト7やレジスト8を形成することもできる。具体的には、半円状の第1ランド及び第2ランドを所定の間隔離して配置して、略円状の導電パターンを基板上に形成し、この第1ランド、第2ランド及び第1ランドと第2ランドとの中間部に略円状のレジストを形成する態様とすることもできる。
また、はんだクリーム9は、印刷の他、第1ランド3及び第2ランド4に亘る開口部を有するメタルマスクを用いて基板2上に配置することもできる。
1,11…回路基板
2…基板
3…第1ランド(第1導通ランド)
4…第2ランド(第2導通ランド)
5,6…配線
7…レジスト(第1レジスト)
7a…開口部
8…レジスト(第2レジスト)
9…はんだクリーム(はんだ)
10…はんだ
12…シルク(第1シルク)
13…シルク(第2シルク)
SJ1,SJ2…はんだジャンパ
2…基板
3…第1ランド(第1導通ランド)
4…第2ランド(第2導通ランド)
5,6…配線
7…レジスト(第1レジスト)
7a…開口部
8…レジスト(第2レジスト)
9…はんだクリーム(はんだ)
10…はんだ
12…シルク(第1シルク)
13…シルク(第2シルク)
SJ1,SJ2…はんだジャンパ
Claims (6)
- 基板と、
前記基板上に設けられる第1導通ランドと、
前記基板上に設けられ、且つ前記第1導通ランドと距離を離して設けられる第2導通ランドと、
前記基板の表面を覆い、前記第1導通ランドと前記第2導通ランドと、前記第1導通ランドと前記第2導通ランドの中間領域に亘る開口部を有する第1レジストと、
前記開口部内に設けられ、前記中間領域の一部を覆う第2レジストと、
前記第1導通ランドと前記第2導通ランドとを電気的に接続するはんだと、を有する
ことを特徴とする回路基板。 - 基板と、
前記基板上に設けられる第1導通ランドと、
前記基板上に設けられ、且つ前記第1導通ランドと距離を離して設けられる第2導通ランドと、
前記基板の表面を覆い、前記第1導通ランドと前記第2導通ランドと、前記第1導通ランドと前記第2導通ランドの中間領域に亘る開口部を有する第1レジストと、
前記開口部内に設けられ、前記中間領域の一部を覆う第2レジストと、
前記第1導通ランド、前記第2導通ランド及び前記第2レジスト上に配され、前記第1導通ランドと前記第2導通ランドとを電気的に接続するはんだと、を有する
ことを特徴とする回路基板。 - 前記第1導通ランド及び前記第2導通ランドは、U字状である
ことを特徴とする請求項1または請求項2に記載の回路基板。 - 前記第2レジスト上であって、前記第2レジストの外周部より内側に第1シルクを有する
ことを特徴とする請求項1から請求項3のいずれか1項に記載の回路基板。 - 前記第1レジスト上であって、前記開口部の外周に沿って、第2シルクを有する
ことを特徴とする請求項1から請求項4のいずれか1項に記載の回路基板。 - 前記第1導通ランド及び前記第2導通ランドの厚さは、35μm以上である
ことを特徴とする請求項1から請求項5のいずれか1項に記載の回路基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016139005A JP2018010972A (ja) | 2016-07-14 | 2016-07-14 | 回路基板 |
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JP (1) | JP2018010972A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023196382A1 (en) * | 2022-04-07 | 2023-10-12 | Western Digital Technologies, Inc. | Printed circuit board for galvanic effect reduction |
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2016
- 2016-07-14 JP JP2016139005A patent/JP2018010972A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023196382A1 (en) * | 2022-04-07 | 2023-10-12 | Western Digital Technologies, Inc. | Printed circuit board for galvanic effect reduction |
US11924964B2 (en) | 2022-04-07 | 2024-03-05 | Western Digital Technologies, Inc. | Printed circuit board for galvanic effect reduction |
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