JP2017536043A - 低電圧の、高度に正確な電流ミラー - Google Patents

Abstract

本開示のある特定の複数の態様は、一般に、低電圧の、正確な電流ミラー（２００）に関連し、それは、第１の対のトランジスタ（Ｍ４、Ｍ５）、第１の対のトランジスタ（Ｍ４、Ｍ５）とカスコードの第２の対のトランジスタ（Ｍ２、Ｍ３）、第２の対のトランジスタ（Ｍ２、Ｍ３）に結合されたスイッチングネットワーク（２０１）、およびスイッチングネットワークに結合された第３の対のトランジスタ（Ｍ０、Ｍ１）を含む。第１のおよび第２の対のトランジスタ間の入力ノード（２０８）は、電流ミラーに関する入力電流を受け取るように構成され、第１の対のトランジスタにおける出力ノード（２１０）は、入力電流に比例する電流ミラーに関する出力電流をシンクするように構成され得る。この電流ミラーのアキーテクチャは、ハイブリッド低電圧／高電圧の解決策を提示し、低入力電圧を許容し、高出力インピーダンスを提供し、および少ない面積および電力消費（low area and power consumption）を提示する。

Description

関連出願の相互参照

[0001] 本願は、２０１５年６月３０日に出願された米国特許出願第１４／７５５、４３５号への優先権を主張し、それは、「LOW VOLTAGE, HIGHLY ACCURATE CURRENT MIRROR」と題され、２０１４年１１月２０日に出願された米国仮特許出願第６２／０８２、２６６号の利益を主張し、それは、それの全文が参照により本明細書に組み込まれる。

[0002] 本開示のある特定の複数の態様は、一般に、電子回路、さらに特には、高度に正確な電流比を有する低電圧電流ミラーに関連する。

[0003] 電流ミラーは、入力電流に比例する高インピーダンス出力電流を提供する電流増幅器の一タイプである。出力電流は、典型的に、高ゲインに関する負荷を駆動するために使用される。簡素な電流ミラーは、一般に、単一の入力および単一の出力トランジスタ対から成り、その対のゲート電極は、互いに、そして入力トランジスタのドレインで入力電圧ノードに、結ばれている。それらトランジスタのソースは、両方のトランジスタに共通である基準電圧ノードに接続されている。入力トランジスタのドレインおよびゲートは、静止基準電流（a quiescent reference current）を提供する電流ソースに接続されている。入力および出力トランジスタは、互いに結ばれたそれらのゲートおよびソースを有するので、対応する出力電流は、出力トランジスタの伝導パス（conduction path）において生じる（arises）。一般に、入力および出力トランジスタは、同一であり（identical）、その電流には、実質上のユニティゲイン（a substantially unity gain）がある。そのような複数の電流ミラーは、通常（commonly）、複数の高ゲインの増幅ステージにおいて能動負荷を提供するために使用される。

[0004] 本開示のある特定の複数の態様は、一般に、低電圧の、正確な電流ミラー回路に関連し、それは、たとえば、集積回路（ＩＣ）における、分散型電流センシング（distributed current sensing）に使用され得る。

[0005] 本開示のある特定の複数の態様は、電流ミラーを提供する。電流ミラーは、典型的に、第１の対のトランジスタ、第１の対のトランジスタとカスコードの（in cascode with）第２の対のトランジスタ、第２の対のトランジスタに結合されたスイッチングネットワーク、およびスイッチングネットワークに結合された第３の対のトランジスタを含む。ある特定の複数の態様に関して、第１および第２の対のトランジスタ間の入力ノードは、電流ミラーに関する入力電流を受け取るように構成され、第１の対のトランジスタにおける出力ノードは、入力電流に比例する電流ミラーに関する出力電流をシンクする（sink）ように構成される。

[0006] ある特定の複数の態様によると、スイッチングネットワークは、第２の対のトランジスタと第３の対のトランジスタとの間の接続を、周期的に（またはランダムに）交換する（interchange）ように構成される。

[0007] ある特定の複数の態様によると、スイッチングネットワークは、ダイナミックエレメントマッチング（ＤＥＭ：dynamic element matching）回路を含む。

[0008] ある特定の複数の態様によると、電流ミラーは、第１の対のトランジスタにおける１つのトランジスタにバイアス電流を供給するように構成される電流ソースをさらに含む。バイアス電流は、入力電流と比較してごくわずかで（negligible）あり得る。ある特定の複数の態様に関して、電流ミラーはまた、電流ソースにおよび第１の対のトランジスタにおけるトランジスタに結合されたソースフォロワを含み得る。ソースフォロワは、第１のトランジスタおよび第１のトランジスタとカスコードの第２のトランジスタを含み得る。この場合、第１のトランジスタのゲートは、電流ソースおよび第１の対のトランジスタにおけるトランジスタのドレインに結合され得る。第１のトランジスタのソースは、第２のトランジスタのドレイン、または第２のトランジスタのゲートのうちの少なくとも１つに結合され得る。ある特定の複数の態様に関して、ソースフォロワは、第１の対のトランジスタにおける第１のトランジスタのゲートと第１のトランジスタのソースとの間に接続された第１のキャパシタ、または、第１のトランジスタのゲートと第１の対のトランジスタにおけるトランジスタのソースとの間に接続された第２のキャパシタのうちの少なくとも１つをさらに含み、ここにおいて、第１の対のトランジスタにおけるトランジスタのソースは、入力ノードに結合される。第２のトランジスタのゲートは、第３の対のトランジスタのゲートに結合され得る。ある特定の複数の態様に関して、第１の対のトランジスタにおけるトランジスタのソースは、入力ノードに結合され、および第１の対のトランジスタにおける別のトランジスタのドレインは、出力ノードに結合される。ある特定の複数の態様に関して、電流ソースは、第１のパワーサプライノードに結合され、および第３の対のトランジスタは、第１のパワーサプライノードよりも低い電圧を有する第２のパワーサプライノードに結合される。

[0009] ある特定の複数の態様によると、第１のトランジスタ対は、第１のトランジスタおよび第２のトランジスタを含み、および第１のトランジスタのゲートは、第２のトランジスタのゲートに結合され得る。ある特定の複数の態様に関して、第２の対のトランジスタは、第３のトランジスタおよび第４のトランジスタを含み、第３のトランジスタのゲートは、第４のトランジスタのゲートに結合され、第１のトランジスタのソースは、第３のトランジスタのドレインに結合され、および第２のトランジスタのソースは、第４のトランジスタのドレインに結合される。この場合、第３の対のトランジスタは、第５のトランジスタおよび第６のトランジスタを含み得、第５のトランジスタのゲートは、第６のトランジスタのゲートに結合され得、および第３のトランジスタと第４のトランジスタとの間の第１のサイズ比は、第５のトランジスタと第６のトランジスタとの間の第２のサイズ比と等しくなり（equal）得る。第１のトランジスタと第２のトランジスタとの間の第３のサイズ比は、第１のサイズ比および第２のサイズ比と異なり得る。第３のサイズ比は、電流ミラーのバイアス電流と電流ミラーの出力電流との間の比に基づき得、第１のトランジスタのドレインは、バイアス電流を受け取るように構成され得、および第２のトランジスタのドレインは、出力電流をシンクするように構成され得る。この場合、バイアス電流は、入力電流と比較してごくわずかであり得、第１のトランジスタのソースおよび第３のトランジスタのドレインは、入力ノードに結合され得る。スイッチングネットワークの第１の構成において、第３のトランジスタのソースは、第５のトランジスタのドレインに結合され得、第４のトランジスタのソースは、第６のトランジスタのドレインに結合され得る。スイッチングネットワークの第２の構成において、第３のトランジスタのソースは、第６のトランジスタのドレインに結合され得、第４のトランジスタのソースは、第５のトランジスタのドレインに結合され得る。ある特定の複数の態様に関して、第１のトランジスタおよび第３のトランジスタは、電流ミラーの入力およびバイアス電流ブランチにあり、第２のトランジスタおよび第４のトランジスタは、電流ミラーの出力電流ブランチにある。第４のトランジスタは、第３のトランジスタよりも小さいサイズを有し得る。第２のトランジスタは、第１のトランジスタよりも大きいサイズを有し得る。

[0010] ある特定の複数の態様によると、電流ミラーの入力電流と電流ミラーの出力電流との間の比は、１５：１である。しかしながら、他の複数の電流の比が、変わりに使用され得る。

[0011] ある特定の複数の態様によると、第２の対のトランジスタにおける１つのトランジスタは、スイッチングネットワークから入力ノードを切り離す（separates）。

[0012] ある特定の複数の態様によると、入力ノード、第２の対のトランジスタ、スイッチングネットワーク、および第３の対のトランジスタは、低電圧のドメインにおいて動作し、出力ノードおよび第１の対のトランジスタは、高電圧のドメインにおいて動作する。この場合、第２の対のトランジスタは、低電圧のドメインと高電圧のドメインとの間の電荷共有を減らすように構成され得る。

[0013] 本開示のある特定の複数の態様は、入力電流に比例する出力電流を生成するための装置を提供する。装置は、一般に、入力電流を受け取るための手段と、バイアス電流を生成するための手段と、出力電流をシンクするための第１の手段、ここにおいて、出力電流は、バイアス電流に比例する、と、第１の手段とカスコードの出力電流をシンクするための第２の手段、ここにおいて、出力電流は、入力電流およびバイアス電流の合計に比例する、と、出力電流をシンクするための第３の手段と、および第２の手段と第３の手段との間の接続を交換するための手段、ここにおいて、入力電流を受け取るための手段は、第１の手段と第２の手段との間に接続される、と、を含む。

[0014] 本開示の上記された複数の特徴における仕方が詳細に理解されることができるように、上記において簡潔に要約されたより特定の説明は、複数の態様を参照することにより得られ得、それらのうちのいくつかは、添付された図面内において例示される。しかしながら、添付された図面は、本開示のある特定の典型的な複数の態様のみを例示しており、よって、その説明が他の同等に効果的な複数の態様を認め得ることから、それの範囲を限定するものと考えられるべきではないことに留意されたい。

[0015] 図１は、本開示のある特定の複数の態様に従って、分散型オンチップ電流センシング（distributed on-chip current sensing）を例示する。 [0016] 図２は、本開示のある特定の複数の態様に従う、電流ミラーに関する例となる回路図である。 [0017] 図３は、本開示のある特定の複数の態様に従う、図２の電流ミラーにソースフォロワを追加する例となる回路図である。 [0018] 図４は、本開示のある特定の複数の態様に従う、１５：１の入力対出力電流比（a 15:1 input-to-output-current ratio）を有する電流ミラーに関する例となる回路図である。

詳細な説明

[0019] 本開示の様々な態様が以下に説明される。本明細書での教示が多種多様の形態で具現化され得ること、および、本明細書に開示されている任意の特定の構造、機能、またはその両方が、見本にすぎないことは、明らかであるはずである。本明細書での教示に基づいて、当業者は、本明細書に開示された態様が、任意の他の態様とは独立してインプリメントされ得ること、および、これらの態様のうちの２つ以上が、様々な方法で組み合わされ得ることを理解するはずである。たとえば、本明細書に述べられる任意の数の態様を使用して、装置はインプリメントされ得、または、方法は実践（practice）され得る。さらに、他の構造、機能性、あるいは本明細書に述べられる複数の態様のうちの１つまたは複数に加えて、またはそれ以外の、構造および機能性を使用して、そのような装置がインプリメントされ得、または、そのような方法が実践され得る。さらに、ある態様は、１つの請求項の少なくとも１つのエレメントを備え得る。

[0020] 「例示的（exemplary）」という単語は、本明細書において、「例（example）、事例（instance）、または実例（illustration）として役立つこと（serving）」を意味するように使用される。「例示的」なものとして本明細書に説明された何れの態様も、必ずしも、他の複数の態様よりも好ましいまたは有利であると解釈されるべきではない。
例となる電流ミラー

[0021] 多くのアプリケーションにおいて、集積回路（ＩＣ）の様々なブロック（たとえば、中央処理ユニット（ＣＰＵ）、デジタルシグナルプロセッサ（ＤＳＰ）等）の実際の、リアルタイムの電流消費を測定することは、望ましくあり得る。これらのブロックの電流センシングは、さらに高まる電圧管理の課題へのツールを提供し、電力制限管理（power limits management）に関するアクティブコントロールとして、または診断ツール（a diagnostic tool）として使用され得る。

[0022] 図１は、複数の電流センサ１１０を有するＩＣ１００（また、「チップ」と呼ばれる）を例示し、それらは、ＩＣの様々な部分において分散される。この分散型オンチップ電流センシングスキームにおいて、ＩＣ１００は、中央センシングインタフェース１２０において高い正確さで測定されることになる、低電圧のドメインから来る比較的大きい電流を含む。しばしば、高電圧ソースは、ＩＣ１００のセンシングインタフェース側で利用可能であるが、電流は、低電圧のドメインから提供される。そのような電流を測定するために、電流ミラー、望ましくは十分に正確な電流比、低電力消費、および小さい面積のペナルティ（a small area penalty）を有する電流ミラーは、利用され得る。

[0023] 従来の電流ミラーに関して複数の問題点（issues）がある。たとえば、いくつかのＩＣにおけるミラーに関する低い利用可能な電圧ヘッドルームに起因して、ある特定の複数の電流ミラー回路は、全く機能しない（not be functional）可能性がある。たとえば、ＩＣ１００におけるパワーサプライ電圧（Ｖｄｄ）は、６３０ｍＶの低さである（as low as 630 mV）ことができ、センサ１１０からセンシングインタフェース１２０までの経路付けにおける（in routing）抵抗倍の電流（ＩＲ：current-times-resistance）の降下は、１５０ｍＶの高さであり（as high as 150 mV）得る。その上、未来の技術では、Ｖｄｄおよびトランジスタしきい電圧（Ｖｔｈ）の両方は、より低くなる傾向にあるが、そのＩＲの降下は、同じであり続けるため、その状況はより厳しく（severe）なる。面積に関しては、従来の電流ミラー回路のサイズは、回路が最小ゲート対ソース電圧（minimum gate-to-source voltage）（Ｖｇｓ）で大きい電流を扱う（handle）ことができるように典型的には大きく、それは、大きい面積のオーバヘッドを引き起こす（produces）。また、典型的な電流ミラーにおいて、電流比は、それらトランジスタにおける不整合に起因して、正確ではない可能性がある。さらに、従来の電流ミラーの出力インピーダンスは、典型的には、長さの長いデバイスを避ける面積への考慮（area considerations）に起因して、むしろ制限されている。カスコードにおいて、別の列（row）のトランジスタを追加することは、これは、電圧ヘッドルームをより一層制限するので、実用的（practical）ではない。

[0024] カスコードされた電流ミラー回路におけるこれらの問題の少なくともいくつかに対処する試みにおいて、小さいバイアス電流は、入力トランジスタのドレインに注入（injected）され得、および入力電流は、この入力トランジスタのソースで提供され得る。この場合、入力電圧は、入力電流ブランチにおけるもう一方のトランジスタのドレイン対ソース電圧（drain-to-source voltage）（Ｖｄｓ）に下がることができる。この変化は、低電圧の動作（たとえば、しきい電圧（Ｖｔｈ）は、約５００ｍＶまでであり得、およびＶｄｓは、約１４０ｍＶまでであり得る）を許す（permits）。さらに、ダイナミックエレメントマッチング（ＤＥＭ）回路は、複数のトランジスタ間での不整合を平均する（average out）目的で（in an effort to）、それらカスコードされたトランジスタの対間で、使用され得る。しかしながら、電流ミラートポロジにおけるバイアス電流トランジスタと出力電流トランジスタとの間の電流密度の不整合は、大きな誤差をもたらし（introduce）得、および出力インピーダンスは、十分に高くない可能性がある。

[0025] 図２は、本開示のある特定の複数の態様に従う、電流ミラー２００に関する例となる回路図である。電流ミラー２００は、第１の対のトランジスタＭ４およびＭ５、第１の対のトランジスタＭ４およびＭ５とカスコードに接続された第２の対のトランジスタＭ２およびＭ３、第２の対のトランジスタＭ２およびＭ３に結合されたスイッチングネットワーク２０１（たとえば、ＤＥＭ）、およびスイッチングネットワーク２０１に結合された第３の対のトランジスタＭ０およびＭ１を含む。トランジスタＭ４は、ドレインが、また、パワーサプライ（または電圧）レール（rail）と呼ばれる、第１のパワーサプライノード（たとえば、ＶＤＤ＿Ｈｉｇｈ）から小さいバイアス電流（Ｉｂｉａｓ）を供給するように構成されたバイアス電流ソース２０２に結合されたバイアストランジスタとして機能し得る。ある特定の複数の態様に関して、トランジスタＭ０およびＭ１のソースは、第２のパワーサプライノード２０６に結合され、それは、第１のパワーサプライノード２０４よりも低い電圧を有し得る。ある特定の複数の態様に関して、図２に例示されるように、カスコードされたトランジスタＭ４およびＭ５のゲートは、互いに接続され、およびバイアス電圧（Ｖ３）でバイアスされる。同様に、第２の対のトランジスタＭ２およびＭ３のゲートは、互いに接続され、ある特定の複数の態様に関して、別のバイアス電圧（Ｖ２）によってバイアスされる。ある特定の複数の態様に関して、第３の対のトランジスタＭ０およびＭ１のゲートはまた、示されるように、互いに接続され、およびトランジスタＭ４のドレインに結合され、電流ソース２０２によってバイアスされる。

[0026] スイッチングネットワーク２０１は、第２の対のトランジスタＭ２およびＭ３と第３の対のトランジスタＭ０およびＭ１との間で接続を交換するように構成される。ある特定の複数の態様に関して、複数の対のトランジスタ間で接続を交換することは、Ｍ２のソースをＭ０のドレインに接続されていることから、Ｍ１のドレインに接続されていることに、または、逆もまた同様に、スイッチングすることに関与する。この場合、スイッチングネットワーク２０１と接続を交換することはまた、Ｍ３のソースをＭ１のドレインと接続されていることから、Ｍ０のドレインに接続されていることに、または、逆もまた同様に、スイッチングすることに関与する。これらの接続は、たとえば、（クロックのような、周期的なコントロール信号に従って）周期的に、またはランダムに、交換され得る。

[0027] 図２において、第１および第２の対のトランジスタ間の入力ノード２０８および第２の対のトランジスタは、電流ミラー２００に関する入力電流（Ｉｉｎ）を受け取るように構成される。上記で説明されるように、Ｉｂｉａｓは、小さくあり得、それは、ＩｂｉａｓがＩｉｎと比較してごくわずかであることを意味し得る。ある特定の複数の態様に関して、入力ノード２０８は、トランジスタＭ４のソースに、およびトランジスタＭ２のドレインに結合される。第１の対のトランジスタにおける出力ノード２１０は、電流ミラー２００に関する出力電流（Ｉｏｕｔ）をシンクするように構成され、ここで、Ｉｏｕｔは、Ｉｉｎに比例する。ある特定の複数の態様に関して、出力ノード２１０は、トランジスタＭ５のドレインに結合される。

[0028] カスコードされたトランジスタＭ２およびＭ３の第２の列をスイッチングネットワーク２０１とカスコードされたトランジスタＭ４およびＭ５の第１の列との間に有することは、示されるように、図２における上位のデバイスが高電圧（ＨＶ）であること、および下位のデバイスが低電圧（ＬＶ）であることを許す。このハイブリッド低電圧／高電圧の解決策は、従来の電流ミラーに関して上記で説明された問題点を取り除く（eliminates）。図２の電流ミラー２００は、低入力電圧を許容し、高出力インピーダンスを提供し、および少ない面積（low area）を達成する。カスコードされたトランジスタＭ２およびＭ３の第２の列は、２つの異なる電圧から電荷共有を取り除くために、スイッチングネットワーク２０１を絶縁する（isolates）。トランジスタＭ５は、電流ミラー２００の出力抵抗を増加させる。Ｍ５：Ｍ４のサイズ比（Ｋ）は、たとえば、Ｉｏｕｔ対Ｉｂｉａｓの典型的な比に基づいて決定される。ある特定の複数の態様に関して、電流ミラー２００は、トランジスタＭ０とＭ１との間のマッチングに関して、Ｎ：１の低電圧ＤＥＭを利用する。（Ｍ２：Ｍ３と同様に）Ｍ０：Ｍ１のサイズ比（Ｎ）は、たとえば、電流ミラー２００に関するＩｏｕｔ対Ｉｉｎの所望の比に基づいて、決定される。ある特定の複数の態様に関して、一例として、Ｎは、１５に等しい。

[0029] ある特定の複数の態様に関して、図２の電流ミラー２００は、少なくとも４０μＡから２．２ｍＡまで及ぶ入力電流を扱うことが可能である。さらに、電流ミラー２００は、最少パワーサプライ電圧の６３０ｍＶ内で動作し、たとえば、それは、典型的に、従来の電流ミラーにとっては低すぎる。

[0030] 図３は、本開示のある特定の複数の態様に従った、図２の電流ミラー２００へのソースフォロワの追加を例示する例となる回路図である。図３のソースフォロワは、トランジスタＭ６およびＭ８を含み、それらは、カスコードに接続される。ソースフォロワは、（Ｍ４のドレインおよびバイアス電流ソース２０２に接続されたノード３０２における）ミラー電圧をより高い電圧にシフトする（shift）ことに役立つ（serve）。ある特定の複数の態様に関して、トランジスタＭ８のゲートは、ノード３０２に結合され、トランジスタＭ８のソースは、少なくとも１つのトランジスタＭ６のドレインまたはゲートに結合される。ある特定の複数の態様に関して、トランジスタＭ６のドレインおよびゲートは、互いに短絡される（shorted together）。

[0031] ある特定の複数の態様に関して、キャパシタＣ１および／またはＣ２は、安定性のために追加される。キャパシタＣ１は、ノード３０２に、およびトランジスタＭ８のソース、トランジスタＭ６のゲート、トランジスタＭ６のドレイン、または、トランジスタＭ０のゲートのうちの少なくとも１つに結合され得る。キャパシタＣ２は、ノード３０２に、および、入力ノード２０８に結合され得る。

[0032] ある特定の複数の態様によると、カスコードバイアス電圧生成器３０４は、それぞれ、カスコードされたトランジスタＭ４およびＭ５の第１の列およびカスコードされたトランジスタＭ２およびＭ３の第２の列に関するバイアス電圧Ｖ３およびＶ２を生成するために、使用される。ある特定の複数の態様に関して、カスコードバイアス電圧生成器３０４は、トランジスタＭ７のドレインに結合され、それは、トランジスタＭ１と同様にサイズ付けされ（sized）得る。ある特定の複数の態様に関して、トランジスタＭ７のソースは、示されるように、第２のパワーサプライノード２０６に結合され、トランジスタＭ７のゲートは、トランジスタＭ１、Ｍ０、およびＭ６のゲートに結合される。

[0033] 図４は、本開示のある特定の複数の態様に従った、１５：１の入力対出力電流比（Ｉｉｎ／Ｉｏｕｔ）を有する電流ミラー４００に関する例となる回路図である。回路は、図２の電流ミラー２００と同様であり、ここで、Ｍ０：Ｍ１およびＭ２：Ｍ３のサイズ比は、両方とも１５：１である。抵抗器Ｒ１およびＲ２は、バイアス電流ソース２０２によって供給されるバイアス電流と併せて（in conjunction with）、第１、第２、および第３のトランジスタ対のゲートをバイアスするために追加される。

[0034] 上記で説明された方法の様々な動作または方法は、対応する複数の機能を行うことが可能である任意の適した手段によって行われ得る。手段は、回路、特定用途向け集積回路（ＡＳＩＣ）、またはプロセッサを含むがそれらに限定されるわけではない、様々なハードウェアおよび／またはソフトウェアコンポーネント（単数または複数）および／またはモジュール（単数または複数）を含み得る。一般に、図に例示された動作がある場合、それらの動作は、同様の番号付けを有する対応する相当する（corresponding counterpart）ミーンズプラスファンクション（means-plus-function）コンポーネントを有し得る。

[0035] たとえば、入力電流を受け取るための手段は、端子または入力ノード（たとえば、図２において、描かれるような入力ノード２０８）を備え得る。バイアス電流を生成するための手段は、電流ソース（たとえば、図２において例示されるような、バイアス電流ソース２０２）を含み得る。出力電流をシンクするための第１、第２、および／または第３の手段は、各々、一対のトランジスタ（たとえば、図２において示されるような、トランジスタＭ４およびＭ５、トランジスタＭ２およびＭ３、またはトランジスタＭ０およびＭ１）を含み得る。第２の手段と第３の手段との間の接続を交換するための手段は、スイッチングネットワーク（たとえば、図２において例示されるような、スイッチングネットワーク２０１）を備え得る。

[0036] 本明細書に使用される場合、「決定すること」という用語は、多種多様なアクションを包含する（encompasses）。たとえば、「決定すること」は、算出すること、計算すること、処理すること、導出すること、調査すること、ルックアップすること（たとえば、テーブル、データベースまたは別のデータ構造においてルックアップすること）、確かめること等を含み得る。また、「決定すること」は、受け取ること（たとえば、情報を受け取ること）、アクセスすること（たとえば、メモリ内のデータにアクセスすること）等を含み得る。また、「決定すること」は、解決すること、選択すること、選ぶこと、確立すること等を含み得る。

[0037] 本明細書で使用される場合、項目のリスト「のうちの少なくとも１つ」を指すフレーズは、単一の複数のメンバー（single members）を含む、それらの項目の任意の組み合わせを指す。例として、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、同じエレメントの倍数を有する任意の組み合わせ（たとえば、ａ−ａ、ａ−ａ−ａ、ａ−ａ−ｂ、ａ−ａ−ｃ、ａ−ｂ−ｂ、ａ−ｃ−ｃ、ｂ−ｂ、ｂ−ｂ−ｂ、ｂ−ｂ−ｃ、ｃ−ｃ、およびｃ−ｃ−ｃ、または、ａ、ｂ、およびｃの任意の他の順序）と同様に、ａ、ｂ、ｃ、ａ−ｂ、ａ−ｃ、ｂ−ｃ、ａ−ｂ−ｃ、をカバーすることが意図される。

[0038] 本発明に関連して説明された様々な例示的な論理ブロック、モジュールおよび回路は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、ＡＳＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス（ＰＬＤ）、離散ゲートまたはトランジスタ論理、離散ハードウェアコンポーネント、あるいは本明細書で説明された機能を行うように設計されたそれらの任意の組み合わせを用いてインプリメントまたは行われ得る。汎用プロセッサは、マイクロプロセッサであり得るが、代替において、プロセッサは、任意の市販のプロセッサ、コントローラ、マイクロコントローラまたはステートマシンであり得る。プロセッサはまた、計算デバイスの組み合わせ、たとえば、ＤＳＰおよびマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つまたは複数のマイクロプロセッサ、または任意の他のそのような構成としてインプリメントされ得る。

[0039] 本明細書に開示された複数の方法は、説明された方法を達成するための１つまたは複数のステップまたはアクションを備える。方法のステップおよび／または動作は、特許請求の範囲から逸脱することなく互いに交換され得る。言い換えれば、ステップまたはアクションの特定の順序が指定され（specified）ない限り、特定のステップおよび／またはアクションの順序および／または使用は、特許請求の範囲から逸脱することなく修正され得る。

[0040] 説明される機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいてインプリメントされ得る。ハードウェアにおいてインプリメントされる場合、例となるハードウェア構成は、ワイヤレスノードにおける処理システムを備え得る。処理システムは、バスアーキテクチャを用いてインプリメントされ得る。バスは、処理システムの特定のアプリケーションおよび全体の設計制約に応じて、任意の数の相互接続するバスおよびブリッジを含み得る。バスは、プロセッサ、機械読み取り可能な媒体、および、バスインタフェースを含む様々な回路を共にリンクし得る。バスインタフェースは、ネットワークアダプタを、とりわけ、バスを通じて処理システムに接続するために使用され得る。ネットワークアダプタは、物理（ＰＨＹ）レイヤの信号処理機能をインプリメントするために使用され得る。ユーザ端末１２０（図１を参照）の場合、ユーザインタフェース（たとえば、キーパッド、ディスプレイ、マウス、ジョイスティック等）もまた、バスに接続され得る。バスはまた、タイミングソース、周辺機器、電圧調節器、電力管理回路、および同種のもののような様々な他の回路をリンクし得、それらは当業内では周知であり、従って、これ以上は説明されない。

[0041] 処理システムは、プロセッサの機能性を提供する１つまたは複数のマイクロプロセッサ、および機械読み取り可能な媒体の少なくとも一部を提供する外部メモリを有し、全てが外部バスアーキテクチャを通して他のサポート回路と共にリンクされている、汎用処理システムとして構成され得る。代替として、処理システムは、プロセッサ、バスインタフェース、アクセス端末の場合は、ユーザインタフェース、サポートする回路、および単一のチップに一体化された機械読み取り可能な媒体の少なくとも一部を有するＡＳＩＣでインプリメントされ得、あるいは、１つまたは複数のＦＰＧＡ、ＰＬＤ（プログラマブル論理デバイス）、コントローラ、ステートマシン、ゲート論理、離散ハードウェアコンポーネント、または、何らかの他の適した回路、あるいは本開示全体を通して説明される様々な機能性を行うことができる回路の任意の組み合わせでインプリメントされ得る。当業者は、特定のアプリケーションおよび全体のシステムに課された全体の設計制限に応じて、処理システムに関する説明された機能性をどのようにインプリメントすることが最善であるかを明確に理解するだろう。

[0042] 本願の特許請求の範囲が上記で例示されたまさにその構成およびコンポーネントに限定されないことは、理解されるべきである。様々な修正、変更、および変形が、上記に説明された方法および装置の配置、動作および詳細において、特許請求の範囲から逸脱することなくなされ得る。

Claims (30)

1. 電流ミラーであって、
   第１の対のトランジスタと、
   前記第１の対のトランジスタとカスコードの第２の対のトランジスタと、
   前記第２の対のトランジスタに結合されたスイッチングネットワークと、
   前記スイッチングネットワークに結合された第３の対のトランジスタと、ここにおいて、前記第１および第２の対のトランジスタ間の入力ノードは、前記電流ミラーに関する入力電流を受け取るように構成され、ここにおいて、前記第１の対のトランジスタにおける出力ノードは、前記入力電流に比例する前記電流ミラーに関する出力電流をシンクするように構成される、
   を備える、電流ミラー。
2. 前記スイッチングネットワークは、前記第２の対のトランジスタと前記第３の対のトランジスタとの間の接続を周期的に交換するように構成される、請求項１に記載の電流ミラー。
3. 前記スイッチングネットワークは、ダイナミックエレメントマッチング（ＤＥＭ）回路を備える、請求項１に記載の電流ミラー。
4. 前記第１の対のトランジスタにおける１つのトランジスタにバイアス電流を供給するように構成される電流ソースをさらに備える、請求項１に記載の電流ミラー。
5. 前記バイアス電流は、前記入力電流と比較してごくわずかである、請求項４に記載の電流ミラー。
6. 前記電流ソースにおよび前記第１の対のトランジスタにおける前記１つのトランジスタに結合されたソースフォロワをさらに備える、請求項４に記載の電流ミラー。
7. 前記ソースフォロワは、第１のトランジスタおよび前記第１のトランジスタとカスコードの第２のトランジスタを備え、
   前記第１のトランジスタのゲートは、前記電流ソースにおよび前記第１の対のトランジスタにおける前記１つのトランジスタのドレインに結合される、および
   前記第１のトランジスタのソースは、前記第２のトランジスタのドレインまたは前記第２のトランジスタのゲートのうちの少なくとも１つに結合される、請求項６に記載の電流ミラー。
8. 前記ソースフォロワは、
   前記第１のトランジスタの前記ゲートと前記第１のトランジスタの前記ソースとの間に接続された第１のキャパシタ、または、
   前記第１のトランジスタの前記ゲートと前記第１の対のトランジスタにおける前記１つのトランジスタのソースとの間に接続された第２のキャパシタ、ここにおいて、前記第１の対のトランジスタにおける前記１つのトランジスタの前記ソースは、前記入力ノードに結合される、
   のうちの少なくとも１つをさらに備える、請求項７に記載の電流ミラー。
9. 前記第２のトランジスタの前記ゲートは、前記第３の対のトランジスタのゲートに結合される、請求項７に記載の電流ミラー。
10. 前記第１の対のトランジスタにおける前記１つのトランジスタのソースは、前記入力ノードに結合され、ここにおいて、前記第１の対のトランジスタにおける別のトランジスタのドレインは、前記出力ノードに結合される、請求項４に記載の電流ミラー。
11. 前記電流ソースは、第１のパワーサプライノードに結合され、ここにおいて、前記第３の対のトランジスタは、前記第１のパワーサプライノードよりも低い電圧を有する、第２のパワーサプライノードに結合される、請求項４に記載の電流ミラー。
12. 前記第１の対のトランジスタは、第１のトランジスタおよび第２のトランジスタを備え、ここにおいて、前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートに結合される、請求項１に記載の電流ミラー。
13. 前記第２の対のトランジスタは、第３のトランジスタおよび第４のトランジスタを備え、
    前記第３のトランジスタのゲートは、前記第４のトランジスタのゲートに結合される、
    前記第１のトランジスタのソースは、前記第３のトランジスタのドレインに結合され、および
    前記第２のトランジスタのソースは、前記第４のトランジスタのドレインに結合される、請求項１２に記載の電流ミラー。
14. 前記第３の対のトランジスタは、第５のトランジスタおよび第６のトランジスタを備え、
    前記第５のトランジスタのゲートは、前記第６のトランジスタのゲートに結合され、および
    前記第３のトランジスタと前記第４のトランジスタとの間の第１のサイズ比は、前記第５のトランジスタと前記第６のトランジスタとの間の第２のサイズ比に等しい、請求項１３に記載の電流ミラー。
15. 前記第１のトランジスタと前記第２のトランジスタとの間の第３のサイズ比は、前記第１のサイズ比および前記第２のサイズ比と異なる、請求項１４に記載の電流ミラー。
16. 前記第３のサイズ比は、前記電流ミラーのバイアス電流と前記電流ミラーの前記出力電流の比に基づき、
    前記第１のトランジスタのドレインは、前記バイアス電流を受け取るように構成され、および
    前記第２のトランジスタのドレインは、前記出力電流をシンクするように構成される、請求項１５に記載の電流ミラー。
17. 前記バイアス電流は、前記入力電流と比較してごくわずかであり、ここにおいて、前記第１のトランジスタのソースおよび前記第３のトランジスタのドレインは、前記入力ノードに結合される、請求項１６に記載の電流ミラー。
18. 前記スイッチングネットワークの第１の構成において、前記第３のトランジスタのソースは、前記第５のトランジスタのドレインに結合され、および前記第４のトランジスタのソースは、前記第６のトランジスタのドレインに結合される、および
    前記スイッチングネットワークの第２の構成において、前記第３のトランジスタの前記ソースは、前記第６のトランジスタの前記ドレイン、および前記第４のトランジスタの前記ソースは、前記第５のトランジスタの前記ドレインに結合される、請求項１４に記載の電流ミラー。
19. 前記第１のトランジスタおよび前記第３のトランジスタは、前記電流ミラーの入力およびバイアス電流ブランチにあり、前記第２のトランジスタおよび前記第４のトランジスタは、前記電流ミラーの出力電流ブランチにある、請求項１３に記載の電流ミラー。
20. 前記第４のトランジスタは、前記第３のトランジスタより小さいサイズを有する、請求項１３に記載の電流ミラー。
21. 前記第２のトランジスタは、前記第１のトランジスタより大きいサイズを有する、請求項１２に記載の電流ミラー。
22. 前記電流ミラーの前記入力電流と前記電流ミラーの前記出力電流との間の比は、１５：１である、請求項１に記載の電流ミラー。
23. 前記第２の対のトランジスタにおける１つのトランジスタは、スイッチングネットワークから前記入力ノードを切り離す、請求項１に記載の電流ミラー。
24. 前記入力ノード、前記第２の対のトランジスタ、前記スイッチングネットワーク、および前記第３の対のトランジスタは、低電圧のドメインにおいて動作し、ここにおいて、前記出力ノードおよび前記第１の対のトランジスタは、高電圧のドメインにおいて動作する、請求項１に記載の電流ミラー。
25. 前記第２の対のトランジスタは、前記低電圧のドメインと前記高電圧のドメインとの間の電荷共有を減らすように構成される、請求項２４に記載の電流ミラー。
26. 入力電流に比例する出力電流を生成するための装置であって、
    前記入力電流を受け取るための手段と、
    バイアス電流を生成するための手段と、
    前記出力電流をシンクするための第１の手段と、ここにおいて、前記出力電流は、前記バイアス電流に比例する、
    前記第１の手段とカスコードの前記出力電流をシンクするための第２の手段と、ここにおいて、前記出力電流は、前記入力電流および前記バイアス電流の合計に比例する、
    前記出力電流をシンクするための第３の手段と、
    前記第２の手段と前記第３の手段との間の接続を交換するための手段と、ここにおいて、前記入力電流を受け取るための前記手段は、前記第１の手段と前記第２の手段との間に接続されている、
    を備える、装置。
27. 前記入力電流を受け取るための前記手段、前記第２の手段、前記第３の手段、および接続を交換するための前記手段は、低電圧のドメインにおいて動作し、
    前記第１の手段は、高電圧のドメインにおいて動作し、
    前記第２の手段は、前記低電圧のドメインと前記高電圧のドメインとの間の電荷共有を減らすように構成される、請求項２６に記載の装置。
28. 前記バイアス電流に比例する前記出力電流をシンクするための前記第１の手段のための第１の比は、前記入力電流と前記バイアス電流との前記合計に比例する前記出力電流をシンクするための前記第２の手段のための第２の比より大きい、請求項２６に記載の装置。
29. 前記バイアス電流は、前記入力電流と比較してごくわずかである、請求項２６に記載の装置。
30. 接続を交換するための前記手段は、前記第２の手段と前記第３の手段との間との前記接続をランダムに交換するように構成される、請求項２６に記載の装置。