JP2017228295A - 演算装置 - Google Patents
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Abstract
【解決手段】実施形態による演算装置は、ニューラルネットワークに用いられ、各々が、
第1の時間信号及び第2の時間信号が入力され、重み係数と入力データに応じた時間だけ
遅延させた第3及び第4の時間信号を出力する、縦続接続された複数のデジタル時間変換
回路と、最終段の前記デジタル時間変換回路から出力される前記第3及び前記第4の時間
信号を比較して、デジタル信号を生成する時間デジタル変換回路とを備える。
【選択図】図2
Description
力を持った多層ニューラルネットワークを構築できるようになりつつある。そして、Deep
Learningの処理をハードウェアで行うことが考えられている。その中で、高速化や低電
力化を狙いデータのbit数を減らす研究も精力的に行われており、成果も出始めている。
しかし、一般的にDeep Learningの処理を実行するのに用いられているCPU、GPU、DSPなど
の機器は32bitの単精度浮動小数点演算に最適化されているため、そのような機器を利用
した場合データのbit数を減らすことによって得られる高速化や低電力化のメリットは限
定的であった。
を提供する。
各々が、第1の時間信号及び第2の時間信号が入力され、重み係数と入力データに応じた
時間だけ遅延させた第3及び第4の時間信号を出力する、縦続接続された複数のデジタル
時間変換回路と、最終段の前記デジタル時間変換回路から出力される前記第3及び前記第
4の時間信号を比較して、デジタル信号を生成する時間デジタル変換回路とを備える。
形態により本発明が限定されるものではない。
本実施形態では、ニューラルネットワークに用いられる演算装置を想定している。図1
は、ニューラルネットワークの概略構成を示すブロック図である。ニューラルネットワー
ク100は、入力層1と、1または複数の隠れ層2と、出力層3とを備えている。隠れ層
2および出力層3をまとめて演算層とも呼ぶ。図1は、2層の隠れ層2a,2bを含む例
を示している。隠れ層2aは、初段の隠れ層を示す。また、隠れ層2bは、前段の隠れ層
2aに引き続く隠れ層、あるいは、最終段の隠れ層を示す。
Imを有する。k個目の入力データAkが入力部Ikに入力される。
置P11〜P1pの動作は同様である。以下、k番目の演算装置P1kについて説明する
。演算装置P1kには、入力層1からm個の入力データA1〜Amが入力される。そして
、演算装置P1kは、入力データA1〜Amと、それぞれに対応する重み係数Fk1〜F
kmとに対して所定の演算処理を行い、デジタル値Bkを生成する。デジタル値Bkは、
次段の隠れ層2bの入力データとなる。デジタル値Bkは、1ビットであってもよいし、
複数ビットであってもよい。
置P21〜P2qの動作は同様である。以下、k番目の演算装置P2kについて説明する
。演算装置P2kには、隠れ層2aからp個のデジタル値B1〜Bpが入力される。そし
て、演算装置P2kは、デジタル値B1〜Bpと、それぞれに対応する重み係数Gk1〜
Gkpとに対して所定の演算処理を行い、デジタル値Ckを生成する。デジタル値Ckは
、出力層3の入力データとなる。デジタル値Ckは、1ビットであってもよいし、複数ビ
ットであってもよい。
果の数だけ演算装置が設けられる。各演算装置P30〜P39の動作は同様である。以下
、k番目の演算装置P3kについて説明する。演算装置P3kには、隠れ層2bからq個
のデジタル値C1〜Cqが入力される。そして、演算装置P3kは、デジタル値C1〜C
qと、それぞれに対応する重み係数Hk1〜Hkqとに対して所定の演算処理を行い、デ
ジタル値Dkを生成する。例えば最大のDkを与えるkが識別結果となる。
ネットワークにおける重要なパラメータであり、これらを適切に定めることで、入力デー
タを正しく識別できる。
を1層のみとしてもよいし、隠れ層2a,2b間に1または複数の隠れ層2を設けてもよ
い。一般に、隠れ層の数が多いほど識別の精度が向上する。
2及び出力層3における各演算装置Pは、ほぼ同様の演算処理を行う。図2は、演算装置
Pの概略構成を示すブロック図である。演算装置Pは、縦続接続されたn個の基本ユニッ
ト21〜2nと、時間デジタル変換回路としてのフリップフロップ回路4とを備える。本
実施形態の演算装置Pは、下記(1)式に示す演算処理を行う。
データである。各基本ユニット21〜2nには、入力回路5から1ビットの入力データx
(x[1]〜x[n])が入力される。演算装置Pは、n個の基本ユニットでΣwixi
を算出し、フリップフロップ回路4でy=σ()の演算を行う。
、i番目(i=1〜n)の基本ユニット2iについて説明する。図3は、基本ユニット2
iの概略構成を示すブロック図である。基本ユニット2iは、所望の重み係数wiが設定
されており、入力データxiが入力される。また、基本ユニット2iは、第1及び第2の
入力時間信号Ta[i−1]、Tb[i−1]が入力され、第1及び第2の出力時間信号
Ta[i]、Tb[i]を生成する。第1及び第2の入力時間信号Ta[i−1]、Tb
[i−1]は、前段の基本ユニット2i−1の第1及び第2の出力時間信号である。
]、Tb[0]が入力される。基準時間信号Ta[0]、Tb[0]は、ある基準の時刻
で電圧値が遷移する信号である。
、第1及び第2の入力時間信号Ta[i−1]、Tb[i−1]が入力される。遅延回路
2i1は、第1及び第2の入力時間信号Ta[i−1]、Tb[i−1]のいずれか一方
もしくは両方を、両者の時間差が重み係数wiに応じた時間だけ変化するように遅延させ
る。説明を簡単にするため、ここでは第1の入力時間信号Ta[i−1]のみ遅延させ、
Ta[i−1]+wiの第1の遅延時間信号が生成されるとする。
力され、信号A2を出力する第1信号線と、信号B1が入力され、信号B2を出力する第
2信号線を有し、各信号線上には2個のインバータから成る遅延素子を有する。第1信号
線は、pMOSトランジスタQA11、QA13と、nMOSトランジスタQA12、Q
A14とを有する。また、nMOSトランジスタQA12のソース端子と接地端子の間に
、可変抵抗素子RA1を有する。可変抵抗素子RA1は、重み係数wiに応じた時間だけ
遅延させるように抵抗値を設定する。第2信号線は、pMOSトランジスタQB11、Q
B13と、nMOSトランジスタQB12、QB14とを有する。また、nMOSトラン
ジスタQB12のソース端子と接地端子の間に、抵抗素子RB1を有する。なお、各トラ
ンジスタのソース端子と、電源端子あるいは接地端子の間に、抵抗素子を有してもよい。
iに基づき出力信号線の切替えを行う。すなわち、切替回路2i2は、第1の遅延時間信
号Ta[i−1]+wiを第1の出力時間信号Ta[i]として出力し、第2の入力時間
信号Tb[i−1]を第2の出力時間信号Tb[i]として出力する。あるいは、第1の
遅延時間信号Ta[i−1]+wiを第2の出力時間信号Tb[i]として出力し、第2
の入力時間信号Tb[i−1]を第1の出力時間信号Ta[i]として出力する。なお、
第2の入力時間信号Tb[i−1]は、第2の遅延時間信号でもある。
ジスタから成るスイッチング素子を有する。切替回路2i2は、信号A2が入力される第
1の入力信号線と、信号B2が入力される第2の入力信号線と、信号A3が出力される第
1の出力信号線と、信号B3が出力される第2の出力信号線と、nMOSトランジスタQ
A21、QA24と、pMOSトランジスタQA22、QA23とを有する。信号A2は
第1の遅延時間信号Ta[i−1]+wiであり、信号B2は第2の入力時間信号Tb[
i−1]である。信号A3は第1の出力時間信号Ta[i]であり、信号B3は第2の出
力時間信号Tb[i]である。
線との間に接続されている。pMOSトランジスタQA21のソース−ドレイン端子が、
第1の入力信号線と第2の出力信号線との間に接続されている。pMOSトランジスタQ
A23のソース−ドレイン端子が、第2の入力信号線と第1の出力信号線との間に接続さ
れている。nMOSトランジスタQA24のソース−ドレイン端子が、第2の入力信号線
と第1の出力信号線との間に接続されている。各MOSトランジスタのゲート端子には、
1ビットの入力データが入力される。
ップフロップ4は、第2の出力時間信号Tb[n]が遷移するタイミングで、第1の出力
時間信号Ta[n]を取り込み、出力信号yとする。出力信号yは、1または0のデジタ
ル値である。 続いて、本実施形態の演算装置における具体的な動作について説明する。
ここでは、具体的な演算として、y=σ(Σwixi)において各データが1ビットの場
合について説明する。
り小さいときに−1となり、xが0以上のときに+1となる。wiは具体的には遅延時間
で表現されるため、−1または+1以外の値もとること可能であり、多ビットの情報を扱
うこともできる。
入力される。具体的には、第1の入力時間信号Ta[i−1]は、遅延回路の第1信号線
に入力され、第2の入力時間信号Tb[i−1]は、第2信号線に入力される。第1信号
線には重み係数wiに応じた可変抵抗素子があるため、第1の入力時間信号Ta[i−1
]はTa[i−1]+wiとなり、切替回路2i2の第1の入力信号線に出力される。第
1の入力時間信号Tb[i−1]は、遅延は生じずにそのまま、第2の入力信号線に出力
される。ここで、時間信号τ[i]を、τ[i]=Tb[i]−Ta[i]と定義する。
先を切替える。これは、入力時間信号τ[i]に対し、×xiに相当する演算を行ってい
る。xiが+1のとき、nMOSトランジスタQA21、QA24がオンし、pMOSト
ランジスタQA22、QA23がオフする。これにより、第1の入力信号線は第1の出力
信号線に接続され、第2の入力信号線は第2の出力信号線に接続される。これは、入力時
間信号τ[i]に対し、×(+1)に相当する演算を行っている。一方、xiが−1のと
き、nMOSトランジスタQA21、QA24がオフし、pMOSトランジスタQA22
、QA23がオンする。これにより、第1の入力信号線は第2の出力信号線に接続され、
第2の入力信号線は第1の出力信号線に接続される。これは、入力時間信号τ[i]に対
し、×(−1)に相当する演算を行っている。
こで、n個の基本ユニットでΣwixiの演算を行うために、入力回路5において入力デ
ータの変換を行う。
x[1:n]を、nビットの入力データx´[1:n]に変換する。図6(a)の入力回
路5は、n個のXOR回路51〜5nを有する。XOR回路51は、データx[1]及び
x[2]とのXOR演算により、入力データx´[1]を生成する。すなわち、i番目の
XOR回路5iは、データx[i]及びx[i+1]とのXOR演算により、入力データ
x´[i]を生成し、基本ユニット2iの切替回路に出力する。最下位ビットに対応する
x´[n]を生成するXOR回路5nは、データx[n]及び0との演算がされる。なお
、図6(b)に示すように、0とx[n]をXOR回路に入力すると出力x´[n]はx
[n]と等しくなるのでXOR回路5nは使わず、x´[n]としてx[n]を直接利用
しても良い。
b[n]は、フリップフロップ回路4に入力される。第2の出力時間信号Tb[n]が遷
移するタイミングで、第1の出力時間信号Ta[n]を取り込まれる。取り込まれた第1
の出力時間信号Ta[n]は、出力信号yとして出力される。
図8は、基本ユニットの動作の一例を説明するタイムチャートである。遅延回路211へ
入力される信号A1、B1、切替回路212へ入力される信号A2、B2、及び、切替回
路212からの出力される信号A3、B3の波形を示している。水平方向は時間を、垂直
方向は電圧値を表している。信号A1、B1は、同じタイミングで遷移している。ここで
は、wi=+1のとき、可変抵抗素子RA1の抵抗値は、抵抗素子RB1の抵抗値よりも
小さく設定している。また、wi=−1のとき、可変抵抗素子RA1の抵抗値は、抵抗素
子RB1の抵抗値よりも大きく設定している。
間Da経過した時刻t1で遷移している。時間Daは、重み係数wiに応じて設定された
可変抵抗素子RA1の抵抗値に対応する時間である。すなわち、信号A2は、信号A1を
Da時間遅延させた信号となる。また、信号B2は、時刻t0から時間Db経過した時刻
t2で遷移している。時間Dbは、抵抗素子RB1の抵抗値(固定値)に対応する時間で
ある。すなわち、信号B2は、信号B1をDb時間遅延させた信号となる。信号A1は、
信号B2よりも早く遷移している。
1の入力信号線が第1の出力信号線に接続され、第2の入力信号線が第2の出力信号線に
接続される。よって、信号A2は信号A3として出力され、信号B2は信号B3として出
力される。
1の入力信号線が第2の出力信号線に接続され、第2の入力信号線が第1の出力信号線に
接続されている。よって、信号A2は信号B3として出力され、信号B2は信号A3とし
て出力される。
力される。図7(a)の場合、信号B3が遷移した時刻t3において、信号A3の値1を
取り込む。一方、図7(b)の場合、信号B3が遷移した時刻t3´において、信号A3
の値0を取り込む。
間Da´経過した時刻t4で遷移している。また、信号B2は、時刻t0から時間Db経
過した時刻t2で遷移している。可変抵抗素子RA1の抵抗値を大きくしているため、信
号A2の遅延時間は、信号B2の遅延時間よりも大きくなっている。すなわち、信号A2
は、信号B2よりも遅く遷移している。
おいて、信号A3の値0を取り込む。一方、図8(b)の場合、信号B3が遷移した時刻
t3´´において、信号A3の値1を取り込む。
することができる。すなわち、(wi,xi)=(+1,+1)のとき、信号A3は、信
号B3よりも早く遷移する。一方、(wi,xi)=(−1,+1)のとき、信号A3は
、信号B3よりも遅く遷移する。また、(wi,xi)=(+1,−1)のとき、信号A
3は、信号B3よりも遅く遷移する。一方、(wi,xi)=(−1,−1)のとき、信
号A3は、信号B3よりも早く遷移する。
間差を用いて演算処理を行う。これにより、基本ユニットは、可変抵抗素子を用いた遅延
素子と、スイッチング素子で構成できる。よって、ハードウェア構成を簡略化でき、回路
の実装面積を小さくすることができる。また、可変抵抗素子を用いることにより、重み係
数に応じた時間を適切に設定できる。
ことで、入力データに対する積和演算を行っている。これにより、演算処理を高速化及び
低電力化することができる。
よび抵抗素子RB1に代えて、可変容量素子CA1および容量素子CB2を有する。可変
容量素子CA1は、一端をpMOSトランジスタQA11およびnMOSトランジスタQ
A12のドレイン端子に接続され、他端をワード線VWとビット線VBに接続されたnM
OSトランジスタのソース端子に接続されている。容量素子CB1は、一端をpMOSト
ランジスタQB11およびnMOSトランジスタQB12のドレイン端子に接続され、他
端を接地端子に接続されている。可変容量素子CA1は、重み係数wiに応じた時間だけ
遅延させるように容量値を設定する。
量値よりも小さく設定している。また、wi=−1のとき、可変容量素子CA1の容量値
は、容量素子CB1の容量値よりも大きく設定している。可変容量素子を用いることによ
り、重み係数に応じた時間を適切に設定できる。
配線数を少なくすることができる。図10は、遅延回路2i1の他の一例を示す回路図で
ある。各遅延回路は、第1信号線上の遅延素子間に一端が接続された可変容量素子を有し
、第2信号線上の遅延素子間に一端が接続された可変容量素子を有する。各可変容量素子
の他端は、nMOSトランジスタに接続されており、nMOSトランジスタはワード線V
Wおよびビット線VBにより選択される。これにより、可変容量素子に異なる値を書き込
むことができる。
ット線VBに接続されている。図11の遅延回路は、ワード線VWの代わりに、入力信号
をHighにすることにより行選択を行う。
図10および図11の場合も、可変容量素子の容量値を変更することにより、重み係数
に応じた時間を適切に設定できる。
路の出力信号を後段の基本ユニットにそのまま入力してもよい。
次に、本実施形態の演算装置における変形例について説明する。図12は、演算装置P
の変形例の概略構成を示すブロック図である。第1の実施形態と同一部分には同一符号を
付し、説明を省略する。図12の演算装置Pは、縦続接続されたn個の基本ユニット61
〜6nと、フリップフロップ回路4とを備える。
いて説明する。基本ユニット6i(iは、任意の整数)は、所望の重み係数wiが設定さ
れており、入力データxiが入力される。また、基本ユニット6iは、第1及び第2の入
力時間信号Ta[i−1]、Tb[i−1]が入力され、第1及び第2の出力時間信号T
a[i]、Tb[i]を生成する。
憶素子8iとを有する。遅延回路2i1は、第1及び第2の入力時間信号Ta[i−1]
、Tb[i−1]のいずれか一方もしくは両方を、両者の時間差が重み係数wiの絶対値
であるabs(wi)に応じた時間だけ遅延させる。すなわち、遅延回路2i1は、ab
s(wi)に応じた時間だけ遅延させる可変抵抗素子を有する。記憶素子8iは、重み係
数wiの符号であるsign(wi)を記憶している。XNOR回路7iは、データx[
i]及びsign(wi)とのXNOR演算を行い、演算結果を切替回路2i2に出力す
る。
)×xiを算出している。図8の演算装置は、図2の演算装置と同様の結果(y=σ(Σ
wixi))を得ることができる。
因で演算に誤差が生じる問題がある。しかしながら、本実施形態の変形例では、符号演算
については一般的なデジタル回路を使った論理演算で行うためそのような誤差は生じない
。従って、第1の実施形態より回路の実装面積は大きくなるが、より精度の良い演算結果
を得ることができる。
また、変形例においても、第1の実施形態と同様に、高速化及び低電力化できる。
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
212,2n2 切替回路、4 フリップフロップ回路、5 入力回路
Claims (4)
- ニューラルネットワークに用いられる演算装置であって、
各々が、第1の時間信号及び第2の時間信号が入力され、重み係数と入力データに応じ
た時間だけ遅延させた第3及び第4の時間信号を出力する、縦続接続された複数のデジタ
ル時間変換回路と、
最終段の前記デジタル時間変換回路から出力される前記第3及び前記第4の時間信号を
比較して、デジタル信号を生成する時間デジタル変換回路と
を備えることを特徴とする演算装置。 - ニューラルネットワークに用いられる演算装置であって、
第1の入力時間信号が入力される第1の入力信号線と、第2の入力時間信号が入力され
る第2の入力信号線と、前記第1または前記第2の入力信号線の一方に接続され、第1の
出力時間信号が出力される第1の出力信号線と、前記第1または前記第2の入力信号線の
他方に接続され、第2の出力時間信号が出力される第2の出力信号線とを有するデジタル
時間変換回路と、
前記第2の出力時間信号が遷移するタイミングで、前記第1の出力時間信号を取り込み
、出力信号を生成する時間デジタル変換回路と
を備え、
前記デジタル時間変換回路は、入力データに基づき、前記第1及び前記第2の入力信号
線と、前記第1及び前記第2の出力信号線の接続を切替える
ことを特徴とする演算装置。 - 前記デジタル時間変換回路は、遅延回路と、切替回路とを有し、
前記遅延回路は、前記第1及び前記第2の入力信号線に接続され、前記第1の入力時間
信号に重み係数に応じた時間だけ遅延させる遅延素子を有し、
前記切替回路は、前記入力データに基づき、前記信号線の接続を切替えるスイッチング
素子を有する
ことを特徴とする請求項2に記載の演算装置。 - 前記デジタル時間変換回路が、複数縦続接続されていることを特徴とする請求項2また
は3に記載の演算装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016121918 | 2016-06-20 | ||
JP2016121918 | 2016-06-20 |
Publications (2)
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