JP2017225113A - ロック／アンロック検出器を有する位相ロックループ - Google Patents

Abstract

【課題】ロック検出器を有する位相ロックループを提供する。【解決手段】位相検出器１０４は、バン‐バンモードで動作して、基準信号φreｆと帰還信号φfbとの間に正又は負の何れの位相差があるかを表す二進位相誤差信号Δφを生じる。ループフィルタ１０８は、二進位相誤差信号Δφから取り出した制御信号ＴＲを生じる。周波数制御発振器１０９は、制御信号ＴＲを受け、制御信号ＴＲに応じて変化する周波数を有する出力信号１２７を生じるように設定されている。ロック／アンロック検出器１５０は、二進位相誤差信号Δφのデューティサイクル及びスペクトル成分の双方又は何れか一方から取り出される位相ロックループ１００のロック／アンロック状態を決定する。【選択図】図１

Description

本発明は、位相ロックループにおけるロック及びアンロックの双方又は何れか一方を検出する方法及びロック／アンロック検出器を有する位相ロックループに関するものである。

位相ロックループ（すなわち、ＰＬＬ）は、入力基準信号に対し規定された位相及び周波数を有する出力信号を発生させるのに用いられている。入力基準信号及び出力信号間の位相差を位相検出器により決定する帰還ループにより出力信号を入力基準信号の位相に一致させている。デジタル位相ロックループでは、位相検出器がデジタル信号を出力する。（位相誤差を表す）位相検出器からの出力はループフィルタにより受信される。次いでこのループフィルタが、出力信号を周波数制御発振器に供給する。完全デジタル位相ロックループにおいては、位相検出器がデジタル信号を出力しうるものであり、ループフィルタはデジタルループフィルタにでき、周波数制御発振器はデジタル的に制御される発振器としうる。

位相ロックループは、位相誤差に対し直線関係で変化する信号を位相検出器が生じるようにしたリニアモード（線形モード）で動作しうる。又、位相ロックループは、位相誤差が正又は負であることのみを表す二進信号を位相検出器が生じるようにした“バン‐バン（bang-bang ）”モードでも動作しうる。

ＰＬＬが位相ロックを達成したか否かを知ることはしばしば望まれることである。例えば、チューナに対し局部発振器（ＬＯ）信号を発生させるのにＰＬＬのコンテキストを用いる場合、ＰＬＬがチューニング作用後にロック状態に達する場合及び達成した場合を知ることが望ましい。更に、例えば、温度ドリフト又はチューニング作用の失敗によりシステムがロック外れとなった場合を知ることが望ましい。

本発明の第１の態様によれば、位相ロックループであって、この位相ロックループが、
バン‐バンモードで動作して、基準信号と帰還信号との間に正の位相誤差があるか又は負の位相誤差があるかを表す二進位相誤差信号を生じるようにした位相検出器と、
制御信号を前記二進位相誤差信号から取り出して生ぜしめるように設定されたループフィルタと、
前記制御信号を受けるとともにこの制御信号に応じて変化する周波数を有する出力信号を生ぜしめるように設定された周波数制御発振器と、
前記位相ロックループのロック／アンロック状態を前記二進位相誤差信号のデューティサイクル及びスペクトル成分の双方又は何れか一方から取り出して決定するように設定されたロック／アンロック検出器と
を具えている位相ロックループを提供する。

前記ロック検出器は、前記二進位相誤差信号を受けるとともに前記位相ロックループの位相ロック状態に対応する周波数を通過させるように設定された高域通過フィルタを有するようにしうる。

前記ロック検出器は、前記高域通過フィルタの出力を整流して整流された信号を生ぜしめるようにするフィルタを有するようにしうる。

前記ロック検出器は、前記整流された信号から取り出した信号を受けるように配置された低域通過フィルタを有するようにしうる。

前記ロック検出器は、前記整流された信号を受けるとともに変更され整流された信号を前記低域通過フィルタに供給するように配置されたプログラマブル利得素子を有するようにしうる。

前記低域通過フィルタ及び前記高域通過フィルタの双方又は何れか一方のフィルタパラメータを、制御信号を用いて変えうるように、前記低域通過フィルタ及び前記高域通過フィルタの双方又は何れか一方を設定するようにしうる。

前記低域通過フィルタはアンロック状態を表す信号に応答してリセットされるように設定することができる。

前記ロック検出器は、アンロック状態を表す信号が存在する場合に前記二進位相誤差信号を通過させないように設定された入力イネーブル装置を有するようにしうる。

アンロック状態を表す前記信号は、前記位相ロックループがバン‐バンモードにないことの表示と、前記二進位相誤差信号が予め決定したしきい値を超えたことの表示との少なくとも一方を有するようにしうる。

前記ロック検出器は更に、前記低域通過フィルタの出力信号を少なくとも１つのしきい値と比較するとともに、この比較の結果取り出された信号であって位相ロックに対する１つの基準が満足されている（又は複数の基準が満足されている）ことを表す信号を出力するように設定された比較器を有するようにしうる。

位相ロックに対する基準が満足されたことを表す信号が予め決定した期間の間予め決定した状態にあった場合のみ位相ロックを表す信号を出力するように設定されたタイマを前記ロック検出器が有するようにしうる。

前記タイマからの信号によりセットされるとともにアンロック状態を表す信号によりリセットされるラッチ回路を前記ロック検出器が有するようにしうる。

前記二進位相誤差信号のエッジを検出するように設定されたエッジ検出器を前記ロック検出器が有するようにしうる。

前記エッジ検出器の出力から取り出された信号を受けるように設定された低域通過フィルタを前記ロック検出器が有するようにしうる。

本発明の第２の態様によれば、特許請求の範囲の何れかの請求項に記載した位相ロックループを有する受信機を提供する。

本発明の第３の態様によれば、前記第１の態様の位相検出器を提供する。

本発明の第４の態様によれば、バン‐バンモードで動作する位相ロックループにおける位相ロック状態を検出する方法であって、位相誤差信号のデューティサイクル及びスペクトル成分の少なくとも一方を決定するステップを有する方法を提供する。

上述した各態様の各特徴事項は必要に応じて他の各態様の特徴事項と組み合せることができる。例えば、前記第４の態様の方法を、前記第１の態様に対して説明したロック検出器のオプショナル機構の何れかを用いて実行することができる。

本発明の上述した態様及びその他の態様は以下で説明する実施例から且つこれら実施例を解明することにより明らかとなるであろう。

これらの実施例は図面を参照して説明するが、これらは例示にすぎないものである。

図１は、ロック検出器を有する本発明の実施例による位相ロックループを示すブロック線図である。 図２は、例示的なロック検出器を示すブロック線図である。 図３は、検出器コアを示すブロック線図である。 図４は、図３の検出器コア内で用いられている高域通過フィルタ及び低域通過フィルタを示すブロック線図である。 図５は、本発明の実施例によるロック検出器の動作を示す一組のグラフ線図である。

図面は線図的なものであり、実際のスケールで描いていないことに注意すべきである。図面における明快性及び便宜性のためにこれら図面の構成部の寸法上の相対的大きさ及び比率を拡大又は縮小して示したことを銘記すべきである。変更した実施例及び異なる実施例における対応する又は同様な特徴を参照するのに一般的に同じ参照符号を用いている。

（チューナのような）ある種のアプリケーションでは、位相ロックループ（ＰＬＬ）により生ぜしめられる局部発振器（ＬＯ）信号の特性を知ることが重要である。例えば、位相ロックループがチューニング後にロック状態にあるか、又はシステムが（例えば、チューニングの失敗又は温度ドリフトにより）ロック外れにあるかを理解することが重要となる場合がある。チューナが局部発振器信号を発生する位相ロックループを有する場合には、チューニング時間（すなわち、局部発振器信号が新たな所望の周波数及び位相の双方又は何れか一方にロックする時間）を最少にするのが重要となる場合がある。

ＡＭ／ＦＭのようなアナログ受信の場合には、代表的にチューニング作用又はバックグラウンドスキャニング中に音声のミューティング（消音）が行なわれる。このミューティング間隔があまりにも長くなる場合には、オーディブルとなるようにする。ロック検出の改善は、受信がより早期に開始でき且つより多くのチャネルのバックグラウンドスキャニング又はデータ受信に対しある追加の時間を提供しうるようになることを意味している。

ＤＡＢ（デジタル音声放送）のようなデジタル受信スキームの場合には、ＬＯ信号を発生するＰＬＬのロック状態は、位相誤差が記号の消失及びデータの再同期化を回避するのに充分なしきい値よりも低いことを確認することにより決定することができる。

図１は、完全デジタル位相ロックループ（ＡＤＰＬＬ）１００のブロック線図である。この位相ロックループ１００は、基準位相発生器と、位相検出器１０４と、ループフィルタ１０８と、デジタル制御発振器（ＤＣＯ）１０９と、制御ブロック１０５と、ロック検出器１５０と、時間‐デジタル変換器（ＴＤＣ）１０７と、フィードバックデバイダ１１１と、フィードバックレジスタ１１２と、クロック１０３とを有している。

クロック１０３はＡＤＰＬＬ１００のオプショナル部であり、基準周波数信号１２３（例えば、４６．６５ＭHz）を生ぜしめる。他の実施例では、基準周波数信号１２３を簡単に（例えば、外部クロックにより）ＡＤＰＬＬ１００に与えるようにしうる。

基準位相発生器は、入力された周波数制御ワードＦＣＷを積分し、これにより基準位相ランプφ_ref を生ぜしめるように配置された基準位相加算器１０１及びレジスタ（reg ）１０２を有している。

位相検出器１０４は、基準位相ランプφ_ref を、ＤＯＣ１０９の出力１２７から導出した帰還ランプφ_fbと比較し、位相誤差信号Δφを出力する。帰還ランプφ_fbは、帰還レジスタ１１２及びＴＤＣ１０７からの出力を（例えば、固定点のコンカテネーションにより）合成することにより決定される。位相検出器１０４は、出力位相誤差信号Δφが二進であり、負の位相誤差又は正の位相誤差（例えば、それぞれ正規化値としての−０．５及び＋０．５）を表すようにした“バン‐バン”モードで動作しうる。又、位相検出器１０４は、位相誤差信号Δφが位相誤差に比例するリニアモードでも動作しうる。

ループフィルタ１０８は位相誤差信号Δφを受け、フィルタリング処理を実行する。本例でのループフィルタ１０８は制御ブロック１０５により制御され、これにより（例えば、セットされたＦＣＷ及びループ状態に応じて）このループフィルタ１０８の構成を変えることができる。制御ブロック１０５は、例えば、トラッキングモードにある際に比例ゲインk_p及び積分ゲインパラメータk_iをループフィルタ１０８に供給するようにしうる。

ループフィルタ１０８は、ＤＣＯ１０９を制御する３つの出力信号を生じ、これらの出力信号は、処理電圧温度制御信号ＰＶＴと、取得制御信号ＡＣＱと、トラッキング信号ＴＲとである。これらの制御信号の各々は、ＤＣＯ１０９の異なるスィツチドキャパシタバンクを制御してＤＣＯ１０９の出力周波数を変えるようにすることができる。これに代わる構成配置では、アナログ変換器及びバラクタを有する周波数制御発振器を用いることができる。

ＤＣＯ１０９の出力は、フィードバックデバイダ１１１及びＴＤＣ１０７が受けるようになっている。ＴＤＣ１０７は、基準周波数１２３の遷移とＡＤＰＬＬ出力信号１２７の遷移との間のタイミング差を測定するとともに、量子化する。帰還レジスタ１１２は、各基準期間中のＡＤＰＬＬの分周出力における遷移計数値を蓄積する。ＴＤＣ１０７の出力φ_f は、例えばコンカテネーションにより、帰還レジスタの出力φ_i と合成される。

図示の例の場合、ＤＯＣ１０９の出力はほぼ４．５ＧHz（例えば、４．６６５ＧHz）の周波数を有するようにしうる。ＤＣＯ１０９のＰＶＴキャパシタバンクはほぼ１０ＭHzの同調分解能を有し、ＡＣＱキャパシタバンクはほぼ０．５〜１ＭHzの同調分解能を有し、ＴＲキャパシタバンクはほぼ１０〜５０ｋHzの同調分解能を有するようにしうる。ＴＲモードは１ＭHzの周波数オフセットに対処することができる。

新たな周波数制御ワードＦＣＷがＡＤＰＬＬ１００に入力されると、制御ブロック１０５が正しいループフィルタパラメータ（例えば、k_i及びk_p）を順次にループフィルタ１０８に供給し、最初にＰＶＴ出力を、次いでＡＣＱ出力を、最後にＴＲ出力を安定しうるようにする。ロックシーケンスは、ループフィルタ１０８がＰＶＴ制御信号を発生するＰＶＴモードから開始し、ＡＣＱ及びＴＲ制御信号はニュートラル値（例えば、これらＡＣＱ及びＴＲ制御信号を正及び負としうる場合には０）にセットする。

ＰＶＴ段階が達成されると、ＰＶＴ制御信号が凍結され、ループがＡＣＱモードに移る。ＡＣＱモードが達成されると、ＡＣＱワードが凍結され、ループがＴＲモードに入る。ＰＶＴ及びＡＣＱモードでは、位相検出器１０４がリニアモードで動作しうる。ループがＴＲモードに入ると、位相検出器１０４は（前述したように）バン‐バン動作モードに切換る。

位相検出器１０４がバン‐バンモードで動作している場合、ループフィルタ１０８は、（例えば、制御ブロック１０５からの制御信号に応答して）（正又は負の）位相誤差がある各クロックサイクルに対し、ＴＲ出力を僅かな且つ一定の増分だけ変化させるように設定することができる。ループフィルタ１０８がバン‐バンモードに切換ると、（例えば、いくらかのリンギングを有する）セトリング期間が生じる可能性がある。バン‐バンモードでは、ＡＤＰＬＬは（リニアモードにおけるように）位相検出器１０４の２つの状態間でチューニングせずに、ほぼある状態（すなわち、位相誤差がゼロとなる状態）となる。このことは、位相変調がリニアモードにおけるよりも小さくなり、従って、帯域内位相雑音特性がリニアモードにおけるよりもバン‐バンモードにおいてかなり良好となることを意味する。

位相ロックループ１００は更に、このＡＤＰＬＬ１００がロックされている場合及びアンロックされている場合を決定するように設定されたロック検出器１５０を具えている。

このロック検出器１５０は図２に詳細に示してあり、入力イネーブルスイッチ１５１と、検出器コア２００と、タイマ１５４と、ラッチ回路１５５と、論理‐比較器（com ）ブロック１５３、１５２、１５６、１５７とを有している。

ＡＤＰＬＬがバン‐バンモードになく、この場合ヌル信号“０”が生ぜしめられていることを論理ゲート１５２が表さない限り、入力イネーブルスイッチ１５１は位相誤差１２５を通過させてロック検出器１５０のリセット端子に供給される。本例では、論理ゲート１５２は、ＡＤＰＰＬ１００がＴＲモードにないことを表す（例えば、高レベルである）
信号１６２と、位相誤差Δφの大きさが（−０．５及び＋０．５の二進バン‐バンモードの位相誤差出力に対応する単位で）０．５よりも大きい場合を表す（例えば、高レベルである）｜Δφ｜＞０．５信号１６１とを受信する。本例では、論理ゲート１５２はＯＲゲートであるが、他の構成配置も可能である。論理ゲート１５２の出力は、ＡＤＰＬＬ１００がＴＲモードにない際に位相誤差が＋／−０．５の外部にある場合を表す。従って、入力イネーブルスイッチ１５１の出力信号１６３は、ＡＤＰＬＬがＴＲモードになく、位相誤差が＋／−０．５の外部にある場合にゼロとなる。

検出器コア２００は、入力イネーブルスイッチ１５１の出力を受け、位相誤差のスペクトル特性及びデューティサイクルの双方又は何れか一方が位相ロックを表しているか否かを決定する。ＡＤＰＬＬがバン‐バンモードで位相ロック状態にある場合には、位相誤差は、デューティサイクルがほぼ５０％である高周波数信号を有するようになる。これらの基準の何れか又は双方は検出器コア２００により検出されてバン‐バンモードにおける位相ロック状態を表すようにすることができる。

検出器コア２００の例示的実施例は図３に示してあり、この場合位相誤差のスペクトル成分及びデューティサイクルの双方を用いて位相ロック状態を表すようにする。検出器コア２００は高域通過（ＨＰ）フィルタ２２０と、整流器２０２と、利得ブロック２０３と、低域通過（ＬＰ）フィルタ２３０と、比較器２０５とを有している。

ＨＰフィルタ２２０は、（例えば、バン‐バン位相誤差が位相ロック状態において＋／−０．５間で切換るようにした期待周波数で）高周波成分を通過させるとともに、（セトリング位相と関連する）より低い周波数を減衰させる。

ＨＰフィルタ２２０に対する適切なアーキテクチャの一例は図４に示してあり、これは第１の加算ブロック２２１と、利得ブロック２２２と、第２の加算ブロック２２３と、ユニット遅延ブロック２２４と、第３の加算ブロック２２５とを有している。第１の加算ブロック２２１は、入力信号１６３からユニット遅延ブロック２２４の出力を減算する。利得ブロック２２２は第１の加算ブロック２２１の出力を受け、この出力に、２^{0 〜-8}に等しくしうる（すなわち、２⁰ 〜２^-8の範囲内で選択しうる）プログラマブル利得係数khp を乗算する。第２の加算ブロック２２３は利得ブロック２２２の出力をユニット遅延ブロック２２４の出力に加算する。ユニット遅延ブロックは第２の加算ブロック２２３の出力に作用する。第３の加算ブロック２２５はユニット遅延ブロック２２４の出力から入力信号１６３を減算し、エッジ信号２１１を生ぜしめる。ＨＰフィルタ２２０に対しては他の構成配置も可能である。

図３を参照するに、整流器２０２はＨＰフィルタ２２０からＨＰフィルタ処理された信号２１１を受けて整流し、整流された信号２１２をプログラマブル利得ブロック２０３に供給する。この利得ブロック２０３は、この整流された信号２１２にプログラマブルロック感度因子lock_det_sensitivity（例えば、２^0〜7）を乗じて低域通過フィルタ２３０に対する入力信号を生ぜしめる。

ＬＰフィルタ２３０に対する例示的アーキテクチャは図４に示してあり、これは一次の無限インパルス応答（ＩＩＲ）フィルタを有している。低域通過周波数応答を生じる如何なるアーキテクチャも、例えば、移動平均等も用いることができる。図４の低域通過フィルタ２３０の順方向経路は（順次に）、第１の加算ブロック２３１と、乗算器２３２と、第２の加算ブロック２３３と、ユニット遅延ブロック２３４とを有している。ユニット遅延ブロック２３４の出力は第１の加算ブロック２３１に帰還され、この第１の加算ブロックにおいてこのユニット遅延ブロック２３４の出力がフィルタ２３０への入力信号から減算されるとともに、ユニット遅延ブロック２３４の出力は第２の加算ブロック２３３に帰還され、この第２の加算ブロックにおいてこのユニット遅延ブロック２３４の出力が乗算器２３２の出力に加算される。乗算器２３２は利得係数（klp ）を第１の加算ブロック２３１の出力に供給し、その結果を第２の加算ブロック２３３に送出する。利得係数klp は範囲２⁰ 〜２^-15 内で選択可能にすることができる。

図３を参照するに、低域通過フィルタ２３０はリセット信号（rst ）に応答してリセットしうる。本例では、このリセット信号rst を論理ゲート２０６により生ぜしめる。（ＯＲゲートとしうる）論理ゲート２０６への入力は、入力イネーブル論理ゲート１５２につき前述したように
信号１６２と、｜Δφ｜＞０．５信号１６１とである。

ＬＰフィルタ２３０から生じるＬＰフィルタ処理された信号２１４は比較器２０５に供給され、この比較器により、ＬＰフィルタ処理された信号２１４が、（ロック状態を表す）予め決定したしきい値条件を満足しているか否かを決定する。本例では、比較器２０５は、フィルタ処理された信号（lp）が低しきい値（lok det threshold l ）及び高しきい値（lok det threshold h ）により規定されたエンベロープ内にあること、すなわち
lp＞lok det threshold l 及びlp＜lok det threshold h
を表す出力信号を生じる。

本例では、この条件が満足された場合、比較器出力信号１６４がこのことを（例えば、高レベルとなることにより）表す。他の実施例では、単一のしきい値を用い、このしきい値を超えた場合に出力が生じるようにしうる。本例では、低しきい値をほぼ０．２とし、高しきい値をほぼ０．４とする（これらの値は、位相誤差がほぼ５０％のデューティサイクルをもって−０．５及び＋０．５間で変化するバン‐バンＡＤＰＬＬに対する０．２５と比較した正規化値である）。

検出器コア２００の出力１６４は、位相誤差１２５のスペクトル成分及びデューティサイクルの双方又は何れか一方がバン‐バンモードにおける位相ロック状態を表す基準を満足していることを表す信号である。

検出器コア２００に対しては他の構成配置及び変形が可能である。例えば、ＨＰフィルタ２２０はある実施例ではエッジ検出器に代えることができる。他の実施例では、検出器コア２００が、位相誤差１２５の低事象及び高事象を検出及び計数するカウンタを有することができる。ある区間内で高事象の計数値と低事象の計数値とを比較し、これらが充分に近似している場合には、このことが位相ロック状態を表すようにしうる。これらの係数値の結果を選別して位相ロック状態の誤検出を回避するようにすることができる。図３の実施例の１つの利点は柔軟性にある。すなわち、この図３の実施例は（例えば、パラメータを変えることにより）広範囲のアプリケーション（適用）に適するように調整することができる。

タイマ１５４及びラッチ回路１５５はロック検出器１５０のオプショナル機構であり、これらはロック状態の指示を改善し、ロック状態の誤った指示を回避するのに役立つようにするものである。タイマ１５４は、検出器コア２００の出力信号１６４が予め決定したしきい値期間の間ロック状態にあることを表すか否かを指示する出力を生じるように設定されている。ラッチ回路１５５は、タイマの出力信号１６５によりセットされ、検出器コア２００の基準が満足されないこと（このことはインバータ１５６の出力により表される）、又は
信号１６２、又は｜Δφ｜＞０．５信号１６１に応答してリセットされる。

ラッチ回路１５５の出力１２６はロック検出信号であり、ロック状態が達成されたか否か信頼的に表す。更に、この出力は、いつロック解除が生じるかを迅速に表すこともできる。

図５は、図１〜４の例示的実施例の動作を示しており、位相誤差１２５と、エッジ／ゼロ交差出力２１１と、整流器出力信号２１２と、低域通過フィルタ出力信号２１４と、（ロック基準が満足されていることを表す）比較器出力信号１６４と、ラッチ回路出力１２６との時間履歴を開示している。

ｔ＝０ms（ミリ秒）からほぼＴ＝０．０９msまでは、ＡＤＰＬＬはＰＶＤ及びＡＣＱモードを通り最終的にｔ＝０．１msの直前でＴＲモードに入る。ＰＶＤ及びＡＣＱモード中、入力イネーブルスイッチ１５１はロック検出器１５０が如何なる位相誤差信号をも受けるのを阻止するため、この期間中誤ったロック状態が指示される可能性はない。ＡＤＰＬＬがＴＲモードに入ると、ループフィルタ１０８には安定する前に幾らかのリンギングがある。このリンギング期間中は、位相誤差１２５の振幅は一般に０．５よりも大きい為、入力イネーブルスイッチ１５１は一般に如何なる信号も検出器コア２００に通さない。ループフィルタ１０８のリンギングは（ゼロを横切ると）高域通過フィルタ２２０から幾つかのゼロでない出力値を発生するが、その持続時間は極めて短く、その後低域通過フィルタの出力信号２１４における重大な変化とはならない。

ほぼｔ＝０．３msでは、位相誤差は殆ど＋／−０．５のバン‐バン範囲内で安定化されるが、殆どＨＰフィルタ２２０からの一貫性のある（コンシステント）応答とはならない低周波スペクトル成分を有している。ＡＤＰＬＬがほぼｔ＝０．４５msでバン‐バンモードに入ると、位相誤差は高周波において約５０％のデューティサイクルをもって−０．５及び＋０．５間で変化し始め、この位相誤差信号１２５はＨＰ２２０及び整流器２０２を通過する。従って、ＬＰフィルタ２３０はＤＣ成分を有する信号を受信し、この信号はＬＰフィルタ出力信号２１４において著しく変化する。ｔ≒０．４７msでは、ＬＰ出力信号２１４は比較器（comp）２０５のエンベロープ基準内にある。従って、比較器出力信号１６４は高レベルとなり、ロック基準が現在満足されているということを表すようになる。この高レベル信号はタイマ１５４をトリガし、このタイマは、ロック基準２５１、２５２がｔ≒０．５５msで予め決定した期間の間満足されたことをロック検出器出力信号１２６が示した後にこのロック検出器出力信号１２６をラッチする。タイマは、アンロックを表す状態が生じた場合に論理回路１５７によりリセットすることができる。

本発明によるＰＬＬに対する１つのアプリケーションは、サテライト又はＡＭ／ＦＭ無線受信機のような通信装置とすることができる。他のアプリケーションは、例えば、ビークル近接検出器で使用されるレーダチャープ信号発生器とすることができる。

当業者は上述した本発明の開示から他の変形及び変更を明らかとしうるものである。このような変形及び変更には、位相ロックループの技術において既に知られているとともに、上述した特徴事項に代えて又は加えて用いうる等価な及びその他の特徴事項を含めることができる。

特許請求の範囲は特徴事項の特定の組み合せであるが、本発明の開示範囲には、何れかの請求項で現在主張しているのと同じ発明であるか否かに拘らず且つ本発明におけるのと同じ技術的問題の何れか又は全てを軽減させるか否かに拘らず、如何なる新規な特徴事項又は明示的に或いは暗示的に本明細書に開示した特徴事項の如何なる新規な組み合せや、これらを一般化したものの何れかをも含むものである。

別々の実施例との関連で説明した特徴事項は単一の実施例において組み合せて設けることもできる。これとは逆に、単一の実施例との関連で簡潔に説明した種々の特徴事項を別々に又は何れかの適切な部分的組み合せで設けることもできる。本アプリケーション又はこれから派生した何らかの他のアプリケーションの実行に際して、上述した特徴事項に又はこれらの特徴事項の組み合せに或いはその双方に対して新規な請求項を形成することができることを銘記すべきである。

Claims (15)

1. 位相ロックループであって、この位相ロックループが、
   バン‐バンモードで動作して、基準信号と帰還信号との間に正の位相誤差があるか又は負の位相誤差があるかを表す二進位相誤差信号を生じるようにした位相検出器と、
   制御信号を前記二進位相誤差信号から取り出して生ぜしめるように設定されたループフィルタと、
   前記制御信号を受けるとともにこの制御信号に応じて変化する周波数を有する出力信号を生ぜしめるように設定された周波数制御発振器と、
   前記位相ロックループのロック／アンロック状態を前記二進位相誤差信号のデューティサイクル及びスペクトル成分の双方又は何れか一方から取り出して決定するように設定されたロック／アンロック検出器と
   を具えている位相ロックループ。
2. 請求項１に記載の位相ロックループにおいて、前記ロック検出器は、前記二進位相誤差信号を受けるとともに前記位相ロックループの位相ロック状態に対応する周波数を通過させるように設定された高域通過フィルタを有している位相ロックループ。
3. 請求項２に記載の位相ロックループにおいて、前記ロック検出器は、前記高域通過フィルタの出力を整流して整流された信号を生ぜしめるようにするフィルタを有している位相ロックループ。
4. 請求項３に記載の位相ロックループにおいて、前記ロック検出器は、前記整流された信号から取り出した信号を受けるように配置された低域通過フィルタを有している位相ロックループ。
5. 請求項４に記載の位相ロックループにおいて、前記ロック検出器は、前記整流された信号を受けるとともに変更され整流された信号を前記低域通過フィルタに供給するように配置されたプログラマブル利得素子を有している位相ロックループ。
6. 請求項４又は５に記載の位相ロックループにおいて、前記低域通過フィルタ及び前記高域通過フィルタの双方又は何れか一方のフィルタパラメータを、制御信号を用いて変えうるようになっている位相ロックループ。
7. 請求項４〜６の何れか一項に記載の位相ロックループにおいて、前記低域通過フィルタはアンロック状態を表す信号に応答してリセットされるように設定されている位相ロックループ。
8. 請求項１〜７の何れか一項に記載の位相ロックループにおいて、前記ロック検出器は、アンロック状態を表す信号が存在する場合に前記二進位相誤差信号を通過させないように設定された入力イネーブル装置を有している位相ロックループ。
9. 請求項７又は８に記載の位相ロックループにおいて、アンロック状態を表す前記信号は、前記位相ロックループがバン‐バンモードにないことの表示と、前記二進位相誤差信号が予め決定したしきい値を超えたことの表示との少なくとも一方を有している位相ロックループ。
10. 請求項４〜７の何れか一項に記載の位相ロックループにおいて、前記ロック検出器は更に、前記低域通過フィルタの出力信号を少なくとも１つのしきい値と比較するとともに、この比較の結果取り出された信号であって位相ロックに対する少なくとも１つの基準が満足されていることを表す信号を出力するように設定された比較器を有している位相ロックループ。
11. 請求項１〜１０の何れか一項に記載の位相ロックループにおいて、位相ロックに対する少なくとも１つの基準が満足されたことを表す信号が予め決定した期間の間予め決定した状態にあった場合のみ位相ロックを表す信号を出力するように設定されたタイマを前記ロック検出器が有している位相ロックループ。
12. 請求項１１に記載の位相ロックループにおいて、前記タイマからの信号によりセットされるとともにアンロック状態を表す信号によりリセットされるラッチ回路を前記ロック検出器が有している位相ロックループ。
13. 請求項１に記載の位相ロックループにおいて、前記二進位相誤差信号のエッジを検出するように設定されたエッジ検出器を前記ロック検出器が有している位相ロックループ。
14. 請求項１３に記載の位相ロックループにおいて、前記エッジ検出器の出力から取り出された信号を受けるように設定された低域通過フィルタを前記ロック検出器が有している位相ロックループ。
15. 請求項１〜１４の何れか一項に記載の位相ロックループを具える受信機。