JP2017220803A - リングミキサ - Google Patents

Abstract

【課題】変換利得を向上させること。【解決手段】各々一対の分布定数線路Ｌ１−Ｌ４が直列に接続され、リング状に接続された４つの線路２２−２８と、前記４つの線路のうち隣接する線路の間に設けられ、対向するノードに発振信号が入力し、残りの対向するノードから出力信号が出力する４つのノードＮ６−Ｎ９と、ソースに基準電位が供給され、ドレインがそれぞれ前記一対の分布定数線路間のノードに接続され、ゲートに入力信号が入力する４つのＦＥＴ１２−１８と、を具備するリングミキサ。【選択図】図５

Description

本発明は、リングミキサに関し、例えばＦＥＴを有するリングミキサに関する。

リングミキサは、局所発振信号に入力信号をミキシングし出力信号を出力する回路である。出力信号を出力するＦＥＴ（Field Effect Transistor）を用いたリングミキサが知られている（特許文献１）。

特開平８−２０４４５８号公報

しかしながら、ＦＥＴを用いたリングミキサでは、入力信号から出力信号への変換利得が低い。本発明は、上記課題に鑑みなされたものであり、変換利得を向上させることを目的とする。

本発明の一実施形態は、各々一対の分布定数線路が直列に接続され、リング状に接続された４つの線路と、前記４つの線路のうち隣接する線路の間に設けられ、対向するノードに発振信号が入力し、残りの対向するノードから出力信号が出力する４つのノードと、ソースに基準電位が供給され、ドレインがそれぞれ前記一対の分布定数線路間のノードに接続され、ゲートに入力信号が入力する４つのＦＥＴと、を具備するリングミキサである。

本発明によれば、変換利得を向上させることができる。

図１は、比較例１に係るリングミキサの回路図である。 図２は、比較例１および実施例１における各信号の時間に対する電圧を示す図である。 図３は、比較例１における周波数に対する変換利得を示す図である。 図４（ａ）から図４（ｄ）は、線路２２を示す等価回路図である。 図５は、実施例１に係るリングミキサの回路図である。 図６（ａ）から図６（ｄ）は、線路２２を示す等価回路図である。 図７は、実施例１における周波数に対する変換利得を示す図である。 図８は、実施例１における入力信号のパワーに対する変換利得を示す図である。 図９は、実施例１における入力信号のパワーに対する変換位相を示す図である。

［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
本願発明は、各々一対の分布定数線路が直列に接続され、リング状に接続された４つの線路と、前記４つの線路のうち隣接する線路の間に設けられ、対向するノードに発振信号が入力し、残りの対向するノードから出力信号が出力する４つのノードと、ソースに基準電位が供給され、ドレインがそれぞれ前記一対の分布定数線路間のノードに接続され、ゲートに入力信号が入力する４つのＦＥＴと、を具備するリングミキサである。これにより、ＦＥＴがオンしたときに隣接する線路間のノードからみた分布定数線路をオープンにできる。これにより、線路を遮断できる。よって、入力信号から出力信号への変換利得を向上できる。

前記４つのＦＥＴのうち対向するＦＥＴのゲートに前記入力信号である平衡入力信号の一方が入力し、残りの対向するＦＥＴのゲートに前記平衡入力端子の他方が入力し、前記対向するノードの一方に前記発振信号である平衡発振信号の一方が入力し、前記対向するノードの他方に前記平衡発振信号の他方が入力し、前記残りの対向するノードの一方から前記出力信号である平衡出力信号の一方が出力し、前記残りの対向するノードの他方から前記平衡出力信号の他方が出力することが好ましい。これにより、平衡発振信号に平衡入力信号をミキシングし、平衡出力信号として出力できる。

前記４つの線路における前記一対の分布定数線路は、各々前記発振信号の波長の１／８以上かつ３／８以下の電気長を有することが好ましい。これにより、ＦＥＴがオンしたときに、隣接する線路間のノードからみた分布定数線路を理想的にオープンにできる。これにより、線路をより理想的に遮断できる。よって、入力信号から出力信号への変換利得をより向上できる。

［比較例１］
図１は、比較例１に係るリングミキサの回路図である。図１に示すように、リングミキサ１０２では、ノードＮ６とＮ８との間、ノードＮ７とＮ９との間、ノードＮ６とＮ９との間、およびノードＮ７とＮ８との間にそれぞれ線路２２、２４、２６および２８が直列に接続されている。線路２２から２８にはそれぞれＦＥＴ３２から３８が直列に接続されている。発振端子ＬＯ１はＦＥＴ３２および３４のゲートに接続され、発振端子ＬＯ２はＦＥＴ３６および３８のゲートに接続されている。入力端子ＩＦ１およびＩＦ２はそれぞれノードＮ８およびＮ９に接続されている。出力端子ＲＦ１およびＲＦ２はそれぞれノードＮ６およびＮ７に接続されている。

発振端子ＬＯ１およびＬＯ２にはそれぞれ発振信号ＬＯ＋およびＬＯ−が入力する。入力端子ＩＦ１およびＩＦ２にはそれぞれ入力信号ＩＦ＋およびＩＦ−が入力する。出力端子ＲＦ１およびＲＦ２からそれぞれ出力信号ＲＦ＋およびＲＦ−が出力する。発振信号ＬＯ＋とＬＯ−、入力信号ＩＦ＋とＩＦ−、および出力信号ＲＦ＋とＲＦ−は各々平衡信号である。図１において、実線はＦＥＴ３２および３４がオンかつＦＥＴ３６および３８がオフのときの信号の流れを示す。破線はＦＥＴ３２および３４がオフかつＦＥＴ３６および３８がオンのときの信号の流れを示す。太線は入力信号ＩＦ＋の流れを示し、細線は入力信号ＩＦ−の流れを示す。

図２は、比較例１および実施例１における各信号の時間に対する電圧を示す図である。時間に対する発振信号ＬＯ＋、入力信号ＩＦ＋および出力信号ＲＦ＋を示している。時間は任意座標である。図１および図２に示すように、発振信号ＬＯ＋が正のとき、ＦＥＴ３２および３４がオンしＦＥＴ３６および３８がオフする。このため、出力信号ＲＦ＋としてほぼ入力信号ＩＦ＋が出力される、出力信号ＲＦ−としてほぼ入力信号ＩＦ−が出力される。発振信号ＬＯ＋が負のとき、ＦＥＴ３２および３４がオフしＦＥＴ３６および３８がオンする。このため、出力信号ＲＦ＋としてほぼ入力信号ＩＦ−が出力される、出力信号ＲＦ−としてほぼ入力信号ＩＦ＋が出力される。以上により、発振信号ＬＯ＋およびＬＯ−と入力信号ＩＦ＋およびＩＦ−がミキシングされた信号が出力信号ＲＦ＋およびＲＦ−として出力される。

比較例１に係るリングミキサの変換利得をシミュレーションした。シミュレーションの条件は以下である。
ＦＥＴ：ＩｎＧａＡｓチャネル層／ＡｌＧａＡｓ電子供給層 ＨＥＭＴ（High Electron Mobility Transistor）、ゲート幅８０μｍ
発振信号：ＬＯ（Local Oscillation）信号 周波数７０ＧＨｚから８２ＧＨｚ
入力信号：ＩＦ（Intermediate Frequency）信号 周波数３ＧＨｚ、パワー−２０ｄＢｍ
出力信号：ＲＦ（Radio Frequency）信号

図３は、比較例１における周波数に対する変換利得を示す図である。周波数は発振信号の周波数であり、変換利得は入力信号に対する出力信号の利得である。実線は入力信号ＩＦ＋に対する出力信号ＲＦ＋の変換利得であり、破線は入力信号ＩＦ−に対する出力信号ＲＦ−の変換利得である。周波数が７０ＧＨｚから８２ＧＨｚにおいて変換利得は−１０．５ｄＢから−１２．２ｄＢと小さい。

比較例１において変換利得の低い理由を説明する。図４（ａ）から図４（ｄ）は、線路２２を示す等価回路図である。図４（ａ）に示すように、線路２２にＦＥＴ３２が設けられている。ＦＥＴ３２がオンのとき、ノードＮ６とＮ８との間を線路２２を介し高周波信号が伝送される。図４（ｂ）に示すように、ＦＥＴ３２がオフすると、線路２２は遮断され、線路２２には信号は高周波信号が伝送されないはずである。

しかしながら、図４（ｃ）に示すように、実際の線路２２では、ＦＥＴ３２とノードＮ６およびＮ８との間に伝送線路として分布定数線路Ｌ０が接続されている。図４（ｄ）に示すように、ＦＥＴ３２がオフすると、分布定数線路Ｌ０はオープンスタブとなる。このため、分布定数線路Ｌ０の長さ等によっては、線路２２が理想的なオフにならず、変換利得が低下してしまう。

図５は、実施例１に係るリングミキサの回路図である。図５に示すように、リングミキサ１００では、ノードＮ６とＮ８との間、ノードＮ７とＮ９との間、ノードＮ６とＮ９との間、およびノードＮ７とＮ８との間にそれぞれ線路２２、２４、２６および２８が直列に接続されている。このように、線路２２から２８はリング状に接続されている。線路２２から２８にはそれぞれ分布定数線路Ｌ１からＬ４が一対ずつ設けられている。一対の分布定数線路Ｌ１からＬ４のそれぞれの間のノードがノードＮ１からＮ４である。ノードＮ６からＮ９はそれぞれ出力端子ＲＦ１、ＲＦ２、発振端子ＬＯ１およびＬＯ２に接続されている。ＦＥＴ１２から１８のソースはそれぞれグランドに、ドレインはノードＮ１からＮ４に接続されている。ＦＥＴ１２および１４のゲートは入力端子ＩＦ１に、ＦＥＴ１６および１８のゲートは入力端子ＩＦ２に接続されている。

発振信号ＬＯ＋およびＬＯ−は平衡発振信号であり、互いにほぼ逆相である。入力信号ＩＦ＋およびＩＦ−は平衡入力信号であり、互いにほぼ逆相である。出力信号ＲＦ＋およびＲＦ−は平衡出力信号であり、互いにほぼ逆相である。ＦＥＴ１２から１８は、ゲートに入力信号ＩＦ＋およびＩＦ−の最大振幅の中央値（例えば図２では０Ｖ）より高い電圧（例えば図２では正電圧）が入力するとオンし、低い電圧（例えば図２では負電圧）が入力するとオフする。例えばＦＥＴ１２から１８のピンチオフ電圧をゲートに入力信号ＩＦ＋およびＩＦ−の最大振幅の中央値とする。

図５において、実線はＦＥＴ１２および１４がオフかつＦＥＴ１６および１８がオンのときの信号の流れを示す。破線はＦＥＴ１２および１４がオンかつＦＥＴ１６および１８がオフのときの信号の流れを示す。太線は発振信号ＬＯ＋の流れを示し、細線は発振信号ＬＯ−の流れを示す。図２および図５に示すように、入力信号ＩＦ＋が負のとき、ＦＥＴ１２および１４がオフしＦＥＴ１６および１８がオンする。このため、出力信号ＲＦ＋としてほぼ発振信号ＬＯ＋が出力される、出力信号ＲＦ−としてほぼ発振信号ＬＯ−が出力される。入力信号ＩＦ＋が正のとき、ＦＥＴ１２および１４がオンしＦＥＴ１６および１８がオフする。このため、出力信号ＲＦ＋としてほぼ発振信号ＬＯ−が出力される、出力信号ＲＦ−としてほぼ発振信号ＬＯ＋が出力される。以上により、発振信号ＬＯ＋およびＬＯ−と入力信号ＩＦ＋およびＩＦ−がミキシングされた信号が出力信号ＲＦ＋およびＲＦ−として出力される。

図６（ａ）から図６（ｄ）は、線路２２を示す等価回路図である。図６（ａ）に示すように、線路２２内のノードＮ１とグランドとの間にＦＥＴ１２が接続されている。ＦＥＴ１２がオフのとき、ノードＮ６とＮ８との間を線路２２を介し高周波信号が伝送される。図６（ｂ）に示すように、ＦＥＴ１２がオンすると、線路２２は接地される。図６（ｃ）に示すように、ノードＮ１とＮ６との間、およびノードＮ１とＮ８間に分布定数線路Ｌ１を接続する。分布定数線路Ｌ１は例えばλ／４の長さである。ＦＥＴ１２がオフのとき、分布定数線路Ｌ１は伝送線路として機能する。よって、線路２２を高周波信号が伝送する。図４（ｄ）に示すように、ＦＥＴ１２がオンのときノードＮ１が接地される。分布定数線路Ｌ１は長さがλ／４のショートスタブとなる。よって、ノードＮ６およびＮ８からＮ１を見るとオープンに見える。このように、ノードＮ６とＮ８との間を理想的なオープンにできる。ＦＥＴ１２の寄生容量等を考慮すると、分布定数線路Ｌ１の長さはλ／４よりやや短くなる。

実施例１に係るリングミキサの変換利得をシミュレーションした。シミュレーションの条件は以下である。
ＦＥＴ：ＩｎＧａＡｓチャネル層／ＡｌＧａＡｓ電子供給層 ＨＥＭＴ、ゲート幅８０μｍ
分布定数線路：長さ ２２０μｍ、幅１０μｍ
発振信号：ＬＯ信号 周波数７０ＧＨｚから８２ＧＨｚ
入力信号：ＩＦ信号 周波数１ＧＨｚ
出力信号：ＲＦ信号

図７は、実施例１における周波数に対する変換利得を示す図である。周波数は発振信号の周波数であり、変換利得は入力信号に対する出力信号の利得である。実線は入力信号ＩＦ＋に対する出力信号ＲＦ＋の変換利得であり、破線は入力信号ＩＦ−に対する出力信号ＲＦ−の変換利得である。入力信号のパワーは、−２０ｄＢｍである。周波数が７０ＧＨｚから８２ＧＨｚにおいて変換利得は−１．５ｄＢから−２．２ｄＢと比較例１の図３に比べ、変換利得が１０ｄＢ程度改善している。

図８は、実施例１における入力信号のパワーに対する変換利得を示す図である。発振信号の周波数は７６ＧＨｚである。図８に示すように、ＩＦパワーが増加すると変換利得が大きくなる。ＩＦパワーが−２０ｄＢｍ以下では変換利得は一定であり、良好な線形性を有する。

図９は、実施例１における入力信号のパワーに対する変換位相を示す図である。発振信号の周波数は７６ＧＨｚである。図９に示すように、ＩＦパワーが−１０ｄＢｍ以下では変換位相は一定であり、良好な線形性を有する。

実施例１によれば、４つの線路２２から２８は、それぞれ一対の分布定数線路Ｌ１からＬ４が直列に接続され、リング状に接続されている。ノードＮ６からＮ９は、４つの線路２２から２８のうち隣接する線路の間に設けられている。対向するノードＮ８およびＮ９に発振信号ＬＯ＋およびＬＯ−が入力し、残りの対向するノードＮ６およびＮ７から出力信号ＲＦ＋およびＲＦ−が出力される。ＦＥＴ１２から１８のドレインはそれぞれ一対の分布定数線路Ｌ１からＬ４間のノードＮ１からＮ４に接続され、ソースに基準電位（例えばグランド電位）が供給され、ゲートに入力信号ＩＦ＋およびＩＦ−が入力する。

これにより、ＦＥＴ１２から１８がオンしたときに、分布定数線路Ｌ１からＬ４はショートスタブとなり、ノードＮ６からＮ９から分布定数線路Ｌ１からＬ４をみたときをオープンにできる。このため、線路２２から２８を遮断できる。よって、入力信号ＩＦ＋およびＩＦ−から出力信号ＲＦ＋およびＲＦ−への変換利得を向上できる。

また、対向するＦＥＴ１２および１４のゲートに入力信号ＩＦ＋（平衡入力信号の一方）が入力し、残りの対向するＦＥＴ１６および１８のゲートに入力信号ＩＦ−（平衡入力端子の他方）が入力する。対向するノードＮ８およびＮ９の一方のノードＮ８に発振信号ＬＯ＋（平衡発振信号の一方）が入力し、他方のノードＮ９に発振信号ＬＯ−（平衡発振信号の他方）が入力する。残りの対向するノードＮ６およびＮ７の一方のノードＮ６から出力信号ＲＦ＋（平衡出力信号の一方）が出力し、他方のノードＮ７から出力信号ＲＦ−（平衡出力信号の他方）が出力する。

これにより、図５のように、平衡発振信号ＬＯ＋およびＬＯ−と平衡入力信号ＩＦ＋およびＩＦ−をミキシングし、平衡出力信号ＲＦ＋およびＲＦ−を出力できる。発振信号ＬＯ＋とＬＯ−と、入力信号ＩＦ＋とＩＦ−と、および出力信号ＲＦ＋とＲＦ−と、は逆相である。これらの位相差は、リングミキサとして機能する範囲で逆相であればよい。

さらに、線路２２から２８における一対の分布定数線路Ｌ１からＬ４は、発振信号ＬＯ＋およびＬＯ−の波長の１／８以上かつ３／８以下の電気長を有する。これにより、ＦＥＴ１２から１８がオンしたときに、ショートスタブとして機能する分布定数線路Ｌ１からＬ４をノードＮ６からＮ９からみたときに理想的にオープンにできる。このため、線路２２から２８を理想により近い状態で遮断できる。よって、入力信号ＩＦ＋およびＩＦ−から出力信号ＲＦ＋およびＲＦ−への変換利得をさらに向上できる。

分布定数線路Ｌ１からＬ４は、発振信号ＬＯ＋およびＬＯ−の波長の３／１６以上かつ５／１６以下の電気長であることがより好ましい。さらに、分布定数線路Ｌ１からＬ４は、発振信号ＬＯ＋およびＬＯ−の波長の１／４の電気長であることがさらに好ましい。これにより、ＦＥＴ１２から１８がオンしたときに、線路２２から２８をより理想的に遮断できる。

入力信号ＩＦ＋およびＩＦ−は出力信号ＲＦ＋およびＲＦ−より周波数が低い例（すなわちアップコンバートする例）を説明したが、入力信号ＩＦ＋およびＩＦ−は出力信号ＲＦ＋およびＲＦ−より周波数が高くても（すなわちダウンコーバートでも）よい。

線路２２から２８は同じように動作することが好ましい。よって、分布定数線路Ｌ１からＬ４の電気長は略同じであることが好ましい。また、ＦＥＴ１２から１８のサイズ（例えばゲート幅）は略同じであることが好ましい。ＦＥＴ１２から１８の特性（例えばピンチオフ電圧）は略同じであることが好ましい。略同じとは、リングミキサとして機能する範囲で同じであればよい。例えば、製造誤差を含む範囲で同じであればよい。

分布定数線路を短くするため、発振信号ＬＯ＋およびＬＯ−の周波数は１０ＧＨｚ以上が好ましく、３０ＧＨｚ以上がより好ましい。また、発振信号ＬＯ＋およびＬＯ−の周波数は１００ＧＨｚ以下が好ましい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１２、１４、１６、１８、３２、３４、３６、３８ ＦＥＴ
２２、２４、２６、２８ 線路
ＩＦ１、ＩＦ２ 入力端子
ＬＯ１、ＬＯ２ 発振端子
ＲＦ１、ＲＦ２ 出力端子
ＩＦ＋、ＩＦ− 入力信号
ＬＯ＋、ＬＯ− 発振信号
ＲＦ＋、ＲＦ− 出力信号
Ｌ１、Ｌ２、Ｌ３、Ｌ４ 分布定数線路
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ６、Ｎ７、Ｎ８、Ｎ９ ノード

Claims (3)

1. 各々一対の分布定数線路が直列に接続され、リング状に接続された４つの線路と、
   前記４つの線路のうち隣接する線路の間に設けられ、対向するノードに発振信号が入力し、残りの対向するノードから出力信号が出力する４つのノードと、
   ソースに基準電位が供給され、ドレインがそれぞれ前記一対の分布定数線路間のノードに接続され、ゲートに入力信号が入力する４つのＦＥＴと、
   を具備するリングミキサ。
2. 前記４つのＦＥＴのうち対向するＦＥＴのゲートに前記入力信号である平衡入力信号の一方が入力し、残りの対向するＦＥＴのゲートに前記平衡入力信号の他方が入力し、
   前記対向するノードの一方に前記発振信号である平衡発振信号の一方が入力し、前記対向するノードの他方に前記平衡発振信号の他方が入力し、
   前記残りの対向するノードの一方から前記出力信号である平衡出力信号の一方が出力し、前記残りの対向するノードの他方から前記平衡出力信号の他方が出力する請求項１に記載のリングミキサ。
3. 前記４つの線路における前記一対の分布定数線路は、各々前記発振信号の波長の１／８以上かつ３／８以下の電気長を有する請求項２に記載のリングミキサ。
   
   

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