JP2017199880A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To achieve a lateral semiconductor device having high reliability.SOLUTION: A semiconductor device 100 comprises a semiconductor layer 10, a first semiconductor region 28, a second semiconductor region 6, an insulation film 18 and an impurity-containing semiconductor layer 16. The first semiconductor region 28 and the second semiconductor region 6 are provided in a surface layer of the semiconductor layer 10. The insulation film 18 is provided in contact with a surface of the semiconductor layer 10 and between the first semiconductor region 28 and the second semiconductor region 6. The impurity-containing semiconductor layer 16 is provided in contact with a surface of the insulation film. A part of the surface layer of the semiconductor 10 and the insulation film 18 and the impurity-containing semiconductor layer 16 compose a gettering part 40. A conductivity type of the impurity contained in the impurity-containing semiconductor layer 16 is opposite to a conductivity type of the part of the surface layer of the semiconductor layer 10 which composes the gettering part 40.SELECTED DRAWING: Figure 1

Description

本明細書は、半導体装置に関する技術を開示する。特に、半導体層の表面に一対の主電極が設けられた横型の半導体装置に関する技術を開示する。   This specification discloses the technique regarding a semiconductor device. In particular, a technique related to a horizontal semiconductor device in which a pair of main electrodes is provided on the surface of a semiconductor layer is disclosed.

横型の半導体装置は、半導体層の表面に一対の主電極が配置されている。横型の半導体装置では、典型的に、電流が半導体層の表層側を流れる。そのため、半導体層の表面には、制御電極（ゲート電極）を配置するための絶縁膜（ゲート絶縁膜）、主電極間を分離するための埋込み絶縁膜（シャロートレンチアイソレイション：ＳＴＩ）等が配置されることがある。例えば、非特許文献１は、ＳＴＩを備えるＬＤＭＯＳトランジスタを開示している。   In a horizontal semiconductor device, a pair of main electrodes are disposed on the surface of a semiconductor layer. In a horizontal semiconductor device, a current typically flows on the surface layer side of a semiconductor layer. Therefore, an insulating film (gate insulating film) for arranging the control electrode (gate electrode), a buried insulating film (shallow trench isolation: STI) for separating the main electrodes, etc. are arranged on the surface of the semiconductor layer. May be. For example, Non-Patent Document 1 discloses an LDMOS transistor having an STI.

Full Understanding of Hot-Carrier-Induced Degradation in STI-Based LDMOS transistors in the Impact-Ionization Operating Regine, “Proceedings of the 23rd International Symposium on Power Semiconductor Devices ＆ IC’s May 23-26, 2011 San Diego, P152”Full Understanding of Hot-Carrier-Induced Degradation in STI-Based LDMOS transistors in the Impact-Ionization Operating Regine, “Proceedings of the 23rd International Symposium on Power Semiconductor Devices & IC ’s May 23-26, 2011 San Diego, P152”

半導体層上に設けられる絶縁膜は、内部に水素イオン等の可動イオンを含むことがある。絶縁膜に可動イオンが含まれていると、電極（主電極，制御電極等）に電圧を印加したときに、可動イオンが絶縁膜内を移動し、絶縁膜が接する部分の近傍の半導体層内のキャリアに影響を与え、半導体装置の特性が変化する現象が起こり得る。例えば、ＬＤＭＯＳトランジスタの場合、閾値電圧が変動したり、オン抵抗が変動する現象が起こり得る。横型の半導体装置において、特性変化を抑制し、装置の信頼性を向上させる技術が必要とされている。本明細書は、信頼性の高い横型の半導体装置を実現する技術を提供する。   The insulating film provided over the semiconductor layer may contain movable ions such as hydrogen ions inside. If the insulating film contains movable ions, when a voltage is applied to the electrodes (main electrode, control electrode, etc.), the movable ions move in the insulating film, and in the semiconductor layer near the part where the insulating film is in contact This may cause a phenomenon in which the characteristics of the semiconductor device are changed. For example, in the case of an LDMOS transistor, a phenomenon that the threshold voltage fluctuates or the on-resistance fluctuates may occur. In a horizontal semiconductor device, there is a need for a technique for suppressing characteristic changes and improving the reliability of the device. This specification provides a technique for realizing a lateral semiconductor device with high reliability.

本明細書が開示する半導体装置は、横型の半導体装置であり、半導体層と、第１半導体領域と、第２半導体領域と、絶縁膜と、不純物含有半導体層を備えている。第１半導体領域は、半導体層の表層に設けられており、第１主電極に電気的に接続される。第２半導体領域は、第１半導体領域から離れて半導体層の表層に設けられており、第２主電極に電気的に接続される。絶縁膜は、第１半導体領域と第２半導体領域の間で半導体層の表面に接して設けられている。不純物含有半導体層は、絶縁膜の表面に接して設けられている。この半導体装置では、半導体層の表層の一部、絶縁膜及び不純物含有半導体層がこの順で積層してゲッタリング部を構成している。また、不純物含有半導体層に含まれる不純物の導電型は、ゲッタリング部を構成している半導体層の表層の一部の導電型と逆である。   A semiconductor device disclosed in this specification is a lateral semiconductor device and includes a semiconductor layer, a first semiconductor region, a second semiconductor region, an insulating film, and an impurity-containing semiconductor layer. The first semiconductor region is provided on the surface layer of the semiconductor layer and is electrically connected to the first main electrode. The second semiconductor region is provided on the surface layer of the semiconductor layer away from the first semiconductor region, and is electrically connected to the second main electrode. The insulating film is provided in contact with the surface of the semiconductor layer between the first semiconductor region and the second semiconductor region. The impurity-containing semiconductor layer is provided in contact with the surface of the insulating film. In this semiconductor device, a part of the surface layer of the semiconductor layer, the insulating film, and the impurity-containing semiconductor layer are stacked in this order to form a gettering portion. The conductivity type of the impurities contained in the impurity-containing semiconductor layer is opposite to the conductivity type of a part of the surface layer of the semiconductor layer constituting the gettering portion.

上記半導体装置は、第１主電極に接続される第１半導体領域と、第２主電極に接続される第２半導体領域の間にゲッタリング部が設けられている。そのため、電極（第１主電極，第２主電極）に電圧が印加されても、絶縁膜に含まれる可動イオンの移動を抑制することができる。半導体装置の特性が安定し、信頼性の高い半導体装置を実現することができる。なお、本明細書でいう「ゲッタリング部」とは、絶縁膜を導電型の異なる半導体層（不純物含有半導体層，半導体層の表層の一部）で挟み、絶縁膜内の可動イオンを局所的に留める構造のことを意味する。なお、可動イオンは、導電型の異なる半導体層の間に生じる内蔵電位によって、ゲッタリング部に留められる。   In the semiconductor device, a gettering portion is provided between a first semiconductor region connected to the first main electrode and a second semiconductor region connected to the second main electrode. Therefore, even when a voltage is applied to the electrodes (first main electrode and second main electrode), the movement of mobile ions contained in the insulating film can be suppressed. A semiconductor device with stable characteristics and high reliability can be realized. Note that the “gettering portion” in this specification means that an insulating film is sandwiched between semiconductor layers having different conductivity types (impurity-containing semiconductor layer, part of the surface layer of the semiconductor layer), and mobile ions in the insulating film are locally localized. It means a structure that is fastened. Note that the movable ions are held at the gettering portion by a built-in potential generated between semiconductor layers having different conductivity types.

本明細書では、横型の半導体装置の製造方法も開示する。その製造方法は、半導体層の表面に絶縁膜を形成する工程と、その絶縁膜の表面に不純物含有半導体層を形成する工程を備えている。この半導体装置では、半導体層の表層には、第１主電極に電気的に接続される第１半導体領域が設けられている。また、半導体層の表層には、第１半導体領域から離れており、第２主電極に電気的に接続される第２半導体領域が設けられている。絶縁膜は、第１半導体領域と第２半導体領域の間で半導体層の表面に接して設けられる。また、半導体層の表層の一部、絶縁膜及び不純物含有半導体層がこの順で積層してゲッタリング部を構成する。この半導体装置では、不純物含有半導体層に含まれる不純物の導電型は、ゲッタリング部を構成している半導体層の表層の一部の導電型と逆である。   In this specification, a method for manufacturing a horizontal semiconductor device is also disclosed. The manufacturing method includes a step of forming an insulating film on the surface of the semiconductor layer and a step of forming an impurity-containing semiconductor layer on the surface of the insulating film. In this semiconductor device, a first semiconductor region electrically connected to the first main electrode is provided on the surface layer of the semiconductor layer. A surface layer of the semiconductor layer is provided with a second semiconductor region that is separated from the first semiconductor region and is electrically connected to the second main electrode. The insulating film is provided in contact with the surface of the semiconductor layer between the first semiconductor region and the second semiconductor region. Further, a part of the surface layer of the semiconductor layer, the insulating film, and the impurity-containing semiconductor layer are stacked in this order to form a gettering portion. In this semiconductor device, the conductivity type of the impurity contained in the impurity-containing semiconductor layer is opposite to the conductivity type of a part of the surface layer of the semiconductor layer constituting the gettering portion.

第１実施例の半導体装置の断面図を示す。Sectional drawing of the semiconductor device of 1st Example is shown. 第２実施例の半導体装置の断面図を示す。Sectional drawing of the semiconductor device of 2nd Example is shown. 第３実施例の半導体装置の断面図を示す。Sectional drawing of the semiconductor device of 3rd Example is shown. 第４実施例の半導体装置の断面図を示す。Sectional drawing of the semiconductor device of 4th Example is shown. 第１実施例の半導体装置の製造工程を示す。The manufacturing process of the semiconductor device of 1st Example is shown. 第１実施例の半導体装置の製造工程を示す。The manufacturing process of the semiconductor device of 1st Example is shown. 第１実施例の半導体装置の製造工程を示す。The manufacturing process of the semiconductor device of 1st Example is shown. 第１実施例の半導体装置の製造工程を示す。The manufacturing process of the semiconductor device of 1st Example is shown.

以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。   The technical features disclosed in this specification will be summarized below. The items described below have technical usefulness independently.

本明細書で開示する半導体装置は、横型の半導体装置であり、半導体層の表面に一対の主電極（第１主電極，第２主電極）が設けられている。第１主電極と第２主電極の間に、制御電極（ゲート電極）が設けられていてもよい。半導体装置は、半導体層と、半導体層の表層に設けられている第１半導体領域と、第１半導体領域から離れて半導体層の表層に設けられている第２半導体領域と、第１半導体領域と第２半導体領域の間で半導体層の表面に接して設けられている絶縁膜と、絶縁膜の表面に接して設けられている不純物含有半導体層を備えている。第１半導体領域は第１主電極に電気的に接続されており、第２半導体領域は第２主電極に電気的に接続されている。   A semiconductor device disclosed in this specification is a lateral semiconductor device, and a pair of main electrodes (a first main electrode and a second main electrode) are provided on a surface of a semiconductor layer. A control electrode (gate electrode) may be provided between the first main electrode and the second main electrode. A semiconductor device includes a semiconductor layer, a first semiconductor region provided in a surface layer of the semiconductor layer, a second semiconductor region provided in a surface layer of the semiconductor layer apart from the first semiconductor region, and a first semiconductor region, An insulating film provided in contact with the surface of the semiconductor layer between the second semiconductor regions and an impurity-containing semiconductor layer provided in contact with the surface of the insulating film are provided. The first semiconductor region is electrically connected to the first main electrode, and the second semiconductor region is electrically connected to the second main electrode.

半導体層の表層の一部、絶縁膜及び不純物含有半導体層がこの順で積層してゲッタリング部を構成している。不純物含有半導体層に含まれる不純物の導電型は、ゲッタリング部を構成している半導体層の表層の一部の導電型と逆である。不純物含有半導体層と半導体層の表層の一部の間に生じる内蔵電位（ビルトインポテンシャル）によって、絶縁膜内に存在する可動イオンをゲッタリング部に留めることができる。可動イオンは、例えば水素イオンである。   A part of the surface layer of the semiconductor layer, the insulating film, and the impurity-containing semiconductor layer are laminated in this order to form a gettering portion. The conductivity type of the impurity contained in the impurity-containing semiconductor layer is opposite to the conductivity type of a part of the surface layer of the semiconductor layer constituting the gettering portion. With the built-in potential generated between the impurity-containing semiconductor layer and a part of the surface layer of the semiconductor layer, movable ions existing in the insulating film can be retained in the gettering portion. The movable ions are, for example, hydrogen ions.

半導体層及び不純物含有半導体層は、シリコン（Ｓｉ），化合物半導体（ＳｉＣ，ＧａＮ等），酸化物半導体（ＺｎＯ，ＴｉＯ２，ＳｎＯ２等），ダイヤモンド（Ｃ）等、種々の材料を用いることができる。例えば、半導体層及び不純物含有半導体層の材料がシリコンの場合、両者の不純物濃度が１×１０１７ｃｍ−３であれば、内蔵電位は０．８Ｖである。化合物半導体，酸化物半導体，ダイヤモンド等は、シリコンよりバンドギャップが大きい。そのため、半導体層及び不純物含有半導体層の材料として化合物半導体，酸化物半導体，ダイヤモンド等を用いると、より大きな内蔵電位が生じ、大きなゲッタリング効果が得られる。大きな内蔵電位が得られるという観点より、半導体層及び不純物含有半導体層の材料は、ＧａＮ，ダイヤモンドであることが特に好ましい。なお、不純物含有半導体層は、電位がフローティングであってよい。すなわち、不純物含有半導体層は、半導体層内に構成されている各半導体領域と電気的に非接続であってよい。 For the semiconductor layer and the impurity-containing semiconductor layer, various materials such as silicon (Si), compound semiconductor (SiC, GaN, etc.), oxide semiconductor (ZnO, TiO2, SnO2, etc.), diamond (C), and the like can be used. For example, when the material of the semiconductor layer and the impurity-containing semiconductor layer is silicon, the built-in potential is 0.8 V if the impurity concentration of both is 1 × 10 17 cm −3 . Compound semiconductors, oxide semiconductors, diamond, and the like have a larger band gap than silicon. Therefore, when a compound semiconductor, an oxide semiconductor, diamond, or the like is used as a material for the semiconductor layer and the impurity-containing semiconductor layer, a larger built-in potential is generated and a large gettering effect is obtained. From the viewpoint of obtaining a large built-in potential, the material of the semiconductor layer and the impurity-containing semiconductor layer is particularly preferably GaN or diamond. Note that the potential of the impurity-containing semiconductor layer may be floating. That is, the impurity-containing semiconductor layer may be electrically disconnected from each semiconductor region configured in the semiconductor layer.

上記したように、絶縁膜は、半導体層の表面に接して設けられている。絶縁膜は、半導体層の表面に設けられたシャロートレンチ内に充填されていてよい。すなわち、半導体装置は、シャロートレンチアイソレーション（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を備えていてよい。ＳＴＩ構造を構成する絶縁膜は、半導体層の表面に接する熱酸化膜と、熱酸化膜の表面に設けられているＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）膜を備えていてよい。ＣＶＤ膜の材料は、ＳｉＯｘ（例えば、ＳｉＯ２）膜であってよい。この絶縁膜は、半導体層の表面にシャロートレンチを形成し、半導体層の表面を熱酸化して熱酸化膜を形成し、熱酸化膜の表面（シャロートレンチ内）にＣＶＤ技術を用いてＣＶＤ膜を充填することによって得られる。シャロートレンチ内にＣＶＤ膜を形成した後、半導体層及びＣＶＤ膜を研磨し、半導体層及び絶縁膜の表面を平坦にしてもよい。なお、絶縁膜は、窒化膜，ＰＳＧ膜，ＢＰＳＧ膜等と、ＳｉＯｘ膜を組み合わせものであってもよい。 As described above, the insulating film is provided in contact with the surface of the semiconductor layer. The insulating film may be filled in a shallow trench provided on the surface of the semiconductor layer. That is, the semiconductor device may have a shallow trench isolation (STI) structure. The insulating film constituting the STI structure may include a thermal oxide film in contact with the surface of the semiconductor layer and a CVD (Chemical Vapor Deposition) film provided on the surface of the thermal oxide film. The material of the CVD film may be a SiOx (for example, SiO 2 ) film. This insulating film forms a shallow trench on the surface of the semiconductor layer, thermally oxidizes the surface of the semiconductor layer to form a thermal oxide film, and uses a CVD technique on the surface of the thermal oxide film (in the shallow trench). Is obtained by filling. After the CVD film is formed in the shallow trench, the semiconductor layer and the CVD film may be polished to flatten the surfaces of the semiconductor layer and the insulating film. The insulating film may be a combination of a nitride film, a PSG film, a BPSG film, etc., and a SiOx film.

半導体装置がＭＯＳＦＥＴの場合、絶縁膜は、ソース領域（第１半導体領域と第２半導体領域の一方）とドレイン領域（第１半導体領域と第２半導体領域の他方）の間に設けられる。この絶縁膜は、ゲート絶縁膜であってよい。すなわち、上記絶縁膜は、ソース領域とドリフト領域の間に設けられるボディ領域（ソース及びドリフト領域と逆導電型）に対向していてよい。なお、上記絶縁膜とは別に、半導体層の表面にゲート絶縁膜を設けてもよい。   When the semiconductor device is a MOSFET, the insulating film is provided between the source region (one of the first semiconductor region and the second semiconductor region) and the drain region (the other of the first semiconductor region and the second semiconductor region). This insulating film may be a gate insulating film. That is, the insulating film may be opposed to a body region (a source and a drift region and a conductivity type opposite to that) provided between the source region and the drift region. Note that a gate insulating film may be provided over the surface of the semiconductor layer separately from the insulating film.

半導体装置がＭＯＳＦＥＴの場合、不純物含有半導体層は、ゲート電極とドレイン電極の間に設けられていてよい。すなわち、不純物半導体層は、ボディ領域と対向しない位置で、ボディ領域とドレイン領域の間の半導体層に対向していてよい。不純物含有半導体層は、ドレイン領域に対向していてもよい。この場合、不純物半導体層と絶縁膜とドレイン領域によって、ゲッタリング部が構成される。   When the semiconductor device is a MOSFET, the impurity-containing semiconductor layer may be provided between the gate electrode and the drain electrode. That is, the impurity semiconductor layer may face the semiconductor layer between the body region and the drain region at a position not facing the body region. The impurity-containing semiconductor layer may face the drain region. In this case, a gettering portion is constituted by the impurity semiconductor layer, the insulating film, and the drain region.

（第１実施例）
図１を参照し、半導体装置１００について説明する。半導体装置１００は、横型のＭＯＳＦＥＴであり、半導体層１０と、ソース電極２４と、ドレイン電極１４と、ゲート電極２２と、ｐ型半導体層１６を備えている。ソース電極２４及びドレイン電極１４は、半導体層１０の表面に設けられている。ゲート電極２２とｐ型半導体層１６は、後述する絶縁膜１８ａの表面に設けられている。ソース電極２４は第１主電極の一例であり、ドレイン電極１４は第２主電極の一例であり、ｐ型半導体層１６は不純物含有半導体層の一例である。半導体層１０は、埋込み絶縁膜２の表面に設けられている。図示は省略するが、埋込み絶縁膜２は、半導体基板の表面に設けられている。 (First embodiment)
The semiconductor device 100 will be described with reference to FIG. The semiconductor device 100 is a lateral MOSFET, and includes a semiconductor layer 10, a source electrode 24, a drain electrode 14, a gate electrode 22, and a p-type semiconductor layer 16. The source electrode 24 and the drain electrode 14 are provided on the surface of the semiconductor layer 10. The gate electrode 22 and the p-type semiconductor layer 16 are provided on the surface of an insulating film 18a described later. The source electrode 24 is an example of a first main electrode, the drain electrode 14 is an example of a second main electrode, and the p-type semiconductor layer 16 is an example of an impurity-containing semiconductor layer. The semiconductor layer 10 is provided on the surface of the buried insulating film 2. Although not shown, the buried insulating film 2 is provided on the surface of the semiconductor substrate.

半導体層１０は、ソース領域２８と、ボディ領域３０と、ドリフト領域４と、ドレイン領域６を備えている。ソース領域２８は第１半導体領域の一例であり、ドレイン領域６は第２半導体領域の一例である。ソース領域２８，ドレイン領域６及びドリフト領域４の導電型はｎ型であり、ボディ領域３０の導電型はｐ型である。ソース領域２８は、半導体層１０の表層に設けられている。ソース領域２８内の表層部分に、他の部分よりｎ型不純物を高濃度に含むソースコンタクト領域２６が設けられている。ソースコンタクト領域２６は、ソース電極２４と電気的に接続している。ソースコンタクト領域２６は、ソース領域２８の一部である。ボディ領域３０は、ソース領域２８を囲っている。ボディ領域３０によって、ソース領域２８はドリフト領域４と分離されている。なお、半導体層１０のうち、ソース領域２８，ドレイン領域６及びボディ領域３０を形成した残部が、ドリフト領域４である。   The semiconductor layer 10 includes a source region 28, a body region 30, a drift region 4, and a drain region 6. The source region 28 is an example of a first semiconductor region, and the drain region 6 is an example of a second semiconductor region. Source region 28, drain region 6 and drift region 4 have n-type conductivity, and body region 30 has p-type conductivity. The source region 28 is provided on the surface layer of the semiconductor layer 10. A source contact region 26 containing an n-type impurity at a higher concentration than other portions is provided in the surface layer portion in the source region 28. The source contact region 26 is electrically connected to the source electrode 24. The source contact region 26 is a part of the source region 28. The body region 30 surrounds the source region 28. The source region 28 is separated from the drift region 4 by the body region 30. In the semiconductor layer 10, the remaining portion where the source region 28, the drain region 6, and the body region 30 are formed is the drift region 4.

ドレイン領域６は、ソース領域２８と離れた位置で半導体層１０の表面に設けられている。ドレイン領域６内の表層部分に、他の部分よりｎ型不純物を高濃度に含むドレインコンタクト領域１２が設けられている。また、ドレインコンタクト領域１２を囲むように、バッファ領域８が設けられている。ドレインコンタクト領域１２及びバッファ領域８は、ドレイン領域６の一部である。   The drain region 6 is provided on the surface of the semiconductor layer 10 at a position away from the source region 28. A drain contact region 12 containing n-type impurities at a higher concentration than other portions is provided in the surface layer portion in the drain region 6. A buffer region 8 is provided so as to surround the drain contact region 12. The drain contact region 12 and the buffer region 8 are part of the drain region 6.

半導体層１０の表面にシャロートレンチ１８ｂが設けられており、シャロートレンチ１８ｂ内に絶縁膜１８ａが充填されている。シャロートレンチ１８ｂと絶縁膜１８ａによって、シャロートレンチアイソレーション（ＳＴＩ）構造１８が構成されている。半導体装置１００を平面視（半導体層１０の表面に直交する方向から観察）すると、ＳＴＩ構造１８は、ソース電極２４とドレイン電極１４の間に設けられている。ＳＴＩ構造１８の一端はソース領域２８に接しており、他端はドレイン領域６に接している。より具体的には、ＳＴＩ構造１８の一端はソースコンタクト領域２６に接しており、他端はドレインコンタクト領域１２に接している。ＳＴＩ構造１８によって、ソース領域２８とドレイン領域６が分離されている。ＳＴＩ構造１８を設けることにより、半導体装置１００の耐圧が向上する。   A shallow trench 18b is provided on the surface of the semiconductor layer 10, and the shallow trench 18b is filled with an insulating film 18a. A shallow trench isolation (STI) structure 18 is constituted by the shallow trench 18b and the insulating film 18a. When the semiconductor device 100 is viewed in plan (observed from a direction orthogonal to the surface of the semiconductor layer 10), the STI structure 18 is provided between the source electrode 24 and the drain electrode 14. One end of the STI structure 18 is in contact with the source region 28, and the other end is in contact with the drain region 6. More specifically, one end of the STI structure 18 is in contact with the source contact region 26, and the other end is in contact with the drain contact region 12. The source region 28 and the drain region 6 are separated by the STI structure 18. By providing the STI structure 18, the breakdown voltage of the semiconductor device 100 is improved.

ＳＴＩ構造１８の表面には、ゲート電極２２とｐ型半導体層１６が設けられている。ゲート電極２２は、ＳＴＩ構造１８（絶縁膜１８ａ）を介して、ソース領域２８の一部、ソース領域２８とドリフト領域４を分離しているボディ領域３０及びドリフト領域４に対向している。ＳＴＩ構造１８は、ゲート絶縁膜として機能する。半導体装置１００を平面視すると、ｐ型半導体層１６は、ゲート電極２２とドレイン電極１４の間に設けられている。ｐ型半導体層１６は、ゲート電極２２及びドレイン電極１４と非接触である。ｐ型半導体層１６は、ＳＴＩ構造１８を介してドレイン領域６の表層の一部に対向している。すなわち、ドレイン領域６の表層の一部と、ＳＴＩ構造１８の一部と、ｐ型半導体層１６は積層されている。ｐ型半導体層１６とＳＴＩ構造１８とｎ型のドレイン領域６によって、ゲッタリング部４０が構成されている。なお、ｐ型半導体層１６は、絶縁膜１８ａとドリフト領域４が直接接触する部分まで伸びていてもよい。すなわち、ｐ型半導体層１６は、絶縁膜１８ａを介して、ドリフト領域４の一部とドレイン領域６の一部の双方に対向していてもよい。   A gate electrode 22 and a p-type semiconductor layer 16 are provided on the surface of the STI structure 18. The gate electrode 22 faces a part of the source region 28, the body region 30 that separates the source region 28 and the drift region 4 and the drift region 4 via the STI structure 18 (insulating film 18a). The STI structure 18 functions as a gate insulating film. When the semiconductor device 100 is viewed in plan, the p-type semiconductor layer 16 is provided between the gate electrode 22 and the drain electrode 14. The p-type semiconductor layer 16 is not in contact with the gate electrode 22 and the drain electrode 14. The p-type semiconductor layer 16 faces a part of the surface layer of the drain region 6 through the STI structure 18. That is, a part of the surface layer of the drain region 6, a part of the STI structure 18, and the p-type semiconductor layer 16 are laminated. The p-type semiconductor layer 16, the STI structure 18, and the n-type drain region 6 constitute a gettering portion 40. The p-type semiconductor layer 16 may extend to a portion where the insulating film 18a and the drift region 4 are in direct contact. That is, the p-type semiconductor layer 16 may face both part of the drift region 4 and part of the drain region 6 with the insulating film 18a interposed therebetween.

半導体装置１００は、ドレイン電極１４が高電圧側に接続され、ソース電極２４が低電圧（例えば接地電圧）側に接続される。この状態でゲート電極２２に閾値電圧を超える電圧（オン電圧）を印加すると、ゲート電極２２と対向する範囲２２ａにおいて、半導体層１０の表面に、電子のチャネルが形成される。半導体装置１００は、ｎチャネル型の半導体装置である。チャネルが形成されることにより、ソース領域２８とドレイン領域６が導通し、半導体層１０内を電子が移動する。半導体装置１００では、ゲッタリング部４０に絶縁膜１８ａ内の水素イオンがゲッタリングされる。より具体的には、ｐ型半導体層１６直下の絶縁膜１８ａ中に、水素イオンが留められる。そのため、半導体装置１００をオンしても、絶縁膜１８ａに含まれる水素イオンの移動が規制される。例えばゲッタリング部４０を備えていない半導体装置の場合、半導体装置をオンすると、絶縁膜１８ａ内の水素イオンが絶縁膜１８ａ内を拡散移動する。その結果、半導体装置の閾値電圧，オン抵抗等が変動し、半導体装置の信頼性を確保することができない。半導体装置１００は、ゲッタリング部４０を備えることにより、絶縁膜１８ａに含まれる水素イオンの移動が規制され、装置の特性変動が抑制される。半導体装置１００は、高い信頼性を確保することができる。   In the semiconductor device 100, the drain electrode 14 is connected to the high voltage side, and the source electrode 24 is connected to the low voltage (for example, ground voltage) side. When a voltage exceeding the threshold voltage (ON voltage) is applied to the gate electrode 22 in this state, an electron channel is formed on the surface of the semiconductor layer 10 in the range 22 a facing the gate electrode 22. The semiconductor device 100 is an n-channel semiconductor device. By forming a channel, the source region 28 and the drain region 6 are brought into conduction, and electrons move in the semiconductor layer 10. In the semiconductor device 100, hydrogen ions in the insulating film 18 a are gettered to the gettering portion 40. More specifically, hydrogen ions are retained in the insulating film 18 a immediately below the p-type semiconductor layer 16. Therefore, even if the semiconductor device 100 is turned on, the movement of hydrogen ions contained in the insulating film 18a is restricted. For example, in the case of a semiconductor device that does not include the gettering portion 40, when the semiconductor device is turned on, hydrogen ions in the insulating film 18a diffuse and move in the insulating film 18a. As a result, the threshold voltage, on-resistance, etc. of the semiconductor device fluctuate, and the reliability of the semiconductor device cannot be ensured. Since the semiconductor device 100 includes the gettering portion 40, movement of hydrogen ions contained in the insulating film 18a is restricted, and fluctuations in device characteristics are suppressed. The semiconductor device 100 can ensure high reliability.

以下、第２〜第４実施例の半導体装置２００〜４００について説明する。半導体装置２００〜４００は、半導体装置１００の変形例である。そのため、半導体装置２００〜４００について、半導体装置１００と同じ構成には、同じ参照番号または下二桁が同じ参照番号を付すことにより説明を省略することがある。   Hereinafter, semiconductor devices 200 to 400 of the second to fourth embodiments will be described. Semiconductor devices 200 to 400 are modifications of the semiconductor device 100. Therefore, the description of the semiconductor devices 200 to 400 may be omitted by giving the same reference numerals or the same reference numbers as the last two digits to the same configuration as the semiconductor device 100.

（第２実施例）
図２に示す半導体装置２００は、半導体層１０の表面に、ＳＴＩ構造２１８とは別に、ゲート絶縁膜２２０が設けられている。ゲート絶縁膜２２０は、ＳＴＩ構造２１８から離れた位置で、半導体層１０の表面に設けられている。ゲート絶縁膜２２０の表面にゲート電極２２２が設けられている。ＳＴＩ構造２１８は、シャロートレンチ２１８ｂと絶縁膜２１８ａによって構成されている。半導体装置２００を平面視すると、ＳＴＩ構造２１８は、ゲート電極２２２とドレイン電極１４の間に設けられている。ＳＴＩ構造２１８の一端はドリフト領域４に接しており、他端はドレイン領域６に接している。すなわち、ＳＴＩ構造２１８は、チャネルが形成される範囲２２２ａに存在しない。半導体装置２００も、ＳＴＩ構造２１８がソース領域２８とドレイン領域６を分離しており、耐圧が向上している。半導体装置２００では、ｐ型半導体層１６直下の絶縁膜２１８ａ中に、水素イオンが留められる。半導体装置２００も、ゲッタリング部４０によって絶縁膜２１８ａ内の水素イオンの移動が規制されるので、高い信頼性を確保することができる。 (Second embodiment)
In the semiconductor device 200 shown in FIG. 2, a gate insulating film 220 is provided on the surface of the semiconductor layer 10 separately from the STI structure 218. The gate insulating film 220 is provided on the surface of the semiconductor layer 10 at a position away from the STI structure 218. A gate electrode 222 is provided on the surface of the gate insulating film 220. The STI structure 218 includes a shallow trench 218b and an insulating film 218a. When the semiconductor device 200 is viewed in plan, the STI structure 218 is provided between the gate electrode 222 and the drain electrode 14. One end of the STI structure 218 is in contact with the drift region 4, and the other end is in contact with the drain region 6. That is, the STI structure 218 is not present in the range 222a where the channel is formed. Also in the semiconductor device 200, the STI structure 218 separates the source region 28 and the drain region 6, and the breakdown voltage is improved. In the semiconductor device 200, hydrogen ions are retained in the insulating film 218 a immediately below the p-type semiconductor layer 16. Also in the semiconductor device 200, the movement of hydrogen ions in the insulating film 218a is regulated by the gettering unit 40, so that high reliability can be ensured.

（第３実施例）
図３に示す半導体装置３００は、ＳＴＩ構造を備えていない。すなわち、半導体装置３００では、半導体層１０の表面にシャロートレンチが形成されていない。半導体装置３００では、半導体層１０の表面に絶縁膜３２０が設けられている。絶縁膜３２０は、ソース領域２８の表面からドレイン領域６の表面まで伸びている。絶縁膜３２０の表面に、ゲート電極３２２及びｐ型半導体層１６が設けられている。ゲート電極３２２とｐ型半導体層１６は、互いに離れた位置に設けられている。具体的には、ｐ型半導体層１６は、チャネルが形成される範囲３２２ａと離れている。半導体装置３００では、ｐ型半導体層１６直下の絶縁膜３２０中に、水素イオンが留められる。半導体装置３００も、ゲッタリング部４０によって絶縁膜３２０内の水素イオンの移動が規制され、高い信頼性を確保することができる。 (Third embodiment)
The semiconductor device 300 illustrated in FIG. 3 does not include an STI structure. That is, in the semiconductor device 300, no shallow trench is formed on the surface of the semiconductor layer 10. In the semiconductor device 300, an insulating film 320 is provided on the surface of the semiconductor layer 10. The insulating film 320 extends from the surface of the source region 28 to the surface of the drain region 6. A gate electrode 322 and a p-type semiconductor layer 16 are provided on the surface of the insulating film 320. The gate electrode 322 and the p-type semiconductor layer 16 are provided at positions separated from each other. Specifically, the p-type semiconductor layer 16 is separated from the range 322a where the channel is formed. In the semiconductor device 300, hydrogen ions are retained in the insulating film 320 immediately below the p-type semiconductor layer 16. Also in the semiconductor device 300, the movement of hydrogen ions in the insulating film 320 is regulated by the gettering unit 40, and high reliability can be ensured.

（第４実施例）
図４に示す半導体装置４００は、ｐチャネル型の半導体装置である。すなわち、ソース領域４２８，ソースコンタクト領域４２６，ドレイン領域４０６，バッファ領域４０８及びドレインコンタクト領域４１２がｐ型であり、ボディ領域４３０がｎ型である。なお、半導体装置４００は、ｎ型の半導体層１０内に上記各領域４２８，４２６，４０６，４０８，４１２，４３０が形成されている。そのため、ドレイン領域４０６は、ドリフト領域と表現することもできる。半導体装置４００では、絶縁膜１８ａの表面に、ゲート電極４２２とｎ型半導体層４１６が設けられている。ゲート電極４２２は、ソース領域２８の一部からドレイン領域４０６の一部まで伸びている。ｎ型半導体層４１６は、ゲート電極４２２から離れた位置で、絶縁膜１８ａの表面に設けられている。すなわち、ｎ型半導体層４１６は、チャネルが形成される範囲４２２ａから離れた位置に設けられている。ｎ型半導体層４１６は、絶縁膜１８ａを介して、ｐ型のドレイン領域４０６に対向している。半導体装置４００は、ｎ型半導体層４１６，絶縁膜１８ａ，ｐ型のドレイン領域４０６によってゲッタリング部４０が構成される。半導体装置４００では、ｎ型半導体層４１６直下の絶縁膜１８ａ中に、水素イオンが留められる。半導体装置４００も、ゲッタリング部４０によって絶縁膜１８ａ内の水素イオンの移動が規制され、高い信頼性を確保することができる。 (Fourth embodiment)
A semiconductor device 400 illustrated in FIG. 4 is a p-channel semiconductor device. That is, the source region 428, the source contact region 426, the drain region 406, the buffer region 408, and the drain contact region 412 are p-type, and the body region 430 is n-type. In the semiconductor device 400, the regions 428, 426, 406, 408, 412, 430 are formed in the n-type semiconductor layer 10. Therefore, the drain region 406 can also be expressed as a drift region. In the semiconductor device 400, a gate electrode 422 and an n-type semiconductor layer 416 are provided on the surface of the insulating film 18a. The gate electrode 422 extends from a part of the source region 28 to a part of the drain region 406. The n-type semiconductor layer 416 is provided on the surface of the insulating film 18 a at a position away from the gate electrode 422. That is, the n-type semiconductor layer 416 is provided at a position away from the range 422a where the channel is formed. The n-type semiconductor layer 416 faces the p-type drain region 406 with the insulating film 18a interposed therebetween. In the semiconductor device 400, the gettering unit 40 is configured by the n-type semiconductor layer 416, the insulating film 18a, and the p-type drain region 406. In the semiconductor device 400, hydrogen ions are retained in the insulating film 18 a immediately below the n-type semiconductor layer 416. Also in the semiconductor device 400, the movement of hydrogen ions in the insulating film 18a is regulated by the gettering portion 40, and high reliability can be ensured.

ここで、図５から図８を参照し、半導体装置１００（図１を参照）の製造方法を説明する。まず、図５に示すように、半導体層１０内に、ソース領域２８，ボディ領域３０及びドレイン領域６を形成する。各領域２８，３０及び６は、半導体層１０の材料に応じて、イオン注入法，気相成長法等を用いて形成する。各領域２８，３０及び６の製造方法（イオン注入法，気相成長法等）は公知のため省略する。   Here, a manufacturing method of the semiconductor device 100 (see FIG. 1) will be described with reference to FIGS. First, as shown in FIG. 5, the source region 28, the body region 30 and the drain region 6 are formed in the semiconductor layer 10. Each of the regions 28, 30 and 6 is formed using an ion implantation method, a vapor phase growth method or the like depending on the material of the semiconductor layer 10. Since the manufacturing methods (ion implantation method, vapor phase growth method, etc.) of each region 28, 30 and 6 are well known, they are omitted.

次に、図６に示すように、半導体層１０の表面に開口を有するマスク（図示省略）を形成し、開口部分をドライエッチングし、シャロートレンチ１８ｂを形成する。シャロートレンチ１８ｂの深さは、０．１〜２．０μｍに調整する。その後、図７に示すように、半導体層１０の表面（シャロートレンチ１８ｂの表面）を熱酸化し、熱酸化膜１８ｃを形成する。   Next, as shown in FIG. 6, a mask (not shown) having an opening on the surface of the semiconductor layer 10 is formed, and the opening is dry-etched to form a shallow trench 18b. The depth of the shallow trench 18b is adjusted to 0.1 to 2.0 μm. Thereafter, as shown in FIG. 7, the surface of the semiconductor layer 10 (the surface of the shallow trench 18b) is thermally oxidized to form a thermal oxide film 18c.

次に、図８に示すように、ＣＶＤ技術を用いて、熱酸化膜１８ｃの表面にＣＶＤ膜を形成する。ＣＶＤ膜は、シャロートレンチ１８ｂを充填するまで形成する。熱酸化膜１８ｃとＣＶＤ膜によって絶縁膜１８ａが形成される。なお、必要に応じて、絶縁膜１８ａの表面を研磨し、半導体層１０及び絶縁膜１８ａを平坦化する。その後、ソース電極２４をソース領域２８の表面に形成し、ドレイン電極１４をドレイン領域６の表面に形成し、ゲート電極２２及びｐ型半導体層１６を絶縁膜１８ａの表面に形成することにより、図１に示す半導体装置１００が完成する。なお、ソース電極２４，ドレイン電極１４，ゲート電極２２及びｐ型半導体層１６の製造方法は、公知の方法を用いることができる。   Next, as shown in FIG. 8, a CVD film is formed on the surface of the thermal oxide film 18c by using the CVD technique. The CVD film is formed until the shallow trench 18b is filled. An insulating film 18a is formed by the thermal oxide film 18c and the CVD film. Note that the surface of the insulating film 18a is polished as necessary to planarize the semiconductor layer 10 and the insulating film 18a. Thereafter, the source electrode 24 is formed on the surface of the source region 28, the drain electrode 14 is formed on the surface of the drain region 6, and the gate electrode 22 and the p-type semiconductor layer 16 are formed on the surface of the insulating film 18a. 1 is completed. In addition, as a manufacturing method of the source electrode 24, the drain electrode 14, the gate electrode 22, and the p-type semiconductor layer 16, a well-known method can be used.

なお、上記例では、半導体層１０内に各領域６，８，１２，２６，２８及び３０を形成した後にシャロートレンチ１８ｂを形成し、シャロートレンチ１８ｂ内に絶縁膜１８ａを充填してＳＴＩ構造１８を形成する例について説明した。しかしながら、ＳＴＩ構造１８を形成した後に、半導体層１０内に不純物をイオン注入し、熱処理を行うことにより各領域６，８，１２，２６，２８及び３０を形成してもよい。   In the above example, the shallow trench 18b is formed after the regions 6, 8, 12, 26, 28, and 30 are formed in the semiconductor layer 10, and the shallow trench 18b is filled with the insulating film 18a to form the STI structure 18. An example of forming the above has been described. However, after forming the STI structure 18, the regions 6, 8, 12, 26, 28 and 30 may be formed by ion implantation of impurities into the semiconductor layer 10 and heat treatment.

なお、半導体装置２００及び４００のゲッタリング部４０も、半導体装置１００と同様の方法で製造することができる。すなわち、半導体層１０の表面にシャロートレンチ２１８ｂ，１８ｂを形成し、シャロートレンチ２１８ｂ，１８ｂの表面を熱酸化して熱酸化膜を形成し、熱酸化膜の表面にＣＶＤ膜を形成してＳＴＩ構造２１８，１８を形成し、絶縁膜２１８ａ，１８ａを介して対向する位置の半導体層１０（ドレイン領域６，４０６）と逆導電型の不純物を含む不純物含有半導体層（ｐ型半導体層１６，ｎ型半導体層４１６）を絶縁膜２１８ａ，１８ａの表面に形成することにより、ゲッタリング部４０が得られる。   Note that the gettering portions 40 of the semiconductor devices 200 and 400 can also be manufactured by the same method as the semiconductor device 100. That is, shallow trenches 218b and 18b are formed on the surface of the semiconductor layer 10, the surfaces of the shallow trenches 218b and 18b are thermally oxidized to form a thermal oxide film, and a CVD film is formed on the surface of the thermal oxide film to form an STI structure. Impurity-containing semiconductor layers (p-type semiconductor layers 16, n-type) containing impurities of opposite conductivity type to the semiconductor layer 10 (drain regions 6, 406) at positions facing each other through the insulating films 218a, 18a. The gettering portion 40 is obtained by forming the semiconductor layer 416) on the surfaces of the insulating films 218a and 18a.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。   Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

６：ドレイン領域
１４：ドレイン電極
１６：ｐ型半導体層（不純物含有半導体層）
１８：ＳＴＩ
１８ａ：絶縁膜
１８ｂ：シャロートレンチ
２２：ゲート電極
２４：ソース電極
２８：ソース領域
４０：ゲッタリング部
１００：半導体装置 6: Drain region 14: Drain electrode 16: p-type semiconductor layer (impurity-containing semiconductor layer)
18: STI
18a: insulating film 18b: shallow trench 22: gate electrode 24: source electrode 28: source region 40: gettering portion 100: semiconductor device

Claims (7)

横型の半導体装置であり、
半導体層と、
前記半導体層の表層に設けられており、第１主電極に電気的に接続される第１半導体領域と、
前記第１半導体領域から離れて前記半導体層の表層に設けられており、第２主電極に電気的に接続される第２半導体領域と、
前記第１半導体領域と前記第２半導体領域の間で前記半導体層の表面に接して設けられている絶縁膜と、
前記絶縁膜の表面に接して設けられている不純物含有半導体層と、を備えており、
前記半導体層の表層の一部、前記絶縁膜及び前記不純物含有半導体層がこの順で積層してゲッタリング部を構成しており、
前記不純物含有半導体層に含まれる不純物の導電型は、前記半導体層の表層の前記一部の導電型と逆である、半導体装置。 A horizontal semiconductor device,
A semiconductor layer;
A first semiconductor region provided on a surface layer of the semiconductor layer and electrically connected to the first main electrode;
A second semiconductor region provided on a surface layer of the semiconductor layer apart from the first semiconductor region and electrically connected to a second main electrode;
An insulating film provided in contact with the surface of the semiconductor layer between the first semiconductor region and the second semiconductor region;
An impurity-containing semiconductor layer provided in contact with the surface of the insulating film,
A part of the surface layer of the semiconductor layer, the insulating film, and the impurity-containing semiconductor layer are stacked in this order to form a gettering portion,
The semiconductor device wherein the conductivity type of the impurity contained in the impurity-containing semiconductor layer is opposite to the conductivity type of the part of the surface layer of the semiconductor layer. 前記半導体層の表面にシャロートレンチが設けられており、
前記絶縁膜が、前記シャロートレンチ内に充填されてシャロートレンチアイソレーションを構成している請求項１に記載の半導体装置。 A shallow trench is provided on the surface of the semiconductor layer,
The semiconductor device according to claim 1, wherein the insulating film is filled in the shallow trench to form a shallow trench isolation. 前記絶縁膜は、前記半導体層の表面に接する熱酸化膜と、その熱酸化膜の表面に設けられているＣＶＤ膜と、を有する請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the insulating film includes a thermal oxide film in contact with a surface of the semiconductor layer and a CVD film provided on the surface of the thermal oxide film. 前記不純物含有半導体層は、電位がフローティングである請求項１から３のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the impurity-containing semiconductor layer has a floating potential. 横型の半導体装置の製造方法であり、
半導体層の表面に絶縁膜を形成する工程と、
前記絶縁膜の表面に不純物含有半導体層を形成する工程と、を備えており、
前記半導体層の表層には、第１主電極に電気的に接続される第１半導体領域が設けられており、
前記半導体層の表層には、前記第１半導体領域から離れており、第２主電極に電気的に接続される第２半導体領域が設けられており、
前記絶縁膜は、前記第１半導体領域と前記第２半導体領域の間で前記半導体層の表面に接して設けられ、
前記半導体層の表層の一部、前記絶縁膜及び前記不純物含有半導体層がこの順で積層してゲッタリング部を構成し、
前記不純物含有半導体層に含まれる不純物の導電型は、前記半導体層の表層の前記一部の導電型と逆である、製造方法。 A method for manufacturing a horizontal semiconductor device,
Forming an insulating film on the surface of the semiconductor layer;
Forming an impurity-containing semiconductor layer on the surface of the insulating film, and
A surface layer of the semiconductor layer is provided with a first semiconductor region electrically connected to the first main electrode,
A surface layer of the semiconductor layer is provided with a second semiconductor region that is separated from the first semiconductor region and is electrically connected to the second main electrode,
The insulating film is provided in contact with the surface of the semiconductor layer between the first semiconductor region and the second semiconductor region,
A part of a surface layer of the semiconductor layer, the insulating film, and the impurity-containing semiconductor layer are stacked in this order to form a gettering portion,
The manufacturing method in which the conductivity type of the impurity contained in the impurity-containing semiconductor layer is opposite to the partial conductivity type of the surface layer of the semiconductor layer. 前記絶縁膜を形成する工程は、前記半導体層の表面にシャロートレンチを形成すること、を有しており、
前記絶縁膜が、前記シャロートレンチ内に充填されてシャロートレンチアイソレーションを構成する請求項５に記載の製造方法。 Forming the insulating film includes forming a shallow trench on a surface of the semiconductor layer;
The manufacturing method according to claim 5, wherein the insulating film is filled in the shallow trench to form shallow trench isolation. 前記絶縁膜を形成する工程はさらに、
前記半導体層の表面を熱酸化して熱酸化膜を形成することと、
ＣＶＤ技術を用いて前記熱酸化膜の表面にＣＶＤ膜を形成することと、を有する請求項５又は６に記載の製造方法。 The step of forming the insulating film further includes
Thermally oxidizing the surface of the semiconductor layer to form a thermal oxide film;
The method according to claim 5, further comprising: forming a CVD film on the surface of the thermal oxide film using a CVD technique.
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