JP2017177572A - 印刷装置 - Google Patents

Abstract

【課題】装置の大型化を抑制しつつ、複数の駆動素子用の電源回路を設けることができる印刷装置を提供する。【解決手段】液体に力を付与する複数の駆動素子と、前記駆動素子に電圧を印加する複数の電源回路と、前記複数の駆動素子それぞれについて、前記複数の電源回路のいずれかと前記駆動素子との接続を切り替える切替回路と、前記駆動素子の駆動を制御する制御装置とを備え、前記制御装置は、前記複数の駆動素子それぞれに対応付けられており、印加する電圧の大きさを示す複数のランクに基づいて、対応付けられた駆動素子数が最多のランクに少なくとも二つの前記電源回路を割り当てる電源回路割り当て処理を実行することを特徴とする印刷装置。【選択図】図５

Description

本技術は、ノズルからインクを吐出する印刷装置に関する。

同一の駆動電圧を印加させた場合、各ノズルの液滴吐出量（吐出速度）は、各ノズルの特性に応じた異なる液滴吐出量となる。そのため、各ノズルの液滴吐出量を均一化すべく、ノズル毎に最適な駆動電圧を選択する液滴吐出装置が従来提案されている（例えば特許文献１参照）。

最適な駆動電圧を選択するためには、異なる電圧を有する複数の電源を設ける必要がある。

特開２００８−１７３９１０号公報

しかし、多数のノズルで最適な駆動電圧が同じ場合、多数のノズルに対応する一つの電源回路で供給しなければならない電力が大きくなってしまう。このため、供給可能な電力の大きい電源回路を用意する必要があるが、供給可能な電力が大きい電源回路は、そのサイズも大きくなってしまう。

本実施例は斯かる事情に鑑みてなされたものであり、電源回路を小型化して、装置の大型化を抑制しつつ、複数の電源回路を設けることができる印刷装置を提供することを目的とする。

課題を解決するための手段及び発明の効果

本実施例に係る印刷装置は、液体に力を付与する複数の駆動素子と、前記駆動素子に電圧を印加する複数の電源回路と、前記複数の駆動素子それぞれについて、前記複数の電源回路のいずれかと前記駆動素子との接続を切り替える切替回路と、前記駆動素子の駆動を制御する制御装置とを備え、前記制御装置は、前記複数の駆動素子それぞれに対応付けられており、印加する電圧の大きさを示す複数のランクに基づいて、対応付けられた駆動素子数が最多のランクに少なくとも二つの前記電源回路を割り当てる電源回路割り当て処理を実行することを特徴とする。

本実施例においては、使用する電源回路の大きさを小さくして、装置の大型化を抑制し、且つ複数の電源回路を設ける。

本実施例に係る印刷装置は、前記複数の電源回路は、予備電源に対応した予備電源回路を含み、前記制御装置は、前記電源回路割り当て処理において、前記駆動素子が最多のランクに前記予備電源回路を割り当てることを特徴とする。

本実施例においては、通常の電源回路を追加することなく、駆動素子数が最多のランクに予備電源を割り当てて、使用する小型の電源回路の数を最小にして、大型化を抑制する。

本実施例に係る印刷装置は、前記電源回路は、所定数以下の前記駆動素子に電圧を印加し、前記制御装置は、前記電源回路が割り当てられる都度、前記電源回路が割り当てられた後のランクに関し、前記電源回路が割り当てられる前の駆動素子数から前記所定数を減算した第２駆動素子数を演算し、前記電源回路割り当て処理において、前記駆動素子数及び第２駆動素子数の降順に、前記複数の電源回路を各ランクに割り当て、全電源回路を前記ランクに割り当てた後、前記電源回路が未割当の未割当ランクの存否を判定し、前記未割当ランクが存在すると判定した場合、前記未割当ランクに対応した電圧に最も近い電圧を有する前記電源回路を前記未割当ランクに割り当てることを特徴とする。

本実施例においては、駆動素子数の降順に、小型化した複数の電源回路を各ランクに割り当てる。未割当ランクがある場合、未割当ランクの電圧に最も近い電圧を有する電源回路を、未割当ランクに割り当てて、使用する電源回路の数を最小にして、大型化を抑制する。

本実施例に係る印刷装置は、前記電源回路は、所定数以下の前記駆動素子に電圧を印加し、最多の駆動素子数を有するランクを選択する選択部を備え、前記制御装置は、前記選択部にて選択されたランクの駆動素子数が前記所定数以下であるか否かを判定し、前記電源回路割り当て処理において、前記第２判定処理にて前記選択部にて選択されたランクの駆動素子数が前記所定数以下であると判定された場合、前記駆動素子数の降順に、前記複数の電源回路を各ランクに割り当て、前記選択部にて選択されたランクの駆動素子数が前記所定数を超過していると判定された場合、前記選択部にて選択されたランクの駆動素子数を前記所定数で除算し、商を演算し、演算された前記商で前記最多の駆動素子数を分割してサブ駆動素子数を演算し、前記駆動素子数及びサブ駆動素子数の降順に、前記複数の電源回路を前記各ランクに割り当て、全電源回路を割り当てた後、前記電源回路が未割当の未割当ランクの存否を判定し、前記未割当ランクが存在すると判定した場合、前記未割当ランクに対応した電圧に最も近い電圧を有する前記電源回路を前記未割当ランクに割り当てることを特徴とする。

本実施例においては、最多の駆動素子数を分割してサブ駆動素子数を演算し、駆動素子数及びサブ駆動素子数の降順に、小型化した複数の電源回路を各ランクに割り当て、未割当ランクに対応した電圧に最も近い電圧を有する電源回路を未割当ランクに割り当てて、使用する電源回路の数を最小にして、大型化を抑制する。

本実施例に係る印刷装置は、前記選択部は、前記サブ駆動素子数の演算後に、前記最多の駆動素子数の次に大きい駆動素子数を有するランクを選択することを特徴とする。

本実施例においては、必要に応じて、最多の駆動素子数の次に多い駆動素子数に対しても、サブ駆動素子数（第２のサブ駆動素子数）を演算し、駆動素子数、サブ駆動素子数及び第２のサブ駆動素子数の降順に、小型化した複数の電源回路を各ランクに割り当てて、使用する電源回路の数を最小にして、大型化を抑制する。

本実施例に係る印刷装置は、単一のランクに割り当て可能な２以上の前記電源回路の最多割当数が予め設定されており、前記電源回路は、所定数以下の前記駆動素子に電圧を印加し、前記制御装置は、前記電源回路が割り当てられる都度、前記電源回路が割り当てられた後のランクに関し、電源回路が割り当てられる前の駆動素子数から前記所定数を減算した第２駆動素子数を演算し、前記電源回路割り当て処理において、最多の駆動素子数を有する最多駆動素子ランクに前記最多割当数以下の数の前記電源回路を割り当て、他のランクに前記最多割当数未満の数の前記電源回路を割り当てており、前記最多駆動素子ランクの駆動素子数が、前記最多駆動素子ランクに割り当てられた全電源回路の前記所定数の総和を超過しているか否かを判定し、前記最多駆動素子ランクの駆動素子数が、前記最多駆動素子ランクに割り当てられた全電源回路の前記所定数の総和を超過していると判定した場合、前記最多駆動素子ランクの駆動素子数から前記所定数の総和を減算した値と同数の前記最多駆動素子ランクにおける駆動素子を、前記最多駆動素子ランクに対応した前記電源回路の電圧との電圧差が所定値以下の前記他のランクに割り当てることを特徴とする。

本実施例においては、最多駆動素子ランクに最多割当数以下の数の電源回路を割り当て、他のランクに最多割当数未満の数の電源を割り当て、最多駆動素子ランクの駆動素子数が前記所定数の総和を超過していると判定した場合、前記最多駆動素子ランクの駆動素子数から前記所定数の総和を減算した値と同数の前記最多駆動素子ランクにおける駆動素子を、前記最多駆動素子ランクに対応した前記電源回路の電圧との電圧差が所定値以下の前記他のランクに割り当てて、使用される小型の電源回路の数を最小にして、大型化を抑制する。

本実施例に係る印刷装置は、前記制御装置は、前記最多駆動素子ランクの駆動素子数から前記所定数の総和を減算した値と同数の前記最多駆動素子ランクにおける駆動素子を分割し、複数の前記他のランクにそれぞれ割り当てることを特徴とする。

本実施例においては、最多駆動素子ランクの駆動素子数から前記所定数の総和を減算した値の駆動素子を分割し、複数の前記他のランクにそれぞれ割り当てて、使用する小型の電源回路の数を最小にして、大型化を抑制する。

本実施例に係る印刷装置は、前記電源回路の特性、駆動電圧値、駆動素子数、前記駆動素子の駆動周波数又は温度によって、前記所定数が設定されていることを特徴とする。

本実施例においては、電源回路の特性、駆動電圧値、吐出駆動素子数、前記駆動素子の駆動周波数又は温度によって、前記所定数を変更し、小型の電源回路を駆動素子に割り当てる処理を最適に実行する。

本実施例に係る印刷装置は、前記電源回路は、前記所定数が第１数である少なくとも一つの第１数電源回路と、前記所定数が前記第１数と異なる第２数である少なくとも一つの第２数電源回路とを有し、二つの前記第１数電源回路の間に第２数電源回路が配置されているか又は二つの前記第２数電源回路の間に前記第１数電源回路が配置されていることを特徴とする。

本実施例においては、電圧を印加可能な駆動素子数（所定数）の異なる第１電源回路及び第２電源回路を交互に並べることによって、例えば電源回路が発する熱を平均化する。

本実施例に係る印刷装置は、前記複数の駆動素子は、一方向に並設された複数の行を構成し、同一ランクに属する前記複数の行に対し、同じ印加電圧の複数の前記電源回路が割り当てられている場合、同一の前記電源回路が不連続であるか又は所定数以下の数連続するように、前記複数の電源回路は前記複数の行に対して割り当てられていることを特徴とする。

本実施例においては、同じ印加電圧の複数の電源回路を、一方向に並設された複数の駆動素子の行に割り当てる場合、同一の電源回路が不連続であるか又は所定数以下の数連続するように、同じ印加電圧の複数の電源回路を複数の行に割り当てる。これにより、濃度むらを抑制することができる。

本実施例に係る印刷装置は、液体に力を付与する複数の駆動素子と、前記駆動素子に電圧を印加する複数の電源回路と、前記複数の駆動素子それぞれについて、前記複数の電源回路のいずれかと前記駆動素子との接続を切り替える切替回路とを備え、前記複数の駆動素子は、前記各駆動素子を駆動する各電圧に応じて、複数の駆動素子群に区分けされており、前記切替回路によって、少なくとも二つの前記電源回路が、最多の前記駆動素子を有する前記駆動素子群に接続していることを特徴とする。

本実施例においては、駆動素子数が最多の駆動素子群に少なくとも二つの電源回路が接続している。これにより、印刷装置に使用する小型の電源回路の数を最小にして、印刷装置の大型化を抑制することができる。

実施の形態１に係る印刷装置を略示する平面図である。 図１に示すＩＩ−ＩＩ線を切断線とした略示断面図である。 インクジェットヘッドの底面図である。 制御装置及びヘッドユニットの接続を略示するブロック図である。 電源付近の構成を略示するブロック図である。 ノズルを駆動するＣＭＯＳ回路の構成を略示する回路図である。 各ノズルを識別するノズルアドレスと、一定電圧を圧電体に印加した場合に、ノズルアドレスに対応した各ノズルから吐出される液適（インク）速度との関係を示すグラフである。 電源回路の割り当てテーブルの一例を示す概念図である。 電源回路割り当て処理を説明するフローチャートである。 実施の形態２に係る印刷装置における電源回路の割り当てテーブルの一例を示す概念図である。 電源回路割り当て処理を説明するフローチャートである。 実施の形態３に係る印刷装置における電源回路を割り当てる前の電源回路の割り当てテーブルの一例を示す概念図である。 電源回路を割り当てた後の電源回路の割り当てテーブルの一例を示す概念図である。 電源回路割り当て処理を説明するフローチャートである。 実施の形態４に係る印刷装置における電源回路を割り当てる前の電源回路の割り当てテーブルの一例を示す概念図である。 電源回路を割り当てている途中の電源回路の割り当てテーブルの一例を示す概念図である。 電源回路を割り当てた後の電源回路の割り当てテーブルの一例を示す概念図である。 電源回路割り当て処理を説明するフローチャートである。 実施の形態５に係る印刷装置における最多駆動ノズル数及び電源回路の駆動電圧の関係を示す表である。 実施の形態６に係る印刷装置における電源回路の配置を説明する説明図である。 実施の形態７に係る印刷装置におけるノズルアドレス、ランク及び電源番号の関係の一例を示す表である。 同じ駆動電圧の複数の電源回路によって駆動されるノズルの配置及び電源番号を説明する説明図である。

（実施の形態１）
以下実施の形態１に係る印刷装置を図面に基づいて説明する。図１は、印刷装置を略示する平面図である。

図１において、記録用紙１００の搬送方向下流側を印刷装置１の前方、搬送方向上流側を印刷装置１の後方と定義する。また、記録用紙１００が搬送される面（図１の紙面と平行な面）と平行で、且つ、前記搬送方向と直交する用紙幅方向を、印刷装置１の左右方向と定義する。尚、図の左側が印刷装置１の左方、図の右側が印刷装置１の右方である。さらに、記録用紙１００の搬送面と直交する方向（図１の紙面に直交する方向）を、印刷装置１の上下方向と定義する。図１において、表側が上方、裏側が下方である。以下では、前後左右上下を適宜使用して説明する。

図１に示すように、印刷装置１は、筐体２と、プラテン３と、四つのインクジェットヘッド４と、二つの搬送ローラ５、６と、制御装置７とを備える。

プラテン３は筐体２内に平置きされている。プラテン３の上面には、記録用紙１００が載置される。四つのインクジェットヘッド４は、プラテン３の上方にて前後方向に並設されている。二つの搬送ローラ５、６は、プラテン３に対して後側と前側にそれぞれ配置されている。二つの搬送ローラ５、６は、図示しないモータによってそれぞれ駆動され、プラテン３上の記録用紙１００を前方へ搬送する。

制御装置７は、複数のＦＰＧＡ（Field Programmable Gate Array）７１ａ、７２ａ（図４参照）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等の不揮発性メモリ等を備える。尚、ＲＯＭ、ＲＡＭ、ＥＥＰＲＯＭ等については図示を省略している。また制御装置７は、ＰＣ等の外部装置９とデータ通信可能に接続されており、外部装置９から送信された印刷データに基づいて、印刷装置１の各部を制御する。

例えば制御装置７は、搬送ローラ５、６を駆動するモータを制御して、搬送ローラ５、６に記録用紙１００を搬送方向に搬送させつつ、インクジェットヘッド４を制御して記録用紙１００に向けてインクを吐出させる。これにより、記録用紙１００に画像が印刷される。

筐体２には、複数のヘッド保持部８が取り付けられている。複数のヘッド保持部８は、プラテン３の上方で、且つ、二つの搬送ローラ５、６の間の位置において、前後に並設されている。ヘッド保持部８によって、インクジェットヘッド４がそれぞれ保持される。

四つのインクジェットヘッド４は、それぞれ、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の４色のインクを吐出するものである。各インクジェットヘッド４には、図示しないインクタンクから、対応する色のインクが供給される。

図２は、図１に示すＩＩ−ＩＩ線を切断線とした略示断面図、図３は、インクジェットヘッド４の底面図である。図２及び図３に示すように、各インクジェットヘッド４は、用紙幅方向に長い矩形板状のホルダ１０と、該ホルダ１０に取り付けられた複数のヘッドユニット１１とを備えている。

各ヘッドユニット１１の下面には、複数のノズル１１ａ（駆動素子）が形成されている。ノズル１１ａは、後述する圧電体１１ｂを備える（図６参照）。各ヘッドユニット１１の複数のノズル１１ａは、インクジェットヘッド４の長手方向である、用紙幅方向に沿って並設されており、第１ヘッド列８１及び第２ヘッド列８２を構成している。第１ヘッド列８１及び第２ヘッド列８２は搬送方向に並設されており、第１ヘッド列８１は第２ヘッド列８２よりも後側に位置する。

図３に示すように、第１ヘッド列８１のヘッドユニット１１の左端部と第２ヘッド列８２のヘッドユニット１１の右端部とが左右方向において同位置にある。換言すれば、第１ヘッド列８１のヘッドユニット１１の左端部と第２ヘッド列８２のヘッドユニット１１の右端部とが前後に重なっている（オーバーラップしている）。

図２に示すように、ホルダ１０にはスリット１０ａが設けられている。フレキシブル基板５１によって、ヘッドユニット１１と制御装置７とが接続されており、フレキシブル基板５１はスリット１０ａに挿通されている。

複数のヘッドユニット１１は、配列方向に沿って並んで配置されている。複数のヘッドユニット１１は、搬送方向において前側と後側に交互に分かれて配置されている。前側に配置された複数のヘッドユニット１１と後側に配置された複数のヘッドユニット１１との間で、左右（配列方向）の位置がずれている。なお本実施形態では、複数のヘッドユニット１１が、搬送方向と直交する方向（用紙幅方向）に沿って並設されているが、搬送方向とは９０度以外の角度で交差する方向に沿って、いわば斜めに、複数のヘッドユニット１１が配列されていてもよい。

図１及び図２に示すように、リザーバ１２が複数のヘッドユニット１１の上方に設けられている。なお図３では、リザーバ１２の図示を省略した。

リザーバ１２は、インクタンク（図示略）にチューブ１６を介して接続されており、インクタンクから供給されたインクが一時的に貯留される。リザーバ１２の下部は複数のヘッドユニット１１に接続されており、リザーバ１２から各ヘッドユニット１１にインクが供給される。なおヘッドユニット１１を用紙幅方向に移動させてもよい。

図４は、制御装置７及びヘッドユニット１１の接続を略示するブロック図、図５は、電源回路付近の構成を略示するブロック図、図６は、ノズル１１ａを駆動するＣＭＯＳ(Complementary Metal-Oxide-Semiconductor)回路の構成を略示する回路図である。

図４に示すように、制御装置７は、第１基板７１と複数の第２基板７２とを備える。第１基板７１にはＦＰＧＡ７１ａが設けられている。一つの第２基板７２には一つのＦＰＧＡ７２ａが設けられている。ＦＰＧＡ７ａは、複数のＦＰＧＡ７２ａにそれぞれ接続されており、複数のＦＰＧＡ７２ａの駆動を制御する。複数の第２基板７２、即ち複数のＦＰＧＡ７２ａは複数のヘッドユニット１１にそれぞれ対応しており、ＦＰＧＡ７２ａの数はヘッドユニット１１と同じである。複数のＦＰＧＡ７２ａ及び複数のヘッドユニット１１はそれぞれ接続されている。ＦＰＧＡ７１ａ及びＦＰＧＡ７２ａは、ビットストリーム情報を記憶したＲＯＭ（図示略）及びメモリとしてのＲＡＭ（図示略）に接続されている。

ヘッドユニット１１は基板１１ｃを備えており、基板１１ｃには、着脱可能なコネクタ１１ｄ、不揮発性メモリ１１ｅ及びドライバＩＣ１１ｆが実装されている。ヘッドユニット１１は、コネクタ１１ｄを介して、取り外し可能に第２基板７２に接続されている。ドライバＩＣ１１ｆは、後述するスイッチング回路２７を備える。

図５に示すように、第２基板７２にはＤ／Ａ(Digital/Analog)コンバータ２０が設けられている。また第２基板７２には複数の電源回路が設けられており、本実施例においては第１電源回路２１〜第６電源回路２６が設けられている。第１電源回路２１〜第６電源回路２６は、ＦＥＴ及び抵抗等を有し、出力電圧を変更することができる。これらの第１電源回路２１〜第６電源回路２６としては、例えばスイッチング方式のＤＣ／ＤＣコンバータを用いてもよい。ＦＰＧＡ７２ａはＤ／Ａコンバータ２０を介して、第１電源回路２１〜第６電源回路２６に、出力電圧を設定する信号を出力する。

第１電源回路２１〜第６電源回路２６は、スイッチング回路２７を介して、第１電源線３４（１）〜第ｎ電源線３４（ｎ）（ｎは２以上の自然数）に接続されている。スイッチング回路２７は、第１電源線３４（１）〜第ｎ電源線３４（ｎ）それぞれを第１電源回路２１〜第６電源回路２６のいずれかに接続させる。第１電源回路２１〜第４電源回路２４は、通常使用する通常電源回路である。第５電源回路２５は、通常電源回路または予備電源回路になる場合もあり、第６電源回路２６は特別仕様の電源回路である。第６電源回路２６は、例えば、一番高い駆動電圧のランクに使用されるか、駆動素子のＶＣＯＭ用電源電圧として併用されるか、又はインクを吐出し難いノズル１１ａに対して使用されるか、ＰＭＯＳトランジスタ３１のＨＶＤＤ（ハイサイド側バッグゲート電圧）として使用される。

ＨＶＤＤ電圧は、ハイサイド側のＰＭＯＳトランジスタ３１の寄生ダイオードに、ＰＭＯＳトランジスタ３１のソース端子３１ａよりも高い電圧がドレイン端子３１ｂに印加された場合においても電流が流れないように第１電源回路２１〜第５電源回路２５よりも高い出力電圧の第６電源回路２６に接続されている。

図６に示すように、印刷装置１は、複数のノズル１１ａを駆動する複数のＣＭＯＳ回路３０をそれぞれ備える。ＦＰＧＡ７２ａは、第１制御線３３（１）〜第ｎ制御線３３（ｎ）（ｎは２以上の自然数）を介して、ＣＭＯＳ回路３０にゲート信号を出力する。なお第１制御線３３（１）〜第ｎ制御線３３（ｎ）及び第１電源線３４（１）〜第ｎ電源線３４（ｎ）は対応している。すなわち、第１制御線３３（１）は第１電源線３４（１）に対応し、第ｎ制御線３３（ｎ）は第ｎ電源線３４（ｎ）に対応する。

ＦＰＧＡ７２ａは、スイッチング回路２７に対して、第１電源線３４（１）〜第ｎ電源線３４（ｎ）それぞれを第１電源回路２１〜第６電源回路２６のいずれかに接続させる信号を出力する。ＦＰＧＡ７２ａは必要に応じて不揮発性メモリ１１ｅにアクセスする。不揮発性メモリ１１ｅは、各ノズル１１ａを識別する複数のノズルアドレス及び該ノズルアドレスに対応したランク等を記憶する。ランクついては後述する。

図６に示すように、ＣＭＯＳ回路３０は、ＰＭＯＳ(P-type Metal-Oxide-Semiconductor)トランジスタ３１、ＮＭＯＳ(N-type Metal-Oxide-Semiconductor)トランジスタ３２、抵抗３５、二つの圧電体１１ｂ、１１ｂ′等を備える。圧電体１１ｂ、１１ｂ′はキャパシタとして機能する。なお単数の圧電体１１ｂのみを設けてもよい。ＰＭＯＳトランジスタ３１のソース端子３１ａは、いずれかの第１電源線３４（１）〜第ｎ電源線３４（ｎ）のいずれかに接続されている。ＮＭＯＳトランジスタ３２のソース端子３２ａは、グランドに接続されている。

ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２のドレイン端子３１ｂ、３２ｂは、抵抗３５の一端に接続されている。抵抗３５の他端は、一方の圧電体１１ｂ′の他端及び他方の圧電体１１ｂの一端に接続されている。一方の圧電体１１ｂ′の一端はＶＣＯＭ電圧、すなわち第６電源電圧に接続され、他方の圧電体１１ｂの他端はグラウンドに接続されている。

ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２のゲート端子３１ｃ、３２ｃは、ＰＭＯＳトランジスタ３１のソース端子３１ａに接続された前記電源線に対応した、いずれかの第１制御線３３（１）〜第ｎ制御線３３（ｎ）に接続している。

「Ｌ」の出力信号が、ＦＰＧＡ７２ａからＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２のゲート端子３１ｃ、３２ｃに入力された場合、ＰＭＯＳトランジスタ３１は導通し、圧電体１１ｂは充電され、１１ｂ′は放電される。「Ｈ」の出力信号が、ＦＰＧＡ７２ａからＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２のゲート端子３１ｃ、３２ｃに入力された場合、ＮＭＯＳトランジスタ３２は導通し、圧電体１１ｂは放電され、１１ｂ′は充電される。圧電体１１ｂ、１１ｂ′が充電及び放電することによって、圧電体１１ｂ、１１ｂ′は変形し、ノズル１１ａからインクが吐出する。

ノズル１１ａのランクについて説明する。図７は、各ノズル１１ａを識別するノズルアドレスと、一定電圧を圧電体１１ｂ、１１ｂ′に印加した場合に、ノズルアドレスに対応した各ノズル１１ａから吐出される液適（インク）速度との関係を示すグラフである。ノズルアドレスは、例えば１６８０ある。

図７に示すように、例えば、液適速度に関し、五つの速度幅を設定し、速度幅をそれぞれランクＡ〜ランクＥに対応させる。なおランクＡが最も高速な速度幅に対応し、ランクＥが最も低速な速度幅に対応する。各ノズル１１ａの液適速度に応じ、各ノズルアドレスに対応させてランクＡ〜ランクＥを不揮発性メモリ１１ｅに記憶する。ここでは一例として液滴速度を挙げているが、液滴吐出量でも同様の考え方を用いることができる。

図８は、電源回路の割り当てテーブルの一例を示す概念図、図９は、電源回路割り当て処理を説明するフローチャートである。ヘッドユニット１１の不揮発性メモリ１１ｅは、ノズル１１ａに対する電源回路の割り当てを示す割り当てテーブルを記憶する。図８において、ノズル数の欄は、各ランクに対応したノズル１１ａの数を示し、ランク毎に予め不揮発性メモリ１１ｅに設定される。電源番号の欄は、各ランクに割り当てられた電源回路の番号を示す。駆動電圧は、各ランクに対応するノズル１１ａを駆動する電圧を示す。換言すれば、ランクは、ノズル１１ａに印加する電圧の大きさを示す。

前記駆動電圧は、目標とする液適速度でノズル１１ａからインクを吐出させるための電圧であり、ノズル１１ａ間の液適速度の差を抑制するために、ランク毎に予め不揮発性メモリ１１ｅに設定される。なお電源番号１〜６は、第１電源回路２１〜第６電源回路２６にそれぞれ対応する。

各ランクＡ〜Ｅのノズル数は予め実測を含む方法で演算されている。演算されたノズル数は不揮発性メモリ１１ｅのテーブルに記憶される。例えば、図８に示すように、ランクＡ〜Ｅのノズル数は、それぞれ１０、３５０、８００、５００、２０となる。

まず、一番高い駆動電圧のランクＥに電源番号６が割り当てられている。また、ノズル数の降順に、通常電源回路、すなわち第１電源回路２１〜第４電源回路２４が各ランクＡ〜Ｄに割り当てられている。割り当てられた電源回路の番号はテーブルに記憶されている。例えば、図８に示すように、ランクＡ〜Ｅに、電源番号４、３、１、２、６がそれぞれ割り当てられる。

ＦＰＧＡ７２ａは、予備電源回路、すなわち第５電源回路２５を、最多ノズル数を有するランクに割り当てる（ステップＳ１）。割り当てた予備電源回路の番号はテーブルに記憶される。例えば、図８に示すように、ランクＣに、電源番号５が割り当てられる。

ＦＰＧＡ７２ａは、ランクＡ〜Ｅに対応するノズル１１ａの駆動電圧に対応させて、第１電源回路２１〜第６電源回路２６の出力電圧を設定する（ステップＳ２）。ＦＰＧＡ７２ａは、各ノズルアドレスを、第１電源回路２１〜第６電源回路２６に対応付けて、不揮発性メモリ１１ｅに記憶し（ステップＳ３）、処理を終了する。ステップＳ１は電源回路割り当て処理に対応する。

実施の形態１に係る印刷装置にあっては、第１電源回路２１〜第６電源回路２６を各ランクＡ〜Ｅに適切に割り当てて、使用する小型の電源回路の数を最小にして、大型化を抑制することができる。またノズル数が最多のランクに予備電源回路を割り当てることによって、通常電源回路を追加することなく、使用する電源回路の数を最小にして、大型化を抑制することができる。

実施の形態１においては、対応づけられるノズル数（駆動素子数）が多く、液滴吐出量の目的値との誤差が目立ちやすいランクに少なくとも二つ以上の電源回路を割り当てて電力を供給する。そのため、各ノズルの液滴吐出量のバラツキを調整するために必要な駆動電圧のランク数をある一定以上（実施例では４ランク以上）確保できる。また使用する電源回路は、小さい許容電力しか持たない。使用する電源回路が駆動できるノズル数の最大値は、ヘッドユニット１１の全ノズル数の１／２以下（実施例では１／３以下）である。すなわち、必要な駆動電圧のランク数をある一定以上確保した上で、小さい許容電力しか持たない電源回路を必要最低数だけ使用して、大型化を抑制する。

最多のランクの全ノズル数（駆動素子数）を駆動可能な許容電力の大きな電源回路を使用することなく、液滴吐出量の目的値との誤差が目立ちやすいノズル数が最多のランクに予備電源回路を割り当てる。そのため、許容電力が小さい電源回路だけを使用して、大型化を抑制することができる。許容電力が大きい電源回路は、大型のスイッチング素子（例えばＭＯＳＦＥＴ）、インダクタ、コンデンサ、損失熱の放熱パターン等が必要であり、また太い配線幅も必要である。その結果、許容電力が大きい電源回路は大型になり、許容電力が大きい電源回路を使用した場合、印刷装置全体の大型化を招く。

（実施の形態２）
以下実施の形態２に係る印刷装置を図面に基づいて説明する。図１０は、電源回路の割り当てテーブルの一例を示す概念図、図１１は、電源回路割り当て処理を説明するフローチャートである。不揮発性メモリ１１ｅには、第１電源回路２１〜第５電源回路２５それぞれについて、駆動可能な最多駆動ノズル数が記憶されている。例えば、第１電源回路２１〜第５電源回路２５の最多駆動ノズル数は、５６０である。また初期状態において、不揮発性メモリ１１ｅには、残存電源回路数として、電源回路の総数（本実施例においては５）が記憶されている。

各ランクＡ〜Ｅのノズル数は予め実測を含む方法で演算されている。演算されたノズル数は不揮発性メモリ１１ｅのテーブルに記憶されている。例えば、図１０に示すように、ランクＡ〜Ｅのノズル数は、それぞれ５、１５０、８７０、６３０、２５となる。
また、一番高い駆動電圧のランクＥには予め電源番号６が割り当てられており、テーブルに記憶されている。

ＦＰＧＡ７２ａは、ランクＡ〜Ｄにおいて、最多のノズル数を有するランクに、未割り当ての電源回路を割り当てる（ステップＳ１１）。割り当てた電源回路の番号はテーブルに記憶される。例えば、図１０に示すように、ランクＣに電源番号１が割り当てられる。ＦＰＧＡ７２ａは、電源回路を割り当てたランクのノズル数から、割り当てた電源回路の最多駆動ノズル数を減算する（ステップＳ１２）。ＦＰＧＡ７２ａは減算後のノズル数を、電源回路を割り当てたランクのノズル数として不揮発性メモリ１１ｅに記憶する。例えば、図１０に示すように、ランクＣのノズル数８７０から最多駆動ノズル数５６０を減算し、ランクＣのノズル数として３１０を記憶する。またランクＤのノズル数６３０から最多駆動ノズル数５６０を減算し、ランクＤのノズル数として７０を記憶する。

ＦＰＧＡ７２ａは残存電源回路数を一つ減算し（ステップＳ１３）、残存電源回路数が０であるのか否か判定する（ステップＳ１４）。残存電源回路数が０でない場合（ステップＳ１４：ＮＯ）、ＦＰＧＡ７２ａはステップＳ１１に処理を戻す。なお既に割り当てられた電源回路は、ステップＳ１１の処理において、ランクに割り当てられない。これにより、ノズル数の降順に電源回路が各ランクに順次割り当てられる。

残存電源回路数が０である場合（ステップＳ１４：ＹＥＳ）、ＦＰＧＡ７２ａは、電源回路を割り当てられていないランク（未割当ランク）があるのか否かを判定する（ステップＳ１５）。未割当ランクがある場合（ステップＳ１５：ＹＥＳ）、未割当ランクの駆動電圧に最も近い駆動電圧を有する電源回路を、未割当ランクに割り当てる（ステップＳ１６）。例えば図１０に示すように、ランクＡが未割当ランクである場合、ランクＡの駆動電圧に最も近い駆動電圧を有しており、ランクＢに割り当てられた第４電源回路２４を、ランクＡに割り当てる（ステップＳ１６）。換言すれば、ランクＡのノズル１１ａの駆動電圧をランクＢのノズル１１ａの駆動電圧に変更する。

ＦＰＧＡ７２ａは、ランクＡ〜Ｅに対応するノズル１１ａの駆動電圧に対応させて、第１電源回路２１〜第６電源回路２６の出力電圧を設定する（ステップＳ１７）。ＦＰＧＡ７２ａは、各ノズルアドレスを、第１電源回路２１〜第６電源回路２６に対応付けて、不揮発性メモリ１１ｅに記憶し（ステップＳ１８）、処理を終了する。未割当ランクがない場合（ステップＳ１５：ＮＯ）、ＦＰＧＡ７２ａはステップＳ１７に処理を進める。

実施の形態２に係る印刷装置にあっては、ノズル数の降順に、複数の小型の電源回路を各ランクに割り当てる。未割当ランクがある場合、未割当ランクの駆動電圧に最も近い駆動電圧を有する電源回路を、未割当ランクに割り当てて、使用する小型の電源回路の数を最小にして、大型化を抑制する。

ノズル数の降順に、複数の電源回路を各ランクに割り当てることで、対応づけられるノズル数(駆動素子数)が所定数以上に多い。液滴吐出量の目的値との誤差が目立ちやすいランクに少なくとも二つ以上の電源回路を割り当てて、電力を供給する。一方で、全ランクへの電源回路割り当てが出来ない場合、対応づけられるノズル数が少なく液滴吐出量の誤差が目立ちにくいランクを未割当ランクとする。未割当ランクの電圧に最も近い電圧を有する電源回路を、未割当ランクに割り当てることで、各ノズルの液滴吐出量のバラツキを調整するために必要な駆動電圧のランク数をある一定以上（実施例では４ランク以上）確保できる。更に許容電力が小さい電源回路を必要最低数だけ使用して、大型化を抑制することができる。

実施の形態２に係る構成の内、実施の形態１と同様な構成については同じ符号を付し、その詳細な説明を省略する。

（実施の形態３）
以下実施の形態３に係る印刷装置を図面に基づいて説明する。図１２は、電源回路を割り当てる前の電源回路の割り当てテーブルの一例を示す概念図、図１３は、電源回路を割り当てた後の電源回路の割り当てテーブルの一例を示す概念図、図１４は、電源回路割り当て処理を説明するフローチャートである。なお初期状態において、全てのランクに、後述するフラグは設定されていない。また初期状態において、不揮発性メモリ１１ｅには、残存電源回路数として、電源回路の総数（本実施例においては５）が記憶されている。

各ランクＡ〜Ｅのノズル数は予め実測を含む方法で演算されている。演算されたノズル数は不揮発性メモリ１１ｅのテーブルに記憶されている。例えば、図１２に示すように、ランクＡ〜Ｅのノズル数は、それぞれ５、１５０、８７０、６３０、２５となる。
また、一番高い駆動電圧のランクＥには予め電源番号６が割り当てられており、テーブルに記憶されている。

ＦＰＧＡ７２ａは、ランクＡ〜Ｄにおいて、最多ノズル数を有し、後述するフラグが設定されていないランクを選択する（ステップＳ２１）。例えば、図１２に示すように、最多ノズル数８７０を有し、フラグが設定されていないランクＣを選択する。

ＦＰＧＡ７２ａは、選択したランクのノズル数（例えばランクＣの８７０）の駆動ノズル数（例えば５６０）に対する商Ｐを演算する（ステップＳ２２）。ＦＰＧＡ７２ａは商Ｐが１以下であるか否か判定する（ステップＳ２３）。商Ｐが１以下でない場合（ステップＳ２３：ＮＯ）、ＦＰＧＡ７２ａは商Ｐが１を超過し且つ２以下であるか否か判定する（ステップＳ２５）。

商Ｐが１を超過し且つ２以下である場合（ステップＳ２５：ＹＥＳ）、選択したランクを二分割し、二つの電源回路をそれぞれ割り当てる（ステップＳ２６）。ＦＰＧＡ７２ａは、分割後のランクのノズル数（サブノズル数）を、分割前のランクのノズル数の半分とする。すなわち、ＦＰＧＡ７２ａは最多ノズル数を分割してサブノズル数を演算する。割り当てた電源回路の番号はテーブルに記憶される。

例えば、図１３に示すように、ランクＣのノズル数８７０の駆動ノズル数５６０に対する商は約１．５５なので、ランクＣをランクＣ１及びランクＣ２に二分割し、ランクＣ１及びランクＣ２にそれぞれ電源回路を割り当てる。分割後のランクＣ１及びＣ２のノズル数は、分割前のランクＣのノズル数８７０の半分、すなわち４３５である。

同様にランクＤもランクＤ１及びランクＤ２に分割し、分割後のランクのノズル数（第２のサブノズル数）を、分割前のランクのノズル数６３０の半分、すなわち３１５とする。そして二つの電源回路をそれぞれ割り当てる。なお分割後のランクのノズル数（サブノズル数、第２のサブノズル数）は、分割前のランクのノズル数を等分したものに限定されない。

分割したランクに、電源回路を割り当てたことを示すフラグを設定し（ステップＳ２８）、残存電源回路数を、割り当てた電源回路の数だけ減算する（ステップＳ２９）。例えば、ランクＣ１、Ｃ２にフラグを設定し、残存電源回路数を２減算する。

商Ｐが１を超過し且つ２以下でない場合（ステップＳ２５：ＮＯ）、すなわち、商Ｐが２を超過している場合、ＦＰＧＡ７２ａは、選択したランクを三分割し、三つの電源回路をそれぞれ割り当てて（ステップＳ２６）、ステップＳ２８に処理を進める。

ＦＰＧＡ７２ａは、残存電源回路数が０であるか否かを判定する（ステップＳ３０）。残存電源回路数が０でない場合（ステップＳ３０：ＮＯ）、ＦＰＧＡ７２ａはステップＳ２１に処理を戻す。残存電源回路数が０である場合（ステップＳ３０：ＹＥＳ）、電源回路を割り当てていないランク（未割当ランク）があるか否か判定する（ステップＳ３１）。

未割当ランクがある場合（ステップＳ３１：ＹＥＳ）、ＦＰＧＡ７２ａは、未割当ランクの駆動電圧に最も近い駆動電圧を有する電源回路を、未割当ランクに割り当てる（ステップＳ３２）。例えば、図１３に示すように、ランクＡが未割当ランクである場合、ランクＡの駆動電圧に最も近い駆動電圧を有するランクＢに割り当てた第５電源回路２５を、ランクＡに割り当てる。換言すれば、ランクＡの駆動電圧をランクＢの駆動電圧に変更する。

ＦＰＧＡ７２ａは、ランクＡ〜Ｅに対応するノズル１１ａの駆動電圧に対応させて、第１電源回路２１〜第６電源回路２６の出力電圧を設定する（ステップＳ３３）。ＦＰＧＡ７２ａは、各ノズルアドレスを、第１電源回路２１〜第６電源回路２６に対応付けて、不揮発性メモリ１１ｅに記憶し（ステップＳ３４）、処理を終了する。

ステップＳ２３において、商Ｐが１以下である場合（ステップＳ２３：ＹＥＳ）、ノズル数の降順に第１電源回路２１〜第５電源回路２５をランクＡ〜Ｄに割り当てて（ステップＳ２４）、ステップＳ３１に処理を進める。

ステップＳ３１において、未割当ランクがない場合（ステップＳ３１：ＮＯ）、ＦＰＧＡ７２ａは、ステップＳ３３に処理を進める。

実施の形態３においては、ステップＳ２３〜Ｓ２７において、ランクの分割数の上限は３であるが、上限を設定しなくてもよい。例えば１＜Ｐ≦ｎ（ｎは２以上の自然数）となるｎを探索し、ランクをｎ分割してもよい。分割数の上限は、電源回路数、最多駆動ノズル数及びランクの最多ノズル数等を考慮して、適宜設定される。

実施の形態３に係る印刷装置にあっては、最多ノズル数を分割してサブノズル数を演算し、ノズル数及びサブノズル数の降順に、複数の小型の電源回路を各ランクに割り当てる。また未割当ランクに対応した電圧に最も近い電圧を有する電源回路を未割当ランクに割り当てる。これにより、使用する小型の電源回路の数を最小にして、大型化を抑制することができる。

未割当ランクに対応した電圧に最も近い電圧を有する電源回路を未割当ランクに割り当てる。これにより、対応づけられるノズル数（駆動素子数）が所定数以上に多く、液滴吐出量の目的値との誤差が目立ちやすいランクに少なくとも二つ以上の電源回路を割り当てて、電力を供給する。一方で、全ランクへの電源回路割り当てが出来ない場合、対応づけられるノズル数が少なく液滴吐出量の誤差が目立ちにくいランクを未割当ランクとする。未割当ランクに対応した電圧に最も近い電圧を有する電源回路を未割当ランクに割り当てることで、各ノズルの液滴吐出量のバラツキを調整するために必要な駆動電圧のランク数をある一定以上（実施例では４ランク以上）確保できる。更に許容電力が小さい電源回路を必要最低数だけ使用して、大型化を抑制することができる。

必要に応じて、最多のノズル数の次に大きいノズル数に対しても、第２のサブノズル数を演算し、ノズル数、サブノズル数及び第２のサブノズル数の降順に、複数の小型の電源回路を各ランクに割り当てて、使用する小型の電源回路の数を最小にして、大型化を抑制する。

ノズル数、サブノズル数及び第２のサブノズル数の降順に、複数の電源回路を各ランクに割り当てる。これにより、対応づけられるノズル数（駆動素子数）が所定数以上に多く、液滴吐出量の目的値との誤差が目立ちやすいすべてのランクにおいて、少なくとも二つ以上の電源回路を割り当てて電力を供給することができ、許容電力の小さい電源回路だけを使用して大型化を抑制することができる。

実施の形態３に係る構成の内、実施の形態１又は２と同様な構成については同じ符号を付し、その詳細な説明を省略する。

（実施の形態４）
以下実施の形態４に係る印刷装置を図面に基づいて説明する。図１５は、電源回路を割り当てる前の電源回路の割り当てテーブルの一例を示す概念図、図１６は、電源回路を割り当てている途中の電源回路の割り当てテーブルの一例を示す概念図、図１７は、電源回路を割り当てた後の電源回路の割り当てテーブルの一例を示す概念図、図１８は、電源回路割り当て処理を説明するフローチャートである。不揮発性メモリ１１ｅには、第１電源回路２１〜第６電源回路２６それぞれについて、駆動可能な最多駆動ノズル数（所定数）が記憶されている。例えば、第１電源回路２１〜第５電源回路２５の最多駆動ノズル数は、５６０である。また不揮発性メモリ１１ｅには単一のランクに割り当て可能な最多の電源回路の割当数（最多割当数）、例えば２が記憶されている。

なお初期状態において、全てのランクに、後述するフラグは設定されていない。また初期状態において、不揮発性メモリ１１ｅには、残存電源回路数として、電源回路の総数（本実施例においては５）が記憶されている。

各ランクＡ〜Ｅのノズル数は予め実測を含む方法で演算されている。演算されたランクＡ〜Ｅのノズル数は、不揮発性メモリ１１ｅに記憶されている。ランクＡ〜Ｅのノズル数は、例えば、図１５に示すように、それぞれ７、１５０、１２００、３００、２３となる。また、一番高い駆動電圧のランクＥには予め電源番号６が割り当てられており、テーブルに記憶されている。

ＦＰＧＡ７２ａは、ランクＡ〜Ｄにおいて、最多のノズル数を有し、後述するフラグが設定されていないランク（最多ノズルランク）を選択する（ステップＳ４１）。例えば、図１５に示すように、最多ノズル数１２００を有し、フラグが設定されていないランクＣを選択する。

ＦＰＧＡ７２ａは、選択したランクに電源回路を割り当てる（ステップＳ４２）。割り当てた電源回路の番号はテーブルに記憶される。例えば、図１６に示すように、ランクＣに対して電源番号１が記憶される。ＦＰＧＡ７２ａは、電源回路を割り当てたランクのノズル数から、割り当てた電源回路の最多駆動ノズル数を減算し（ステップＳ４３）、前記ランクのノズル数として、減算結果を不揮発性メモリ１１ｅに記憶する。

例えば、ランクＣのノズル数１２００から第１電源回路２１の最多駆動ノズル数５６０を減算し、減算結果６４０を不揮発性メモリ１１ｅに記憶する（図１６参照）。ＦＰＧＡ７２ａは、残存電源回路数を一つ減算し（ステップＳ４４）、選択したランクに割り当てた電源回路数が最多割当数に到達したか否か判定する（ステップＳ４５）。例えば、ランクＣに割り当てた電源回路数が２に到達したか否か判定する。

選択したランクに割り当てた電源回路数が最多割当数に到達していない場合（ステップＳ４５：ＮＯ）、ＦＰＧＡ７２ａは、残存電源回路数が０であるか否かを判定する（ステップＳ４７）。残存電源回路数が０でない場合（ステップＳ４７：ＮＯ）、ＦＰＧＡ７２ａは、ステップＳ４１に処理を戻す。

例えば、ランクＣに電源回路を一つだけ割り当てている場合、残存電源回路数は４であり、０ではないので、ステップＳ４１に処理を戻す。このとき、ランクＣには後述するフラグが設定されていないので、ランクＣのノズル数を６４０として、ステップＳ４１以降の処理が実行される。すなわち、ＦＰＧＡ７２ａは、ランクＡ〜Ｄのノズル数を、それぞれ７、１５０、６４０、３００として、ステップＳ４１以降の処理を実行する。

選択したランクに割り当てた電源回路数が最多割当数に到達している場合（ステップＳ４５：ＹＥＳ）、ＦＰＧＡ７２ａは、選択したランクに、電源回路の割り当てが完了したことを示すフラグを設定し（ステップＳ４６）、ステップＳ４７を実行する。例えば、図１６に示すように、ランクＣに電源回路を二つ割り当てている場合、ランクＣにフラグが設定される。その後、ステップＳ４１に処理が戻された場合、フラグが設定されたランクＣは選択されない。すなわち、ステップＳ４１において、ＦＰＧＡ７２ａは、ランクＡ、Ｂ、Ｄから、最多ノズル数を有するランクを選択する。

なおステップＳ４２において、ランクＣに二つ目の電源回路を割り当てる場合、ステップＳ４３において、ＦＰＧＡ７２ａは、ランクＣのノズル数６４０から第１電源回路２１の最多駆動ノズル数５６０を減算し、減算結果８０を不揮発性メモリ１１ｅに記憶する。

残存電源回路数が０である場合（ステップＳ４７：ＹＥＳ）、ＦＰＧＡ７２ａは、フラグが設定されたランクについて、減算後のノズル数が０を超過しているか否か判定する（ステップＳ４８）。減算後のノズル数が０を超過している場合（ステップＳ４８：ＹＥＳ）、ＦＰＧＡ７２ａは、減算後のノズル数を分割し、他のランクに割り当てる（ステップＳ４９）。

例えば、図１６に示すように、フラグが設定されたランクＣにおいて、減算後のノズル数は８０であり、０を超過している。この場合、図１７に示すように、減算後のノズル数８０を、ランクＣの駆動電圧に近い駆動電圧を有するランクＢ及びランクＤに、等分して４０ずつ割り当てる。すなわち、ランクＣのノズル１１ａの内、４０個のノズル１１ａは、ランクＢに変更され、４０個のノズル１１ａはランクＤに変更される。ランクＣのノズル数は１２００から１１２０に変更され、ランクＢのノズル数は１５０から１９０に変更され、ランクＤのノズル数は３００から３４０に変更される。

なおランクＣの駆動電圧と、ランクＢ及びランクＤそれぞれとの駆動電圧との差は、所定値以下、例えば１．０[Ｖ]以下に設定されている。すなわち、ランクＣ（最多ノズルランク）における減算後の８０個のノズル数は、ランクの駆動電圧との電圧差が所定値以下のランクＢ、Ｄ（他のランク）に割り当てられている。

ＦＰＧＡ７２ａは、ランクＡ〜Ｅに対応するノズル１１ａの駆動電圧に対応させて、第１電源回路２１〜第６電源回路２６の出力電圧を設定する（ステップＳ５０）。ＦＰＧＡ７２ａは、各ノズルアドレスを、第１電源回路２１〜第６電源回路２６に対応付けて、不揮発性メモリ１１ｅに記憶し（ステップＳ５１）、処理を終了する。なおステップＳ４８において、減算後のノズル数が０を超過していない場合（ステップＳ４８：ＮＯ）、ＦＰＧＡ５１は、処理をステップＳ５０に進める。

実施の形態４に係る印刷装置にあっては、最多ノズルランク（例えばランクＣ）に最多割当数（例えば２）以下の数の電源回路を割り当て、他のランクに最多割当数未満の数の電源回路を割り当てる。最多ノズルランクのノズル数が、割り当てられた一又は複数の電源回路の最多駆動ノズル数（所定数）の総和を超過していると判定した場合、前記最多ノズルランクのノズル数から前記総和を減算した値と同数のノズル１１ａを、最多ノズルランクに対応した前記電源回路の電圧との電圧差が所定値以下の前記他のランクに割り当てる。これにより、使用する小型の電源回路の数を最小にして、大型化を抑制する。上記割り当てにより、液滴吐出量の目的値との誤差をなるべく目立たせず、各ノズルの液滴吐出量のバラツキを調整するために必要な駆動電圧のランク数をある一定以上（実施例では４ランク以上）確保できる。更に許容電力が小さい電源回路を必要最低数だけ使用して、大型化を抑制することができる。

また最多ノズルランクのノズル数から前記総和を減算した値のノズル１１ａを、前記最多ノズルランクの駆動電圧に最も近い駆動電圧を有する他のランクにそれぞれ割り当てて、使用する小型の電源回路の数を最小にし、大型化を抑制する。上記割り当てにより、液滴吐出量の目的値との誤差をなるべく目立たせず、各ノズルの液滴吐出量のバラツキを調整するために必要な駆動電圧のランク数をある一定以上（実施例では４ランク以上）確保できる。更に許容電力が小さい電源回路を必要最低数だけ使用して、大型化を抑制することができる。

実施の形態４に係る構成の内、実施の形態１〜３と同様な構成については同じ符号を付し、その詳細な説明を省略する。

（実施の形態５）
以下実施の形態５に係る印刷装置を図面に基づいて説明する。図１９は、最多駆動ノズル数及び電源回路の駆動電圧の関係を示す表である。第１電源回路２１〜第３電源回路２３の最多駆動ノズル数をＸとし、第４電源回路２４〜第６電源回路２６の最多駆動ノズル数をＹとする。Ｙ＝Ｘ＊３／４の関係が成立する。

図１９に示すように、駆動電圧の高／低によって、一つの電源回路が駆動可能なノズル数、すなわち最多駆動ノズル数も大／小となる。したがって、実施の形態５においては、駆動電圧の高／低に応じて、第１電源回路２１〜第６電源回路２６の最多駆動ノズル数を変更する。なお第１電源回路２１〜第６電源回路２６の最多駆動ノズル数は、上述したＸ及びＹの関係を満たすものに限定されない。印刷装置の仕様に応じて適宜設定すればよい。

実施の形態５に係る構成の内、実施の形態１〜４と同様な構成については同じ符号を付し、その詳細な説明を省略する。

また駆動電圧の高／低のみならず、単位時間当たりにノズル１１ａを駆動させる回数（駆動周波数）又は温度等によって、最多駆動ノズル数も変動する。したがって、駆動周波数又は温度の高／低等に応じて、第１電源回路２１〜第６電源回路２６の最多駆動ノズル数を変更してもよい。

（実施の形態６）
以下実施の形態６に係る印刷装置を図面に基づいて説明する。図２０は、電源回路の配置を説明する説明図である。第１電源回路２１〜第３電源回路２３の最多駆動ノズル数（所定数）をＬとし、第４電源回路２４〜第６電源回路２６の最多駆動ノズル数をＭとする。なおＭはＬよりも小さい。一般に最多駆動ノズル数の多／少に応じて、電源回路の発熱量は大／小となる。なお第１電源回路２１〜第３電源回路２３及び第４電源回路２４〜第６電源回路２６の一方が第１数電源回路を構成し、他方が第２数電源回路を構成する。

図２０の電源回路配置例１に示すように、基板２００の一面に、第１電源回路２１及び第２電源回路２２が並設されており、第１電源回路２１及び第２電源回路２２の間に第６電源回路２６が配置されている。基板２００の他面には、第４電源回路２４及び第５電源回路２５が並設されており、第４電源回路２４及び第５電源回路２５の間に第３電源回路２３が配置されている。また第１電源回路２１、第６電源回路２６及び第２電源回路２２の裏側に、第５電源回路２５、第３電源回路２３及び第４電源回路２４がそれぞれ位置している。

また図２０の電源回路配置例２に示すように、第１電源回路２１〜第６電源回路２６を配置してもよい。すなわち、基板２００の一面に、最多駆動ノズル数Ｌの電源回路（第１電源回路２１〜第３電源回路２３）と、最多駆動ノズル数Ｍの電源回路（第４電源回路２４〜第６電源回路２６）とを交互に千鳥状に配置してもよい。

実施の形態６に係る印刷装置にあっては、最多駆動ノズル数の異なる第１電源回路２１〜第３電源回路２３及び第４電源回路２４〜第６電源回路２６を交互に並べることによって、例えば電源回路が発する熱を平均化することができる。

実施の形態６に係る構成の内、実施の形態１〜５と同様な構成については同じ符号を付し、その詳細な説明を省略する。

（実施の形態７）
以下実施の形態７に係る印刷装置を図面に基づいて説明する。図２１は、ノズルアドレス、ランク及び電源番号の関係の一例を示す表、図２２は、同じ駆動電圧の複数の電源回路によって駆動されるノズル１１ａの配置及び電源番号を説明する説明図である。図２２に示すように、ノズルアドレスは、行方向に直交する一方向におけるノズル１１ａの行の位置を示している。

例えば、図１０に示すように、ランクＣに第１電源回路２１及び第３電源回路２３が割り当てられている場合、ランクＣのノズルアドレスに対して、第１電源回路２１及び第３電源回路２３が、連続数が所定数（例えば２）以下になるように、割り当てられる。（図２１参照）。すなわち、連続するノズル１１ａの行に対して、第１電源回路２１及び第３電源回路２３が、連続数が所定数以下になるように、割り当てられる（図２２参照）。なお、ランクＣのノズルアドレスに対して、第１電源回路２１及び第３電源回路２３を一つずつ交互に割り当てて、第１電源回路２１及び第３電源回路２３を複数のノズル１１ａの行に不連続に割り当ててもよい。

同一の電源回路が複数の行に所定数以上連続して、割り当てられた場合、同じ印加電圧の他の電源回路に切り替わった場合に、切り替わった箇所で濃度むらが発生するおそれがある。例えば、第１電源回路２１を３行以上に割り当てた後、第３電源回路２３を３行以上に割り当てた場合、第１電源回路２１を割り当てた行と、第３電源回路２３を割り当てた行の境界において、濃度むらが発生するおそれがある。

実施の形態７にあっては、同じ印加電圧の複数の電源回路を、一方向に並設された複数のノズル１１ａの行に割り当てる場合、同一の電源回路が不連続であるか又は所定数（例えば２）以下の数連続するように、同じ印加電圧の複数の電源回路を複数の行に割り当てる。これにより、使用する電源回路が切り替わる箇所において、濃度むらを抑制することができる。

複数の行に対して、同一の電源回路が不連続であるか又は所定数（例えば２）以下の数連続する場合、濃度が平均化され、濃度むらが視認され難くなる。

（実施の形態８）
上述した処理は、印刷装置及び外部装置を含む印刷装置システムにおいても、実行可能である。すなわち、図１に示すように、記録媒体１５０に記録された制御プログラムを外部装置９にインストールする。外部装置９は、ＣＰＵ(Central Processing Unit)、ＲＯＭ、ＲＡＭ及び不揮発性メモリ等を備える。外部装置９のＣＰＵは、インストールした制御プログラムに基づいて、ヘッドユニット１１の不揮発性メモリ１１ｅにアクセスして、必要なデータを取得し、実施の形態１〜５又は７に係る処理を実行する。なお必要なデータは、制御プログラムをインストールした場合に、外部装置９の不揮発性メモリに記憶してもよい。

上述した各実施の形態においては、ＦＰＧＡ７１ａ、７２ａを使用しているが、ＦＰＧＡ７１ａ、７２ａに代えて、ＣＰＵ等のプロセッサを使用してもよい。また第２基板７２のＦＰＧＡ７２ａを設けなくてもよい。この場合、ＦＰＧＡ７１ａが第１電源回路２１〜第６電源回路２６の出力電圧を設定し、第１制御線３３（１）〜第ｎ制御線３３（ｎ）にゲート信号を出力し、スイッチング回路２７の切り替え制御を行う。

上述した各実施の形態において、コネクタ１１ｄは着脱可能に構成されている。そのため、第２基板７２の仕様、例えば電源回路の出力電圧及び電源回路の数に応じたデータを不揮発性メモリ１１ｅに記憶したヘッドユニット１１を選択し、第２基板７２に接続させることができる。

今回開示した実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。各実施例にて記載されている技術的特徴は互いに組み合わせることができ、本実施例の範囲は、特許請求の範囲内での全ての変更及び特許請求の範囲と均等の範囲が含まれることが意図される。

１ 印刷装置
７ 制御装置
７１ 第１基板
７１ａ ＦＰＧＡ
７２ 第２基板
７２ａ ＦＰＧＡ
９ 外部装置
１１ａ ノズル
１１ｂ、１１ｂ′ 圧電体
１１ｅ 不揮発性メモリ
２１ 第１電源回路
２２ 第２電源回路
２３ 第３電源回路
２４ 第４電源回路
２５ 第５電源回路
２６ 第６電源回路
２７ スイッチング回路

Claims (11)

1. 液体に力を付与する複数の駆動素子と、
   前記駆動素子に電圧を印加する複数の電源回路と、
   前記複数の駆動素子それぞれについて、前記複数の電源回路のいずれかと前記駆動素子との接続を切り替える切替回路と、
   前記駆動素子の駆動を制御する制御装置と
   を備え、
   前記制御装置は、前記複数の駆動素子それぞれに対応付けられており、印加する電圧の大きさを示す複数のランクに基づいて、対応付けられた駆動素子数が最多のランクに少なくとも二つの前記電源回路を割り当てる電源回路割り当て処理を実行すること
   を特徴とする印刷装置。
2. 前記複数の電源回路は、予備電源に対応した予備電源回路を含み、
   前記制御装置は、
   前記電源回路割り当て処理において、前記駆動素子が最多のランクに前記予備電源回路を割り当てること
   を特徴とする請求項１に記載の印刷装置。
3. 前記電源回路は、所定数以下の前記駆動素子に電圧を印加し、
   前記制御装置は、
   前記電源回路が割り当てられる都度、前記電源回路が割り当てられた後のランクに関し、前記電源回路が割り当てられる前の駆動素子数から前記所定数を減算した第２駆動素子数を演算し、
   前記電源回路割り当て処理において、前記駆動素子数及び第２駆動素子数の降順に、前記複数の電源回路を各ランクに割り当て、
   全電源回路を前記ランクに割り当てた後、前記電源回路が未割当の未割当ランクの存否を判定し、
   前記未割当ランクが存在すると判定した場合、前記未割当ランクに対応した電圧に最も近い電圧を有する前記電源回路を前記未割当ランクに割り当てること
   を特徴とする請求項１に記載の印刷装置。
4. 前記電源回路は、所定数以下の前記駆動素子に電圧を印加し、
   最多の駆動素子数を有するランクを選択する選択部を備え、
   前記制御装置は、
   前記選択部にて選択されたランクの駆動素子数が前記所定数以下であるか否かを判定し、
   前記電源回路割り当て処理において、前記第２判定処理にて前記選択部にて選択されたランクの駆動素子数が前記所定数以下であると判定された場合、前記駆動素子数の降順に、前記複数の電源回路を各ランクに割り当て、
   前記選択部にて選択されたランクの駆動素子数が前記所定数を超過していると判定された場合、前記選択部にて選択されたランクの駆動素子数を前記所定数で除算し、商を演算し、
   演算された前記商で前記最多の駆動素子数を分割してサブ駆動素子数を演算し、
   前記駆動素子数及びサブ駆動素子数の降順に、前記複数の電源回路を前記各ランクに割り当て、
   全電源回路を割り当てた後、前記電源回路が未割当の未割当ランクの存否を判定し、
   前記未割当ランクが存在すると判定した場合、前記未割当ランクに対応した電圧に最も近い電圧を有する前記電源回路を前記未割当ランクに割り当てること
   を特徴とする請求項１に記載の印刷装置。
5. 前記選択部は、前記サブ駆動素子数の演算後に、前記最多の駆動素子数の次に大きい駆動素子数を有するランクを選択すること
   を特徴とする請求項４に記載の印刷装置。
6. 単一のランクに割り当て可能な２以上の前記電源回路の最多割当数が予め設定されており、
   前記電源回路は、所定数以下の前記駆動素子に電圧を印加し、
   前記制御装置は、
   前記電源回路が割り当てられる都度、前記電源回路が割り当てられた後のランクに関し、電源回路が割り当てられる前の駆動素子数から前記所定数を減算した第２駆動素子数を演算し、
   前記電源回路割り当て処理において、
   最多の駆動素子数を有する最多駆動素子ランクに前記最多割当数以下の数の前記電源回路を割り当て、他のランクに前記最多割当数未満の数の前記電源回路を割り当てており、前記最多駆動素子ランクの駆動素子数が、前記最多駆動素子ランクに割り当てられた全電源回路の前記所定数の総和を超過しているか否かを判定し、
   前記最多駆動素子ランクの駆動素子数が、前記最多駆動素子ランクに割り当てられた全電源回路の前記所定数の総和を超過していると判定した場合、前記最多駆動素子ランクの駆動素子数から前記所定数の総和を減算した値と同数の前記最多駆動素子ランクにおける駆動素子を、前記最多駆動素子ランクに対応した前記電源回路の電圧との電圧差が所定値以下の前記他のランクに割り当てること
   を特徴とする請求項１に記載の印刷装置。
7. 前記制御装置は、前記最多駆動素子ランクの駆動素子数から前記所定数の総和を減算した値と同数の前記最多駆動素子ランクにおける駆動素子を分割し、複数の前記他のランクにそれぞれ割り当てること
   を特徴とする請求項６に記載の印刷装置。
8. 前記電源回路の特性、駆動電圧値、駆動素子数、前記駆動素子の駆動周波数又は温度によって、前記所定数が設定されていること
   を特徴とする請求項３から７のいずれか一つに記載の印刷装置。
9. 前記電源回路は、
   前記所定数が第１数である少なくとも一つの第１数電源回路と、
   前記所定数が前記第１数と異なる第２数である少なくとも一つの第２数電源回路と
   を有し、
   二つの前記第１数電源回路の間に第２数電源回路が配置されているか又は二つの前記第２数電源回路の間に前記第１数電源回路が配置されていること
   を特徴とする請求項３から８のいずれか一つに記載の印刷装置。
10. 前記複数の駆動素子は、一方向に並設された複数の行を構成し、
    同一ランクに属する前記複数の行に対し、同じ印加電圧の複数の前記電源回路が割り当てられている場合、同一の前記電源回路が不連続であるか又は所定数以下の数連続するように、前記複数の電源回路は前記複数の行に対して割り当てられていること
    を特徴とする請求項１から９のいずれか一つに記載の印刷装置。
11. 液体に力を付与する複数の駆動素子と、
    前記駆動素子に電圧を印加する複数の電源回路と、
    前記複数の駆動素子それぞれについて、前記複数の電源回路のいずれかと前記駆動素子との接続を切り替える切替回路と
    を備え、
    前記複数の駆動素子は、前記各駆動素子を駆動する各電圧に応じて、複数の駆動素子群に区分けされており、
    前記切替回路によって、少なくとも二つの前記電源回路が、最多の前記駆動素子を有する前記駆動素子群に接続していること
    を特徴とする印刷装置。

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