JP2017157199A5 - - Google Patents

Claims (16)

1. 複数のメモリ装置を含み、
   前記複数のメモリ装置の各々は、対応する書き込みコミット（ｗｒｉｔｅ ｃｏｍｍｉｔ）方策を有する１つ以上のメモリモジュールと、
   前記１つ以上のメモリモジュールに連結される１つ以上のメモリ制御器と、を含み、
   前記複数のメモリ装置の中の第１メモリ装置は、第１タイプの動作後に第１書き込みがいつ確認されるかを定義する第１書き込みコミット方策を有し、
   前記複数のメモリ装置の中の第２メモリ装置は、前記第１タイプの動作の後に第２書き込みがいつ確認されるかを定義する、前記第１書き込みコミット方策とは異なる第２書き込みコミット方策を有し、
   書き込み確認のない書き込み動作を含む前記第１書き込みコミット方策は、前記第１メモリ装置のＳＰＤ（ｓｅｒｉａｌ ｐｒｅｓｅｎｓｅ ｄｅｔｅｃｔ）情報の一部として格納された第１書き込みコミットデータに基づいて識別され、
   書き込み確認を伴う別の書き込み動作を含む前記第２書き込みコミット方策は、前記第２メモリ装置のＳＰＤ情報の一部として格納された第２書き込みコミットデータに基づいて識別され、
   前記１つ以上のメモリ制御器は、対応する書き込みコミット方策にしたがって前記複数のメモリ装置を動作させるための構成可能な書き込み動作プロトコル（ｃｏｎｆｉｇｕｒａｂｌｅ ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎ ｐｒｏｔｏｃｏｌ）を有することを特徴とするメモリシステム。
2. 前記１つ以上のメモリ制御器は、前記メモリシステムのパワーアップにおいて前記複数のメモリ装置のためのＳＰＤ情報を受信するように具現されていることを特徴とする請求項１に記載のメモリシステム。
3. 前記１つ以上のメモリ制御器は、書き込み動作コマンドとして不揮発性メモリ装置のために利用されないＤＤＲ４（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ ｇｅｎｅｒａｔｉｏｎ ４）コマンドを再使用するように具現されていることを特徴とする請求項１に記載のメモリシステム。
4. 前記１つ以上のメモリ制御器は、書き込み動作コマンドとしてＲＦＵ（ｒｅｓｅｒｖｅｄ ｆｏｒ ｆｕｔｕｒｅ）コマンドの中のいずれか１つを利用するように具現されていることを特徴とする請求項１に記載のメモリシステム。
5. 前記メモリシステムは、複数のメモリモジュールを含み、
   同一のメモリモジュール内の前記複数のメモリ装置の各々は、同一の書き込みコミット方策を有し、
   前記同一の書き込みコミット方策は、他のメモリモジュール内の前記複数のメモリ装置の書き込みコミット方策とは異なることを特徴とする請求項１に記載のメモリシステム。
6. 前記１つ以上のメモリ制御器は、オープンページ（ｏｐｅｎ ｐａｇｅ）及びクローズページ（ｃｌｏｓｅ ｐａｇｅ）方策の全てを支援するように具現されていることを特徴とする請求項１に記載のメモリシステム。
7. 書き込みコミット方策を有する複数のメモリ装置を含む１つ以上のメモリモジュールにより構成されるメモリシステムを制御する方法であって、
   前記複数のメモリ装置の各々のＳＰＤ（ｓｅｒｉａｌ ｐｒｅｓｅｎｓｅ ｄｅｔｅｃｔ）情報の一部として格納された書き込みコミットデータの読出しに基づいて、前記複数のメモリ装置の各々によって利用される書き込みコミット方策を識別する段階と、
   プロセッサから書き込みコマンドを受信する段階と、
   前記書き込みコマンドに対応する前記複数のメモリ装置の中の第１メモリ装置を識別する段階と、
   前記第１メモリ装置の書き込みコミット方策にしたがって前記書き込みコマンドを実行する段階と、を含み、
   前記複数のメモリ装置のうちの第１メモリ装置は、第１タイプの動作後に第１書き込みがいつ確認されるかを定義する第１書き込みコミット方策を有し、
   前記複数のメモリ装置のうちの第２メモリ装置は、前記第１タイプの操作の後に第２書き込みがいつ確認されるかを定義する、前記第１書き込みコミット方策とは異なる第２書き込みコミット方策を有し、
   書き込み確認のない書き込み動作を含む前記第１書き込みコミット方策は、前記第１メモリ装置のＳＰＤ（ｓｅｒｉａｌ ｐｒｅｓｅｎｓｅ ｄｅｔｅｃｔ）情報の一部として格納された第１書き込みコミットデータに基づいて識別され、
   書き込み確認を伴う別の書き込み動作を含む前記第２書き込みコミット方策は、前記第２メモリ装置のＳＰＤ情報の一部として格納された第２書き込みコミットデータに基づいて識別されることを特徴とするメモリシステムを制御する方法。
8. 前記複数のメモリ装置の中の前記第１メモリ装置は、前記第１メモリ装置のメモリセルに直接的に書き込んだ後に前記第１書き込みが確認される前記第１書き込みコミット方策を有することを特徴とする請求項７に記載のメモリシステムを制御する方法。
9. 前記複数のメモリ装置の中の前記第２メモリ装置は、揮発性データバッファに書き込んだ後に前記第２書き込みが確認される前記第２書き込みコミット方策を有することを特徴とする請求項８に記載のメモリシステムを制御する方法。
10. 前記複数のメモリ装置の中の第３メモリ装置は、ページオープン（ｐａｇｅ ｏｐｅｎ）の後に書き込み確認（ｗｒｉｔｅ ｃｏｎｆｉｒｍａｔｉｏｎ）を利用しないことを特徴とする請求項９に記載のメモリシステムを制御する方法。
11. 前記メモリシステムは、前記複数のメモリ装置に連結されたメモリ制御器をさらに含み、
    前記メモリ制御器は、各々の書き込みコミット方策にしたがって前記複数のメモリ装置を駆動する構成可能な書き込み動作プロトコルを有することを特徴とする請求項７に記載のメモリシステムを制御する方法。
12. 前記メモリシステムは、複数のメモリモジュールを含み、
    同一のメモリモジュール内の前記複数のメモリ装置の各々は、同一の書き込みコミット方策を有し、
    前記同一の書き込みコミット方策は、他のメモリモジュール内の前記複数のメモリ装置の書き込みコミット方策と異なることを特徴とする請求項１１に記載のメモリシステムを制御する方法。
13. 対応する書き込みコミット方策を有する複数のメモリ装置を含む１つ以上のメモリモジュールと、
    前記１つ以上のメモリモジュールに連結される１つ以上のメモリ制御器と、を含み、
    前記１つ以上のメモリ制御器は、
    前記複数のメモリ装置の各々のＳＰＤ（ｓｅｒｉａｌ ｐｒｅｓｅｎｓｅ ｄｅｔｅｃｔ）情報の一部として格納された書き込みコミットデータの読出しに基づいて、前記複数のメモリ装置の各々によって利用される書き込みコミット方策を識別し、
    プロセッサから書き込みコマンドを受信し、
    前記書き込みコマンドに対応する前記複数のメモリ装置の中の第１メモリ装置を識別し、
    前記第１メモリ装置の前記書き込みコミット方策にしたがって前記書き込みコマンドを実行し、
    前記複数のメモリ装置のうちの第１メモリ装置は、第１タイプの動作後に第１書き込みがいつ確認されるかを定義する第１書き込みコミット方策を有し、
    前記複数のメモリ装置のうちの第２メモリ装置は、前記第１タイプの操作の後に第２書き込みがいつ確認されるかを定義する、前記第１書き込みコミット方策とは異なる第２書き込みコミット方策を有し、
    書き込み確認のない書き込み動作を含む前記第１書き込みコミット方策は、前記第１メモリ装置のＳＰＤ（ｓｅｒｉａｌ ｐｒｅｓｅｎｓｅ ｄｅｔｅｃｔ）情報の一部として格納された第１書き込みコミットデータに基づいて識別され、
    書き込み確認を伴う別の書き込み動作を含む前記第２書き込みコミット方策は、前記第２メモリ装置のＳＰＤ情報の一部として格納された第２書き込みコミットデータに基づいて識別されることを特徴とするメモリシステム。
14. 前記複数のメモリ装置の中の前記第１メモリ装置は、前記第１メモリ装置のメモリセルに直接的に書き込んだ後に前記第１書き込みが確認される前記第１書き込みコミット方策を有することを特徴とする請求項１又は１３に記載のメモリシステム。
15. 前記複数のメモリ装置の中の前記第２メモリ装置は、揮発性データバッファに書き込んだ後に前記第２書き込みが確認される前記第２書き込みコミット方策を有することを特徴とする請求項１４に記載のメモリシステム。
16. 前記複数のメモリ装置の中の第３メモリ装置は、ページオープン後に書き込み確認を利用しないことを特徴とする請求項１５に記載のメモリシステム。