JP2017151279A - 表示装置 - Google Patents

Abstract

【課題】狭額縁化が可能な表示装置を提供する。【解決手段】それぞれ異なる色を表示する複数の副画素を有する主画素と、前記主画素に隣接する第１画素ブロックと、前記第１画素ブロックに隣接し、前記第１画素ブロックと互いに電気的に接続された第２画素ブロックと、前記主画素及び前記第１画素ブロックを駆動する駆動部と、を備え、前記主画素、前記第１画素ブロック、及び、前記第２画素ブロックは、画像を表示する表示領域に位置し、前記第１画素ブロックは前記主画素よりも前記表示領域の外縁部に近く、また、前記第２画素ブロックは前記第１画素ブロックよりも前記表示領域の外縁部に近く、前記第２画素ブロックは、平面視で前記駆動部と重なっている、表示装置。【選択図】図２

Description

本発明の実施形態は、表示装置に関する。

サイネージ用途などの表示装置において、スケールアップのために、複数の表示装置をタイルのように並べて表示するマルチディスプレイシステムが知られている（例えば、特許文献１参照）。このようなマルチディスプレイシステムにおいては、表示装置間に存在する枠状の非表示部分（額縁）で表示画像が途切れてしまうため、表示品位の改善が求められている。このため、表示装置のそれぞれの狭額縁化が要求されている。

特開２０１５−１８４６６８号公報 特開２０１０−０４８９１８号公報 特開２０１２−２４７６６２号公報

本実施形態の目的は、狭額縁化が可能な表示装置を提供することにある。

本実施形態によれば、
それぞれ異なる色を表示する複数の副画素を有する主画素と、前記主画素に隣接する第１画素ブロックと、前記第１画素ブロックに隣接し、前記第１画素ブロックと互いに電気的に接続された第２画素ブロックと、前記主画素及び前記第１画素ブロックを駆動する駆動部と、を備え、前記主画素、前記第１画素ブロック、及び、前記第２画素ブロックは、画像を表示する表示領域に位置し、前記第１画素ブロックは前記主画素よりも前記表示領域の外縁部に近く、また、前記第２画素ブロックは前記第１画素ブロックよりも前記表示領域の外縁部に近く、前記第２画素ブロックは、平面視で前記駆動部と重なっている、表示装置が提供される。

図１は、表示装置ＤＳＰの構成例を示す平面図である。 図２は、図１に示した表示装置ＤＳＰの領域Ａにおける一構成例を示す拡大平面図である。 図３は、表示パネルＰＮＬの断面を示す図である。 図４は、図１に示した表示装置ＤＳＰの領域Ａにおける他の構成例を示す拡大平面図である。 図５は、図１に示した表示装置ＤＳＰの領域Ａにおける他の構成例を示す拡大平面図である。 図６は、セグメントＳＧの一構成例を示す図である。 図７は、図６に示したセグメントＳＧの動作を説明するためのタイミングチャートを示す図である。 図８は、主画素ＰＸの一構成例を示す平面図である。 図９は、図８に示した主画素ＰＸにおける画素電極とカラーフィルタとの位置関係を説明するための平面図である。 図１０は、図３に示した第１基板ＳＵＢ１の断面を示す図である。 図１１は、画素ブロックＢの一構成例を示す平面図である。 図１２は、図１１に示した画素ブロックＢ１１乃至Ｂ１３における反射電極とカラーフィルタとの位置関係を説明するための平面図である。 図１３Ａは、図２に示したコーナー部ＣＮの一構成例を示す平面図である。 図１３Ｂは、図２に示したコーナー部ＣＮの一構成例を示す平面図である。 図１４は、図２に示したコーナー部ＣＮの他の構成例を示す平面図である。 図１５は、主画素ＰＸの一構成例を示す平面図である。 図１６は、図１５に示した主画素ＰＸにおける画素電極とカラーフィルタとの位置関係を説明するための平面図である。 図１７は、画素ブロックＢの一構成例を示す平面図である。 図１８は、図１７に示した画素ブロックＢ１１及びＢ１２における反射電極とカラーフィルタとの位置関係を説明するための平面図である。 図１９は、図２に示した画素ブロックＢ２１及びＢ２２における反射電極とカラーフィルタとの位置関係を説明するための平面図である。 図２０Ａは、図２に示したコーナー部ＣＮの一構成例を示す平面図である。 図２０Ｂは、図２に示したコーナー部ＣＮの一構成例を示す平面図である。 図２１は、図２に示したコーナー部ＣＮの他の構成例を示す平面図である。 図２２は、マルチディスプレイシステムの構成例を示す図である。

以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一又は類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

［実施の形態１］
図１は、表示装置ＤＳＰの構成例を示す平面図である。図中において、第１方向Ｘ及び第２方向Ｙは、互いに交差し、一例では、互いに直交している。また、第１方向Ｘ及び第２方向Ｙによって規定されるＸ−Ｙ平面に対して直交する法線方向から表示装置ＤＳＰを視認することを平面視という。

表示装置ＤＳＰは、表示パネルＰＮＬ、駆動部ＤＲなどを備えている。表示パネルＰＮＬは、一例では、第１方向Ｘに沿った一対の短辺Ｓ１及びＳ２と、第２方向Ｙに沿った一対の長辺Ｌ１及びＬ２とを有する長方形状に形成されているが、その形状は図示した例に限らず、他の多角形状、円形状、楕円形状などの形状であっても良い。

表示パネルＰＮＬは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２を備えている。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、シールＳＥによって貼り合せられている。シールＳＥは、短辺Ｓ１及びＳ２、及び、長辺Ｌ１及びＬ２に沿ってそれぞれ配置されている。表示パネルＰＮＬは、シールＳＥの内側に、画像を表示する表示領域ＤＡを備えている。表示領域ＤＡは、後に詳述するが、主画素、疑似的に表示画素として機能する画素ブロックなどを備えている。第１基板ＳＵＢ１は、表示領域ＤＡにおいて、信号線Ｓ、走査線Ｇ、図示しない各種電圧を供給するための配線や電源線などを備えている。複数の信号線Ｓは、第１方向Ｘに並んでいる。複数の走査線Ｇは、第２方向Ｙに並んでいる。

駆動部ＤＲは、主画素や画素ブロックを駆動する機能を有している。駆動部ＤＲは、シールＳＥで囲まれた内側に位置する周辺回路Ｃｒ１乃至Ｃｒ４を備えている。周辺回路Ｃｒ１乃至Ｃｒ４は、第１基板ＳＵＢ１に配置され、表示領域ＤＡ内の周縁部に位置している。一例では、周辺回路Ｃｒ１は、短辺Ｓ１に沿って配置され、信号線駆動回路などを備えている。周辺回路Ｃｒ２は、長辺Ｌ１に沿って配置され、走査線駆動回路、極性反転回路、コモン駆動回路などを備えている。周辺回路Ｃｒ３は、短辺Ｓ２に沿って配置され、保護回路などを備えている。周辺回路Ｃｒ４は、長辺Ｌ２に沿って配置され、走査線駆動回路、極性反転回路、コモン駆動回路などを備えている。信号線Ｓは、周辺回路Ｃｒ１及びＣｒ３に電気的に接続されている。走査線Ｇは、周辺回路Ｃｒ２またはＣｒ４に電気的に接続されている。なお、駆動部ＤＲは、さらに、駆動タイミング発生回路や電源回路などを備えていても良い。

図示した例では、表示パネルＰＮＬは、駆動ＩＣチップＣＰを備えている。駆動ＩＣチップＣＰは、短辺Ｓ１に沿った第１基板ＳＵＢ１の実装部ＭＴに実装されている。駆動ＩＣチップＣＰは、駆動部ＤＲを構成する各種回路の一部を備えている。

図２は、図１に示した表示装置ＤＳＰの領域Ａにおける一構成例を示す拡大平面図である。
表示領域ＤＡには、主画素ＰＸ及び画素ブロックＢが配置されている。図中において、主画素ＰＸ及び画素ブロックＢは、それぞれ四角で示している。四角の中に丸印が図示された主画素ＰＸ及び一部の画素ブロックＢは、駆動部ＤＲによって駆動される画素回路を備えている。四角の中に丸印が図示されていない画素ブロックＢは、画素回路を備えていないため、画素回路を備えた画素ブロックＢと互いに電気的に接続されている。

主画素ＰＸは、図中において白抜きの四角で示し、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。
画素ブロックＢとしては、例えば、画素ブロックＢ１１乃至Ｂ１３、画素ブロックＢ２１乃至Ｂ２３、画素ブロックＢ３１乃至Ｂ３６、画素ブロックＢ４１乃至Ｂ４６などが含まれる。
画素ブロックＢ１１乃至Ｂ１３は、図中において右下がりの斜線入りの四角で示し、第１方向Ｘに沿って並び、互いに電気的に接続されている。画素ブロックＢ１１は、画素回路を備えた画素ブロック（以下、単に第１画素ブロックと称する場合がある）に相当し、主画素ＰＸに隣接している。画素ブロックＢ１２及びＢ１３は、画素ブロックＢ１１よりもシールＳＥ（あるいは表示領域ＤＡの外縁部）に近接する側に位置している。画素ブロックＢ１２及びＢ１３は、いずれも画素回路を備えていない画素ブロック（以下、第１画素ブロックと区別するために第２画素ブロック及び第３画素ブロックと称する場合がある）に相当する。画素ブロックＢ１２は、画素ブロックＢ１１に隣接し、画素ブロックＢ１１と互いに接続されている。画素ブロックＢ１３は、画素ブロックＢ１２に隣接し、画素ブロックＢ１２と互いに接続されている。図示した例では、画素ブロックＢ１１は主画素ＰＸよりも表示領域ＤＡの外縁部ＤＡＸに近く、画素ブロックＢ１２は画素ブロックＢ１１よりも外縁部ＤＡＸに近く、また、画素ブロックＢ１３は画素ブロックＢ１２よりも外縁部ＤＡＸに近い。
画素ブロックＢ２１乃至Ｂ２３は、図中において右上がりの斜線入りの四角で示し、第２方向Ｙに沿って並び、互いに電気的に接続されている。画素ブロックＢ２１は、第１画素ブロックに相当し、主画素ＰＸに隣接している。画素ブロックＢ２２及びＢ２３は、画素ブロックＢ２１よりもシールＳＥに近接する側に位置している。画素ブロックＢ２２及びＢ２３は、それぞれ第２画素ブロック及び第３画素ブロックに相当する。画素ブロックＢ２２は、画素ブロックＢ２１に隣接し、画素ブロックＢ２１と互いに接続され、画素ブロックＢ２３は、画素ブロックＢ２２に隣接し、画素ブロックＢ２２と互いに接続されている。図示した例では、画素ブロックＢ２１は主画素ＰＸよりも表示領域ＤＡの外縁部ＤＡＹに近く、画素ブロックＢ２２は画素ブロックＢ２１よりも外縁部ＤＡＹに近く、また、画素ブロックＢ２３は画素ブロックＢ２２よりも外縁部ＤＡＹに近い。

表示領域ＤＡのコーナー部ＣＮにおいては、画素ブロックＢ３１乃至Ｂ３６は、互いに電気的に接続されている。画素ブロックＢ３１は画素回路を備えた第１画素ブロックに相当し、画素ブロックＢ３２乃至Ｂ３６はいずれも画素回路を備えていない画素ブロックに相当し、例えば、画素ブロックＢ３２は第２画素ブロックに相当し、画素ブロックＢ３３あるいはＢ３４は第３画素ブロックに相当する。画素ブロックＢ３１乃至Ｂ３３は、第１方向Ｘに沿って並び、互いに電気的に接続されている。画素ブロックＢ３２及びＢ３４は、第２方向Ｙに隣接し、互いに電気的に接続されている。画素ブロックＢ３３及びＢ３５は、第２方向Ｙに隣接し、画素ブロックＢ３５は、画素ブロックＢ３３及びＢ３４と互いに電気的に接続されている。画素ブロックＢ３５及びＢ３６は、第２方向Ｙに隣接し、互いに電気的に接続されている。
画素ブロックＢ４１乃至Ｂ４６は、互いに電気的に接続されている。画素ブロックＢ４１は画素回路を備えた第１画素ブロックに相当し、画素ブロックＢ４２乃至Ｂ４６はいずれも画素回路を備えていない画素ブロックに相当し、例えば、画素ブロックＢ４２は第２画素ブロックに相当し、画素ブロックＢ４３あるいはＢ４４は第３画素ブロックに相当する。画素ブロックＢ４１乃至Ｂ４３は、第２方向Ｙに沿って並び、互いに電気的に接続されている。画素ブロックＢ４２及びＢ４４は、第１方向Ｘに隣接し、互いに電気的に接続されている。画素ブロックＢ４４及びＢ４５は、第２方向Ｙに隣接し、画素ブロックＢ４５は、画素ブロックＢ４３及びＢ４４と互いに電気的に接続されている。画素ブロックＢ４５及びＢ４６は、第１方向Ｘに隣接し、互いに電気的に接続されている。

周辺回路Ｃｒ１及びＣｒ２の一部は、表示領域ＤＡに位置している。画素ブロックＢ１２及びＢ１３は、平面視で周辺回路Ｃｒ２と重なっている。また、画素ブロックＢ２２及びＢ２３は、平面視で周辺回路Ｃｒ１と重なっている。コーナー部ＣＮにおいては、図示した例では、画素ブロックＢ３２及びＢ３３が周辺回路Ｃｒ２と重なり、画素ブロックＢ４２乃至Ｂ４５が周辺回路Ｃｒ１と重なっている。

図示した例では、表示領域ＤＡとシールＳＥとの間には、ダミー電極ＤＭが配置されている。ダミー電極ＤＭは、図１に示した第１基板ＳＵＢ１に配置され、図示を省略する一定電位の電源線と電気的に接続されている。ここでの電源線とは、例えば、コモン駆動回路に接続されたコモン電位の電源線である。図示した例では、ダミー電極ＤＭは、平面視で周辺回路Ｃｒ１及びＣｒ２と重なっている。このようなダミー電極ＤＭは、イオン性不純物の取り込み等のために配置されるが、省略しても良い。

遮光層ＢＭは、図１に示した第２基板ＳＵＢ２に配置され、シールＳＥ及びダミー電極ＤＭと重なっている。但し、遮光層ＢＭは、いずれの画素ブロックＢとも重ならない。

次に、本実施形態の表示装置ＤＳＰを構成する表示パネルＰＮＬの構成例について説明する。本実施形態では、表示装置ＤＳＰの一例として、反射型の液晶表示装置を開示する。反射型の液晶表示装置は、外光や補助光といった表示面側からの入射光を選択的に反射させることで画像を表示するものである。

図３は、表示パネルＰＮＬの断面を示す図である。ここでは、表示領域ＤＡにおける表示パネルＰＮＬの断面において、説明に必要な構成のみを図示している。表示パネルＰＮＬは、第１基板ＳＵＢ１、第２基板ＳＵＢ２、液晶層ＬＣ、及び、光学素子ＯＤを備えている。

第１基板ＳＵＢ１は、第１絶縁基板１０、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。画素電極ＰＥは、第１絶縁基板１０の第２基板ＳＵＢ２と対向する側に位置している。画素電極ＰＥは、反射電極に相当し、アルミニウムや銀などの光反射性を有する金属材料によって形成された反射層を含んでいる。画素電極ＰＥは、反射層の他に透明導電層を積層した構成も適用可能である。透明導電層は、インジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料によって形成されている。以下の説明では、画素電極を反射電極と称する場合がある。第１配向膜ＡＬ１は、画素電極ＰＥを覆っている。なお、図示しないが、第１基板ＳＵＢ１は、第１絶縁基板１０と画素電極ＰＥとの間に、上記の走査線や信号線などの各種配線に加えて、上記の周辺回路や画素回路などの各種回路を備えている。つまり、画素電極ＰＥは、各種配線や各種回路の上に位置している。

第２基板ＳＵＢ２は、第２絶縁基板２０、遮光層ＢＭ、カラーフィルタ層ＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。遮光層ＢＭは、第２絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置している。遮光層ＢＭは、図示した表示領域ＤＡにおいては隣り合う画素電極ＰＥの隙間に対向している。また、遮光層ＢＭは、図２に示したような表示領域ＤＡの外側にも配置されている。カラーフィルタ層ＣＦは、第２絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置し、それらの一部が遮光層ＢＭと重なっている。カラーフィルタ層ＣＦは、赤色カラーフィルタ、緑色カラーフィルタ、青色カラーフィルタなどを含んでいる。赤色カラーフィルタは、赤色を表示する副画素などの領域に配置される。緑色カラーフィルタは、緑色を表示する副画素などの領域に配置される。青色カラーフィルタは、青色を表示する副画素などの領域に配置される。なお、カラーフィルタ層ＣＦは、さらに他の色のカラーフィルタを含んでいても良く、一例では、白色を表示する副画素に配置される白色のカラーフィルタ、あるいは、透明層を含んでいても良い。オーバーコート層ＯＣは、カラーフィルタ層ＣＦを覆っている。共通電極ＣＥは、オーバーコート層ＯＣの第１基板ＳＵＢ１と対向する側に位置している。共通電極ＣＥは、複数の画素電極ＰＥと対向している。共通電極ＣＥは、ＩＴＯやＩＺＯなどの透明導電材料によって形成されている。第２配向膜ＡＬ２は、共通電極ＣＥを覆っている。

なお、第２基板ＳＵＢ２において、互いに異なる色を表示する副画素の境界においては、異なる色の複数のカラーフィルタが積層されることで、透過率を低減することができるため、遮光層ＢＭを省略しても良い。モノクロ表示タイプの表示パネルＰＮＬにおいては、カラーフィルタ層ＣＦは省略される。

液晶層ＬＣは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に位置した液晶分子ＬＭを含んでいる。

光学素子ＯＤは、第２基板ＳＵＢ２の液晶層ＬＣに接する面とは反対側に位置している。光学素子ＯＤは、例えば散乱層ＦＳ、位相差板ＲＴ、偏光板ＰＬなどを備えている。散乱層ＦＳは第２絶縁基板２０に接着され、位相差板ＲＴは散乱層ＦＳに積層され、偏光板ＰＬは位相差板ＲＴに積層されている。なお、光学素子ＯＤの構成は、図示した例に限らない。

散乱層ＦＳは、特定方向からの入射光を散乱させる異方性散乱層である。図示した例では、散乱層ＦＳは、図中の光源ＬＳ側からの入射光をほとんど散乱させずに透過し、特定方向、つまり、画素電極ＰＥでの反射光を散乱させる機能を有している。なお、散乱層ＦＳは、拡散範囲の拡大、虹色の防止などの目的のために複数枚を積層することが望ましい。位相差板ＲＴは、１／４波長板としての機能を有している。一例では、位相差板ＲＴは、１／４波長板と１／２波長板とを積層した積層体であり、波長依存性を低減し、カラー表示に利用される波長範囲において所望の位相差が得られるように構成されている。

このような表示パネルＰＮＬにおいて、光源ＬＳに近接する側が表示面側に相当する。図示した例では、光学素子ＯＤの表面が表示面に相当するが、光学素子ＯＤの表面にカバー部材が配置された場合には、カバー部材の表面が表示面に相当する。

図２に示した主画素ＰＸ及び画素ブロックＢは、いずれも上記の画素電極ＰＥ及びカラーフィルタ層ＣＦを備えている。例えば、図２の画素ブロックＢ１２が図示した画素電極ＰＥを備えている場合、第１絶縁基板１０と画素電極ＰＥとの間に、周辺回路Ｃｒ２が位置している。周辺回路と重なる位置の画素電極は、直接画素回路に接続されないが、周辺回路と重ならない位置で画素回路に接続された画素電極と互いに接続されている。このため、周辺回路と重なる位置の画素電極であっても、隣接する画素電極を介して駆動することができる。

このように、周辺回路と重なる位置に反射電極である画素電極が配置されたことにより、周辺回路と重なる領域においても、表示面側から入射した光を選択的に反射させることができ、表示に寄与する。したがって、周辺回路と重ならない領域のみならず、よりシールＳＥに近接した周辺回路と重なる領域まで、表示領域ＤＡを拡張することが可能となる。これにより、表示装置ＤＳＰの狭額縁化が可能となる。

図４は、図１に示した表示装置ＤＳＰの領域Ａにおける他の構成例を示す拡大平面図である。
図４に示した構成例は、図２に示した構成例と比較して、ダミー電極を設けないという点で相違している。第１方向Ｘに沿って並んだ画素ブロックＢ１１乃至Ｂ１４は、互いに電気的に接続されている。第２方向Ｙに沿って並んだ画素ブロックＢ２１乃至Ｂ２４は、互いに電気的に接続されている。画素ブロックＢ１４及びＢ２４は、いずれもシールＳＥと隣接する位置に配置されている。
画素ブロックＢ３１乃至Ｂ３９は、互いに電気的に接続されている。なお、画素ブロックＢ３１乃至Ｂ３６の接続関係については図２を参照して説明した通りである。画素ブロックＢ３３及びＢ３７は、第１方向Ｘに隣接し、互いに電気的に接続されている。画素ブロックＢ３５及びＢ３８は、第１方向Ｘに隣接し、画素ブロックＢ３８は画素ブロックＢ３５及びＢ３７と互いに電気的に接続されている。画素ブロックＢ３８及びＢ３９は、第２方向Ｙに隣接し、互いに電気的に接続されている。画素ブロックＢ３７乃至Ｂ３９は、いずれもシールＳＥと隣接する位置に配置されている。
画素ブロックＢ４１乃至Ｂ５０は、互いに電気的に接続されている。なお、画素ブロックＢ４１乃至Ｂ４６の接続関係については図２を参照して説明した通りである。画素ブロックＢ４３及びＢ４７は、第２方向Ｙに隣接し、互いに電気的に接続されている。画素ブロックＢ４５及びＢ４８は、第２方向Ｙに隣接し、画素ブロックＢ４８は画素ブロックＢ４５及びＢ４７と互いに電気的に接続されている。画素ブロックＢ４８、Ｂ４９、及び、Ｂ５０は、第１方向Ｘに並び、互いに電気的に接続されている。画素ブロックＢ４７乃至Ｂ５０は、いずれもシールＳＥと隣接する位置に配置されている。
画素ブロックＢ１２乃至Ｂ１４、Ｂ３２、Ｂ３３、及び、Ｂ３７は、平面視で周辺回路Ｃｒ２と重なっている。画素ブロックＢ２２乃至Ｂ２４、Ｂ４２乃至Ｂ４５、Ｂ４７、及び、Ｂ４８は、平面視で周辺回路Ｃｒ１と重なっている。遮光層ＢＭは、シールＳＥと重なり、画素ブロックＢ１１乃至Ｂ１４、Ｂ２１乃至Ｂ２４、Ｂ３１乃至Ｂ３９、及び、Ｂ４１乃至Ｂ５０のいずれとも重ならない。遮光層ＢＭの幅は、シールＳＥの幅と同等以上であり、図示した例では、遮光層ＢＭはシールＳＥよりも幅広である。但し、図示した構成例における遮光層ＢＭの幅は、図２に示した構成例よりも細い。
このような構成例によれば、さらにシールＳＥと近接する領域まで表示領域ＤＡを拡張することができる。

図５は、図１に示した表示装置ＤＳＰの領域Ａにおける他の構成例を示す拡大平面図である。
図５に示した構成例は、図４に示した構成例と比較して、遮光層を設けないという点で相違している。画素ブロックと周辺回路との位置関係については、図４に示した構成例と同様である。
このような構成例によれば、図４に示した構成例と同様に表示領域ＤＡを拡張することができる。

次に、上記の主画素ＰＸ及び画素ブロックＢを構成するセグメントＳＧの一構成例について、図６を参照しながら説明する。なお、ここでの画素ブロックＢとは、上記した画素ブロックのうち、画素回路を備えた第１画素ブロックに相当するものとする。ここでのセグメントＳＧとは、主画素ＰＸ及び第１画素ブロックＢの各々において、独立して駆動される最小単位に相当する。例えば、主画素ＰＸは、赤色、緑色、青色をそれぞれ表示する副画素を備え、副画素のそれぞれは、面積の異なる複数のセグメントＳＧによって構成される。第１画素ブロックＢも同様に、面積の異なる複数のセグメントＳＧによって構成される。

セグメントＳＧは、液晶容量ＣＬＣ、及び、画素回路ＣＲを備えている。液晶容量ＣＬＣは、画素電極ＰＥと共通電極ＣＥとの間で発生する液晶層の容量成分を意味している。画素電極ＰＥは、画素回路ＣＲと電気的に接続されている。共通電極ＣＥは、画素電極ＰＥと対向し、図示しないコモン駆動回路と電気的に接続され、コモン電圧Ｖｃｏｍが印加される。

画素回路ＣＲは、３つのスイッチ部ＳＷ１〜ＳＷ３、及び、ラッチ部ＬＴを備えている。スイッチ部ＳＷ１は、例えば、単一のｎチャネルＭＯＳトランジスタによって構成されている。スイッチ部ＳＷ１は、その一端が信号線Ｓと電気的に接続され、その他端がラッチ部ＬＴと電気的に接続されている。スイッチ部ＳＷ１のオン及びオフは、走査線Ｇから供給される走査信号によって制御される。すなわち、スイッチ部ＳＷ１は、図１に示した周辺回路Ｃｒ２またはＣｒ４に含まれる走査線駆動回路から走査線Ｇを介して走査信号φＶが与えられることによってオン（閉）状態となり、図１に示した周辺回路Ｃｒ１またはＣｒ３に含まれる信号線駆動回路から信号線Ｓを介して供給されるデータ（階調に対応した信号電位）ＳＩＧを取り込む。

ラッチ部ＬＴは、互いに逆向きに並列接続されたインバータＩＶ１及びＩＶ２を備えている。インバータＩＶ１及びＩＶ２の各々は、例えば、ＣＭＯＳインバータによって構成されている。ラッチ部ＬＴは、スイッチ部ＳＷ１によって取り込まれたデータＳＩＧに応じた電位を保持（ラッチ）する。すなわち、ラッチ部ＬＴは、データを保持可能なメモリ部として機能する。

スイッチ部ＳＷ２及びＳＷ３の各々は、例えば、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタが並列に接続されてなるトランスファスイッチによって構成されているが、他の構成のトランジスタを用いて構成することも可能である。スイッチ部ＳＷ２の一端には、コモン電圧Ｖｃｏｍと逆相の電圧ＸＦＲＰが与えられる。スイッチ部ＳＷ３の一端には、コモン電圧Ｖｃｏｍと同相の電圧ＦＲＰが与えられる。スイッチ部ＳＷ２及びＳＷ３の各々の他端は、互いに接続され、且つ、画素電極ＰＥと電気的に接続され、画素回路ＣＲの出力ノードＮｏｕｔとなる。スイッチ部ＳＷ２及びＳＷ３は、ラッチ部ＬＴの保持電位の極性に応じていずれか一方がオン状態となる。これにより、共通電極ＣＥにコモン電圧Ｖｃｏｍが印加されている液晶容量ＣＬＣにおいて、画素電極ＰＥに同相の電圧ＦＲＰまたは逆相の電圧ＸＦＲＰが印加される。

図７は、図６に示したセグメントＳＧの動作を説明するためのタイミングチャートを示す図である。ここでは、液晶層ＬＣに対して電圧が印加されない状態で黒を表示するノーマリーブラックモードを適用した場合を例に説明する。

画素回路ＣＲにおいては、スイッチ部ＳＷ１に対して走査信号φＶが与えられたタイミングで、信号線Ｓに供給されたデータＳＩＧを取り込み、取り込んだデータＳＩＧに応じた電位をラッチ部ＬＴで保持する。論理“０”に相当するデータＳＩＧを取り込んだ場合には、ラッチ部ＬＴの保持電位は負極性となる。この場合、スイッチ部ＳＷ２はオフ（開）状態であって、スイッチ部ＳＷ３がオン（閉）状態となり、画素電極ＰＥに対してコモン電圧Ｖｃｏｍと同相の電圧ＦＲＰが印加される。これにより、画素電極ＰＥの画素電位は、共通電極ＣＥのコモン電圧Ｖｃｏｍと同等となる。このため、液晶層ＬＣに対して電圧が印加されず、セグメントＳＧは黒を表示する。

一方、画素回路ＣＲにおいて、論理“１”に相当するデータＳＩＧを取り込んだ場合には、ラッチ部ＬＴの保持電位は正極性となる。この場合、スイッチ部ＳＷ３はオフ（開）状態であって、スイッチ部ＳＷ２がオン（閉）状態となり、画素電極ＰＥに対してコモン電圧Ｖｃｏｍと逆相の電圧ＸＦＲＰが印加される。これにより、画素電極ＰＥの画素電位と、共通電極ＣＥのコモン電圧Ｖｃｏｍとの間に電位差が生ずる。つまり、液晶層ＬＣに電圧が印加される。このため、液晶層ＬＣを透過する光が変調され、その一部が表示に寄与するため、セグメントＳＧは白を表示する。

なお、上述した例では、セグメントＳＧが内蔵するメモリ部として、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いる場合を例に説明したが、この例に限らず、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの他の構成を適用しても良い。

上記の通り、本実施形態においては、セグメントＳＧは、画素回路ＣＲ内にデータを記憶可能なメモリ部を有するものであり、このような構成は、ＭＩＰ(Memory In Pixel)方式と称される場合がある。このような構成によれば、メモリ部は、２値のデータ（論理“１”／論理“０”）を記憶することができ、この２値データに基づいてデジタル的に階調を表示することができる。このような２値データを用いた階調表現方式として、本実施形態では、１つの副画素を複数のセグメントＳＧによって構成し、複数のセグメントＳＧの面積の組み合わせによって階調表示を実現する面積階調法が適用される。ここで、「面積階調法」とは、一例として、面積比を２^０，２^１，２^２，…，２^ｎ−１、という具合に重み付けしたＮ個のセグメントＳＧにより、２^ｎ個の階調を表現する階調表現方式である。

このようなＭＩＰ方式によれば、メモリ部に保持されているデータを用いて副画素の階調が表現されるため、階調を反映した信号電位を画素毎に書き込む書込み動作をフレーム周期で実行する必要がない。このため、表示装置ＤＳＰの消費電力を低減することができる。

また、表示領域ＤＡに表示される表示画面のうち、一部の主画素ＰＸだけを書き換えたい、というニーズがある。この場合、部分的に主画素ＰＸを構成する各セグメントＳＧの信号電位を書き換えれば良い。すなわち、書き換える必要のある主画素ＰＸのみにデータを転送し、書き換え不要の主画素ＰＸについてはデータを転送する必要がなくなる。したがって、データ転送量を減らすことができるため、表示装置ＤＳＰの更なる省電力化を図ることができる、という利点もある。

また、ＭＩＰ方式を適用した構成においては、ラッチ部ＬＴの保持電位の極性に応じてスイッチ部ＳＷ２及びＳＷ３のいずれか一方がオン状態となることにより、画素電極ＰＥに対して、同相の電圧ＦＲＰまたは逆相の電圧ＸＦＲＰが印加される。これにより、セグメントＳＧには常に一定電圧が印加されることになるため、シェーディングを抑制することができる。

次に、本実施形態で適用可能な主画素ＰＸの構成例について説明する。
図８は、主画素ＰＸの一構成例を示す平面図である。主画素ＰＸは、第１方向Ｘ及び第２方向Ｙに沿ったそれぞれの長さがほぼ等しい正方形状である。主画素ＰＸは、４つの副画素Ｐ１乃至Ｐ４を有している。副画素Ｐ１乃至Ｐ４のそれぞれの面積はほぼ等しい。図示した例では、副画素Ｐ１乃至Ｐ４のそれぞれは、第１方向Ｘ及び第２方向Ｙに沿ったそれぞれの長さがほぼ等しい正方形状である。副画素Ｐ１及び副画素Ｐ２は、第１方向Ｘに並んでいる。副画素Ｐ３及び副画素Ｐ４は、第１方向Ｘに並んでいる。また、副画素Ｐ１及び副画素Ｐ３は、第２方向Ｙに並んでいる。副画素Ｐ２及び副画素Ｐ４は、第２方向Ｙに並んでいる。副画素Ｐ１乃至Ｐ４は、それぞれ異なる色を表示する。一例では、副画素Ｐ１は緑色（Ｇ）を表示し、副画素Ｐ２は赤色（Ｒ）を表示し、副画素Ｐ３は青色（Ｂ）を表示し、副画素Ｐ４は白色（Ｗ）を表示する。なお、図８に示す副画素Ｐ１乃至Ｐ４に対応する色は、一例であり、それぞれ対応する色が別の色であってもよい。ただし、青色（Ｂ）及び白色（Ｗ）の副画素は隣り合っていることが好ましい。さらに、赤色（Ｒ）及び緑色（Ｇ）の副画素は隣り合っていることが好ましい。

主画素ＰＸにおいて、副画素Ｐ１乃至Ｐ４は、それぞれ同様の構成を有している。各副画素の構成について、以下により詳細に説明する。なお、ここでは、副画素Ｐ１を例に説明し、他の副画素についての詳細な説明を省略する。

すなわち、副画素Ｐ１は、３ビットの階調を表示するための３つのセグメントＳＧ１１乃至ＳＧ１３を備えている。セグメントＳＧ１１は、副画素Ｐ１における中央部に位置した四角形の領域に相当する。セグメントＳＧ１２は、セグメントＳＧ１１よりも主画素ＰＸの中央側に位置している。セグメントＳＧ１２は、副画素Ｐ２に隣接して第２方向Ｙに延出した部分と、副画素Ｐ３に隣接して第１方向Ｘに延出した部分とを有するＬ字形の領域に相当する。セグメントＳＧ１２の面積は、セグメントＳＧ１１の面積よりも大きい。セグメントＳＧ１３は、セグメントＳＧ１１よりも主画素ＰＸの周縁側に位置している。セグメントＳＧ１３は、セグメントＳＧ１１及びＳＧ１２に沿って第１方向Ｘ及び第２方向Ｙにそれぞれ延出した部分を有するＬ字形の領域に相当する。セグメントＳＧ１３の面積は、セグメントＳＧ１２の面積よりも大きい。セグメントＳＧ１１、セグメントＳＧ１２、及び、セグメントＳＧ１３の面積比は、例えば、１：２：４（＝２^０：２^１：２^２）である。なお、セグメントＳＧ１１乃至ＳＧ１３の面積比の組み合わせは、上記の例に限定されるものではない。セグメントＳＧ１１は、３ビットの面積階調における最下位のビット（例えば２^０）に相当する表示領域である。セグメントＳＧ１３は、３ビットの面積階調における最上位のビット（例えば２^２）に相当する表示領域である。セグメントＳＧ１２は、３ビットの面積階調における中間のビット（例えば２¹）に相当する表示領域である。これらのセグメントＳＧ１１乃至ＳＧ１３の組み合わせにより、３ビットの面積階調表示が可能となる。
同様に、副画素Ｐ２はセグメントＳＧ２１乃至２３を備え、副画素Ｐ３はセグメントＳＧ３１乃至３３を備え、副画素Ｐ４はセグメントＳＧ４１乃至４３を備えている。

次に、各セグメントＳＧに対応する画素回路ＣＲのレイアウトの一例について説明する。ここでは、画素回路ＣＲは、図中の一点鎖線で示した領域に形成されるものとし、その具体的な構成の図示は省略するが、図６に示した等価回路を実現できれば如何なる構成であっても良い。また、図示した画素回路ＣＲは、いずれも同一構成を有している。一例では、１つの画素回路ＣＲは、隣り合う２本の信号線Ｓと、隣り合う２本の走査線Ｇとで区画された領域に形成されるが、この例に限らず、電圧ＦＲＰあるいは電圧ＸＦＲＰを供給するための配線などの他の配線によって区画されたものであっても良い。

図示した例では、画素回路ＣＲ１１乃至ＣＲ１３、及び、画素回路ＣＲ２１乃至ＣＲ２３は、第１方向Ｘに並んでいる。画素回路ＣＲ１１乃至ＣＲ１３は副画素Ｐ１に対応して配置され、画素回路ＣＲ２１乃至ＣＲ２３は副画素Ｐ２に対応して配置されている。画素回路ＣＲ３１乃至ＣＲ３３、及び、画素回路ＣＲ４１乃至ＣＲ４３は、第１方向Ｘに並んでいる。画素回路ＣＲ３１乃至ＣＲ３３は副画素Ｐ３に対応して配置され、画素回路ＣＲ４１乃至ＣＲ４３は副画素Ｐ４に対応して配置されている。

次に、各画素回路ＣＲと画素電極ＰＥとの接続関係について説明する。副画素Ｐ１は、セグメントＳＧ１１乃至ＳＧ１３の各々に位置する画素電極ＰＥ１１乃至ＰＥ１３を備えている。画素電極ＰＥ１１は、セグメントＳＧ１１の形状に対応した四角形の形状を有し、接続部ＣＴ１１により画素回路ＣＲ１２と電気的に接続されている。画素電極ＰＥ１２は、セグメントＳＧ１２の形状に対応したＬ字形の形状を有し、接続部ＣＴ１２により画素回路ＣＲ１３と電気的に接続されている。画素電極ＰＥ１３は、セグメントＳＧ１３の形状に対応したＬ字形の形状を有し、接続部ＣＴ１３により画素回路ＣＲ１１と電気的に接続されている。画素電極ＰＥ１１、画素電極ＰＥ１２、及び、画素電極ＰＥ１３の面積比は、例えば、１：２：４（＝２^０：２^１：２^２）である。
同様に、副画素Ｐ２においては、画素電極ＰＥ２１が接続部ＣＴ２１により画素回路ＣＲ２２と電気的に接続され、画素電極ＰＥ２２が接続部ＣＴ２２により画素回路ＣＲ２１と電気的に接続され、画素電極ＰＥ２３が接続部ＣＴ２３により画素回路ＣＲ２３と電気的に接続されている。副画素Ｐ３においては、画素電極ＰＥ３１が接続部ＣＴ３１により画素回路ＣＲ３２と電気的に接続され、画素電極ＰＥ３２が接続部ＣＴ３２により画素回路ＣＲ３３と電気的に接続され、画素電極ＰＥ３３が接続部ＣＴ３３により画素回路ＣＲ３１と電気的に接続されている。副画素Ｐ４においては、画素電極ＰＥ４１が接続部ＣＴ４１により画素回路ＣＲ４２と電気的に接続され、画素電極ＰＥ４２が接続部ＣＴ４２により画素回路ＣＲ４１と電気的に接続され、画素電極ＰＥ４３が接続部ＣＴ４３により画素回路ＣＲ４３と電気的に接続されている。

図９は、図８に示した主画素ＰＸにおける画素電極とカラーフィルタとの位置関係を説明するための平面図である。
副画素Ｐ１は、画素電極ＰＥ１１乃至ＰＥ１３の各々と対向するカラーフィルタＣＦ１１乃至ＣＦ１３を備えている。カラーフィルタＣＦ１１乃至ＣＦ１３は、緑色カラーフィルタである。
同様に、副画素Ｐ２は画素電極ＰＥ２１乃至ＰＥ２３の各々と対向するカラーフィルタＣＦ２１乃至ＣＦ２３を備え、副画素Ｐ３は画素電極ＰＥ３１乃至ＰＥ３３の各々と対向するカラーフィルタＣＦ３１乃至ＣＦ３３を備え、副画素Ｐ４は画素電極ＰＥ４１乃至ＰＥ４３の各々と対向するカラーフィルタＣＦ４１乃至ＣＦ４３を備えている。カラーフィルタＣＦ２１乃至ＣＦ２３は赤色カラーフィルタであり、カラーフィルタＣＦ３１乃至ＣＦ３３は青色カラーフィルタであり、カラーフィルタＣＦ４１乃至ＣＦ４３は白色カラーフィルタあるいは透明層である。各カラーフィルタの間には、図中に斜線示した遮光層ＢＭが配置されている。
なお上述したように、副画素Ｐ１乃至Ｐ４の色が図８に示す色とは異なる場合は、それぞれのカラーフィルタの色を変えればよい。

図１０は、図３に示した第１基板ＳＵＢ１の断面を示す図である。ここでは、図６に示したスイッチ部ＳＷ１、及び、出力ノードＮｏｕｔとなるノード電極ＥＮと画素電極ＰＥの断面を示している。
スイッチ部ＳＷ１は、半導体層ＳＣ、ゲート電極ＧＥ、ソース・ドレインに相当する第１電極Ｅ１１及び第２電極Ｅ１２を備えている。半導体層ＳＣは、第１絶縁基板１０の上に位置し、第１絶縁膜１１によって覆われている。ゲート電極ＧＥは、第１絶縁膜１１の上に位置し、第２絶縁膜１２によって覆われている。第１電極Ｅ１１及び第２電極Ｅ１２は、第２絶縁膜１２の上に位置し、それぞれ半導体層ＳＣにコンタクトし、第３絶縁膜１３によって覆われている。ゲート電極ＧＥ、第１電極Ｅ１１、及び、第２電極Ｅ１２は、それぞれ図６に示した走査線Ｇ、信号線Ｓ、及び、ラッチ部ＬＴと電気的に接続されている。
ノード電極ＥＮは、図６に示したスイッチ部ＳＷ２及びＳＷ３の各々の他端に接続された電極である。ノード電極ＥＮは、第２絶縁膜１２の上に位置し、第３絶縁膜１３によって覆われている。画素電極ＰＥは、第３絶縁膜１３の上に位置し、第１配向膜ＡＬ１によって覆われている。画素電極ＰＥは、第３絶縁膜１３を貫通するコンタクトホールＣＨを介してノード電極ＥＮにコンタクトしている。このようなコンタクトホールＣＨを介して画素電極ＰＥと出力電極ＥＮとが接続される部分は、図８を参照して説明した接続部ＣＴに相当する。
第１絶縁膜１１及び第２絶縁膜１２は、シリコン窒化物やシリコン酸化物などの無機系材料によって形成されている。第３絶縁膜１３は、樹脂などの有機系材料によって形成されている。なお、スイッチ部ＳＷ１のみならずノード電極ＥＮを含む画素回路ＣＲは、第１絶縁基板１０と第３絶縁膜１３との間に位置している。また、周辺回路Ｃｒ１乃至Ｃｒ４は、詳細を省略するが、スイッチ部ＳＷ１と同様のｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを備えて構成されており、第１絶縁基板１０と第３絶縁膜１３との間に位置している。なお、図示した例では、スイッチ部ＳＷ１は、ゲート電極ＧＥが半導体層ＳＣよりも上方に位置するトップゲート型であるが、ゲート電極ＧＥが半導体層ＳＣよりも下方に位置するボトムゲート型であっても良い。また、図示したスイッチ部ＳＷ１は、１個のゲート電極ＧＥが半導体層ＳＣと対向するシングルゲート構造であるが、２個のゲート電極ＧＥが半導体層ＳＣと対向するダブルゲート構造であっても良い。

次に、本実施形態で適用可能な画素ブロックＢの構成例について説明する。
図１１は、画素ブロックＢの一構成例を示す平面図である。ここでは、図２に示した画素ブロックＢ１１乃至Ｂ１３の一構成例について説明する。図１１に示した例では、画素ブロックＢ１１は第１画素ブロックに相当し、画素ブロックＢ１２は第２画素ブロックに相当し、画素ブロックＢ１３は第３画素ブロックに相当する。
画素ブロックＢ１１は、画素回路ＣＲ５１乃至ＣＲ５３と、反射電極ＲＥ１乃至ＲＥ３とを備えている。ここでは、画素回路ＣＲ５１乃至ＣＲ５３は、図中の一点鎖線で示した領域に形成されるものとし、その具体的な構成の図示は省略するが、図６に示した等価回路を実現できれば如何なる構成であっても良い。図示した例では、画素回路ＣＲ５１乃至ＣＲ５３は、図８に示した白色を表示する副画素Ｐ４の画素回路ＣＲ４１乃至ＣＲ４３と同一構成であり、白表示用のデータを保持可能に構成されている。つまり、画素ブロックＢ１１は、緑色、赤色、青色、及び、白色の中で最も反射率の高い色である白色の副画素の階調データに基づいて駆動される。
反射電極ＲＥ１は、画素ブロックＢ１１の中央部に位置し、四角形の形状を有し、その一部ＥＡが画素回路ＣＲ５２と重なる領域に延出している。反射電極ＲＥ１は、接続部ＣＴ１により画素回路ＣＲ５２と電気的に接続されている。反射電極ＲＥ２は、反射電極ＲＥ１の外側に位置し、反射電極ＲＥ１を囲むとともに画素ブロックＢ１２と隣接する位置に開口部ＯＰ２を有するＣ字形の形状を有している。反射電極ＲＥ２は、接続部ＣＴ２により画素回路ＣＲ５１と電気的に接続されている。反射電極ＲＥ３は、反射電極ＲＥ２の外側（あるいは、画素ブロックＢ１１の周縁部）に位置し、反射電極ＲＥ２を囲むとともに画素ブロックＢ１２と開口部ＯＰ２との間に開口部ＯＰ３を有するＣ字形の形状を有している。反射電極ＲＥ３は、接続部ＣＴ３により画素回路ＣＲ５３と電気的に接続されている。このような画素ブロックＢ１１において、反射電極ＲＥ１、反射電極ＲＥ２、及び、反射電極ＲＥ３の面積比は、例えば、１：２：４（＝２^０：２^１：２^２）である。

画素ブロックＢ１２は、画素回路を備えず、反射電極ＲＥ４乃至ＲＥ６を備えている。反射電極ＲＥ４は、画素ブロックＢ１２の中央部に位置し、四角形の形状を有している。反射電極ＲＥ５は、反射電極ＲＥ４の外側に位置し、反射電極ＲＥ４を囲むとともに画素ブロックＢ１１及びＢ１３と隣接する位置にそれぞれ開口部ＯＰ５を有している。反射電極ＲＥ６は、反射電極ＲＥ５の外側（あるいは、画素ブロックＢ１２の周縁部）に位置し、反射電極ＲＥ５を囲むとともに画素ブロックＢ１１及びＢ１３と隣接する位置にそれぞれ開口部ＯＰ６を有している。このような画素ブロックＢ１２において、反射電極ＲＥ４、反射電極ＲＥ５、及び、反射電極ＲＥ６の面積比は、例えば、１：２：４（＝２^０：２^１：２^２）である。
反射電極ＲＥ３及びＲＥ６は、画素ブロックＢ１１及び画素ブロックＢ１２に跨る接続部Ｃ３６により互いに接続されている。反射電極ＲＥ２及びＲＥ５は、画素ブロックＢ１１の開口部ＯＰ３、及び、画素ブロックＢ１２の開口部ＯＰ６を通る接続部Ｃ２５により互いに接続されている。反射電極ＲＥ１及びＲＥ４は、画素ブロックＢ１１の開口部ＯＰ２及びＯＰ３、及び、画素ブロックＢ１２の開口部ＯＰ５及びＯＰ６を通る接続部Ｃ１４により互いに接続されている。

同様に、画素ブロックＢ１３は、画素回路を備えず、反射電極ＲＥ７乃至ＲＥ９を備えている。詳細については省略するが、反射電極ＲＥ６及びＲＥ９は、画素ブロックＢ１２及び画素ブロックＢ１３に跨る接続部Ｃ６９により互いに接続されている。反射電極ＲＥ５及びＲＥ８は、画素ブロックＢ１２の開口部ＯＰ６、及び、画素ブロックＢ１３の開口部ＯＰ９を通る接続部Ｃ５８により互いに接続されている。反射電極ＲＥ４及びＲＥ７は、画素ブロックＢ１２の開口部ＯＰ５及びＯＰ６、及び、画素ブロックＢ１３の開口部ＯＰ８及びＯＰ９を通る接続部Ｃ４７により互いに接続されている。

なお、上記した画素ブロックＢ１１乃至Ｂ１３の接続関係は、画素ブロックＢ２１乃至Ｂ２３の接続関係にも適用できる。

図１２は、図１１に示した画素ブロックＢ１１乃至Ｂ１３における反射電極とカラーフィルタとの位置関係を説明するための平面図である。
画素ブロックＢ１１は、ほぼ等しい面積で４分割され、それぞれの領域にカラーフィルタＣＦ１乃至ＣＦ４を備えている。一例では、カラーフィルタＣＦ１乃至ＣＦ４は、それぞれ、緑色（Ｇ）、赤色（Ｒ）、青色（Ｂ）、白色（Ｗ）のカラーフィルタである。図示した画素ブロックＢ１１において、カラーフィルタＣＦ１は左上の領域に位置し、カラーフィルタＣＦ２は右上の領域に位置し、カラーフィルタＣＦ３は左下の領域に位置し、カラーフィルタＣＦ４は右下の領域に位置している。これらのカラーフィルタＣＦ１乃至ＣＦ４は、いずれも反射電極ＲＥ１乃至ＲＥ３と対向している。
同様に、画素ブロックＢ１２及びＢ１３においてもカラーフィルタＣＦ１乃至ＣＦ４がそれぞれ配置されている。画素ブロックＢ１２のカラーフィルタＣＦ１乃至ＣＦ４はいずれも反射電極ＲＥ４乃至ＲＥ６と対向し、画素ブロックＢ１３のカラーフィルタＣＦ１乃至ＣＦ４はいずれも反射電極ＲＥ７乃至ＲＥ９と対向している。各画素ブロックの間、及び、各カラーフィルタの間には、図中に斜線示した遮光層ＢＭが配置されている。

このように、図１１及び図１２に示した構成例によれば、画素回路を備えた画素ブロックＢ１１においては、上記の通り、白色の副画素と同様の階調データに基づいて、画素ブロックＢ１１の全体が駆動される。画素ブロックＢ１１に配置されるカラーフィルタＣＦ１乃至ＣＦ４は、いずれも等しい面積で配置され、それぞれ反射電極ＲＥ１乃至ＲＥ３と対向している。このため、画素ブロックＢ１１は、白、黒、または、グレーといった無彩色の階調を表示することができる。また、画素回路を備えていない画素ブロックＢ１２及びＢ１３における各反射電極は、画素ブロックＢ１１の反射電極とそれぞれ電気的に接続され、画素ブロックＢ１１の画素回路に供給される階調データに基づいて、画素ブロックＢ１１と同様に駆動される。このため、画素ブロックＢ１２及びＢ１３は、画素ブロックＢ１１と同様に、無彩色の階調を表示することができる。

図１３Ａは、図２に示したコーナー部ＣＮの一構成例を示す平面図であり、画素ブロックＢ３１、Ｂ３２、及び、Ｂ３４における反射電極とカラーフィルタとの位置関係を説明するための図である。図１３Ａに示した例では、画素ブロックＢ３１は第１画素ブロックに相当し、画素ブロックＢ３２は第２画素ブロックに相当し、画素ブロックＢ３４は第３画素ブロックに相当する。
画素ブロックＢ３１及びＢ３２は第１方向Ｘに隣接し、画素ブロックＢ３２及びＢ３４は第２方向Ｙに隣接している。
画素ブロックＢ３１は、詳述しないが図１１に示した画素ブロックＢ１１と同様に構成され、図示しない画素回路及び反射電極ＲＥ１１乃至ＲＥ１３を備えている。反射電極ＲＥ１１乃至ＲＥ１３の形状は、図１１に示した反射電極ＲＥ１乃至ＲＥ３の形状と同一である。画素ブロックＢ３２は、詳述しないが図１１に示した画素ブロックＢ１２と同様に構成され、反射電極ＲＥ１４乃至ＲＥ１６を備えている。反射電極ＲＥ１４乃至ＲＥ１６の形状は、図１１に示した反射電極ＲＥ４乃至ＲＥ６の形状と同一である。
画素ブロックＢ３４は、単一の反射電極ＲＥ１７を備えている。すなわち、反射電極ＲＥ１７は、画素ブロックＢ３４の形状に対応した四角形の形状を有している。反射電極ＲＥ１７は、隣接する画素ブロックＢ３２において、最も大きな面積を有する（あるいは、最上位ビットの）反射電極ＲＥ１６と電気的に接続されている。反射電極ＲＥ１６及びＲＥ１７は、画素ブロックＢ３２及び画素ブロックＢ３４に跨る接続部Ｃ１６１７により互いに接続されている。
画素ブロックＢ３４は、ほぼ等しい面積で４分割され、それぞれの領域にカラーフィルタＣＦ１乃至ＣＦ４を備えている。これらのカラーフィルタＣＦ１乃至ＣＦ４は、いずれも反射電極ＲＥ１７と対向している。カラーフィルタＣＦ１乃至ＣＦ４の各々と、反射電極ＲＥ１７とが対向する面積は、ほぼ等しい。
なお、画素ブロックＢ３５及びＢ３６については、画素ブロックＢ３４と同様に構成されている。

このような構成例によれば、画素回路を備えていない画素ブロックＢ３４において、反射電極ＲＥ１７は、隣接する画素ブロックＢ３２の最上位ビットの反射電極ＲＥ１６と接続されているため、反射電極ＲＥ１６と同様に駆動される。つまり、画素ブロックＢ３４は、画素ブロックＢ３２の最上位ビットに合わせて、１ビットの階調を表示することができる。

このように、コーナー部ＣＮでは、画素回路を備えていない画素ブロック同士の電気的な接続が複雑になり得るが、本構成例の如く、１つの画素ブロックが単一の反射電極を備え、隣接する画素ブロックの最上位ビットの反射電極と接続されることで、少なくとも１ビットの階調を表示することができ、表示領域ＤＡにおいて表示に寄与させることが可能となる。

図１３Ｂは、図２に示したコーナー部ＣＮの他の構成例を示す平面図であり、画素ブロックＢ３１、Ｂ３２、及び、Ｂ４４における反射電極とカラーフィルタとの位置関係を説明するための図である。なお、図２に示した例では、画素ブロックＢ４４は、画素ブロックＢ４２と接続されていたが、ここでは、画素ブロックＢ３１と接続されているものとして説明する。図１３Ｂに示した例では、画素ブロックＢ３１は第１画素ブロックに相当し、画素ブロックＢ３２は第２画素ブロックに相当し、画素ブロックＢ４４は第３画素ブロックに相当する。
画素ブロックＢ３１及びＢ３２は第１方向Ｘに隣接し、画素ブロックＢ３１及びＢ４４は第２方向Ｙに隣接している。画素ブロックＢ３１及びＢ３２についての説明は省略する。
画素ブロックＢ４４は、単一の反射電極ＲＥ１８を備えている。すなわち、反射電極ＲＥ１８は、画素ブロックＢ４４の形状に対応した四角形の形状を有している。反射電極ＲＥ１８は、隣接する画素ブロックＢ３１において、最も大きな面積を有する（あるいは、最上位ビットの）反射電極ＲＥ１３と電気的に接続されている。反射電極ＲＥ１３及びＲＥ１８は、画素ブロックＢ３１及び画素ブロックＢ４４に跨る接続部Ｃ１３１８により互いに接続されている。
画素ブロックＢ４４は、ほぼ等しい面積で４分割され、それぞれの領域にカラーフィルタＣＦ１乃至ＣＦ４を備えている。これらのカラーフィルタＣＦ１乃至ＣＦ４は、いずれも反射電極ＲＥ１８と対向している。カラーフィルタＣＦ１乃至ＣＦ４の各々と、反射電極ＲＥ１８とが対向する面積は、ほぼ等しい。
なお、画素ブロックＢ４５及びＢ４６については、画素ブロックＢ４４と同様に構成されている。
このような構成例においても、図１３Ａに示した構成例と同様の効果が得られる。

図１４は、図２に示したコーナー部ＣＮの他の構成例を示す平面図であり、画素ブロックＢ４１、Ｂ４２、及び、Ｂ４４における反射電極とカラーフィルタとの位置関係を説明するための図である。図１４に示した例では、画素ブロックＢ４１は第１画素ブロックに相当し、画素ブロックＢ４２は第２画素ブロックに相当し、画素ブロックＢ４４は第３画素ブロックに相当する。
画素ブロックＢ４１及びＢ４２は第２方向Ｙに隣接し、画素ブロックＢ４２及びＢ４４は第１方向Ｘに隣接している。
画素ブロックＢ４１は、詳述しないが図１３Ａの画素ブロックＢ３１と同様に構成され、図示しない画素回路及び反射電極ＲＥ１１乃至ＲＥ１３を備えている。画素ブロックＢ４２は、詳述しないが、反射電極ＲＥ１４乃至ＲＥ１６を備えている。反射電極ＲＥ１４は反射電極ＲＥ１１と接続され、反射電極ＲＥ１５は反射電極ＲＥ１２と接続され、反射電極ＲＥ１６は反射電極ＲＥ１３と接続されている。
画素ブロックＢ４４は、単一の反射電極ＲＥ１８を備えている。すなわち、反射電極ＲＥ１８は、画素ブロックＢ４４の形状に対応した四角形の形状を有している。反射電極ＲＥ１８は、隣接する画素ブロックＢ４２において、最も大きな面積を有する（あるいは、最上位ビットの）反射電極ＲＥ１６と電気的に接続されている。反射電極ＲＥ１６及びＲＥ１８は、画素ブロックＢ４２及び画素ブロックＢ４４に跨る接続部Ｃ１６１８により互いに接続されている。
画素ブロックＢ４４は、ほぼ等しい面積で４分割され、それぞれの領域にカラーフィルタＣＦ１乃至ＣＦ４を備えている。これらのカラーフィルタＣＦ１乃至ＣＦ４は、いずれも反射電極ＲＥ１８と対向している。カラーフィルタＣＦ１乃至ＣＦ４の各々と、反射電極ＲＥ１８とが対向する面積は、ほぼ等しい。
このような構成例においても、図１３Ａに示した構成例と同様の効果が得られる。

［実施の形態２］
実施の形態１では、主画素ＰＸ及び画素ブロックＢの双方が３ビットに対応した構成を有する場合について説明した。本実施の形態では、以下に、主画素ＰＸ及び画素ブロックＢの双方が２ビットに対応した構成を有する場合について、その一例を説明する。なお、本実施の形態と実施の形態１と同様の構成は、その説明を省略し、符号が同じものは、実施の形態１と同じものを指すものとする。

まず、主画素ＰＸの構成例について説明する。
図１５は、主画素ＰＸの一構成例を示す平面図である。主画素ＰＸは、第１方向Ｘ及び第２方向Ｙに沿ったそれぞれの長さがほぼ等しい正方形状である。主画素ＰＸは、３つの副画素Ｐ１乃至Ｐ３を有している。副画素Ｐ１乃至Ｐ３は、第１方向Ｘに並んでいる。副画素Ｐ１乃至Ｐ３のそれぞれの面積はほぼ等しい。副画素Ｐ１乃至Ｐ３のそれぞれは、第１方向Ｘに沿った長さと第２方向Ｙに沿った長さとの比が１：３である。副画素Ｐ１乃至Ｐ３は、それぞれ異なる色を表示する。一例では、副画素Ｐ１は赤色（Ｒ）を表示し、副画素Ｐ２は緑色（Ｇ）を表示し、副画素Ｐ３は青色（Ｂ）を表示する。

主画素ＰＸにおいて、副画素Ｐ１乃至Ｐ３のそれぞれは、２ビットの階調を表示するための同様の構成を有している。各副画素の構成について、以下により詳細に説明する。なお、ここでは、副画素Ｐ１を例に説明し、他の副画素についての詳細な説明を省略する。

副画素Ｐ１は、画素回路ＣＲ６１及びＣＲ６２と、画素電極ＰＥ６１１、ＰＥ６２、及び、ＰＥ６１２とを備えている。ここでは、画素回路ＣＲ６１及びＣＲ６２は、図中の一点鎖線で示している。画素電極ＰＥ６１１、ＰＥ６２、及び、ＰＥ６１２は、いずれも等しい面積を有し、第２方向Ｙに並んでいる。画素電極ＰＥ６１１及びＰＥ６１２は、中継電極ＲＬ６１により電気的に接続されている。中継電極ＲＬ６１は、接続部ＣＴ６１により画素回路ＣＲ６１と電気的に接続されている。画素電極ＰＥ６２は、接続部ＣＴ６２により画素回路ＣＲ６２と電気的に接続されている。つまり、副画素Ｐ１において、第２方向Ｙに並んだ３つの画素電極のうち、中央部に位置する画素電極ＰＥ６２と、その両側に位置する２つの画素電極ＰＥ６１１及びＰＥ６１２とがそれぞれ独立に駆動される。画素電極ＰＥ６１１及び画素電極ＰＥ６１２の総面積と、画素電極ＰＥ６２の面積との面積比は、例えば、１：２（＝２^０：２^１）である。

同様に、副画素Ｐ２においては、中継電極ＲＬ６３は、画素電極ＰＥ６３１及びＰＥ６３２を電気的に接続し、接続部ＣＴ６３により画素回路ＣＲ６３と電気的に接続されている。画素電極ＰＥ６４は、接続部ＣＴ６４により画素回路ＣＲ６４と電気的に接続されている。副画素Ｐ３においては、中継電極ＲＬ６５は、画素電極ＰＥ６５１及びＰＥ６５２を電気的に接続し、接続部ＣＴ６５により画素回路ＣＲ６５と電気的に接続されている。画素電極ＰＥ６６は、接続部ＣＴ６６により画素回路ＣＲ６６と電気的に接続されている。

図１６は、図１５に示した主画素ＰＸにおける画素電極とカラーフィルタとの位置関係を説明するための平面図である。
副画素Ｐ１は、画素電極ＰＥ６１１、ＰＥ６２、及び、ＰＥ６１２の各々と対向するカラーフィルタＣＦ１を備えている。副画素Ｐ２は、画素電極ＰＥ６３１、ＰＥ６４、及び、ＰＥ６３２の各々と対向するカラーフィルタＣＦ２を備えている。副画素Ｐ３は、画素電極ＰＥ６５１、ＰＥ６６、及び、ＰＥ６５２の各々と対向するカラーフィルタＣＦ３を備えている。カラーフィルタＣＦ１は赤色カラーフィルタであり、カラーフィルタＣＦ２は緑色カラーフィルタであり、カラーフィルタＣＦ３は青色カラーフィルタである。各カラーフィルタの間には、図中に斜線示した遮光層ＢＭが配置されている。

次に、画素ブロックＢの構成例について説明する。
図１７は、画素ブロックＢの一構成例を示す平面図である。ここでは、図２に示した画素ブロックＢ１１及びＢ１２の一構成例について説明する。
画素ブロックＢ１１は、画素回路ＣＲ７１及びＣＲ７２と、反射電極ＲＥ１１１乃至ＲＥ１１３、ＲＥ１２１乃至ＲＥ１２３、ＲＥ１３１乃至ＲＥ１３３と、中継電極ＲＬ７１と、を備えている。ここでは、画素回路ＣＲ７１及びＣＲ７２は、図中の一点鎖線で示している。図示した例では、画素回路ＣＲ７１及びＣＲ７２は、図１５に示した緑色を表示する副画素Ｐ２の画素回路ＣＲ６３乃至ＣＲ６４と同一構成であり、緑表示用のデータを保持可能に構成されている。つまり、画素ブロックＢ１１は、緑色、赤色、及び、青色の中で最も反射率の高い色である緑色の副画素の階調データに基づいて駆動される。
画素ブロックＢ１１において、反射電極ＲＥ１１１乃至ＲＥ１１３は図中の上側に位置し、反射電極ＲＥ１２１乃至ＲＥ１２３は図中の中央部に位置し、反射電極ＲＥ１３１乃至ＲＥ１３３は図中の下側に位置している。反射電極ＲＥ１１１乃至ＲＥ１１３、ＲＥ１２１乃至ＲＥ１２３、ＲＥ１３１乃至ＲＥ１３３は、いずれも同一形状を有し、同一の面積を有している。反射電極ＲＥ１１１乃至ＲＥ１１３は、第１方向Ｘに並び、互いに接続されている。反射電極ＲＥ１２１乃至ＲＥ１２３は、第１方向Ｘに並び、互いに接続されている。反射電極ＲＥ１３１乃至ＲＥ１３３は、第１方向Ｘに並び、互いに接続されている。
中継電極ＲＬ７１は、反射電極ＲＥ１１２及びＲＥ１３２を電気的に接続し、接続部ＣＴ７１により画素回路ＣＲ７１と電気的に接続されている。反射電極ＲＥ１２２は、接続部ＣＴ７２により画素回路ＣＲ７２と電気的に接続されている。このような画素ブロックＢ１１において、反射電極ＲＥ１１１乃至ＲＥ１１３及びＲＥ１３１乃至ＲＥ１３３の総面積と、反射電極ＲＥ１２１乃至ＲＥ１２３の面積との面積比は、例えば、１：２（＝２^０：２^１）である。

画素ブロックＢ１２は、画素回路を備えず、反射電極ＲＥ１４１乃至ＲＥ１４３、ＲＥ１５１乃至ＲＥ１５３、ＲＥ１６１乃至ＲＥ１６３を備えている。反射電極ＲＥ１４１乃至ＲＥ１４３は、第１方向Ｘに並び、互いに接続され、反射電極ＲＥ１１１乃至ＲＥ１１３と同一直線上に位置している。反射電極ＲＥ１４３は、反射電極ＲＥ１１１と接続されている。反射電極ＲＥ１５１乃至ＲＥ１５３は、第１方向Ｘに並び、互いに接続され、反射電極ＲＥ１２１乃至ＲＥ１２３と同一直線上に位置している。反射電極ＲＥ１５３は、反射電極ＲＥ１２１と接続されている。反射電極ＲＥ１６１乃至ＲＥ１６３は、第１方向Ｘに並び、互いに接続され、反射電極ＲＥ１３１乃至ＲＥ１３３と同一直線上に位置している。反射電極ＲＥ１６３は、反射電極ＲＥ１３１と接続されている。このような画素ブロックＢ１２において、反射電極ＲＥ１４１乃至ＲＥ１４３及びＲＥ１６１乃至ＲＥ１６３の総面積と、反射電極ＲＥ１５１乃至ＲＥ１５３の面積との面積比は、例えば、１：２（＝２^０：２^１）である。

図１８は、図１７に示した画素ブロックＢ１１及びＢ１２における反射電極とカラーフィルタとの位置関係を説明するための平面図である。
画素ブロックＢ１１は、ほぼ等しい面積で３分割され、それぞれの領域にカラーフィルタＣＦ１乃至ＣＦ３を備えている。一例では、カラーフィルタＣＦ１乃至ＣＦ３は、それぞれ、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のカラーフィルタである。図示した画素ブロックＢ１１において、カラーフィルタＣＦ１は左側の領域に位置し、カラーフィルタＣＦ３は右側の領域に位置し、カラーフィルタＣＦ２はカラーフィルタＣＦ１及びＣＦ３の間に位置している。カラーフィルタＣＦ１は、反射電極ＲＥ１１１、ＲＥ１２１、ＲＥ１３１と対向している。カラーフィルタＣＦ２は、反射電極ＲＥ１１２、ＲＥ１２２、ＲＥ１３２と対向している。カラーフィルタＣＦ３は、反射電極ＲＥ１１３、ＲＥ１２３、ＲＥ１３３と対向している。
同様に、画素ブロックＢ１２においてもカラーフィルタＣＦ１乃至ＣＦ３がそれぞれ配置されている。カラーフィルタＣＦ１は、反射電極ＲＥ１４１、ＲＥ１５１、ＲＥ１６１と対向している。カラーフィルタＣＦ２は、反射電極ＲＥ１４２、ＲＥ１５２、ＲＥ１６２と対向している。カラーフィルタＣＦ３は、反射電極ＲＥ１４３、ＲＥ１５３、ＲＥ１６３と対向している。各画素ブロックの間、及び、各カラーフィルタの間には、図中に斜線示した遮光層ＢＭが配置されている。

このように、図１７及び図１８に示した構成例によれば、画素回路を備えた画素ブロックＢ１１においては、上記の通り、緑色の副画素と同様の階調データに基づいて、画素ブロックＢ１１の全体が駆動される。画素ブロックＢ１１に配置されるカラーフィルタＣＦ１乃至ＣＦ３は、いずれも等しい面積で配置され、それぞれ反射電極と対向している。このため、画素ブロックＢ１１は、白、黒、または、グレーといった無彩色の階調を表示することができる。また、画素回路を備えていない画素ブロックＢ１２における各反射電極は、画素ブロックＢ１１の反射電極とそれぞれ接続され、画素ブロックＢ１１の画素回路に供給される階調データに基づいて、画素ブロックＢ１１と同様に駆動される。このため、画素ブロックＢ１２は、画素ブロックＢ１１と同様に、無彩色の階調を表示することができる。

図１９は、図２に示した画素ブロックＢ２１及びＢ２２における反射電極とカラーフィルタとの位置関係を説明するための平面図である。
画素ブロックＢ２１は、画素回路ＣＲ８１乃至ＣＲ８３と、反射電極ＲＥ２１１乃至ＲＥ２１３、ＲＥ２２１乃至ＲＥ２２３、ＲＥ２３１乃至ＲＥ２３３とを備えている。ここでは、画素回路ＣＲ８１乃至ＣＲ８３は図中に一点鎖線で示し、反射電極ＲＥ２１１乃至ＲＥ２１３、ＲＥ２２１乃至ＲＥ２２３、ＲＥ２３１乃至ＲＥ２３３は図中に点線で示している。画素回路ＣＲ８１乃至ＣＲ８３は、図１５に示した画素回路ＣＲ６１、ＣＲ６３、ＣＲ６５とそれぞれ同一構成である。つまり、画素ブロックＢ１１は、緑色、赤色、及び、青色のそれぞれについて最上位ビットの階調データに基づいて駆動される。
画素ブロックＢ２１において、反射電極ＲＥ２１１乃至ＲＥ２１３は図中の左側に位置し、反射電極ＲＥ２２１乃至ＲＥ２２３は図中の中央部に位置し、反射電極ＲＥ２３１乃至ＲＥ２３３は図中の右側に位置している。反射電極ＲＥ２１１乃至ＲＥ２１３、ＲＥ２２１乃至ＲＥ２２３、ＲＥ２３１乃至ＲＥ２３３は、いずれも同一形状を有し、同一の面積を有している。反射電極ＲＥ２１１乃至ＲＥ２１３は、第２方向Ｙに並び、互いに接続され、接続部ＣＴ８１により画素回路ＣＲ８１と電気的に接続されている。反射電極ＲＥ２２１乃至ＲＥ２２３は、第２方向Ｙに並び、互いに接続され、接続部ＣＴ８２により画素回路ＣＲ８２と電気的に接続されている。反射電極ＲＥ２３１乃至ＲＥ２３３は、第２方向Ｙに並び、互いに接続され、接続部ＣＴ８３により画素回路ＣＲ８３と電気的に接続されている。

画素ブロックＢ２２は、画素回路を備えず、反射電極ＲＥ２４１乃至ＲＥ２４３、ＲＥ２５１乃至ＲＥ２５３、ＲＥ２６１乃至ＲＥ２６３を備えている。反射電極ＲＥ２４１乃至ＲＥ２４３は、第２方向Ｙに並び、互いに接続され、反射電極ＲＥ２１１乃至ＲＥ２１３と同一直線上に位置している。反射電極ＲＥ２４１は、反射電極ＲＥ２１３と接続されている。反射電極ＲＥ２５１乃至ＲＥ２５３は、第２方向Ｙに並び、互いに接続され、反射電極ＲＥ２２１乃至ＲＥ２２３と同一直線上に位置している。反射電極ＲＥ２５１は、反射電極ＲＥ２２３と接続されている。反射電極ＲＥ２６１乃至ＲＥ２６３は、第２方向Ｙに並び、互いに接続され、反射電極ＲＥ２３１乃至ＲＥ２３３と同一直線上に位置している。反射電極ＲＥ２６１は、反射電極ＲＥ２３３と接続されている。

画素ブロックＢ２１において、カラーフィルタＣＦ１は、反射電極ＲＥ２１１乃至ＲＥ２１３と対向し、カラーフィルタＣＦ２は、反射電極ＲＥ２２１乃至ＲＥ２２３と対向し、カラーフィルタＣＦ３は、反射電極ＲＥ２３１乃至ＲＥ２３３と対向している。
画素ブロックＢ２２において、カラーフィルタＣＦ１は、反射電極ＲＥ２４１乃至ＲＥ２４３と対向し、カラーフィルタＣＦ２は、反射電極ＲＥ２５１乃至ＲＥ２５３と対向し、カラーフィルタＣＦ３は、反射電極ＲＥ２６１乃至ＲＥ２６３と対向している。各画素ブロックの間、及び、各カラーフィルタの間には、図中に斜線示した遮光層ＢＭが配置されている。

このような構成例によれば、緑色、赤色、及び、青色に対応した画素回路ＣＲ８１乃至ＣＲ８３を備えた画素ブロックＢ２１においては、８階調の色を表示することができる。また、画素回路を備えていない画素ブロックＢ２２における各反射電極は、画素ブロックＢ２１の反射電極とそれぞれ接続され、画素ブロックＢ２１の画素回路ＣＲ８１乃至ＣＲ８３に供給される階調データに基づいて、画素ブロックＢ２１と同様に駆動される。このため、画素ブロックＢ２２は、画素ブロックＢ２１と同様に、８階調の色を表示することができる。

図２０Ａは、図２に示したコーナー部ＣＮの一構成例を示す平面図であり、画素ブロックＢ３１、Ｂ３２、及び、Ｂ３４における反射電極とカラーフィルタとの位置関係を説明するための図である。図２０Ａに示した例では、画素ブロックＢ３１は第１画素ブロックに相当し、画素ブロックＢ３２は第２画素ブロックに相当し、画素ブロックＢ３４は第３画素ブロックに相当する。
画素ブロックＢ３１及びＢ３２は第１方向Ｘに隣接し、画素ブロックＢ３２及びＢ３４は第２方向Ｙに隣接している。
画素ブロックＢ３１は、詳述しないが図１７に示した画素ブロックＢ１１と同様に構成され、図示しない画素回路及び反射電極ＲＥ３１１乃至ＲＥ３１３、ＲＥ３２１乃至ＲＥ３２３、ＲＥ３３１乃至ＲＥ３３３を備えている。画素ブロックＢ３２は、詳述しないが図１７に示した画素ブロックＢ１２と同様に構成され、反射電極ＲＥ３４１乃至ＲＥ３４３、ＲＥ３５１乃至ＲＥ３５３、ＲＥ３６１乃至ＲＥ３６３を備えている。
画素ブロックＢ３４は、反射電極ＲＥ３７１乃至ＲＥ３７９を備えている。反射電極ＲＥ３７１乃至ＲＥ３７９は、第１方向Ｘ及び第２方向Ｙに隣接する電極同士が互いに接続されており、実質的に単一の反射電極ＲＥ３７として機能する。反射電極ＲＥ３７４は、隣接する画素ブロックＢ３２において、最上位ビットの反射電極ＲＥ３６２に接続されている。
画素ブロックＢ３４において、カラーフィルタＣＦ１は、反射電極ＲＥ３７１乃至ＲＥ３７３と対向し、カラーフィルタＣＦ２は、反射電極ＲＥ３７４乃至ＲＥ３７６と対向し、カラーフィルタＣＦ３は、反射電極ＲＥ３７７乃至ＲＥ３７９と対向している。
なお、画素ブロックＢ３５及びＢ３６については、画素ブロックＢ３４と同様に構成されている。
このような構成例によれば、画素回路を備えていない画素ブロックＢ３４において、反射電極ＲＥ３７は、隣接する画素ブロックＢ３２の最上位ビットの反射電極ＲＥ３６２と接続されているため、反射電極ＲＥ３６２と同様に駆動される。つまり、画素ブロックＢ３４は、画素ブロックＢ３２の最上位ビットに合わせて、１ビットの階調を表示することができる。

図２０Ｂは、図２に示したコーナー部ＣＮの他の構成例を示す平面図であり、画素ブロックＢ３１、Ｂ３２、及び、Ｂ４４における反射電極とカラーフィルタとの位置関係を説明するための図である。なお、図２に示した例では、画素ブロックＢ４４は、画素ブロックＢ４２と接続されていたが、ここでは、画素ブロックＢ３１と接続されているものとして説明する。図２０Ｂに示した例では、画素ブロックＢ３１は第１画素ブロックに相当し、画素ブロックＢ３２は第２画素ブロックに相当し、画素ブロックＢ４４は第３画素ブロックに相当する。
画素ブロックＢ３１及びＢ３２は第１方向Ｘに隣接し、画素ブロックＢ３１及びＢ４４は第２方向Ｙに隣接している。画素ブロックＢ３１及びＢ３２についての説明は省略する。
画素ブロックＢ４４は、反射電極ＲＥ３８１乃至ＲＥ３８９を備えている。反射電極ＲＥ３８１乃至ＲＥ３８９は、第１方向Ｘ及び第２方向Ｙに隣接する電極同士が互いに接続されており、実質的に単一の反射電極ＲＥ３８として機能する。反射電極ＲＥ３８４は、隣接する画素ブロックＢ３１において、最上位ビットの反射電極ＲＥ３３２と電気的に接続されている。
画素ブロックＢ４４において、カラーフィルタＣＦ１は、反射電極ＲＥ３８１乃至ＲＥ３８３と対向し、カラーフィルタＣＦ２は、反射電極ＲＥ３８４乃至ＲＥ３８６と対向し、カラーフィルタＣＦ３は、反射電極ＲＥ３８７乃至ＲＥ３８９と対向している。
なお、画素ブロックＢ４５及びＢ４６については、画素ブロックＢ４４と同様に構成されている。
このような構成例においても、図２０Ａに示した構成例と同様の効果が得られる。

図２１は、図２に示したコーナー部ＣＮの他の構成例を示す平面図であり、画素ブロックＢ４１、Ｂ４２、及び、Ｂ４４における反射電極とカラーフィルタとの位置関係を説明するための図である。図２１に示した例では、画素ブロックＢ４１は第１画素ブロックに相当し、画素ブロックＢ４２は第２画素ブロックに相当し、画素ブロックＢ４４は第３画素ブロックに相当する。
画素ブロックＢ４１及びＢ４２は第２方向Ｙに隣接し、画素ブロックＢ４２及びＢ４４は第１方向Ｘに隣接している。
画素ブロックＢ４１は、詳述しないが図２０Ａの画素ブロックＢ３１と同様に構成され、反射電極ＲＥ３１１乃至ＲＥ３１３、ＲＥ３２１乃至ＲＥ３２３、及び、ＲＥ３３１乃至ＲＥ３３３を備えている。
画素ブロックＢ４４は、反射電極ＲＥ３８１乃至ＲＥ３８９を備えている。反射電極ＲＥ３８１乃至ＲＥ３８９は、第１方向Ｘ及び第２方向Ｙに隣接する電極同士が互いに接続されており、実質的に単一の反射電極ＲＥ３８として機能する。
画素ブロックＢ４２は、反射電極ＲＥ３９１乃至ＲＥ３９９を備えている。反射電極ＲＥ３９１乃至ＲＥ３９９は、第１方向Ｘ及び第２方向Ｙに隣接する電極同士が互いに接続されており、実質的に単一の反射電極ＲＥ３９として機能する。
反射電極ＲＥ３９４は、隣接する画素ブロックＢ４１において、最上位ビットの反射電極ＲＥ３３２と電気的に接続されている。反射電極ＲＥ３８８は、反射電極ＲＥ３９２と電気的に接続されている。
画素ブロックＢ４２において、カラーフィルタＣＦ１は、反射電極ＲＥ３９１乃至ＲＥ３９３と対向し、カラーフィルタＣＦ２は、反射電極ＲＥ３９４乃至ＲＥ３９６と対向し、カラーフィルタＣＦ３は、反射電極ＲＥ３９７乃至ＲＥ３９９と対向している。画素ブロックＢ４４において、カラーフィルタＣＦ１は、反射電極ＲＥ３８１乃至ＲＥ３８３と対向し、カラーフィルタＣＦ２は、反射電極ＲＥ３８４乃至ＲＥ３８６と対向し、カラーフィルタＣＦ３は、反射電極ＲＥ３８７乃至ＲＥ３８９と対向している。
このような構成例においても、図２０Ａに示した構成例と同様の効果が得られる。

［実施の形態３］
本実施形態では、実施の形態１及び２で説明した表示装置ＤＳＰの適用例について説明する。
図２２は、マルチディスプレイシステムの構成例を示す図である。図示したマルチディスプレイシステムは、映像信号出力装置ＶＤ、及び、表示装置ＤＳＰ１乃至ＤＳＰ４を備えている。映像信号出力装置ＶＤは、ケーブルを介して表示装置ＤＳＰ１乃至ＤＳＰ４とそれぞれ接続されている。表示装置ＤＳＰ１乃至ＤＳＰ４は、いずれも、上記した本実施形態の表示装置ＤＳＰと同一に構成されている。表示装置ＤＳＰ１乃至ＤＳＰ４は、それぞれ表示領域ＤＡ１乃至ＤＡ４と、実装部ＭＴ１乃至ＭＴ４と、を備えている。
図示した例では、表示装置ＤＳＰ１乃至ＤＳＰ４は、それぞれの実装部が隣接する表示装置間に配置されないような向きで並んでいる。すなわち、表示装置ＤＳＰ１及びＤＳＰ２は第１方向Ｘに並び、表示装置ＤＳＰ３及びＤＳＰ４は第１方向Ｘに並び、表示装置ＤＳＰ１及びＤＳＰ３は第２方向Ｙに並び、表示装置ＤＳＰ２及びＤＳＰ４は第２方向Ｙに並んでいる。但し、表示装置ＤＳＰ１及びＤＳＰ３は、それぞれの表示領域ＤＡ１及びＤＡ３が隣り合うように配置され、表示領域ＤＡ１及びＤＡ３の間には実装部ＭＴ１及びＭＴ３のいずれも位置していない。同様に、表示装置ＤＳＰ２及びＤＳＰ４も、それぞれの表示領域ＤＡ２及びＤＡ４が隣り合うように配置されている。

このような構成例によれば、表示装置ＤＤＳＰ１乃至ＤＳＰ４のそれぞれの表示領域ＤＡ１乃至ＤＡ４が近接して隣り合う。しかも、それぞれの表示装置ＤＳＰ１乃至ＤＳＰ４は上記の通り狭額縁化されているため、隣り合う表示領域ＤＡ１乃至ＤＡ４の間隔を小さくすることができる。このため、表示領域ＤＡ１乃至ＤＡ４間での表示画像の途切れを視認しにくくすることができ、表示品位を改善することが可能となる。

以上説明したように、本実施形態によれば、狭額縁化が可能な表示装置を提供することができる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

本明細書にて開示した構成から得られる表示装置の一例を以下に付記する。
（１）
それぞれ異なる色を表示する複数の副画素を有する主画素と、
前記主画素に隣接する第１画素ブロックと、
前記第１画素ブロックに隣接し、前記第１画素ブロックと互いに電気的に接続された第２画素ブロックと、
前記主画素及び前記第１画素ブロックを駆動する駆動部と、を備え、
前記主画素、前記第１画素ブロック、及び、前記第２画素ブロックは、画像を表示する表示領域に位置し、
前記第１画素ブロックは前記主画素よりも前記表示領域の外縁部に近く、また、前記第２画素ブロックは前記第１画素ブロックよりも前記表示領域の外縁部に近く、
前記第２画素ブロックは、平面視で前記駆動部と重なっている、表示装置。
（２）
前記第１画素ブロックは、画素回路及び第１反射電極を有し、
前記第２画素ブロックは、前記第１反射電極と電気的に接続された第２反射電極を有する、（１）に記載の表示装置。
（３）
前記第１画素ブロックは、第１画素回路と、第２画素回路と、前記第１画素回路と電気的に接続された第１反射電極と、及び、前記第２画素回路と電気的に接続された第２反射電極と、を備え、
前記第２画素ブロックは、前記第１反射電極と電気的に接続された第３反射電極と、前記第２反射電極と電気的に接続された第４反射電極とを備える、（１）に記載の表示装置。
（４）
前記第２画素ブロックに隣接する前記表示領域に位置し、前記第２画素ブロックと互いに電気的に接続された第３画素ブロックを備え、
前記第３画素ブロック、前記第２画素ブロック、及び、前記第１画素ブロックは、一方向に並び、
前記第２画素ブロックは前記第１画素ブロックよりも前記外縁部に近く、前記第３画素ブロックは前記第２画素ブロックよりも前記外縁部に近く、
前記第３画素ブロックは、前記第４反射電極と電気的に接続された第５反射電極を備え、
前記第２画素ブロックにおいて、前記第４反射電極は、前記第３反射電極よりも大きな面積を有する、（３）に記載の表示装置。
（５）
前記第２画素ブロックに隣接する前記表示領域に位置し、前記第２画素ブロックと互いに電気的に接続された第３画素ブロックを備え、
前記第２画素ブロックは前記第１画素ブロックの第１方向に隣接し、前記第３画素ブロックは前記第２画素ブロックの第２方向に隣接し、
前記第３画素ブロックは、前記第４反射電極と電気的に接続された第５反射電極を備え、
前記第２画素ブロックにおいて、前記第４反射電極は、前記第３反射電極よりも大きな面積を有する、（３）に記載の表示装置。
（６）
前記第１画素ブロックに隣接する前記表示領域に位置し、前記第１画素ブロックと互いに電気的に接続された第３画素ブロックを備え、
前記第２画素ブロックは前記第１画素ブロックの第１方向に隣接し、前記第３画素ブロックは前記第１画素ブロックの第２方向に隣接し、
前記第３画素ブロックは、前記第２反射電極と電気的に接続された第５反射電極を備え、
前記第１画素ブロックにおいて、前記第２反射電極は、前記第１反射電極よりも大きな面積を有する、（３）に記載の表示装置。
（７）
前記第１画素回路及び前記第２画素回路の各々は、２値の階調に対応したデータを保持可能なメモリ部を備える、（３）乃至（６）のいずれか１項に記載の表示装置。
（８）
前記第１反射電極は、前記第１画素ブロックの中央部に位置し、
前記第２反射電極は、前記第１反射電極の外側に位置し、且つ、前記第２画素ブロックと隣接する位置に開口部を有し、
前記第１反射電極は、前記開口部を通って前記第３反射電極と電気的に接続されている、（３）乃至（７）のいずれか１項に記載の表示装置。
（９）
前記駆動部を備えた第１基板と、
前記第１基板と対向する第２基板と、
前記第１基板と前記第２基板とを貼り合せるシールと、を備え、
前記駆動部は、前記シールで囲まれた内側に位置し、
前記第２画素ブロックは、前記第１画素ブロックよりも前記シールに近接する側に位置している、（１）乃至（８）のいずれか１項に記載の表示装置。
（１０）
前記第２基板は、前記シールと重なり且つ前記第２画素ブロックと重ならない位置に遮光層を備える、（９）に記載の表示装置。

ＤＳＰ…表示装置 ＰＮＬ…表示パネル
ＰＸ…主画素 Ｂ…画素ブロック ＤＲ…駆動部
ＣＲ…画素回路 ＰＥ…反射電極または画素電極

Claims (10)

1. それぞれ異なる色を表示する複数の副画素を有する主画素と、
   前記主画素に隣接する第１画素ブロックと、
   前記第１画素ブロックに隣接し、前記第１画素ブロックと互いに電気的に接続された第２画素ブロックと、
   前記主画素及び前記第１画素ブロックを駆動する駆動部と、を備え、
   前記主画素、前記第１画素ブロック、及び、前記第２画素ブロックは、画像を表示する表示領域に位置し、
   前記第１画素ブロックは前記主画素よりも前記表示領域の外縁部に近く、また、前記第２画素ブロックは前記第１画素ブロックよりも前記表示領域の外縁部に近く、
   前記第２画素ブロックは、平面視で前記駆動部と重なっている、表示装置。
2. 前記第１画素ブロックは、画素回路及び第１反射電極を有し、
   前記第２画素ブロックは、前記第１反射電極と電気的に接続された第２反射電極を有する、請求項１に記載の表示装置。
3. 前記第１画素ブロックは、第１画素回路と、第２画素回路と、前記第１画素回路と電気的に接続された第１反射電極と、及び、前記第２画素回路と電気的に接続された第２反射電極と、を備え、
   前記第２画素ブロックは、前記第１反射電極と電気的に接続された第３反射電極と、前記第２反射電極と電気的に接続された第４反射電極とを備える、請求項１に記載の表示装置。
4. 前記第２画素ブロックに隣接する前記表示領域に位置し、前記第２画素ブロックと互いに電気的に接続された第３画素ブロックを備え、
   前記第３画素ブロック、前記第２画素ブロック、及び、前記第１画素ブロックは、一方向に並び、
   前記第２画素ブロックは前記第１画素ブロックよりも前記外縁部に近く、前記第３画素ブロックは前記第２画素ブロックよりも前記外縁部に近く、
   前記第３画素ブロックは、前記第４反射電極と電気的に接続された第５反射電極を備え、
   前記第２画素ブロックにおいて、前記第４反射電極は、前記第３反射電極よりも大きな面積を有する、請求項３に記載の表示装置。
5. 前記第２画素ブロックに隣接する前記表示領域に位置し、前記第２画素ブロックと互いに電気的に接続された第３画素ブロックを備え、
   前記第２画素ブロックは前記第１画素ブロックの第１方向に隣接し、前記第３画素ブロックは前記第２画素ブロックの第２方向に隣接し、
   前記第３画素ブロックは、前記第４反射電極と電気的に接続された第５反射電極を備え、
   前記第２画素ブロックにおいて、前記第４反射電極は、前記第３反射電極よりも大きな面積を有する、請求項３に記載の表示装置。
6. 前記第１画素ブロックに隣接する前記表示領域に位置し、前記第１画素ブロックと互いに電気的に接続された第３画素ブロックを備え、
   前記第２画素ブロックは前記第１画素ブロックの第１方向に隣接し、前記第３画素ブロックは前記第１画素ブロックの第２方向に隣接し、
   前記第３画素ブロックは、前記第２反射電極と電気的に接続された第５反射電極を備え、
   前記第１画素ブロックにおいて、前記第２反射電極は、前記第１反射電極よりも大きな面積を有する、請求項３に記載の表示装置。
7. 前記第１画素回路及び前記第２画素回路の各々は、２値の階調に対応したデータを保持可能なメモリ部を備える、請求項３乃至６のいずれか１項に記載の表示装置。
8. 前記第１反射電極は、前記第１画素ブロックの中央部に位置し、
   前記第２反射電極は、前記第１反射電極の外側に位置し、且つ、前記第２画素ブロックと隣接する位置に開口部を有し、
   前記第１反射電極は、前記開口部を通って前記第３反射電極と電気的に接続されている、請求項３乃至７のいずれか１項に記載の表示装置。
9. 前記駆動部を備えた第１基板と、
   前記第１基板と対向する第２基板と、
   前記第１基板と前記第２基板とを貼り合せるシールと、を備え、
   前記駆動部は、前記シールで囲まれた内側に位置し、
   前記第２画素ブロックは、前記第１画素ブロックよりも前記シールに近接する側に位置している、請求項１乃至８のいずれか１項に記載の表示装置。
10. 前記第２基板は、前記シールと重なり且つ前記第２画素ブロックと重ならない位置に遮光層を備える、請求項９に記載の表示装置。

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