JP2017135382A - 検出素子搭載用基板、検出装置および検出モジュール - Google Patents

検出素子搭載用基板、検出装置および検出モジュール Download PDF

Info

Publication number
JP2017135382A
JP2017135382A JP2017011317A JP2017011317A JP2017135382A JP 2017135382 A JP2017135382 A JP 2017135382A JP 2017011317 A JP2017011317 A JP 2017011317A JP 2017011317 A JP2017011317 A JP 2017011317A JP 2017135382 A JP2017135382 A JP 2017135382A
Authority
JP
Japan
Prior art keywords
vias
detection element
detection
element mounting
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017011317A
Other languages
English (en)
Other versions
JP6791771B2 (ja
Inventor
板東　英之
Hideyuki Bando
英之 板東
剛士 川代
Takeshi Kawashiro
剛士 川代
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Publication of JP2017135382A publication Critical patent/JP2017135382A/ja
Application granted granted Critical
Publication of JP6791771B2 publication Critical patent/JP6791771B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Measurement Of Radiation (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】 長期信頼性に優れた検出素子搭載用基板、検出装置および検出モジュールを提供すること。【解決手段】 検出素子搭載用基板１は、第１主面と、第１主面にＸ線を検出する検出素子２を搭載する第１搭載部12と、第１主面に相対する第２主面と、第２主面に電子素子３を搭載する第２搭載部13とを含み、平面視で矩形状の絶縁基板11を有しており、絶縁基板11は複数のビア14を有しており、複数のビアは群14を成しており、平面透視において群14が格子状である格子部を有している。【選択図】 図２

Description

本発明は、検出素子搭載用基板、検出装置および検出モジュールに関するものである。
従来、絶縁基板の主面にＸ線検出素子を搭載する検出素子搭載用基板および検出装置が知られている（例えば、特許文献１参照）。
このような検出素子搭載用基板において、絶縁基板の内部に、Ｘ線を減衰するための複数のビアを斜めに配置しているものが知られている。
特開2009-032936号公報
しかしながら、検出装置の高精度化が求められてきている。このような場合、多くのビアを配置することが必要となっており、複数のビアを傾斜して配置すると、検出装置の作動時に発熱し、絶縁基板を構成する絶縁層と金属導体で傾斜して配置されたビアとの熱膨張差による応力が発生し、検出素子搭載用基板に変形等の歪みが生じて配線導体の断線等が発生することが懸念される。このため、Ｘ線を良好に検出することが困難となることが懸念される。
本発明の一つの態様によれば、検出素子搭載用基板は、第１主面と、該第１主面にＸ線を検出する検出素子を搭載する第１搭載部と、前記第１主面に相対する第２主面と、該第２主面に電子素子を搭載する第２搭載部とを含み、平面視で矩形状の絶縁基板を有しており、該絶縁基板は複数のビアを有しており、該複数のビアは群を成しており、平面透視において該群が格子状である格子部を有している。
本発明の一つの態様によれば、上記構成の検出素子搭載用基板と、前記第１搭載部に搭載された検出素子と、前記第２搭載部に搭載された電子素子とを有している。
本発明の一つの態様によれば、接続パッドを有するモジュール基板と、前記接続パッドにはんだを介して接続された上記構成の検出装置とを有している。
本発明の一つの態様による検出素子搭載用基板において、第１主面と、第１主面にＸ線を検出する検出素子を搭載する第１搭載部と、第１主面に相対する第２主面と、第２主面に電子素子を搭載する第２搭載部とを含み、平面視で矩形状の絶縁基板を有しており、絶縁基板は複数のビアを有しており、複数のビアは群を成しており、平面透視において群が格子状である格子部を有している。上記構成により、例えば検出装置の作動時に発熱し、絶縁基板を構成する絶縁層と金属導体であるビアとの熱膨張差による応力が発生しようとしても、複数のビアによる群が有する格子部で応力が分散されて、検出素子搭載用基板に歪みが生じることを抑制することができ、Ｘ線を良好に検出することができる。
本発明の一つの態様による検出装置において、上記構成の検出素子搭載用基板と、前記
第１搭載部に搭載された検出素子と、前記第２搭載部に搭載された電子素子とを有していることによって、信頼性に優れた検出装置とすることができる。
本発明の一つの態様による検出モジュールにおいて、接続パッドを有するモジュール基板と、接続パッドにはんだを介して接続された上記構成の検出装置とを有していることによって、信頼性に優れた検出モジュールとすることができる。
（ａ）は本発明の第１の実施形態における検出装置を示す上面透視図であり、（ｂ）は（ａ）の下面透視図である。 （ａ）は図１（ａ）に示した検出装置の内部上面図であり、（ｂ）は（ａ）のＢ部における要部拡大内部上面図である。 （ａ）は図１（ａ）に示した検出装置のＡ−Ａ線における縦断面図であり、（ｂ）は（ａ）のＣ部における要部拡大縦断面図である。 第１の実施形態における検出装置の他の例を示す要部拡大縦断面図である。 （ａ）は本発明の第２の実施形態における検出装置を示す上面透視図であり、（ｂ）は（ａ）の下面透視図である。 （ａ）は図５（ａ）に示した検出装置の第１の内部上面図であり、（ｂ）は第２の内部上面図である。 図６（ａ）のＢ部における要部拡大内部上面透視図である。 （ａ）は図５（ａ）に示した検出装置のＡ−Ａ線における縦断面図であり、（ｂ）は（ａ）のＣ部における要部拡大断断面図である。 （ａ）は本発明の第３の実施形態における検出装置の上面透視図であり、（ｂ）は（ａ）の下面透視図である。 本発明の第３の実施形態における検出装置の要部拡大内部上面透視図である。 （ａ）は図10に示した検出装置のＡ−Ａ線における縦断面透視図であり、（ｂ）はＤ−Ｄ線における縦断面図である。 本発明の第４の実施形態における検出装置の要部拡大内部上面透視図である。 （ａ）は、図12に示した検出装置のＡ−Ａ線における縦断面透視図であり、（ｂ）は、Ｄ−Ｄ線における縦断面図である。 本発明の第５の実施形態における検出装置の要部拡大内部上面透視図である。 （ａ）は、図14に示した検出装置のＡ−Ａ線における縦断面透視図であり、（ｂ）は、Ｄ−Ｄ線における縦断面図である。 （ａ）は、第５の実施形態における検出装置の他の例における要部拡大縦断面透視図であり、（ｂ）は、第５の実施形態における検出装置の他の例における要部拡大縦断面図である。 （ａ）は、第５の実施形態における検出装置の他の例における要部拡大縦断面透視図であり、（ｂ）は、第５の実施形態における検出装置の他の例における要部拡大縦断面図である。
本発明のいくつかの例示的な実施形態について、添付の図面を参照しつつ説明する。
（第１の実施形態）
本発明の第１の実施形態における検出装置は、図１〜図３に示すように、検出素子搭載用基板１と、検出素子搭載用基板１の第１主面に搭載された検出素子２と、検出素子搭載用基板１の第２主面に搭載された電子素子３とを含んでいる。検出装置は、例えば、検出
モジュールを構成するモジュール基板上にはんだを用いて接続される。
本実施形態における検出素子搭載用基板１は、第１主面と、第１主面にＸ線を検出する検出素子２を搭載する第１搭載部12と、第１主面に相対する第２主面と、第２主面に電子素子３を搭載する第２搭載部13とを含み、平面視で矩形状の絶縁基板11を有している。検出素子搭載用基板１は、絶縁基板11の内部に複数のビア14を有しており、複数のビア14は群14Ｇを成しており、平面透視において群14Ｇが格子状である格子部を有している。検出素子搭載用基板１は、絶縁基板11の表面および内部に配線導体15を有している。図１〜図３において、検出素子搭載用基板１および検出装置は仮想のｘｙｚ空間におけるｘｙ平面に実装されている。図１〜図３において、上方向とは、仮想のｚ軸の正方向のことをいう。なお、以下の説明における上下の区別は便宜的なものであり、実際に検出素子搭載用基板１等が使用される際の上下を限定するものではない。
絶縁基板11は、第１主面（図１〜図３では上面）および第２主面（図１〜図３では下面）と、側面とを有している。絶縁基板11は、複数の絶縁層からなり、平面視すなわち主面に垂直な方向から見ると矩形の板状の形状を有している。絶縁基板11は検出素子２および電子素子３を支持するための支持体として機能し、第１主面の第１搭載部12上に検出素子２とが、第２主面の第２搭載部12上に電子素子３とが、はんだバンプ、金バンプまたは導電性樹脂（異方性導電樹脂等）等の接続部材４を介して接着されて固定される。
絶縁基板11は、例えば、酸化アルミニウム質焼結体（アルミナセラミックス），窒化アルミニウム質焼結体，窒化珪素質焼結体、ムライト質焼結体またはガラスセラミックス焼結体等のセラミックスを用いることができる。絶縁基板11は、例えば酸化アルミニウム質焼結体である場合であれば、酸化アルミニウム（Ａｌ２Ｏ３），酸化珪素（ＳｉＯ２），酸化マグネシウム（ＭｇＯ），酸化カルシウム（ＣａＯ）等の原料粉末に適当な有機バインダーおよび溶剤等を添加混合して泥漿物を作製する。この泥漿物を、従来周知のドクターブレード法またはカレンダーロール法等を採用してシート状に成形することによってセラミックグリーンシートを作製する。次に、このセラミックグリーンシートに適当な打ち抜き加工を施すとともに、セラミックグリーンシートを複数枚積層して生成形体を形成し、この生成形体を高温（約1600℃）で焼成することによって絶縁基板11が製作される。
絶縁基板11の第１主面に、検出素子２を搭載する第１搭載部12が設けられており、絶縁基板11の第２主面に、電子素子３を搭載する第２搭載部13が設けられている。絶縁基板11の第１主面には、検出素子２と電気的に接続するための配線導体15が導出している。絶縁基板11の第２主面には、電子素子３と電気的に接続するための配線導体15が導出している。
配線導体15は、絶縁基板11の主面および内部に設けられている。配線導体15は、検出素子搭載用基板１に搭載された検出素子２および電子素子３とモジュール基板とを電気的に接続するためのものである。配線導体15は、絶縁基板11の表面または内部に設けられた配線導体15と、絶縁基板11を構成する絶縁層を貫通して上下に位置する配線導体15同士を電気的に接続する貫通導体とを含んでいる。なお、配線導体15は、図１〜図３に示す例では、第１主面から第２主面にかけて、絶縁基板11を貫通する貫通導体が形成されている。
配線導体15は、例えばタングステン（Ｗ），モリブデン（Ｍｏ），マンガン（Ｍｎ）等を主成分とする金属粉末メタライズである。例えば、絶縁基板11が酸化アルミニウム質焼結体から成る場合であれば、Ｗ，ＭｏまたはＭｎ等の高融点金属粉末に適当な有機バインダーおよび溶媒等を添加混合して得たメタライズペーストを、絶縁基板11用のセラミックグリーンシートに予めスクリーン印刷法によって所定のパターンに印刷塗布して、絶縁基板11用のセラミックグリーンシートと同時に焼成することによって、絶縁基板11の所定位
置に被着形成される。配線導体15は、例えば、絶縁基板11用のセラミックグリーンシートに配線導体15用のメタライズペーストをスクリーン印刷法等の印刷手段によって印刷塗布し、絶縁基板11用のセラミックグリーンシートとともに焼成することによって形成される。また、配線導体15が貫通導体である場合は、例えば、絶縁基板11用のセラミックグリーンシートに金型またはパンチングによる打ち抜き加工またはレーザー加工等の加工方法によって貫通導体用の貫通孔を形成し、この貫通孔に貫通導体用のメタライズペーストを上記印刷手段によって充填しておき、絶縁基板11用のセラミックグリーンシートとともに焼成することによって形成される。メタライズペーストは、上述の金属粉末に適当な溶剤およびバインダーを加えて混練することによって、適度な粘度に調整して作製される。なお、絶縁基板11との接合強度を高めるために、ガラス粉末、セラミック粉末を含んでいても構わない。
ビア14は、絶縁基板11の内部に、絶縁基板11の厚み方向（図１ではｚ方向）に設けられている。ビア14は、検出素子搭載用基板１の第１主面側に照射されたＸ線を遮断するものであり、絶縁基板1の第２主面側に透過し、電子素子３に照射されるのを抑制するもので
ある。ビア14は、タングステンまたはモリブデンを主原料とした材料が好適に使用され、上述の配線導体15の貫通導体と同様の方法により形成される。ビア14は、図１〜図３に示す例では、絶縁基板11を構成する複数に積層された絶縁層11ａのうち、絶縁基板11の厚み方向の中央に設けられた絶縁層11ａに設けられている。ビア14は、平面視において、円形状を有している。第１の実施形態の素子搭載用基板１において、ビア14は円柱状である。検出素子搭載用基板１は、絶縁基板11の内部に複数のビア14を有しており、複数のビア14は群14Ｇを成している。群14Ｇが格子状である格子部を有している。ここで、群14Ｇが格子部を有しているとは、図２に示す例のように、複数のビア14の群14Ｇが、格子状に配列されていることを示している。なお、図２に示す例においては、複数のビア14の群14Ｇは、平面透視において、配線導体15の貫通導体を囲むように、格子状に配列されている。この場合、配線導体15の貫通導体とビア14との間隔は、平面透視において、近傍に配置された隣接するビア14同士の間隔よりも大きく、複数のビア14は、隣接する配線導体15の貫通導体同士の中央部に沿って配置されている。
ビア14の厚み（絶縁基板11のＺ方向の長さ）は、Ｘ線の強度により設定され、例えば、100μｍ〜300μｍ程度に形成される。なお、ビア14は、図３に示す例では、絶縁基板11の厚み方向の中央部に配置された１つの絶縁層11ａに形成しているが、図４に示す例のように、絶縁基板11の内部に、複数の絶縁層11ａに形成しても構わない。例えば、100μｍの
厚さのビア14を２つの絶縁層11ａにそれぞれ形成しておき、これらの絶縁層11ａを絶縁基板11の厚み方向に積み重ねることにより、200μｍの厚さとなるビア14を形成しても構わ
ない。この場合、ビア14が設けられる１つの絶縁層11ａの厚みを小さくすることで、検出素子搭載用基板１の製作時において、１つの絶縁層11ａの厚みを大きくする場合と比較して、隣接するビア14間にクラックの発生を生じにくくすることができ、同一の絶縁層11ａにおけるビア14間同士の間隔を小さくすることができるので、絶縁基板11内に複数のビア14を格子状に密集して設けることができ、検出装置の作動時に電子素子３等の熱が検出素子搭載用基板１に伝わり、絶縁層11ａとビア14との熱膨張差による応力が発生しようとしても、複数のビア14による群14Ｇが有する格子部で応力が分散されて、検出素子搭載用基板１に歪みが生じることを抑制することができ、Ｘ線を良好に検出することができる。なお、ビア14が設けられる１つの絶縁層11ａの厚みは、ビア14の径以下とすることが好ましい。また、それぞれの群14Ｇにおける効果を効率よくするため、それぞれの絶縁層11ａの厚みが同じ大きさとなる、すなわち均等に設けることが好ましい。また、絶縁基板11の最外周側に配置されたビア14と絶縁基板11との間の間隔は、絶縁基板11の側面側に応力が加えられた際に、複数のビア14による群14Ｇの応力分散のバランスが崩れることを抑制するため、隣接するビア14間の間隔よりも大きくなるように配置されていることが好ましい。より好ましくは、絶縁基板11の最外周側に配置されたビア14と絶縁基板11との間の間隔は
、隣接するビア14間の間隔の２倍以上である。
また、第１主面側の絶縁層11ａの厚みおよび第２主面側の絶縁層11ａの厚みを、ビア14が設けられる絶縁層11ａの厚みよりも大きくしておくと、ビア14が設けられた絶縁層11ａを挟むようにして保持することにより、検出装置の作動時に発熱し、検出素子搭載用基板に歪みが生じることを抑制することができ、Ｘ線を良好に検出することができる。
また、平面透視において、複数のビア14による群14Ｇは格子部から延出された延出部Ｌを有している。このような構成により、検出装置の作動時に電子素子３等の熱が検出素子搭載用基板１に伝わり、絶縁体である絶縁層11ａと金属導体であるビア14との熱膨張差による応力が発生しようとしても、複数のビア14による群14Ｇが有する格子部および格子部から延出された延出部Ｌで応力が分散されて、格子部の外側近傍においても歪みが生じることを抑制することができ、Ｘ線を良好に検出することができる。
なお、延出部Ｌにおいても、絶縁基板11の最外周側に配置されたビア14と絶縁基板11との間の間隔は、上述と同様に、隣接するビア14間の間隔の２倍以上であることが好ましい。
平面透視において、格子部から延出された延出部Ｌは絶縁基板11の周縁部に設けられている。このような構成により、検出装置の作動時に電子素子３等の熱が検出素子搭載用基板１に伝わり、検出素子搭載用基板１の周縁部（外縁）において、絶縁体である絶縁層11ａと金属導体であるビア14との熱膨張差による応力が発生しようとしても、複数のビア14による群14Ｇが有する格子部および格子部から延出された延出部Ｌで応力が分散されて、検出素子搭載用基板１の周縁部においても歪みが生じることを抑制することができ、Ｘ線を良好に検出することができる。
また、例えば、図４に示す例のように、ビア14が複数の絶縁層11ａにそれぞれ設けられる場合、延出部Ｌは、ビア14が設けられた複数の絶縁層11ａのそれぞれに設けることが好ましい。
配線導体15の絶縁基板11から露出する表面には、電気めっき法または無電解めっき法によって金属めっき層が被着される。金属めっき層は、ニッケル，銅，金等の耐食性および接続部材３との接続性に優れる金属から成るものであり、例えば厚さ0.5〜５μｍ程度の
ニッケルめっき層と0.1〜３μｍ程度の金めっき層とが順次被着される。これによって、
配線導体15が腐食することを効果的に抑制できるとともに、配線導体15と接続部材３との接合、ならびに配線導体15とモジュール基板に形成された接続用の接続パッドとの接合を強固にできる。
検出素子搭載用基板１の第１主面の搭載部12上に検出素子２を搭載し、検出素子搭載用基板１の第２主面の搭載部13上に電子素子３を搭載することによって、検出装置を作製できる。
検出素子２は、検出素子搭載用基板１に入射されるＸ線を、電気信号に変換するための素子である。検出素子２は、例えば、Ｘ線を光に変換するシンチレータと、光を電気信号に変換するフォトダイオードとを有している。検出装置に入射されたＸ線をシンチレータにより光に変換し、その光をフォトダイオードにより電気信号に変換する。電子素子３は、検出素子２から出力される電気信号を検出し、情報として処理するための素子であり、例えば、集積回路デバイスである。検出素子２および電子素子３は、例えば、はんだバンプ、金バンプまたは導電性樹脂（異方性導電樹脂等）等の接続部材３を介して、検出素子２の電極または電子素子３の電極と配線導体15とが電気的および機械的に接続されること
によって検出素子搭載用基板１に搭載される。
ビア14は、平面透視において、Ｘ線を光に変換するシンチレータの非形成部を覆うように、複数のビア14が群14Ｇを成しており、平面透視において群14Ｇが格子状に設けられている。群14Ｇは、平面透視において、シンチレータの非形成部の幅よりも幅広に設けられている。絶縁基板11内を透過するＸ線が、検出素子搭載用基板１の第２搭載部13に搭載された電子素子３に照射されることを低減することで、電子素子３の機能低下を抑制することができ、電気信号を良好に検出し、処理することができる。
本実施形態の検出装置の配線導体15が、モジュール基板の接続パッドにはんだを介して接続されて、検出モジュールとなる。
本実施形態の検出素子搭載用基板１は、第１主面と、第１主面にＸ線を検出する検出素子２を搭載する第１搭載部12と、第１主面に相対する第２主面と、第２主面に電子素子３を搭載する第２搭載部13とを含み、平面視で矩形状の絶縁基板11を有しており、絶縁基板11は複数のビア14を有しており、複数のビア14は群14Ｇを成しており、平面透視において群14Ｇが格子状である格子部を有している。上記構成により、検出装置の作動時に電子素子３等の熱が検出素子搭載用基板１に伝わり、絶縁体である絶縁層11ａと金属導体であるビア14との熱膨張差による応力が発生しようとしても、複数のビア14による群14Ｇが有する格子部で応力が分散されて、検出素子搭載用基板１に歪みが生じることを抑制することができ、Ｘ線を良好に検出することができる。
本発明の一つの態様による検出装置において、上記構成の検出素子搭載用基板１と、第１搭載部12に搭載された検出素子２と、第２搭載部13に搭載された電子素子３とを有していることによって、信頼性に優れた検出装置とすることができる。
本発明の一つの態様による検出モジュールにおいて、接続パッドを有するモジュール基板と、接続パッドにはんだを介して接続された上記構成の検出装置とを有していることによって、信頼性に優れた検出モジュールとすることができる。
（第２の実施形態）
次に、本発明の第２の実施形態による検出装置について、図５〜図８を参照しつつ説明する。
本発明の第２の実施形態における検出装置において、上記した第１の実施形態の検出装置と異なる点は、複数のビア14（一方のビア14ａおよび他方のビア14ｂ）が、２つの絶縁層11ａに設けられており、一方のビア14ａと他方のビア14ｂとが、平面透視において互いにずれて設けられている点である。
本発明の第２の実施形態における検出素子搭載用基板１によれば、第１の実施形態の検出装置用基板１と同様に、検出装置の作動時に電子素子３等の熱が検出素子搭載用基板１に伝わり、絶縁層11ａとビア14との熱膨張差による応力が発生しようとしても、複数のビア14による群14Ｇが有する格子部で応力が分散されて、検出素子搭載用基板１に歪みが生じることを抑制することができ、Ｘ線を良好に検出することができる。
また、ビア14の群14Ｇは、それぞれの絶縁層11ａにおいて、格子状である格子部を有している。一方のビア14ａと他方のビア14ｂは、同じ直径および同じ厚みにてそれぞれの絶縁層11ａに設けられている。また、円形状の一方のビア14ａおよび他方のビア14ｂは、平面透視において、互いにずれて配置されている。すなわち、一方の絶縁層11ａに設けられたビア14ｂは、図４〜図７に示される例のように、平面透視おいて、他方の絶縁層11ａに
設けられた複数のビア14ａ同士の間を覆うように配置されている。また、他方の絶縁層11ａに設けられた複数のビア14ａは、同様に、平面透視において、一方のビア14ｂ同士の間を覆うように配置されている。これにより、平面透視において、複数のビア14の群14Ｇにおけるビア14の非形成部を少なくし、検出素子搭載用基板１の第１主面側に照射されたＸ線を良好に遮断して、絶縁基板11の第２主面側に透過し、電子素子３に照射されるのを良好に抑制することができる。
なお、一方のビア14ａおよび他方のビア14ｂが設けられる絶縁層11ａの厚みは、それぞれのビア14の径以下とすることが好ましい。また、それぞれの群14Ｇの効果を効率よくするため、一方のビア14ａおよび他方のビア14ｂが設けられる絶縁層11ａの絶縁層11ａの厚みが同じ大きさとなることが好ましい。
また、延出部Ｌは、上述と同様の理由により、図６に示す例のように、一方のビア14ａが設けられた絶縁層11ａおよび他方のビア14ｂが設けられた絶縁層11ａに設けることが好ましい。
第２の実施形態の検出素子搭載用基板１は、上述の第１の実施形態の検出素子搭載用基板１と同様の製造方法を用いて製作することができる。
（第３の実施形態）
次に、本発明の第３の実施形態による検出装置について、図９〜図11を参照しつつ説明する。上記した実施形態の検出装置と異なる点は、複数のビア14からなるビア14ａが、３つの絶縁層11ａに設けられており、３つの絶縁層11ａに設けられたビア14（第１のビア14ｃ、第２のビア14ｄ、第３のビア14ｅ）が、平面透視において、それぞれのビア14が、互いにずれて配置されている点である。
本発明の第３の実施形態における検出素子搭載用基板１によれば、第１の実施形態の検出装置用基板１と同様に、検出装置の作動時に電子素子３等の熱が検出素子搭載用基板１に伝わり、絶縁層11ａとビア14との熱膨張差による応力が発生しようとしても、複数のビア14による群14Ｇが有する格子部で応力が分散されて、検出素子搭載用基板１に歪みが生じることを抑制することができ、Ｘ線を良好に検出することができる。
また、ビア14の群14Ｇは、それぞれの絶縁層11ａにおいて、格子状である格子部を有している。第１のビア14ｃと第２のビア14ｄと第３のビア14ｅとは、同じ直径および同じ厚みにてそれぞれの絶縁層11ａに設けられている。また、それぞれの絶縁層11ａに設けられたビア14同士が、平面透視において、互いにずれて配置されている。すなわち、第１のビア14ｃは、平面透視において、第２のビア14ｄと第３のビア14ｅとの間を覆うように設けられている。第１の絶縁層11ａに設けられた第１のビア14ｃと、第２の絶縁層11ａに設けられた第２のビア14ｄと、第３の絶縁層11ａに設けられたビア14ｃとは、平面透視において隣接するそれぞれの円形状のビア14の中心を結ぶ仮想線が三角形状となるように配置されている。この構成により、平面透視において、第１のビア14ｃが、第２のビア14ｄおよび第３のビア14との間を覆うように配置され、複数のビア14の群14Ｇにおけるビア14の非形成部を少なくし、検出素子搭載用基板１の第１主面側に照射されたＸ線を良好に遮断して、第２主面側に透過し、電子素子３に照射されるのを良好に抑制することができる。なお、第１のビア14ｃと、第２のビア14ｄと、第３のビア14ｅとは、それぞれのビア14の中心を結ぶ仮想線が、平面透視において、正三角形状となるように配置されていることがより好ましい。上述の場合、３つの絶縁層11ａに設けられるビア14（第１のビア14ｃ、第２のビア14ｄ、第３のビア14ｃ）は、平面透視で、同じ絶縁層11ａに設けられるビア14同士の間隔を直径の２倍としておくと、互いのビア14の間を良好に覆うことができる。
また、絶縁基板11内の１つの絶縁層11ａにおけるビア14を少なくしても、平面透視において、格子状の複数の群14Ｇを絶縁基板11内に密集して設けることできるので、検出素子搭載用基板１の製作時において、１つの絶縁層11ａにおける隣接するビア14間にクラックの発生を生じにくくすることができる。
なお、第１のビア14ｃ、第２のビア14ｄ、第３のビア14ｅが設けられる絶縁層11ａの厚みは、それぞれのビア14の径以下とすることが好ましい。また、それぞれの群14Ｇの効果を効率よくするため、第１のビア14ｃ、第２のビア14ｄ、第３のビア14ｅが設けられる絶縁層11ａの絶縁層11ａの厚みが同じ大きさとなることが好ましい。
なお、それぞれのビア14（14ｃ〜14ｅ）の厚みは、平面透視における隣接するビア14（14ｃ〜14ｅ）の間隙以上としておくことが好ましい。
また、第３の実施形態の素子搭載用基板１においても、上述と同様の理由により、第１のビア14ｃ、第２のビア14ｄ、第３のビア14ｅが設けられた３つの絶縁層11ａのそれぞれに延出部Ｌを設けることが好ましい。
第３の実施形態の検出素子搭載用基板１は、上述の第１の実施形態の検出素子搭載用基板１と同様の製造方法を用いて製作することができる。
（第４の実施形態）
次に、本発明の第４の実施形態による検出装置について、図12および図13を参照しつつ説明する。上記した実施形態の検出装置と異なる点は、平面透視において、格子部を覆うように設けられた金属層16を有している点である。金属層16は、図12および図13に示す例において、ビア14の群14Ｇが設けられた絶縁層11ａの上面側および下面側にそれぞれ設けられている。
本発明の第４の実施形態における検出素子搭載用基板１によれば、第１の実施形態の検出装置用基板１と同様に、検出装置の作動時に電子素子３等の熱が検出素子搭載用基板１に伝わり、絶縁層11ａとビア14との熱膨張差による応力が発生しようとしても、複数のビア14による群14Ｇが有する格子部で応力が分散されて、検出素子搭載用基板１に歪みが生じることを抑制することができ、Ｘ線を良好に検出することができる。
また、金属層16が複数のビア14間の間を覆うことで、検出素子搭載用基板１内におけるビア14の非形成部を補填し、Ｘ線の遮断をより効果的に行うことで、検出素子搭載用基板１の第１主面側に照射されたＸ線を良好に遮断して、絶縁基板11の第２主面側に透過し、電子素子３に照射されるのを良好に抑制することができる。
金属層16は、平面透視において、ビア14と同様に、Ｘ線を光に変換するシンチレータの非形成部に重なるように、格子状に設けられており、平面透視において、複数のビア14の群14と重なるように設けられている。
このような金属層16は、タングステンまたはモリブデンを主原料とした材料が好適に使用され、上述の配線導体15と同様の製造方法により、製作することができる。金属層16は、平面視において、金属層16の幅を格子部の幅よりも大きくしておくと、複数のビア14を良好に保持し、検出装置の作動時に、検出素子搭載用基板１に歪みが生じることを抑制することができ、Ｘ線を良好に検出することができる。
また、金属層16は、５〜30μｍ程度の厚みに設けられている。金属層16の厚みは、平面透視において複数のビア14間の間隙よりも大きいことが好ましい。
また、金属層16は、図13に示す例のように、複数のビア14に接続、すなわち複数の絶縁層11ａ間に配置され、厚み方向に複数形成されていてもよい。例えば、金属層14が、格子状の複数のビア14の群14Ｇに接続しておくことで、複数のビア14を保持し、検出装置の作動時に、検出素子搭載用基板１が歪むことをより効果的に抑制することができる。
第４の実施形態の検出素子搭載用基板１は、上述の第３の実施形態の検出素子搭載用基板１と同様に、３つの絶縁層11ａに設けられたビア14（第１のビア14ｃ、第２のビア14ｄ、第３のビア14ｅ）が、平面透視において、それぞれのビア14が、互いにずれて配置されている。第１のビア14ｃと、第２のビア14ｄと、第３のビア14ｅとは、第３の実施形態の検出素子搭載用基板１と同様に、それぞれのビア14の中心を結ぶ仮想線が、平面透視において、正三角形状となるように配置されていることがより好ましい。
なお、第１のビア14ｃ、第２のビア14ｄ、第３のビア14ｅが設けられる絶縁層11ａの厚みは、それぞれのビア14の径以下とすることが好ましい。また、それぞれの群14Ｇの効果を効率よくするため、第１のビア14ｃ、第２のビア14ｄ、第３のビア14ｅが設けられる絶縁層11ａの絶縁層11ａの厚みが同じ大きさとなることが好ましい。
また、図13に示す例のように、ビア14が設けられた３つの絶縁層11ａを１つの組11Ｇとし、これらの１つの組11Ｇを、絶縁基板11の厚み方向に複数積層しても良い。この場合、絶縁基板11の厚み方向に連続してビア14を設ける場合と比較して、それぞれの群14Ｇを分散して配置することにより、群14Ｇにおける効果を効率よくすることができる。また、上述と同様に、それぞれの絶縁層11ａの厚みが同じ大きさとなる、すなわち均等に設けることが好ましい。
また、第４の実施形態の素子搭載用基板１においても、上述と同様の理由により、第１のビア14ｃ、第２のビア14ｄ、第３のビア14ｅが設けられた全ての絶縁層11ａのそれぞれに延出部Ｌを設けることが好ましい。
第４の実施形態の検出素子搭載用基板１は、上述の第１の実施形態の検出素子搭載用基板１と同様の製造方法を用いて製作することができる。
（第５の実施形態）
次に、本発明の第５の実施形態による検出装置について、図14および図15を参照しつつ説明する。上記した第１の実施形態の検出装置と異なる点は、複数のビア14は側面が傾斜した傾斜部14Ｓを有しており、平面透視において、互いに対向する傾斜部14Ｓの一部が重なっている点である。第５の実施形態の検出装置において、絶縁基板11の第１主面側に設けられたビア14の傾斜部14Ｓと、絶縁基板11の第２主面側に設けられたビア14の傾斜部14Ｓとが平面透視において重なっている。
本発明の第５の実施形態における検出素子搭載用基板１によれば、上下に配置された複数のビア14において傾斜部14Ｓ同士の一部が重なることでＸ線を良好に遮断し、絶縁基板1の第２主面側に透過し、電子素子３に照射されるのを良好に抑制するとともに、絶縁層11ａ内に径が大きい円柱状のビアを複数設ける場合と比較して、絶縁層11ａとビア14との
熱膨張差による応力を抑制し、検出素子搭載用基板１に歪みが生じることを抑制することができ、Ｘ線を良好に検出することができる。
絶縁基板11の厚み方向において、ビア14の一方端の径（図15では第１主面側）は、図15に示す例において、ビア14の他方端の径（図15では第２主面側）よりも平面視において、大きくしている。ビア14の一方端の径は、ビア14の他方端の径に対して５％〜20％程度大
きくなるように設けられており、ビア14の一方主面側（図15では第１主面側）の傾斜部14Ｓは、ビア14の第１主面側における一方端の平面方向から鋭角に傾斜し、ビア14の他方主面側（図15では第２主面側）の傾斜部14Ｓは、平面方向から鈍角に傾斜している。図14および図15に示す例において、ビア14は、側面全周にわたって傾斜部14Ｓを有しており、円錐台形状である。
また、縦断面視におけるビア14の傾斜部14Ｓの傾斜角度は、鋭角である場合、ビア14における一方端面に対して、60°以上89°以下、鈍角である場合、ビア14における他方端面に対して、91°以上120°以下としていると、絶縁層11ａ内に径が大きい円柱状のビアを
複数設ける場合と比較して、絶縁層11ａとビア14との熱膨張差による応力を抑制し、検出素子搭載用基板１に歪みが生じることを抑制することができ、Ｘ線を良好に検出することができる。以下において、平面方向から傾斜した傾斜部14Ｓは、縦断面視において、ビア14における第１主面側の端面と傾斜した側面との角を傾斜部14Ｓの角度とする。
ビア14は、格子状である格子部全体にわたって傾斜部14Ｓを有していることが好ましく、延出部Ｌを有する場合には、延出部Ｌにおいても、傾斜部14Ｓを有している、すなわち、検出素子搭載用基板１全体にわたって設けられていると、検出素子搭載用基板１に歪みが生じることをより抑制することができ、より効果的にＸ線を良好に検出することができる。
また、ビア14は、絶縁基板11の厚み方向の全体にわたって、それぞれのビア14が傾斜部14Ｓを有していると、上下に配置された複数のビア14が傾斜部14Ｓ同士の重なることでＸ線を良好に遮断し、絶縁基板11の第２主面側に透過し、電子素子３に照射されるのを良好に抑制し、Ｘ線を良好に検出することができる。
このようなビア14は、例えば、絶縁基板11用のセラミックグリーンシートに金型またはパンチングによる打ち抜き加工またはレーザー加工等の加工方法によってビア14用の貫通孔を形成する際に、一方の開口径が他方の開口径よりも大きくなるように貫通孔を形成し、この貫通孔にビア14用のメタライズペーストをスクリーン印刷法等の印刷手段によって充填しておき、絶縁基板11用のセラミックグリーンシートとともに焼成することによって形成される。
また、ビア14は、図16に示す例のように、絶縁基板11の厚み方向において、ビア14の途中より傾斜した傾斜部14Ｓを有するものであっても構わない。この場合、大きなビアを複数設ける場合と比較して、絶縁層11ａとビア14との熱膨張差による応力を抑制し、検出素子搭載用基板１に歪みが生じることを抑制することができ、Ｘ線を良好に検出することができる。さらに、ビア14の途中より傾斜した傾斜部14Ｓが傾斜のない部分とも重なるようにすることで、Ｘ線を効果的に遮断し、絶縁基板11の第２主面側に透過し、電子素子３に照射されるのを効果的に抑制し、Ｘ線をより良好に検出することができる。
また、ビア14は、絶縁基板11の厚み方向において、ビア14の中心側に凸曲面状の傾斜部14Ｓであっても構わない。この場合、傾斜部14Ｓの両端部を結ぶ仮想線が、上記の傾斜角度であることが好ましい。
また、複数のビア14は、図17に示す例のように、平面方向から鈍角に傾斜した傾斜部14Ｓを有する第１のビア14ｃと平面方向から鋭角に傾斜した傾斜部14Ｓを有する第２のビア14ｄとを含んでいると、大きな径部分同士が接するように重なるので、Ｘ線を良好に遮断し、絶縁基板1の第２主面側に透過し、電子素子３に照射されるのを良好に抑制し、Ｘ線
を良好に検出することができる。
また、複数のビア14は、平面方向から鈍角に傾斜した傾斜部14Ｓを有する複数の第１のビア14ｃまたは平面方向から鋭角に傾斜した傾斜部14Ｓを有する複数の第２のビア14ｄを含んでいると、平面透視で大きな径部分が重なるので、Ｘ線を良好に遮断し、絶縁基板1
の第２主面側に透過し、電子素子３に照射されるのを良好に抑制し、Ｘ線を良好に検出することができる。
ビア14は、図15〜図17に示すように、１つの絶縁層11ａ内の格子状である格子部全体にわたって、絶縁層11ａの一方面側におけるビア14の径が、絶縁層11ａの他方面側におけるビア14の径よりも大きい、すなわち１つの絶縁層11ａ内では、ビア14の径が大きくなる面が同じ方向であることが好ましい。
また、第５の実施形態の素子搭載用基板１においても、上述と同様の理由により、第１のビア14ｃ、第２のビア14ｄ、第３のビア14ｅが設けられた全ての絶縁層11ａのそれぞれに延出部Ｌを設けることが好ましい。
第５の実施形態の検出素子搭載用基板１は、上述の第１の実施形態の検出素子搭載用基板１と同様の製造方法を用いて製作することができる。
本発明は、上述の実施の形態の例に限定されるものではなく、種々の変更は可能である。例えば、絶縁基板11は、平面視において、側面または角部に切欠き部や面取り部を有している矩形状であっても構わない。
また、第１の実施形態または第４の実施形態の検出素子搭載用基板１において、図４に示す例のように、ビア14を複数の絶縁層11ａに配置し、平面透視においてこれらのビア14同士が互いに重なるように設けている例を示しているが、第２、第３の実施形態の検出素子搭載用基板１においても、ビア14を複数の絶縁層11ａに配置し、平面透視において、これらのビア14同士が互いに重なるように設けても構わない。
また、第４の実施形態および第５の実施形態における検出素子搭載用基板１における金属層16は、第１〜第３の実施形態のいずれかの検出素子搭載用基板１に用いてもよい。特に、第３の実施形態の検出素子搭載用基板１に用いると効果的である。
また、上述の例では、絶縁基板11は、平板状をしているが、例えば、絶縁基板11は、第２の主面に、電子素子３を収納するためのキャビティを有する形状であっても構わない。
また、検出素子搭載用基板１は、多数個取り検出素子搭載用基板の形態で製作されていてもよい。
１・・・・検出素子搭載用基板
11・・・・絶縁基板
12・・・・第１搭載部
13・・・・第２搭載部
14（14ａ、14ｂ）・・・・ビア
14ｃ・・・第１のビア
14ｄ・・・第２のビア
14ｅ・・・第３のビア
14Ｇ・・・（複数のビアの）群
14Ｓ・・・傾斜部
15・・・・配線導体
16・・・・金属層
２・・・・検出素子
３・・・・電子素子
４・・・・接続部材

Claims (9)

  1. 第１主面と、該第１主面にＸ線を検出する検出素子を搭載する第１搭載部と、前記第１主面に相対する第２主面と、該第２主面に電子素子を搭載する第２搭載部とを含み、平面視で矩形状の絶縁基板を有しており、
    該絶縁基板は複数のビアを有しており、
    該複数のビアは群を成しており、平面透視において該群が格子状である格子部を有していることを特徴とする検出素子搭載用基板。
  2. 平面透視において、前記群は前記格子部から延出された延出部を有していることを特徴とする請求項１に記載の検出素子搭載用基板。
  3. 平面透視において、前記延出部は前記絶縁基板の周縁部に設けられていることを特徴とする請求項１または請求項２に記載の検出素子搭載用基板。
  4. 平面透視において、前記格子部を覆うように設けられた金属層を有していることを特徴とする請求項１乃至請求項３のいずれかに記載の検出素子搭載用基板。
  5. 前記複数のビアは側面が傾斜した傾斜部を有しており、
    平面透視において、互いに対向する該傾斜部の一部が重なっていることを特徴とする請求項１乃至請求項４のいずれかに記載の検出素子搭載用基板。
  6. 前記複数のビアは、平面方向から鈍角に傾斜した前記傾斜部を有する第１のビアと平面方向から鋭角に傾斜した前記傾斜部を有する第２のビアとを含んでいることを特徴とする請求項５に記載の検出素子搭載用基板。
  7. 前記複数のビアは、平面方向から鈍角に傾斜した前記傾斜部を有する複数の第１のビアまたは平面方向から鋭角に傾斜した前記傾斜部を有する複数の第２のビアを含んでいることを特徴とする請求項５に記載の検出素子搭載用基板。
  8. 請求項１乃至請求項７のいずれかに記載の検出素子搭載用基板と、
    前記第１搭載部に搭載された検出素子と、
    前記第２搭載部に搭載された電子素子とを有することを特徴とする検出装置。
  9. 接続パッドを有するモジュール基板と、
    前記接続パッドにはんだを介して接続された請求項８に記載の検出装置とを有することを特徴とする検出モジュール。
JP2017011317A 2016-01-26 2017-01-25 検出素子搭載用基板、検出装置および検出モジュール Active JP6791771B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016012511 2016-01-26
JP2016012511 2016-01-26

Publications (2)

Publication Number Publication Date
JP2017135382A true JP2017135382A (ja) 2017-08-03
JP6791771B2 JP6791771B2 (ja) 2020-11-25

Family

ID=59503041

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017011317A Active JP6791771B2 (ja) 2016-01-26 2017-01-25 検出素子搭載用基板、検出装置および検出モジュール

Country Status (1)

Country Link
JP (1) JP6791771B2 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5567182A (en) * 1978-11-15 1980-05-21 Nippon Electric Co Heat transmitting printed circuit board
JP2004319601A (ja) * 2003-04-11 2004-11-11 Hamamatsu Photonics Kk 放射線検出器
JP2009032936A (ja) * 2007-07-27 2009-02-12 Kyocera Corp Ｘ線検出素子搭載用配線基板およびｘ線検出装置
US20090290680A1 (en) * 2004-03-26 2009-11-26 Nova R & D, Inc. High resolution imaging system
JP2011027565A (ja) * 2009-07-27 2011-02-10 Toshiba Corp Ｘ線平面検出器
JP2011139058A (ja) * 2009-12-17 2011-07-14 Raytheon Co 体積を小さくした多帯域の放射線検出器及び当該放射線検出器の作製方法
JP2015146376A (ja) * 2014-02-03 2015-08-13 三菱電機株式会社 電磁波減衰構造体および電磁シールド構造体

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5567182A (en) * 1978-11-15 1980-05-21 Nippon Electric Co Heat transmitting printed circuit board
JP2004319601A (ja) * 2003-04-11 2004-11-11 Hamamatsu Photonics Kk 放射線検出器
US20090290680A1 (en) * 2004-03-26 2009-11-26 Nova R & D, Inc. High resolution imaging system
JP2009032936A (ja) * 2007-07-27 2009-02-12 Kyocera Corp Ｘ線検出素子搭載用配線基板およびｘ線検出装置
JP2011027565A (ja) * 2009-07-27 2011-02-10 Toshiba Corp Ｘ線平面検出器
JP2011139058A (ja) * 2009-12-17 2011-07-14 Raytheon Co 体積を小さくした多帯域の放射線検出器及び当該放射線検出器の作製方法
JP2015146376A (ja) * 2014-02-03 2015-08-13 三菱電機株式会社 電磁波減衰構造体および電磁シールド構造体

Also Published As

Publication number Publication date
JP6791771B2 (ja) 2020-11-25

Similar Documents

Publication Publication Date Title
US9922925B2 (en) Electronic component housing package, and electronic device comprising same
JP6791719B2 (ja) 電子部品搭載用基板、電子装置および電子モジュール
EP3633719A1 (en) Electronic component mounting substrate, electronic device, and electronic module
JP6698826B2 (ja) 電子部品搭載用基板、電子装置および電子モジュール
JP2016115736A (ja) 半導体素子パッケージおよび半導体装置
WO2016208674A1 (ja) 配線基板、電子装置および電子モジュール
JP2017152433A (ja) 電子部品搭載用基板、電子装置および電子モジュール
WO2018155053A1 (ja) 配線基板、電子装置用パッケージおよび電子装置
JP6791771B2 (ja) 検出素子搭載用基板、検出装置および検出モジュール
CN111033771A (zh) 电子部件搭载用基板、电子装置及电子模块
JP6813379B2 (ja) 検出素子搭載用基板、検出装置および検出モジュール
JP6798871B2 (ja) 検出素子搭載用基板および検出装置
JP7007127B2 (ja) 検出素子搭載用基板、検出装置および検出モジュール
JP2018049988A (ja) 配線基板、電子装置および電子モジュール
JP6835674B2 (ja) 検出素子搭載用基板、検出装置および検出モジュール
JP2017063093A (ja) 配線基板、電子装置および電子モジュール
JP6737646B2 (ja) 配線基板、電子装置および電子モジュール
WO2018155434A1 (ja) 配線基板、電子装置および電子モジュール
JP6666200B2 (ja) 配線基板および電子装置
WO2018155559A1 (ja) 配線基板、電子装置および電子モジュール
JP6181455B2 (ja) 配線基板
JP7534253B2 (ja) 基板、検出装置および検出モジュール
JP7358525B2 (ja) 電子素子搭載用基板、電子装置および電子モジュール
WO2016152905A1 (ja) 配線基板、電子装置および電子モジュール
JP7189061B2 (ja) 回路基板、プローブカードおよび検査装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190823

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200414

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200602

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201006

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201105

R150 Certificate of patent or registration of utility model

Ref document number: 6791771

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150