JP2017063152A - 配線基板およびその製造方法 - Google Patents
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Abstract
【課題】半導体素子が安定的に作動する配線基板を提供することを課題とする。また、コア用の絶縁板を形成するガラス板にクラックや割れが発生しにくい配線基板を提供することを課題とする。【解決手段】ガラス板Gの上下面に樹脂層R1が積層されたコア用の絶縁板10aと、コア用の絶縁板10aの上面から下面にかけて形成された複数のスルーホール13と、スルーホール13の内壁に被着されたスルーホール導体11aと、を具備して成る配線基板Aであって、スルーホール13は、ガラス板に設けられた貫通孔13P内を、その貫通孔13P内壁に樹脂R2が被着された状態で貫通するように形成されている。【選択図】図1
Description
本発明は、半導体素子等を搭載するための配線基板およびその製造方法に関するものである。
図4に、従来の配線基板Bの一例を示す。
配線基板Bは、絶縁基板20と、導体層21と、ソルダーレジスト層22とから成る。
配線基板Bは、絶縁基板20と、導体層21と、ソルダーレジスト層22とから成る。
絶縁基板20は、コア用の絶縁板20aの上下面にビルドアップ用の絶縁層20bを積層して成る。コア用の絶縁板20aは、ガラス板Gおよびその上下面に被着された樹脂層Rにより構成される。
コア用の絶縁板20aには、複数のスルーホール23が形成されている。スルーホール23の内側には、導体層21の一部から成るスルーホール導体21aが充填されている。
ビルドアップ用の絶縁層20bには、複数のビアホール24が形成されている。ビアホール24の内側には、導体層21の一部から成るビア導体21bが充填されている。
コア用の絶縁板20aには、複数のスルーホール23が形成されている。スルーホール23の内側には、導体層21の一部から成るスルーホール導体21aが充填されている。
ビルドアップ用の絶縁層20bには、複数のビアホール24が形成されている。ビアホール24の内側には、導体層21の一部から成るビア導体21bが充填されている。
導体層21は、絶縁基板20の表面および内部に形成されている。導体層21は、例えば周知のめっき法を用いて、例えば無電解銅めっきおよび電解銅めっきの順に析出された良導電性金属から形成される。
絶縁基板20の上表面に形成された導体層21の一部は、半導体素子接続パッド25として機能する。半導体素子接続パッド25には、半導体素子Sの電極Tが半田を介して接続される。
絶縁基板20の下表面に形成された導体層21の一部は、外部接続パッド26として機能する。外部接続パッド26は、外部電気回路基板の配線導体に半田を介して接続される。
これにより、半導体素子Sと外部電気回路基板とが電気的に接続され、導体層21を介して電気信号を送受信することで半導体素子Sが作動する。
絶縁基板20の上表面に形成された導体層21の一部は、半導体素子接続パッド25として機能する。半導体素子接続パッド25には、半導体素子Sの電極Tが半田を介して接続される。
絶縁基板20の下表面に形成された導体層21の一部は、外部接続パッド26として機能する。外部接続パッド26は、外部電気回路基板の配線導体に半田を介して接続される。
これにより、半導体素子Sと外部電気回路基板とが電気的に接続され、導体層21を介して電気信号を送受信することで半導体素子Sが作動する。
ソルダーレジスト層22は、絶縁基板20の上下表面に形成されている。上表面に形成されたソルダーレジスト層22は、半導体素子接続パッド25の中央部を露出する開口部22aを有している。下表面に形成されたソルダーレジスト層22は、外部接続パッド26の中央部を露出する開口部22bを有している。
次に、このような従来の配線基板Bの製造方法の一例について図5および図6を基にして、図4と同様の箇所には同様の符号を付して説明する。
まず、図5(a)に示すように、ガラス板Gの上下面に樹脂層Rが被着されたコア用の絶縁板20aを用意する。
次に、図5(b)に示すように、コア用の絶縁板20aに複数のスルーホール23を形成する。スルーホール23は、レーザー加工やブラスト加工等により形成される。
次に、図5(c)に示すように、スルーホール23の内側に、スルーホール導体21aを形成する。スルーホール導体21aは、例えば周知のセミアディティブ法やサブトラクティブ法により形成される。
次に、図5(d)に示すように、スルーホール導体21aが形成されたコア用の絶縁板20aの上下面に、ビルドアップ用の絶縁層20bを積層する。
次に、図6(e)に示すように、コア用の絶縁板20aに形成された導体層21の一部を底面とするビアホール24をビルドアップ用の絶縁層20bに形成する。ビアホール24は、レーザー加工により形成される。
次に、図6(f)に示すように、ビルドアップ用の絶縁層20bの表面に導体層21を形成するとともに、ビアホール24の内側に導体層21の一部から成るビア導体21bを形成する。導体層21およびビア導体21bは、例えば周知のセミアディティブ法により形成される。
最後に、図6(g)に示すように、ビルドアップ用の絶縁層20bおよび導体層21を同様に形成した後に、上側のビルドアップ用の絶縁層20b表面に、導体層21の一部を半導体素子接続パッド25として露出する開口部22aを有するソルダーレジスト層22を形成するとともに、下側のビルドアップ用の絶縁層20b表面に、導体層21の一部を外部接続パッド26として露出する開口部22bを有するソルダーレジスト層22を形成する。これにより、図4に示すような配線基板Bが形成される。
ところで、従来の配線基板Bは、上述のようにスルーホール23の内側にガラス板Gの一部が露出している。ところが、このようなガラスの表面に対しては、無電解銅めっきや電解銅めっきを強い密着強度で析出させることができない。
このため、スルーホール導体21aをスルーホール23の内側に強く密着させることができずに剥離してしまい、断線不良が発生する場合がある。その結果、半導体素子を安定的に作動させることができないという問題がある。
このため、スルーホール導体21aをスルーホール23の内側に強く密着させることができずに剥離してしまい、断線不良が発生する場合がある。その結果、半導体素子を安定的に作動させることができないという問題がある。
また、従来の配線基板Bの製造方法では、コア用の絶縁板20aにスルーホール23を形成した後、スルーホール23の形成時に発生する加工応力が残留応力としてガラス板Gに残り、その残留応力に起因してガラス板Gにクラックや割れが発生しやすいという問題を有していた。
本発明は、スルーホール導体の剥離によるオープン不良を抑制することで、半導体素子が安定的に作動することが可能な配線基板を提供することを課題とする。また、コア用の絶縁板を形成するガラス板にクラックや割れが発生しにくい配線基板を提供することを課題とする。
本発明の配線基板は、ガラス板の上下面に樹脂層が積層されたコア用の絶縁板と、コア用の絶縁板の上面から下面にかけて形成された複数のスルーホールと、スルーホールの内壁に被着されたスルーホール導体と、を具備して成る配線基板であって、スルーホールは、ガラス板に設けられた貫通孔内を、その貫通孔の内壁に樹脂が被着された状態で貫通するように形成されていることを特徴とするものである。
本発明の配線基板の製造方法は、ガラス板に、該ガラス板を上下に貫通する貫通孔をレーザーにより形成する工程と、貫通孔が形成されたガラス板をアニール処理する工程と、アニール処理されたガラス板の上下面に樹脂層を積層してガラス板および樹脂層から成るコア用の絶縁板を形成するとともに貫通孔内を樹脂で充填する工程と、コア用の絶縁板を貫通孔と同軸で貫通するとともに貫通孔内壁に樹脂が被着した状態のスルーホールをレーザーまたはブラストにより形成する工程と、スルーホール内壁にスルーホール導体を被着する工程と、を行うことを特徴とするものである。
本発明の配線基板によれば、スルーホールは、ガラス板に設けられた貫通孔の内壁を、その貫通孔の内壁に樹脂が被着された状態で形成されている。そのため、スルーホール導体は、ガラス板を貫通する部位においても樹脂の表面に形成されている。したがって、スルーホール内にスルーホール導体を強く密着させることができる。その結果、スルーホール導体の剥離による断線不良を抑制することで、半導体素子を安定的に作動させることが可能な配線基板を提供することができる。
本発明の配線基板の製造方法によれば、ガラス板に貫通孔を形成した後、そのガラス板をアニール処理する。このアニール処理により、貫通孔の形成後にガラス板に残る残留応力が開放される。その結果、ガラス板にクラックや割れが発生しにくい配線基板を提供することができる。また、アニール処理されたガラス板の上下面に樹脂層を積層して成るコア用の絶縁板を形成するとともに貫通孔内を樹脂で充填した後、コア用の絶縁板を貫通孔と同軸で貫通するとともに貫通孔内壁に樹脂が被着した状態のスルーホール内壁にスルーホール導体を被着する工程を行う。これにより、スルーホール内にスルーホール導体を強く密着させることができる。その結果、スルーホール導体の剥離によるオープン不良を抑制することで、半導体素子を安定的に作動させることが可能な配線基板の製造方法を提供することができる。
まず、図1を基にして本発明の配線基板Aの実施形態の一例を説明する。
配線基板Aは、絶縁基板10と、導体層11と、ソルダーレジスト層12とから成る。
配線基板Aは、絶縁基板10と、導体層11と、ソルダーレジスト層12とから成る。
絶縁基板10は、コア用の絶縁板10aの上下面にビルドアップ用の絶縁層10bを積層して成る。コア用の絶縁板10aは、ガラス板Gおよびその上下面に被着された樹脂層Rにより構成される。
コア用の絶縁板10aには、複数のスルーホール13が形成されている。スルーホール13の内側には、導体層11の一部から成るスルーホール導体11aが充填されている。
ガラス板Gは、例えばアルカリガラスや無アルカリガラス、結晶化ガラス等の無機絶縁材料から成る。アルカリガラスの熱膨張係数は、およそ6〜10ppm/℃程度である。無アルカリガラスの熱膨張係数は、およそ3ppm/℃程度である。また、結晶化ガラスの熱膨張係数は、およそ0〜1ppm/℃程度である。ガラス板Gの厚みは、およそ50〜400μm程度である。
樹脂層Rは、例えばエポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂から成る。樹脂層Rの厚みは、およそ10〜60μm程度である。
スルーホール13の径は、およそ20〜150μm程度である。
ビルドアップ用の絶縁層10bには、複数のビアホール14が形成されている。ビアホール14の内側には、導体層11の一部から成るビア導体11bが充填されている。
ビルドアップ用の絶縁層10bは、例えばエポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂から成る。この熱硬化性樹脂には、酸化珪素粉末等の無機絶縁物フィラーを分散させてもよい。
ビアホール14の径は、およそ5〜80μm程度である。
コア用の絶縁板10aには、複数のスルーホール13が形成されている。スルーホール13の内側には、導体層11の一部から成るスルーホール導体11aが充填されている。
ガラス板Gは、例えばアルカリガラスや無アルカリガラス、結晶化ガラス等の無機絶縁材料から成る。アルカリガラスの熱膨張係数は、およそ6〜10ppm/℃程度である。無アルカリガラスの熱膨張係数は、およそ3ppm/℃程度である。また、結晶化ガラスの熱膨張係数は、およそ0〜1ppm/℃程度である。ガラス板Gの厚みは、およそ50〜400μm程度である。
樹脂層Rは、例えばエポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂から成る。樹脂層Rの厚みは、およそ10〜60μm程度である。
スルーホール13の径は、およそ20〜150μm程度である。
ビルドアップ用の絶縁層10bには、複数のビアホール14が形成されている。ビアホール14の内側には、導体層11の一部から成るビア導体11bが充填されている。
ビルドアップ用の絶縁層10bは、例えばエポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂から成る。この熱硬化性樹脂には、酸化珪素粉末等の無機絶縁物フィラーを分散させてもよい。
ビアホール14の径は、およそ5〜80μm程度である。
導体層11は、絶縁基板10の表面および内部に形成されている。導体層11は、例えば周知のめっき法を用いて、無電解銅めっきおよび電解銅めっきの順に析出された良導電性金属から形成される。
絶縁基板10の上表面に形成された導体層11の一部は、半導体素子接続パッド15として機能する。半導体素子接続パッド15には、半導体素子Sの電極Tが半田を介して接続される。
絶縁基板10の下表面に形成された導体層11の一部は、外部接続パッド16として機能する。外部接続パッド16は、外部電気回路基板の配線導体に半田を介して接続される。
これにより、半導体素子Sと外部電気回路基板とが電気的に接続され、導体層11を介して電気信号を送受信することで半導体素子Sが作動する。
絶縁基板10の上表面に形成された導体層11の一部は、半導体素子接続パッド15として機能する。半導体素子接続パッド15には、半導体素子Sの電極Tが半田を介して接続される。
絶縁基板10の下表面に形成された導体層11の一部は、外部接続パッド16として機能する。外部接続パッド16は、外部電気回路基板の配線導体に半田を介して接続される。
これにより、半導体素子Sと外部電気回路基板とが電気的に接続され、導体層11を介して電気信号を送受信することで半導体素子Sが作動する。
ソルダーレジスト層12は、絶縁基板10の上下表面に形成されている。上表面に形成されたソルダーレジスト層12は、半導体素子接続パッド15の中央部を露出する開口部12aを有している。下表面に形成されたソルダーレジスト層12は、外部接続パッド16の中央部を露出する開口部12bを有している。
ところで、本例の配線基板Aでは、スルーホール13は、ガラス板Gに設けられた貫通孔13P内を、貫通孔13Pの内壁に樹脂が被着された状態で貫通するように形成されている。そのため、スルーホール導体11aは、ガラス板Gを貫通する部位においても樹脂の表面に形成されている。したがって、スルーホール13内にスルーホール導体11aを強く密着させることができる。その結果、スルーホール導体11aの剥離による断線不良を抑制することで、半導体素子Sを安定的に作動させることが可能な配線基板Aを提供することができる。
次に、本発明の配線基板Aの製造方法の一例について図2および図3を基にして、図1と同様の箇所には同様の符号を付して説明する。
まず、図2(a)に示すように、ガラス板Gを用意する。
次に、図2(b)に示すように、ガラス板Gに複数の貫通孔13Pを形成する。貫通孔13Pは、例えば炭酸ガスレーザー等のレーザー加工により形成される。
そして、貫通孔13Pを形成した後は、ガラス板Gを300〜600℃の高温下でアニール処理する。このアニール処理を行うことにより、レーザー加工時の残留熱応力を解放し、ガラス板Gにクラックが生じることを抑制する。
貫通孔13Pの径は、およそ30〜160μm程度である。
なお、アニール処理を行った後に、ガラス板Gの上下表面および貫通孔13Pの壁面を、例えばブラスト処理によって表面粗度がRa=30〜2000nm程度に粗化処理を行うことが好ましい。粗化処理により、樹脂をガラス板Gの上下表面および貫通孔13Pの壁面に強く密着させることができる。
そして、貫通孔13Pを形成した後は、ガラス板Gを300〜600℃の高温下でアニール処理する。このアニール処理を行うことにより、レーザー加工時の残留熱応力を解放し、ガラス板Gにクラックが生じることを抑制する。
貫通孔13Pの径は、およそ30〜160μm程度である。
なお、アニール処理を行った後に、ガラス板Gの上下表面および貫通孔13Pの壁面を、例えばブラスト処理によって表面粗度がRa=30〜2000nm程度に粗化処理を行うことが好ましい。粗化処理により、樹脂をガラス板Gの上下表面および貫通孔13Pの壁面に強く密着させることができる。
次に、図2(c)に示すように、ガラス板Gの上下面に樹脂層R1を積層してコア用の絶縁板10aを形成するとともに貫通孔13P内を樹脂R2で充填する。
樹脂層R1および樹脂R2は、例えばエポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂から成る半硬化状態のフィルムをガラス板Gの上下面に被着した後、加熱硬化することで形成される。
樹脂層R1および樹脂R2は、例えばエポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂から成る半硬化状態のフィルムをガラス板Gの上下面に被着した後、加熱硬化することで形成される。
次に、図2(d)に示すように、コア用の絶縁板10aを貫通孔13Pと同軸で貫通するとともに、貫通孔13P内壁に樹脂R2が被着した状態のスルーホール13を形成する。
スルーホール13は、例えばレーザー加工やブラスト加工により形成される。スルーホール13の径は、およそ20〜150μm程度である。
なお、レーザー加工によりスルーホール13を形成する場合は、レーザー加工の後に、デスミア処理を行うことが好ましい。デスミア処理により、スルーホール導体11aをスルーホール13内に、より強く密着させることができる。
スルーホール13は、例えばレーザー加工やブラスト加工により形成される。スルーホール13の径は、およそ20〜150μm程度である。
なお、レーザー加工によりスルーホール13を形成する場合は、レーザー加工の後に、デスミア処理を行うことが好ましい。デスミア処理により、スルーホール導体11aをスルーホール13内に、より強く密着させることができる。
次に、図2(e)に示すように、スルーホール13の内側に、スルーホール導体11aを形成する。スルーホール導体11aは、例えば周知のセミアディティブ法やサブトラクティブ法により銅めっき等の良導電性金属から形成される。このとき、貫通孔13P内壁には樹脂R2が被着した状態となっている。そのため、スルーホール導体11aは、ガラス板Gを貫通する部位においても樹脂R2の表面に形成される。したがって、スルーホール13内にスルーホール導体11aを強固に密着させることができる。
次に、図3(f)に示すように、スルーホール導体11aが形成されたコア用の絶縁板10aの上下面に、ビルドアップ用の絶縁層10bを積層する。
次に、図3(g)に示すように、コア用の絶縁板10a表面に形成された導体層11の一部を底面とするビアホール14をビルドアップ用の絶縁層10bに形成する。ビアホール14は、レーザー加工により形成される。ビアホール14の径は、およそ5〜80μm程度である。
次に、図3(h)に示すように、ビルドアップ用の絶縁層10bの表面に導体層11を形成するとともに、ビアホール14の内側に導体層11の一部から成るビア導体11bを形成する。導体層11およびビア導体11bは、例えば周知のセミアディティブ法により銅めっき等の良導電性金属から形成される。
最後に、図3(i)に示すように、ビルドアップ用の絶縁層10bおよび導体層11を同様に形成した後に、上側のビルドアップ用の絶縁層10b表面に、導体層11の一部を半導体素子接続パッド15として露出する開口部12aを有するソルダーレジスト層12を形成するとともに、下側のビルドアップ用の絶縁層10b表面に、導体層11の一部を外部接続パッド16として露出する開口部12bを有するソルダーレジスト層12を形成する。これにより、図1に示すような配線基板Aが形成される。
上述したように、本発明の配線基板Aの製造方法によれば、ガラス板Gに貫通孔13Pを形成した後、ガラス板Gをアニール処理する。このアニール処理により、ガラス板Gに残る残留応力が開放される。その結果、ガラス板Gにクラックや割れの発生しにくい配線基板を提供することができる。また、ガラス板Gの上下面に樹脂層R1を積層してガラス板Gおよび樹脂層R1から成るコア用の絶縁板10aを形成するとともに貫通孔13P内を樹脂R2で充填した後、コア用の絶縁板10aを貫通孔13Pと同軸で貫通するとともに貫通孔13P内壁に樹脂R2が被着した状態のスルーホール13をレーザーまたはブラストにより形成する。さらに、貫通孔13Pの内壁に樹脂R2が被着した状態のスルーホール13内壁にスルーホール導体11aを被着する工程を行う。これにより、スルーホール13内にスルーホール導体11aを強く密着させることができる。その結果、スルーホール導体11aの剥離による断線不良を抑制することで、半導体素子を安定的に作動させることが可能な配線基板Aの製造方法を提供することができる。
なお、本発明は上述の実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば上述の実施の形態の一例では、ソルダーレジスト層12が形成されている例を示したが、ソルダーレジスト層12が形成されていなくても構わない。
10a コア用の絶縁板
11a スルーホール導体
13 スルーホール
13P 貫通孔
A 配線基板
G ガラス板
R1 樹脂層
R2 樹脂
11a スルーホール導体
13 スルーホール
13P 貫通孔
A 配線基板
G ガラス板
R1 樹脂層
R2 樹脂
Claims (2)
- ガラス板の上下面に樹脂層が積層されたコア用の絶縁板と、該コア用の絶縁板の上面から下面にかけて形成された複数のスルーホールと、該スルーホールの内壁に被着されたスルーホール導体と、を具備して成る配線基板であって、前記スルーホールは、前記ガラス板に設けられた貫通孔内を、該貫通孔の内壁に樹脂が被着された状態で貫通するように形成されていることを特徴とする配線基板。
- ガラス板に、該ガラス板を上下に貫通する貫通孔をレーザーにより形成する工程と、
該貫通孔が形成されたガラス板をアニール処理する工程と、
該アニール処理されたガラス板の上下面に樹脂層を形成して前記ガラス板および前記樹脂層から成るコア用の絶縁板を形成するとともに前記貫通孔内を前記樹脂で充填する工程と、
前記コア用の絶縁板を前記貫通孔と同軸で貫通するとともに前記貫通孔内壁に前記樹脂が被着した状態のスルーホールをレーザーまたはブラストにより形成する工程と、
前記スルーホール内壁にスルーホール導体を被着する工程と、
を行うことを特徴とする配線基板の製造方法。
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CN111244063A (zh) * | 2020-03-12 | 2020-06-05 | 奥特斯科技(重庆)有限公司 | 部件承载件及制造部件承载件的方法 |
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Cited By (3)
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---|---|---|---|---|
CN111244063A (zh) * | 2020-03-12 | 2020-06-05 | 奥特斯科技(重庆)有限公司 | 部件承载件及制造部件承载件的方法 |
EP3878826A1 (en) * | 2020-03-12 | 2021-09-15 | AT&S (Chongqing) Company Limited | Component carrier and method of manufacturing the same |
US11810844B2 (en) | 2020-03-12 | 2023-11-07 | AT&S(Chongqing) Company Limited | Component carrier and method of manufacturing the same |
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