JP2017063147A

JP2017063147A - Chip component

Info

Publication number: JP2017063147A
Application number: JP2015188522A
Authority: JP
Inventors: 拓真下市; Takuma Shimoichi
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2015-09-25
Filing date: 2015-09-25
Publication date: 2017-03-30
Anticipated expiration: 2035-09-25
Also published as: JP6697774B2

Abstract

PROBLEM TO BE SOLVED: To provide a chip component which enables a user to easily grasp a mounting direction and properly handle the chip component.SOLUTION: A chip component 1 includes: a substrate 2; a coil L formed on a surface area of the substrate 2 and serving as a function element; a center electrode 3a provided on a center part of the surface area of the substrate 2 in a plan view and electrically connected with the coil L; and an outer electrode 3b provided at a periphery of the center electrode 3a and electrically connected with the coil L.SELECTED DRAWING: Figure 1

Description

本発明は、チップ部品に関する。 The present invention relates to a chip component.

特許文献１には、直方体形状の基板上に互いに間隔を空けて配置された一対の接続電極が備えられたチップ部品が開示されている。一対の接続電極の一方は、基板表面の一方側の端部に配置されており、他方の接続電極は、一方の接続電極と等しい形状で基板表面の他方側の端部に配置されている。 Patent Document 1 discloses a chip component provided with a pair of connection electrodes arranged on a rectangular parallelepiped substrate so as to be spaced from each other. One of the pair of connection electrodes is disposed at one end of the substrate surface, and the other connection electrode is disposed at the other end of the substrate surface in the same shape as the one connection electrode.

特開２０１５−１４４２４１号公報JP2015-144241A

上述の従来技術に係るチップ部品では、一対の接続電極が対称に設けられているので、チップ部品の実装方向の把握が困難であり、チップ部品の取り扱いに手間が掛かるという課題がある。
そこで、本発明は、実装方向を容易に把握でき、適切な取り扱いのできるチップ部品を提供することを目的とする。 In the chip component according to the above-described prior art, since the pair of connection electrodes are provided symmetrically, it is difficult to grasp the mounting direction of the chip component, and there is a problem that it takes time to handle the chip component.
Therefore, an object of the present invention is to provide a chip component that can easily grasp the mounting direction and can be appropriately handled.

本発明のチップ部品は、基板と、前記基板の表面領域に形成された機能素子と、平面視において、前記基板の表面領域の中央部上に設けられ、前記機能素子に電気的に接続された中央電極と、前記中央電極の周囲に設けられ、前記機能素子に電気的に接続された外側電極とを含む。 The chip component of the present invention is provided on a substrate, a functional element formed on the surface region of the substrate, and a central portion of the surface region of the substrate in plan view, and is electrically connected to the functional element A central electrode; and an outer electrode provided around the central electrode and electrically connected to the functional element.

本発明のチップ部品によれば、中央電極と外側電極とが異なる形状および配置位置で形成されているので、中央電極および外側電極の形状および配置位置によって必然的に実装方向が定まる。よって、適切な取り扱いのできるチップ部品を提供できる。 According to the chip component of the present invention, since the central electrode and the outer electrode are formed in different shapes and arrangement positions, the mounting direction is inevitably determined by the shapes and arrangement positions of the central electrode and the outer electrode. Therefore, it is possible to provide a chip component that can be handled appropriately.

図１は、本発明の第１実施形態に係るチップ部品を示す平面図である。FIG. 1 is a plan view showing a chip component according to the first embodiment of the present invention. 図２は、図１に示すII-II線に沿う縦断面図である。2 is a longitudinal sectional view taken along the line II-II shown in FIG. 図３Ａは、図２に示すIIIA-IIIA線に沿う横断面図である。3A is a cross-sectional view taken along line IIIA-IIIA shown in FIG. 図３Ｂは、図２に示すIIIB-IIIB線に沿う横断面図である。3B is a cross-sectional view taken along line IIIB-IIIB shown in FIG. 図４は、図１に示すチップ部品が実装基板に実装された状態を示す断面図である。FIG. 4 is a cross-sectional view showing a state where the chip component shown in FIG. 1 is mounted on a mounting board. 図５は、本発明の第２実施形態に係るチップ部品を示す平面図である。FIG. 5 is a plan view showing a chip component according to the second embodiment of the present invention. 図６は、図５に示すVI-VI線に沿う縦断面図である。6 is a longitudinal sectional view taken along the line VI-VI shown in FIG. 図７は、図６に示すVII-VII線に沿う横断面図である。FIG. 7 is a cross-sectional view taken along line VII-VII shown in FIG. 図８は、本発明の第３実施形態に係るチップ部品を示す平面図である。FIG. 8 is a plan view showing a chip component according to the third embodiment of the present invention. 図９は、図８に示すIX-IX線に沿う縦断面図である。FIG. 9 is a longitudinal sectional view taken along line IX-IX shown in FIG. 図１０Ａは、図９に示すXA-XA線に沿う横断面図である。10A is a cross-sectional view taken along line XA-XA shown in FIG. 図１０Ｂは、図９に示すXB-XB線に沿う横断面図である。10B is a cross-sectional view taken along line XB-XB shown in FIG. 図１１は、本発明の第４実施形態に係るチップ部品を示す平面図である。FIG. 11 is a plan view showing a chip component according to the fourth embodiment of the present invention. 図１２は、図１１に示すXII-XII線に沿う縦断面図である。12 is a longitudinal sectional view taken along line XII-XII shown in FIG. 図１３は、図１２に示すXIII-XIII線に沿う横断面図である。13 is a cross-sectional view taken along line XIII-XIII shown in FIG. 図１４は、本発明の第５実施形態に係るチップ部品を示す平面図である。FIG. 14 is a plan view showing a chip part according to the fifth embodiment of the present invention. 図１５は、図１４に示すチップ部品が実装基板に実装された状態を示す断面図である。FIG. 15 is a cross-sectional view showing a state where the chip component shown in FIG. 14 is mounted on a mounting board. 図１６（ａ）〜図１６（ｄ）は、それぞれ変形例に係るチップ部品を示す平面図である。FIG. 16A to FIG. 16D are plan views showing chip parts according to modifications. 図１７（ａ）〜図１７（ｄ）は、それぞれ図１６（ａ）〜図１６（ｄ）に示すチップ部品の変形例を示す平面図である。17 (a) to 17 (d) are plan views showing modifications of the chip component shown in FIGS. 16 (a) to 16 (d), respectively. 図１８（ａ）〜図１８（ｃ）は、それぞれ変形例に係るチップ部品を示す平面図である。FIG. 18A to FIG. 18C are plan views showing chip parts according to modifications.

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係るチップ部品１を示す平面図である。図２は、図１に示すII-II線に沿う縦断面図である。図３Ａは、図２に示すIIIA-IIIA線に沿う横断面図である。図３Ｂは、図２に示すIIIB-IIIB線に沿う横断面図である。
チップ部品１は、平面視円形状の基板２を含む。「平面視」とは、基板２の表面側から見た形態である。基板２の直径φは、たとえば０．１ｍｍ以上１ｍｍ以下であり、基板２の厚さＴは、たとえば０．１ｍｍ以上０．５ｍｍ以下である。基板２の表面領域には、機能素子としてコイルＬが形成されており、基板２の表面上には、コイルＬに電気的に接続された一対の外部電極３が形成されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a plan view showing a chip component 1 according to the first embodiment of the present invention. 2 is a longitudinal sectional view taken along the line II-II shown in FIG. 3A is a cross-sectional view taken along line IIIA-IIIA shown in FIG. 3B is a cross-sectional view taken along line IIIB-IIIB shown in FIG.
The chip component 1 includes a substrate 2 having a circular shape in plan view. The “plan view” is a form viewed from the surface side of the substrate 2. The diameter φ of the substrate 2 is, for example, 0.1 mm to 1 mm, and the thickness T of the substrate 2 is, for example, 0.1 mm to 0.5 mm. A coil L is formed as a functional element on the surface region of the substrate 2, and a pair of external electrodes 3 electrically connected to the coil L is formed on the surface of the substrate 2.

本実施形態の特徴は、一対の外部電極３が、中央部上に設けられた円形状の中央電極３ａと、中央電極３ａから間隔を空けて当該中央電極３ａの周囲に設けられた外側電極３ｂとされていることである。外側電極３ｂは、基板２の周縁部に沿って円環状に形成されている。外側電極３ｂは、中央電極３ａと同心円状に配置されている。
図３Ａを参照して、コイルＬは、基板２の表面領域に形成された平面視円形の螺旋状のコイル導体４を含む。図３Ａでは、明瞭化のため、コイル導体４にハッチングを付して示している。コイル導体４は、中央電極３ａに電気的に接続される一端部４ａと、外側電極３ｂに電気的に接続される他端部４ｂとを有している。コイル導体４の一端部４ａは、中央電極３ａの直下の領域に配置されている。コイル導体４の他端部４ｂは、外側電極３ｂの直下の領域に配置されている。 A feature of the present embodiment is that a pair of external electrodes 3 includes a circular central electrode 3a provided on the central portion, and an outer electrode 3b provided around the central electrode 3a with a space from the central electrode 3a. It is said that. The outer electrode 3 b is formed in an annular shape along the peripheral edge of the substrate 2. The outer electrode 3b is arranged concentrically with the central electrode 3a.
With reference to FIG. 3A, the coil L includes a spiral coil conductor 4 formed in a surface region of the substrate 2 and having a circular shape in plan view. In FIG. 3A, the coil conductor 4 is hatched for clarity. The coil conductor 4 has one end 4a electrically connected to the center electrode 3a and the other end 4b electrically connected to the outer electrode 3b. One end 4a of the coil conductor 4 is disposed in a region immediately below the central electrode 3a. The other end 4b of the coil conductor 4 is disposed in a region immediately below the outer electrode 3b.

図２を参照して、コイル導体４は、基板２の表面から裏面に向かって所定の深さまで掘り下げて形成されたトレンチ５に埋め込まれている。トレンチ５の幅は、たとえば３μｍ以上１０μｍ以下であり、トレンチ５の深さは、たとえば１０μｍ以上１００μｍ以下である。コイル導体４の断面形状は、基板２の厚さ方向に細長い矩形状である。コイル導体４は、Ｃｕを含んでいてもよい。 Referring to FIG. 2, the coil conductor 4 is embedded in a trench 5 formed by digging down to a predetermined depth from the front surface to the back surface of the substrate 2. The width of the trench 5 is, for example, 3 μm or more and 10 μm or less, and the depth of the trench 5 is, for example, 10 μm or more and 100 μm or less. The cross-sectional shape of the coil conductor 4 is a rectangular shape elongated in the thickness direction of the substrate 2. The coil conductor 4 may contain Cu.

トレンチ５において、コイル導体４と基板２との間には、内面絶縁膜６が介在している。内面絶縁膜６は、一方表面および他方表面がトレンチ５の内面に沿って形成されており、さらに、基板２の表面を被覆している。内面絶縁膜６は、ＳｉＯ_２を含んでいてもよい。
図２を参照して、基板２の表面上には、コイル導体４および内面絶縁膜６を被覆するように第１パッシベーション膜７が形成されている。第１パッシベーション膜７には、コイル導体４の一端部４ａを露出させる第１コンタクト孔８と、コイル導体４の他端部４ｂを露出させる第２コンタクト孔９とが形成されている。第１パッシベーション膜７は、ＳｉＮまたはＳｉＯ_２を含んでいてもよい。 In the trench 5, an inner surface insulating film 6 is interposed between the coil conductor 4 and the substrate 2. The inner surface insulating film 6 has one surface and the other surface formed along the inner surface of the trench 5, and further covers the surface of the substrate 2. The inner surface insulating film 6 may contain SiO ₂ .
Referring to FIG. 2, a first passivation film 7 is formed on the surface of substrate 2 so as to cover coil conductor 4 and inner surface insulating film 6. In the first passivation film 7, a first contact hole 8 that exposes one end 4 a of the coil conductor 4 and a second contact hole 9 that exposes the other end 4 b of the coil conductor 4 are formed. The first passivation film 7 may contain SiN or SiO ₂ .

図２および図３Ｂを参照して、第１パッシベーション膜７上には、中央内部電極膜１０と外側内部電極膜１１とが間隔を空けて形成されている。図３Ｂでは、明瞭化のため、中央内部電極膜１０および外側内部電極膜１１にハッチングを付して示している。
中央内部電極膜１０は、中央電極３ａの直下の領域に配置されている。中央内部電極膜１０は、中央電極３ａの直径よりも大きい直径の円形状に形成されている。中央内部電極膜１０は、第１パッシベーション膜７の表面から第１コンタクト孔８に入り込んでいる。中央内部電極膜１０は、第１コンタクト孔８内でコイル導体４の一端部４ａに電気的に接続されている。中央内部電極膜１０は、Ｃｕを含んでいてもよい。 2 and 3B, a central internal electrode film 10 and an external internal electrode film 11 are formed on the first passivation film 7 with a space therebetween. In FIG. 3B, the central internal electrode film 10 and the outer internal electrode film 11 are hatched for clarity.
The central internal electrode film 10 is disposed in a region immediately below the central electrode 3a. The central internal electrode film 10 is formed in a circular shape having a diameter larger than the diameter of the central electrode 3a. The central internal electrode film 10 enters the first contact hole 8 from the surface of the first passivation film 7. The central internal electrode film 10 is electrically connected to the one end 4 a of the coil conductor 4 in the first contact hole 8. The central internal electrode film 10 may contain Cu.

外側内部電極膜１１は、外側電極３ｂの直下の領域に配置されている。外側内部電極膜１１は、中央内部電極膜１０を中心として基板２の周縁部に沿う円環状に形成されている。外側内部電極膜１１は、第１パッシベーション膜７の表面から第２コンタクト孔９に入り込んでいる。外側内部電極膜１１は、第２コンタクト孔９内でコイル導体４の他端部４ｂに電気的に接続されている。外側内部電極膜１１は、Ｃｕを含んでいてもよい。 The outer internal electrode film 11 is disposed in a region immediately below the outer electrode 3b. The outer internal electrode film 11 is formed in an annular shape along the peripheral edge of the substrate 2 with the central internal electrode film 10 as the center. The outer internal electrode film 11 enters the second contact hole 9 from the surface of the first passivation film 7. The outer internal electrode film 11 is electrically connected to the other end 4 b of the coil conductor 4 in the second contact hole 9. The outer internal electrode film 11 may contain Cu.

図２を参照して、基板２の表面上には、第１パッシベーション膜７を被覆するように、樹脂膜１２が形成されている。樹脂膜１２は、たとえばポリイミドを含む。樹脂膜１２には、中央内部電極膜１０の内周部および外周部を除く領域を露出させる中央パッド開口１３と、外側内部電極膜１１の内周部を除く領域を露出させる外側パッド開口１４とが形成されている。 Referring to FIG. 2, a resin film 12 is formed on the surface of the substrate 2 so as to cover the first passivation film 7. Resin film 12 includes, for example, polyimide. The resin film 12 has a central pad opening 13 for exposing a region excluding the inner peripheral portion and the outer peripheral portion of the central internal electrode film 10, and an outer pad opening 14 for exposing a region excluding the inner peripheral portion of the outer internal electrode film 11. Is formed.

中央電極３ａは、樹脂膜１２から突出するように中央パッド開口１３に埋設されており、樹脂膜１２の一部を被覆するように樹脂膜１２上に引き出された被覆部１５を有している。中央電極３ａは、中央パッド開口１３内で中央内部電極膜１０に電気的に接続されている。
外側電極３ｂは、樹脂膜１２から突出するように外側パッド開口１４に埋設されており、樹脂膜１２の一部を被覆するように樹脂膜１２上に引き出された被覆部１６を有している。外側電極３ｂは、外側パッド開口１４内で外側内部電極膜１１に電気的に接続されている。中央電極３ａおよび外側電極３ｂは、たとえば、Ｎｉ膜と、Ｎｉ膜上に形成されたＰｄ膜と、Ｐｄ膜上に形成されたＡｕ膜とを有するＮｉ／Ｐｄ／Ａｕ積層膜であってもよい。 The central electrode 3 a is embedded in the central pad opening 13 so as to protrude from the resin film 12, and has a covering portion 15 drawn on the resin film 12 so as to cover a part of the resin film 12. . The central electrode 3 a is electrically connected to the central internal electrode film 10 in the central pad opening 13.
The outer electrode 3 b is embedded in the outer pad opening 14 so as to protrude from the resin film 12, and has a covering portion 16 drawn on the resin film 12 so as to cover a part of the resin film 12. . The outer electrode 3 b is electrically connected to the outer inner electrode film 11 in the outer pad opening 14. The center electrode 3a and the outer electrode 3b may be, for example, a Ni / Pd / Au laminated film having a Ni film, a Pd film formed on the Ni film, and an Au film formed on the Pd film. .

基板２の外周面には、当該外周面を被覆するように第２パッシベーション膜１７が形成されている。第２パッシベーション膜１７は、ＳｉＮまたはＳｉＯ_２を含んでいてもよい。
図４は、チップ部品１が実装基板２０に実装された状態を示す断面図である。
図４を参照して、実装基板２０は、絶縁層２１と配線層２２とが交互に積層された多層基板である。実装基板２０上には、中央配線膜２３と、中央配線膜２３を取り囲むように環状に形成された外側配線膜２４ａと、外側配線膜２４ａから外方に延びる接続配線膜２４ｂと、外側配線膜２４ａから間隔を空けて形成された外周配線膜２５とが設けられている。実装基板２０の内部には、中央配線膜２３と外周配線膜２５とを電気的に接続させるための内部配線２６が設けられている。 A second passivation film 17 is formed on the outer peripheral surface of the substrate 2 so as to cover the outer peripheral surface. The second passivation film 17 may contain SiN or SiO ₂ .
FIG. 4 is a cross-sectional view showing a state where the chip component 1 is mounted on the mounting substrate 20.
With reference to FIG. 4, the mounting substrate 20 is a multilayer substrate in which insulating layers 21 and wiring layers 22 are alternately stacked. On the mounting substrate 20, a central wiring film 23, an outer wiring film 24a formed in an annular shape so as to surround the central wiring film 23, a connection wiring film 24b extending outward from the outer wiring film 24a, and an outer wiring film An outer peripheral wiring film 25 formed at a distance from 24a is provided. Inside the mounting substrate 20, an internal wiring 26 for electrically connecting the central wiring film 23 and the outer peripheral wiring film 25 is provided.

内部配線２６は、平面視で外側配線膜２４ａを横切るように配線層２２に形成された埋め込み配線層２７と、埋め込み配線層２７および中央配線膜２３を電気的に接続する第１ビア電極２８と、埋め込み配線層２７および外周配線膜２５を電気的に接続する第２ビア電極２９とを含む。
チップ部品１は、中央電極３ａが半田３０ａを介して中央配線膜２３に接続され、外側電極３ｂが半田３０ｂを介して外側配線膜２４ａに接続されることによって、実装基板２０に実装される。 The internal wiring 26 includes a buried wiring layer 27 formed in the wiring layer 22 so as to cross the outer wiring film 24a in plan view, and a first via electrode 28 that electrically connects the buried wiring layer 27 and the central wiring film 23. And the second via electrode 29 that electrically connects the buried wiring layer 27 and the outer peripheral wiring film 25.
The chip component 1 is mounted on the mounting substrate 20 by the central electrode 3a being connected to the central wiring film 23 via the solder 30a and the outer electrode 3b being connected to the outer wiring film 24a via the solder 30b.

以上、チップ部品１によれば、一対の外部電極３が、形状および配置位置の異なる中央電極３ａと外側電極３ｂとを有しているので、中央電極３ａおよび外側電極３ｂの形状および配置位置により必然的に実装方向が定まる。よって、実装方向の把握に手間取ることなく、チップ部品１を実装基板２０に実装できる。
また、チップ部品１によれば、基板２の表面中央部上に設けられた中央電極３ａにより、基板２の表面中央部の強度を向上できる。これにより、基板２の表面中央部に加えられる負荷に強いチップ部品１を提供できる。したがって、図４を参照して、実装基板２０方向に押圧しながらチップ部品１を実装基板２０に実装する場合に、チップ部品１に良好に押圧力を与えることができる。 As described above, according to the chip component 1, since the pair of external electrodes 3 includes the central electrode 3a and the outer electrode 3b having different shapes and arrangement positions, depending on the shapes and arrangement positions of the central electrode 3a and the outer electrode 3b. Inevitably, the mounting direction is determined. Therefore, the chip component 1 can be mounted on the mounting substrate 20 without taking time to grasp the mounting direction.
Further, according to the chip component 1, the strength of the central portion of the surface of the substrate 2 can be improved by the central electrode 3 a provided on the central portion of the surface of the substrate 2. As a result, it is possible to provide the chip component 1 that is resistant to a load applied to the center of the surface of the substrate 2. Therefore, referring to FIG. 4, when the chip component 1 is mounted on the mounting substrate 20 while being pressed in the direction of the mounting substrate 20, a good pressing force can be applied to the chip component 1.

さらに、チップ部品１は、基板２の表面中央部上に配置された中央電極３ａが中央配線膜２３に接続され、基板２の表面周縁部上に配置された環状の外側電極３ｂが外側配線膜２４ａに接続されることによって実装基板２０に実装される。これにより、チップ部品１をバランスよく実装基板２０に実装できるので、チップ部品１が傾いた状態で実装基板２０に実装されるのを抑制できる。よって、チップ部品１を実装基板２０に良好に実装できる。 Further, in the chip component 1, the central electrode 3 a disposed on the surface central portion of the substrate 2 is connected to the central wiring film 23, and the annular outer electrode 3 b disposed on the surface peripheral portion of the substrate 2 is composed of the outer wiring film. It is mounted on the mounting board 20 by being connected to 24a. Thereby, since the chip component 1 can be mounted on the mounting substrate 20 in a balanced manner, it is possible to suppress the chip component 1 from being mounted on the mounting substrate 20 in a tilted state. Therefore, the chip component 1 can be satisfactorily mounted on the mounting substrate 20.

また、チップ部品１では、基板２が平面視円形状に形成されている。これにより、外部から基板２の外周面に加えられる負荷を基板２の周方向に沿って良好に分散させることができる。その結果、チップ部品１のチッピングの発生を効果的に抑制できる。
以上のように、本実施形態の構成によれば、適切な取り扱いのできるチップ部品１を提供できる。 In the chip component 1, the substrate 2 is formed in a circular shape in plan view. Thereby, the load applied to the outer peripheral surface of the board | substrate 2 from the outside can be disperse | distributed favorably along the circumferential direction of the board | substrate 2. FIG. As a result, occurrence of chipping of the chip component 1 can be effectively suppressed.
As described above, according to the configuration of the present embodiment, it is possible to provide the chip component 1 that can be appropriately handled.

図５は、本発明の第２実施形態に係るチップ部品３１を示す平面図である。図６は、図５に示すVI-VI線に沿う縦断面図である。図７は、図６に示すVII-VII線に沿う横断面図である。図５〜図７において、前述の図１〜図３Ｂに示された構成については、同一の参照符号を付して説明を省略する。
本実施形態では、基板２の表面領域に、機能素子として抵抗Ｒが形成されており、基板２の表面上には、図５に示すように、抵抗Ｒに電気的に接続される一対の外部電極３が形成されている。 FIG. 5 is a plan view showing a chip component 31 according to the second embodiment of the present invention. 6 is a longitudinal sectional view taken along the line VI-VI shown in FIG. FIG. 7 is a cross-sectional view taken along line VII-VII shown in FIG. 5 to 7, the configurations shown in FIGS. 1 to 3B described above are denoted by the same reference numerals and description thereof is omitted.
In the present embodiment, a resistor R is formed as a functional element in the surface region of the substrate 2, and a pair of externals electrically connected to the resistor R is provided on the surface of the substrate 2 as shown in FIG. 5. An electrode 3 is formed.

本実施形態の特徴は、一対の外部電極３が、中央部上に設けられた円形状の中央電極３ａと、中央電極３ａから間隔を空けて当該中央電極３ａの周囲に設けられた外側電極３ｂとされていることである。外側電極３ｂは、基板２の周縁部に沿って円環状に形成されている。外側電極３ｂは、中央電極３ａと同心円状に配置されている。
図６に示すように、基板２の表面上には、基板２の表面を被覆する表面絶縁膜３２が形成されている。この表面絶縁膜３２上に、前述の中央内部電極膜１０と、前述の外側内部電極膜１１と、抵抗Ｒとが形成されている。 A feature of the present embodiment is that a pair of external electrodes 3 includes a circular central electrode 3a provided on the central portion, and an outer electrode 3b provided around the central electrode 3a with a space from the central electrode 3a. It is said that. The outer electrode 3 b is formed in an annular shape along the peripheral edge of the substrate 2. The outer electrode 3b is arranged concentrically with the central electrode 3a.
As shown in FIG. 6, a surface insulating film 32 that covers the surface of the substrate 2 is formed on the surface of the substrate 2. On the surface insulating film 32, the above-described central internal electrode film 10, the above-described external internal electrode film 11, and the resistor R are formed.

抵抗Ｒは、抵抗値が調整可能に設けられている。図７に示すように、抵抗Ｒは、中央内部電極膜１０と外側内部電極膜１１との間に設けられた複数の抵抗膜３３と、各抵抗膜３３を中央内部電極膜１０および外側内部電極膜１１から電気的に切り離せるように、各抵抗膜３３に一体的に設けられたヒューズ部３４とを含む。図７では、明瞭化のため、中央内部電極膜１０、外側内部電極膜１１、抵抗膜３３およびヒューズ部３４にハッチングを付して示している。 The resistor R is provided such that the resistance value can be adjusted. As shown in FIG. 7, the resistance R includes a plurality of resistance films 33 provided between the central internal electrode film 10 and the external internal electrode film 11, and the resistance films 33 are connected to the central internal electrode film 10 and the external internal electrodes. A fuse portion 34 provided integrally with each resistance film 33 so as to be electrically disconnected from the film 11 is included. In FIG. 7, the central internal electrode film 10, the external internal electrode film 11, the resistance film 33, and the fuse portion 34 are hatched for clarity.

各抵抗膜３３は、外側内部電極膜１１から中央内部電極膜１０に向けて長方形状に延びるように引き出された引き出し部として形成されている。各抵抗膜３３は、いずれも同一の形状および同一の抵抗値で形成されていてもよいし、異なる形状および異なる抵抗値で形成されていてもよい。ヒューズ部３４は、たとえばレーザ光等によって溶断可能となるように各抵抗膜３３の幅よりも幅狭に形成されており、抵抗膜３３と中央内部電極膜１０とを電気的に接続している。 Each resistance film 33 is formed as a lead portion that is drawn out from the outer internal electrode film 11 toward the central internal electrode film 10 so as to extend in a rectangular shape. Each resistance film 33 may be formed with the same shape and the same resistance value, or may be formed with a different shape and a different resistance value. The fuse portion 34 is formed to be narrower than the width of each resistance film 33 so as to be blown by, for example, laser light, and electrically connects the resistance film 33 and the central internal electrode film 10. .

抵抗Ｒは、抵抗膜３３およびヒューズ部３４の直列回路が複数並列接続された回路構成を有している。抵抗Ｒの抵抗値は、複数の抵抗膜３３の合成抵抗により定まり、ヒューズ部３４の溶断により中央電極３ａおよび外側電極３ｂから電気的に切り離された抵抗膜３３の抵抗値に応じた値だけ減少する。各抵抗膜３３および各ヒューズ部３４は、Ｃｕを含んでいてもよいし、Ｃｕの抵抗率よりも抵抗率の高い導電材料、たとえばＴｉを含んでいてもよい。 The resistor R has a circuit configuration in which a plurality of series circuits of the resistance film 33 and the fuse portion 34 are connected in parallel. The resistance value of the resistor R is determined by the combined resistance of the plurality of resistance films 33, and is decreased by a value corresponding to the resistance value of the resistance film 33 electrically disconnected from the central electrode 3a and the outer electrode 3b by fusing the fuse portion 34. To do. Each resistance film 33 and each fuse part 34 may contain Cu, or may contain a conductive material having a resistivity higher than the resistivity of Cu, for example, Ti.

基板２の表面上には、中央内部電極膜１０、外側内部電極膜１１および各抵抗膜３３を被覆するように前述の第１パッシベーション膜７と前述の樹脂膜１２とがこの順に形成されている。第１パッシベーション膜７および樹脂膜１２には、中央内部電極膜１０の内周部および外周部を除く領域を露出させる中央パッド開口１３と、外側内部電極膜１１の内周部を除く領域を露出させる外側パッド開口１４とが形成されている。中央パッド開口１３に中央電極３ａが埋設されており、外側パッド開口１４に外側電極３ｂが埋設されている。 On the surface of the substrate 2, the first passivation film 7 and the resin film 12 are formed in this order so as to cover the central internal electrode film 10, the external internal electrode film 11, and the resistance films 33. . In the first passivation film 7 and the resin film 12, a central pad opening 13 exposing a region excluding the inner peripheral portion and the outer peripheral portion of the central internal electrode film 10 and a region excluding the inner peripheral portion of the outer internal electrode film 11 are exposed. An outer pad opening 14 is formed. A central electrode 3 a is embedded in the central pad opening 13, and an outer electrode 3 b is embedded in the outer pad opening 14.

以上、第２実施形態に係るチップ部品３１のように機能素子を抵抗Ｒとしても、前述の第１実施形態において述べた効果と略同様の効果を奏することができる。
図８は、本発明の第３実施形態に係るチップ部品４１を示す平面図である。図９は、図８に示すIX-IX線に沿う縦断面図である。図１０Ａは、図９に示すXA-XA線に沿う横断面図である。図１０Ｂは、図９に示すXB-XB線に沿う横断面図である。図８〜図１０Ｂにおいて、前述の図１〜図３Ｂに示された構成については、同一の参照符号を付して説明を省略する。 As described above, even if the functional element is the resistor R as in the chip component 31 according to the second embodiment, substantially the same effect as that described in the first embodiment can be obtained.
FIG. 8 is a plan view showing a chip component 41 according to the third embodiment of the present invention. FIG. 9 is a longitudinal sectional view taken along line IX-IX shown in FIG. 10A is a cross-sectional view taken along line XA-XA shown in FIG. 10B is a cross-sectional view taken along line XB-XB shown in FIG. 8 to 10B, the components shown in FIGS. 1 to 3B described above are denoted by the same reference numerals and description thereof is omitted.

本実施形態では、基板２の表面領域に、機能素子としてコンデンサＣが形成されており、基板２の表面上には、図８に示すように、コンデンサＣに電気的に接続される一対の外部電極３が形成されている。
本実施形態の特徴は、一対の外部電極３が、中央部上に設けられた円形状の中央電極３ａと、中央電極３ａから間隔を空けて当該中央電極３ａの周囲に設けられた外側電極３ｂとされていることである。外側電極３ｂは、基板２の周縁部に沿って円環状に形成されている。外側電極３ｂは、中央電極３ａと同心円状に配置されている。 In the present embodiment, a capacitor C is formed as a functional element on the surface region of the substrate 2, and a pair of externally connected to the capacitor C is provided on the surface of the substrate 2 as shown in FIG. An electrode 3 is formed.
A feature of the present embodiment is that a pair of external electrodes 3 includes a circular central electrode 3a provided on the central portion, and an outer electrode 3b provided around the central electrode 3a with a space from the central electrode 3a. It is said that. The outer electrode 3 b is formed in an annular shape along the peripheral edge of the substrate 2. The outer electrode 3b is arranged concentrically with the central electrode 3a.

図９に示すように、基板２の表面上には、基板２の表面を被覆する表面絶縁膜４２が形成されている。この表面絶縁膜３２上に、コンデンサＣが形成されている。
図９、図１０Ａおよび図１０Ｂに示すように、コンデンサＣは、表面絶縁膜４２上に形成された前述の中央内部電極膜１０と、中央内部電極膜１０と一体を成す下部電極膜４３と、下部電極膜４３上に形成された誘電体膜４４と、誘電体膜４４上に形成された前述の外側内部電極膜１１と、外側内部電極膜１１と一体を成す上部電極膜４５とを含む。図１０Ａでは、明瞭化のため、中央内部電極膜１０および下部電極膜４３にハッチングを付して示している。また、図１０Ｂでは、明瞭化のため、外側内部電極膜１１および上部電極膜４５にハッチングを付して示している。 As shown in FIG. 9, a surface insulating film 42 that covers the surface of the substrate 2 is formed on the surface of the substrate 2. A capacitor C is formed on the surface insulating film 32.
As shown in FIGS. 9, 10A and 10B, the capacitor C includes the above-described central internal electrode film 10 formed on the surface insulating film 42, a lower electrode film 43 integrally formed with the central internal electrode film 10, It includes a dielectric film 44 formed on the lower electrode film 43, the aforementioned outer internal electrode film 11 formed on the dielectric film 44, and an upper electrode film 45 integral with the outer internal electrode film 11. In FIG. 10A, the central internal electrode film 10 and the lower electrode film 43 are hatched for clarity. In FIG. 10B, the outer internal electrode film 11 and the upper electrode film 45 are hatched for clarity.

図１０Ａに示すように、下部電極膜４３は、表面絶縁膜４２を被覆するように中央内部電極膜１０から基板２の外周面側に引き出された引き出し部として形成されている。中央内部電極膜１０および下部電極膜４３は、平面視円形状の一枚の電極膜を成している。中央内部電極膜１０および下部電極膜４３は、Ｃｕを含んでいてもよい。
誘電体膜４４は、中央内部電極膜１０および下部電極膜４３からなる電極膜を被覆している。誘電体膜４４は、中央内部電極膜１０を露出させるように、平面視円環状に形成されている。誘電体膜４４は、ＳｉＯ_２またはＳｉＮを含んでいてもよい。誘電体膜４４は、ＳｉＯ_２膜と、ＳｉＮ膜と、ＳｉＯ_２膜とが順に積層されたＯＮＯ膜であってもよい。 As shown in FIG. 10A, the lower electrode film 43 is formed as a lead portion that is drawn from the central internal electrode film 10 to the outer peripheral surface side of the substrate 2 so as to cover the surface insulating film 42. The central internal electrode film 10 and the lower electrode film 43 form a single electrode film having a circular shape in plan view. The central internal electrode film 10 and the lower electrode film 43 may contain Cu.
The dielectric film 44 covers an electrode film composed of the central internal electrode film 10 and the lower electrode film 43. The dielectric film 44 is formed in an annular shape in plan view so as to expose the central internal electrode film 10. The dielectric film 44 may contain SiO ₂ or SiN. The dielectric film 44 may be an ONO film in which a SiO ₂ film, a SiN film, and a SiO ₂ film are sequentially stacked.

図１０Ｂに示すように、上部電極膜４５は、誘電体膜４４を被覆するように外側内部電極膜１１から基板２の中心側に引き出された引き出し部として形成されている。外側内部電極膜１１および上部電極膜４５は、平面視円環状の一枚の電極膜を成している。外側内部電極膜１１および上部電極膜４５からなる電極膜は、誘電体膜４４を介して中央内部電極膜１０および下部電極膜４３からなる電極膜に対向している。外側内部電極膜１１および上部電極膜４５は、Ｃｕを含んでいてもよい。 As shown in FIG. 10B, the upper electrode film 45 is formed as a lead portion that is drawn from the outer internal electrode film 11 to the center side of the substrate 2 so as to cover the dielectric film 44. The outer internal electrode film 11 and the upper electrode film 45 form a single electrode film having a ring shape in plan view. The electrode film composed of the outer internal electrode film 11 and the upper electrode film 45 is opposed to the electrode film composed of the central internal electrode film 10 and the lower electrode film 43 with the dielectric film 44 interposed therebetween. The outer internal electrode film 11 and the upper electrode film 45 may contain Cu.

基板２の表面上には、外側内部電極膜１１、上部電極膜４５および誘電体膜４４を被覆するように、前述の第１パッシベーション膜７および前述の樹脂膜１２がこの順に形成されている。第１パッシベーション膜７および樹脂膜１２には、中央内部電極膜１０の内周部および外周部を除く領域を露出させる中央パッド開口１３と、外側内部電極膜１１の内周部を除く領域を露出させる外側パッド開口１４とが形成されている。中央パッド開口１３に中央電極３ａが埋設されており、外側パッド開口１４に外側電極３ｂが埋設されている。 On the surface of the substrate 2, the first passivation film 7 and the resin film 12 are formed in this order so as to cover the outer internal electrode film 11, the upper electrode film 45, and the dielectric film 44. In the first passivation film 7 and the resin film 12, a central pad opening 13 exposing a region excluding the inner peripheral portion and the outer peripheral portion of the central internal electrode film 10 and a region excluding the inner peripheral portion of the outer internal electrode film 11 are exposed. An outer pad opening 14 is formed. A central electrode 3 a is embedded in the central pad opening 13, and an outer electrode 3 b is embedded in the outer pad opening 14.

以上、第３実施形態に係るチップ部品５１のように機能素子をコンデンサＣとしても前述の第１実施形態において述べた効果と略同様の効果を奏することができる。
図１１は、本発明の第４実施形態に係るチップ部品５１を示す平面図である。図１２は、図１１に示すXII-XII線に沿う縦断面図である。図１３は、図１２に示すXIII-XIII線に沿う横断面図である。図１１〜図１３において、前述の図１〜図３Ｂに示された構成については、同一の参照符号を付して説明を省略する。 As described above, even when the functional element is the capacitor C as in the chip component 51 according to the third embodiment, the same effects as those described in the first embodiment can be obtained.
FIG. 11 is a plan view showing a chip component 51 according to the fourth embodiment of the present invention. 12 is a longitudinal sectional view taken along line XII-XII shown in FIG. 13 is a cross-sectional view taken along line XIII-XIII shown in FIG. 11 to 13, the configurations shown in FIGS. 1 to 3B described above are denoted by the same reference numerals and description thereof is omitted.

本実施形態では、基板２の表面領域に、機能素子としてダイオードＤが形成されており、基板２の表面上には、図１１に示すように、ダイオードＤに電気的に接続される一対の外部電極３が形成されている。
本実施形態の特徴は、一対の外部電極３が、中央部上に設けられた円形状の中央電極３ａと、中央電極３ａの周囲に設けられた外側電極３ｂとされていることである。外側電極３ｂは、中央電極３ａの同心円上に配置されており、基板２の周縁部に沿って円環状に形成されている。 In the present embodiment, a diode D is formed as a functional element on the surface region of the substrate 2, and a pair of externals electrically connected to the diode D is provided on the surface of the substrate 2 as shown in FIG. 11. An electrode 3 is formed.
The feature of this embodiment is that the pair of external electrodes 3 is a circular central electrode 3a provided on the central portion and an outer electrode 3b provided around the central electrode 3a. The outer electrode 3 b is arranged on a concentric circle of the central electrode 3 a and is formed in an annular shape along the peripheral edge of the substrate 2.

図１２に示すように、基板２は、ｎ型不純物が導入されたｎ型基板である。この基板２の表面部には、ｐ型の不純物領域５２が形成されている。図１３に示すように、不純物領域５２は、平面視で基板２の表面中央部に形成されている。不純物領域５２は、基板２との間でｐｎ接合を形成している。基板２および不純物領域５２の導電型は反転されてもよい。 As shown in FIG. 12, the substrate 2 is an n-type substrate into which an n-type impurity is introduced. A p-type impurity region 52 is formed on the surface portion of the substrate 2. As shown in FIG. 13, the impurity region 52 is formed at the center of the surface of the substrate 2 in plan view. Impurity region 52 forms a pn junction with substrate 2. The conductivity types of substrate 2 and impurity region 52 may be reversed.

図１２および図１３に示すように、基板２の表面上には、中央内部電極膜１０と、外側内部電極膜１１とが形成されている。図１３では、明瞭化のため、中央内部電極膜１０および外側内部電極膜１１にハッチングを付して示している。中央内部電極膜１０は、不純物領域５２を覆うように形成されており、不純物領域５２に電気的に接続されている。外側内部電極膜１１は、基板２に電気的に接続されている。 As shown in FIGS. 12 and 13, a central internal electrode film 10 and an outer internal electrode film 11 are formed on the surface of the substrate 2. In FIG. 13, the central internal electrode film 10 and the outer internal electrode film 11 are hatched for clarity. The central internal electrode film 10 is formed so as to cover the impurity region 52 and is electrically connected to the impurity region 52. The outer internal electrode film 11 is electrically connected to the substrate 2.

図１２に示すように、基板２の表面上には、中央内部電極膜１０および外側内部電極膜１１を被覆するように、前述の第１パッシベーション膜７および前述の樹脂膜１２がこの順に形成されている。第１パッシベーション膜７および樹脂膜１２には、中央内部電極膜１０の内周部および外周部を除く領域を露出させる中央パッド開口１３と、外側内部電極膜１１の内周部を除く領域を露出させる外側パッド開口１４とが形成されている。中央パッド開口１３に中央電極３ａが埋設されており、外側パッド開口１４に外側電極３ｂが埋設されている。 As shown in FIG. 12, the first passivation film 7 and the resin film 12 are formed in this order on the surface of the substrate 2 so as to cover the central internal electrode film 10 and the external internal electrode film 11. ing. In the first passivation film 7 and the resin film 12, a central pad opening 13 exposing a region excluding the inner peripheral portion and the outer peripheral portion of the central internal electrode film 10 and a region excluding the inner peripheral portion of the outer internal electrode film 11 are exposed. An outer pad opening 14 is formed. A central electrode 3 a is embedded in the central pad opening 13, and an outer electrode 3 b is embedded in the outer pad opening 14.

以上、第４実施形態に係るチップ部品５１のように、機能素子をダイオードＤとしても前述の第１実施形態において述べた効果と略同様の効果を奏することができる。
なお、本実施形態では、基板２の表面中央部に不純物領域５２が形成され、中央内部電極膜１０（中央電極３ａ）に電気的に接続された例について説明した。しかし、不純物領域５２は、平面視で基板２の周縁部に沿って形成され、外側内部電極膜１１（外側電極３ｂ）に電気的に接続されていてもよい。この場合、不純物領域５２は、基板２の周縁部に沿う円環状に形成されていてもよい。 As described above, even when the functional element is the diode D as in the chip component 51 according to the fourth embodiment, the same effects as those described in the first embodiment can be obtained.
In the present embodiment, the example in which the impurity region 52 is formed in the center of the surface of the substrate 2 and is electrically connected to the central internal electrode film 10 (central electrode 3a) has been described. However, the impurity region 52 may be formed along the peripheral edge of the substrate 2 in a plan view and electrically connected to the outer internal electrode film 11 (outer electrode 3b). In this case, the impurity region 52 may be formed in an annular shape along the peripheral edge of the substrate 2.

図１４は、本発明の第５実施形態に係るチップ部品６１を示す平面図である。図１４において、前述の図１等に示された構成については、同一の参照符号を付して説明を省略する。
本実施形態では、前述の第１実施形態と同様に、基板２の表面領域に機能素子としてコイルＬが形成されており、基板２の表面上には、コイルＬに電気的に接続される一対の外部電極３が形成されている。 FIG. 14 is a plan view showing a chip part 61 according to the fifth embodiment of the present invention. In FIG. 14, the same reference numerals are assigned to the configurations shown in FIG.
In the present embodiment, a coil L is formed as a functional element in the surface region of the substrate 2 as in the first embodiment described above, and a pair electrically connected to the coil L is formed on the surface of the substrate 2. The external electrode 3 is formed.

本実施形態の特徴は、一対の外部電極３が、中央部上に設けられた円形状の中央電極３ａと、中央電極３ａの周囲に設けられた外側電極３ｂとされていることである。外側電極３ｂは、中央電極３ａの同心円上に配置されており、基板２の周縁部に沿って円環状に形成されている。外側電極３ｂの一部には、環状が途切れ、外側電極３ｂの電極材料が存在しない開放部６２が設けられている。 The feature of this embodiment is that the pair of external electrodes 3 is a circular central electrode 3a provided on the central portion and an outer electrode 3b provided around the central electrode 3a. The outer electrode 3 b is arranged on a concentric circle of the central electrode 3 a and is formed in an annular shape along the peripheral edge of the substrate 2. A part of the outer electrode 3b is provided with an open portion 62 in which the annular shape is interrupted and the electrode material of the outer electrode 3b does not exist.

図１５は、図１４に示すチップ部品６１が実装基板２０に実装された状態を示す断面図である。図１５において、前述の図４に示された構成については、同一の参照符号を付して説明を省略する。
図１５に示すように、チップ部品６１によれば、外側電極３ｂに開放部６２が設けられているので、実装基板２０上の外側配線膜２４ａを閉じた環状に形成する必要がなく、実装基板２０上に、中央配線膜２３と外周配線膜２５とを接続させる接続配線膜６５を設けることができる。したがって、チップ部品６１によれば、実装基板２０の内部に内部配線２６（図４参照）を形成する必要がなくなるから、実装基板２０の構造を簡素化できる。また、チップ部品６１では、開放部６２によって、チップ部品６１の特性方向（たとえば実装方向）を位置付ける目印とすることも可能である。 FIG. 15 is a cross-sectional view showing a state where the chip component 61 shown in FIG. 14 is mounted on the mounting substrate 20. In FIG. 15, the same reference numerals are given to the configuration shown in FIG. 4 described above, and description thereof is omitted.
As shown in FIG. 15, according to the chip component 61, since the outer electrode 3b is provided with the open portion 62, it is not necessary to form the outer wiring film 24a on the mounting substrate 20 in a closed ring shape. A connection wiring film 65 for connecting the central wiring film 23 and the outer peripheral wiring film 25 can be provided on 20. Therefore, according to the chip component 61, it is not necessary to form the internal wiring 26 (see FIG. 4) inside the mounting substrate 20, so that the structure of the mounting substrate 20 can be simplified. In the chip component 61, the opening 62 can be used as a mark for positioning the characteristic direction (for example, the mounting direction) of the chip component 61.

以上、第５実施形態に係るチップ部品６１によっても、前述の第１実施形態において述べた効果と略同様の効果を奏することができる。なお、外側電極３ｂに開放部６２が設けられた構成は、前述の第２実施形態〜第４実施形態に係るチップ部品３１，４１，５１にも適用可能である。
前述の各実施形態では、チップ部品１，３１，４１，５１，６１が、平面視円形状の基板２と、平面視円形状の中央電極３ａと、平面視円環状の外側電極３ｂとを備えている例について説明した。しかし、基板２、中央電極３ａおよび外側電極３ｂは、図１６（ａ）〜図１６（ｄ）に示す種々の形態に変更されてもよい。 As described above, the chip component 61 according to the fifth embodiment can achieve substantially the same effects as those described in the first embodiment. The configuration in which the outer electrode 3b is provided with the open portion 62 can also be applied to the chip components 31, 41, 51 according to the second to fourth embodiments described above.
In each of the embodiments described above, the chip components 1, 31, 41, 51, 61 include the substrate 2 that is circular in plan view, the central electrode 3a that is circular in plan view, and the outer electrode 3b that is annular in plan view. Explained the example. However, the substrate 2, the center electrode 3a, and the outer electrode 3b may be changed to various forms shown in FIGS. 16 (a) to 16 (d).

図１６（ａ）〜図１６（ｄ）は、それぞれ変形例に係るチップ部品７１，７２，７３，７４を示す平面図である。図１６（ａ）〜図１６（ｄ）において、前述の図１等に示された構成については、同一の参照符号を付して説明を省略する。
図１６（ａ）に示すチップ部品７１では、基板２が平面視三角形状に形成されている。基板２の角部は、基板２の外側に向かって湾曲するように面取りされている。基板２の角部を外側に向かう湾曲形状とすることにより、チッピングの発生を抑制できる。中央電極３ａは、平面視三角形状に形成されている。外側電極３ｂは、基板２の周縁部に沿って形成されており、中央電極３ａを取り囲む三角環状に形成されている。 FIGS. 16A to 16D are plan views showing chip parts 71, 72, 73, 74 according to modifications. 16 (a) to 16 (d), the same reference numerals are assigned to the configurations shown in FIG. 1 and the like, and the description thereof is omitted.
In the chip component 71 shown in FIG. 16A, the substrate 2 is formed in a triangular shape in plan view. The corners of the substrate 2 are chamfered so as to curve toward the outside of the substrate 2. The occurrence of chipping can be suppressed by making the corners of the substrate 2 curved outward. The center electrode 3a is formed in a triangular shape in plan view. The outer electrode 3b is formed along the peripheral edge of the substrate 2, and is formed in a triangular ring shape surrounding the central electrode 3a.

図１６（ｂ）に示すチップ部品７２では、基板２が平面視四角形状に形成されている。基板２の角部は、前述のチップ部品７１と同様に、基板２の外側に向かって湾曲するように面取りされている。中央電極３ａは、平面視四角形状に形成されている。外側電極３ｂは、基板２の周縁部に沿って形成されており、中央電極３ａを取り囲む四角環状に形成されている。 In the chip component 72 shown in FIG. 16B, the substrate 2 is formed in a square shape in plan view. The corners of the substrate 2 are chamfered so as to bend toward the outside of the substrate 2 in the same manner as the chip component 71 described above. The center electrode 3a is formed in a square shape in plan view. The outer electrode 3b is formed along the peripheral edge of the substrate 2, and is formed in a square ring shape surrounding the central electrode 3a.

図１６（ｃ）に示すチップ部品７３では、基板２が平面視六角形状に形成されている。基板２の角部は、前述のチップ部品７１と同様に、基板２の外側に向かって湾曲するように面取りされている。中央電極３ａは、平面視六角形状に形成されている。外側電極３ｂは、基板２の周縁部に沿って形成されており、中央電極３ａを取り囲む六角環状に形成されている。 In the chip component 73 shown in FIG. 16C, the substrate 2 is formed in a hexagonal shape in plan view. The corners of the substrate 2 are chamfered so as to bend toward the outside of the substrate 2 in the same manner as the chip component 71 described above. The center electrode 3a is formed in a hexagonal shape in plan view. The outer electrode 3b is formed along the peripheral edge of the substrate 2, and is formed in a hexagonal ring shape surrounding the central electrode 3a.

図１６（ｄ）に示すチップ部品７４では、基板２が平面視八角形状に形成されている。基板２の角部は、前述のチップ部品７１と同様に、基板２の外側に向かって湾曲するように面取りされている。中央電極３ａは、平面視八角形状に形成されている。外側電極３ｂは、基板２の周縁部に沿って形成されており、中央電極３ａを取り囲む八角環状に形成されている。 In the chip component 74 shown in FIG. 16D, the substrate 2 is formed in an octagonal shape in plan view. The corners of the substrate 2 are chamfered so as to bend toward the outside of the substrate 2 in the same manner as the chip component 71 described above. The center electrode 3a is formed in an octagonal shape in plan view. The outer electrode 3b is formed along the peripheral edge of the substrate 2, and is formed in an octagonal ring surrounding the central electrode 3a.

図１７（ａ）〜図１７（ｄ）は、それぞれ図１６（ａ）〜図１６（ｄ）に示すチップ部品７１，７２，７３，７４の変形例を示す平面図である。図１７（ａ）〜図１７（ｄ）において、前述の図１６（ａ）〜図１６（ｄ）に示された構成については、同一の参照符号を付して説明を省略する。
図１７（ａ）に示すチップ部品７５は、図１６（ａ）に示すチップ部品７１の変形例である。チップ部品７５の外側電極３ｂには、前述の開放部６２（図１４も併せて参照）が設けられている。開放部６２は、基板２の一辺に沿う部分に設けられている。開放部６２は、基板２の角部に沿う部分に設けられていてもよい。 17 (a) to 17 (d) are plan views showing modifications of the chip components 71, 72, 73, and 74 shown in FIGS. 16 (a) to 16 (d), respectively. 17 (a) to 17 (d), the configurations shown in FIGS. 16 (a) to 16 (d) are denoted by the same reference numerals, and description thereof is omitted.
A chip component 75 shown in FIG. 17A is a modification of the chip component 71 shown in FIG. The outer electrode 3b of the chip component 75 is provided with the above-described opening 62 (see also FIG. 14). The opening 62 is provided at a portion along one side of the substrate 2. The opening 62 may be provided at a portion along the corner of the substrate 2.

図１７（ｂ）に示すチップ部品７６は、図１６（ｂ）に示すチップ部品７２の変形例である。チップ部品７６の外側電極３ｂには、前述の開放部６２（図１４も併せて参照）が設けられている。開放部６２は、基板２の一辺に沿う部分に設けられている。開放部６２は、基板２の角部に沿う部分に設けられていてもよい。
図１７（ｃ）に示すチップ部品７７は、図１６（ｃ）に示すチップ部品７３の変形例である。チップ部品７７の外側電極３ｂには、前述の開放部６２（図１４も併せて参照）が設けられている。開放部６２は、基板２の一辺に沿う部分に設けられている。開放部６２は、基板２の角部に沿う部分に設けられていてもよい。 A chip component 76 shown in FIG. 17B is a modification of the chip component 72 shown in FIG. The outer electrode 3b of the chip component 76 is provided with the above-described opening 62 (see also FIG. 14). The opening 62 is provided at a portion along one side of the substrate 2. The opening 62 may be provided at a portion along the corner of the substrate 2.
A chip component 77 shown in FIG. 17C is a modification of the chip component 73 shown in FIG. The outer electrode 3b of the chip component 77 is provided with the above-described opening 62 (see also FIG. 14). The opening 62 is provided at a portion along one side of the substrate 2. The opening 62 may be provided at a portion along the corner of the substrate 2.

図１７（ｄ）に示すチップ部品７８は、図１６（ｄ）に示すチップ部品７４の変形例である。チップ部品７８の外側電極３ｂには、前述の開放部６２（図１４も併せて参照）が設けられている。開放部６２は、基板２の一辺に沿う部分に設けられている。開放部６２は、基板２の角部に沿う部分に設けられていてもよい。
また、基板２、中央電極３ａおよび外側電極３ｂは、図１８（ａ）〜図１８（ｃ）に示す種々の形態に変更されてもよい。図１８（ａ）〜図１８（ｃ）は、それぞれ変形例に係るチップ部品７９，８０，８１を示す平面図である。図１８（ａ）〜図１８（ｃ）において、前述の図１等に示された構成については、同一の参照符号を付して説明を省略する。 A chip component 78 shown in FIG. 17D is a modification of the chip component 74 shown in FIG. The outer electrode 3b of the chip component 78 is provided with the above-described opening 62 (see also FIG. 14). The opening 62 is provided at a portion along one side of the substrate 2. The opening 62 may be provided at a portion along the corner of the substrate 2.
Moreover, the board | substrate 2, the center electrode 3a, and the outer side electrode 3b may be changed into the various form shown to Fig.18 (a)-FIG.18 (c). FIG. 18A to FIG. 18C are plan views showing chip parts 79, 80, 81 according to modifications. 18 (a) to 18 (c), the components shown in FIG. 1 and the like described above are denoted by the same reference numerals and description thereof is omitted.

図１８（ａ）に示すチップ部品７９では、基板２が平面視楕円形状に形成されている。中央電極３ａは、基板２の形状に対して略相似な平面視楕円形状に形成されている。外側電極３ｂは、基板２の周縁部に沿って形成されており、中央電極３ａの周囲を取り囲む楕円環状に形成されている。
図１８（ｂ）および図１８（ｃ）に示すチップ部品８０，８１は、図１８（ａ）に示すチップ部品７９の変形例である。チップ部品８０，８１の外側電極３ｂには、前述の開放部６２（図１４も併せて参照）が設けられている。開放部６２は、図１８（ｂ）に示すチップ部品８０のように、基板２の長軸上に位置する部分に設けられていてもよい。開放部６２は、図１８（ｃ）に示すチップ部品８１のように、基板２の短軸上に位置する部分に設けられていてもよい。 In the chip component 79 shown in FIG. 18A, the substrate 2 is formed in an elliptical shape in plan view. The center electrode 3 a is formed in an elliptical shape in plan view that is substantially similar to the shape of the substrate 2. The outer electrode 3b is formed along the peripheral edge of the substrate 2, and is formed in an elliptical ring surrounding the periphery of the central electrode 3a.
Chip components 80 and 81 shown in FIGS. 18B and 18C are modifications of the chip component 79 shown in FIG. The above-described opening 62 (see also FIG. 14) is provided on the outer electrode 3b of the chip components 80 and 81. The open part 62 may be provided in a portion located on the long axis of the substrate 2 like a chip component 80 shown in FIG. The open part 62 may be provided in a portion located on the short axis of the substrate 2 like a chip component 81 shown in FIG.

なお、図１８（ａ）〜図１８（ｃ）では、基板２が楕円形状に形成されている例について説明したが、基板２は、長手に延びる多角形状とされてもよい。また、中央電極３ａは、基板２の形状に対して略相似な多角形状とされてもよい。また、外側電極３ｂは、中央電極３ａの周囲を取り囲むように基板２の周縁部に沿って、長手に延びる多角環状に形成されていてもよい。 18A to 18C, an example in which the substrate 2 is formed in an elliptical shape has been described. However, the substrate 2 may have a polygonal shape extending in the longitudinal direction. Further, the central electrode 3 a may have a polygonal shape that is substantially similar to the shape of the substrate 2. In addition, the outer electrode 3b may be formed in a polygonal ring extending in the longitudinal direction along the peripheral edge of the substrate 2 so as to surround the periphery of the central electrode 3a.

以上、本発明の複数の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の第１実施形態では、トレンチ５にコイル導体４が埋め込まれた例について説明した。しかし、膜状のコイル導体４が基板２の表面上に形成されていてもよい。この場合、内面絶縁膜６に代えて、基板２の表面を被覆する表面絶縁膜３２，４２（図６、図９等参照）を形成し、この表面絶縁膜３２，４２上に膜状のコイル導体４を形成してもよい。 Although a plurality of embodiments of the present invention have been described above, the present invention can also be implemented in other forms.
For example, in the first embodiment described above, the example in which the coil conductor 4 is embedded in the trench 5 has been described. However, the film-like coil conductor 4 may be formed on the surface of the substrate 2. In this case, instead of the inner surface insulating film 6, surface insulating films 32 and 42 (see FIGS. 6 and 9 etc.) covering the surface of the substrate 2 are formed, and film coils are formed on the surface insulating films 32 and 42. The conductor 4 may be formed.

また、前述の各実施形態を組み合わせて、一つの基板２に、コイルＬ、抵抗Ｒ、コンデンサＣおよびダイオードＤから選択される複数の機能素子が形成されてもよい。これら複数の機能素子は、基板２の表面の面内に隣接して設定された異なる領域に１つずつ形成されてもよいし、基板２の表面上に積層して形成されてもよい。たとえば、基板２の表面部にダイオードＤが形成され、基板２の表面から順に、絶縁膜／コイルＬ／絶縁膜／抵抗Ｒ／絶縁膜／コンデンサＣのように複数の機能素子が積層配置されてもよい。 A plurality of functional elements selected from the coil L, the resistor R, the capacitor C, and the diode D may be formed on one substrate 2 by combining the above-described embodiments. The plurality of functional elements may be formed one by one in different regions set adjacent to each other in the surface of the surface of the substrate 2 or may be stacked on the surface of the substrate 2. For example, a diode D is formed on the surface portion of the substrate 2, and a plurality of functional elements are laminated in order from the surface of the substrate 2, such as insulating film / coil L / insulating film / resistance R / insulating film / capacitor C. Also good.

また、前述の各実施形態では、外側電極３ｂの側面（外周面）が外部に露出している例について説明した。しかし、外側内部電極膜１１の内周部および外出部を除く領域を露出させる外側パッド開口１４が形成されることによって、外側電極３ｂの側面（外周面）が外部に露出しない構成としてもよい。
また、前述の各実施形態において、基板２は、シリコン基板であってもよい。シリコン基板であれば、セラミック基板と異なり、研削、エッチング等の加工を容易に行うことができる。たとえば、基板２としてシリコン基板が採用される場合、基板２の元となるシリコンウエハに対してプラズマエッチングを実行することにより、平面視円形状、平面視三角形状、平面視四角形状、平面視六角形状、平面視八角形状等の種々の形状からなる複数の基板２を同時にかつ容易に形成できる。 Further, in each of the above-described embodiments, the example in which the side surface (outer peripheral surface) of the outer electrode 3b is exposed to the outside has been described. However, the side surface (outer peripheral surface) of the outer electrode 3b may not be exposed to the outside by forming the outer pad opening 14 that exposes the region excluding the inner peripheral portion and the outer portion of the outer internal electrode film 11.
Further, in each of the above-described embodiments, the substrate 2 may be a silicon substrate. If it is a silicon substrate, unlike a ceramic substrate, processing, such as grinding and etching, can be performed easily. For example, when a silicon substrate is employed as the substrate 2, by performing plasma etching on the silicon wafer that is the base of the substrate 2, a plan view circular shape, a plan view triangle shape, a plan view square shape, a plan view hexagonal shape A plurality of substrates 2 having various shapes such as a shape and an octagonal shape in plan view can be formed simultaneously and easily.

前述の各実施形態および変形例において示した各チップ部品は、たとえば、電源回路用、高周波回路用、デジタル回路用等の回路部品として、電子機器、携帯電子機器等のモバイル端末に組み込むことができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 Each chip component shown in each of the above-described embodiments and modifications can be incorporated into a mobile terminal such as an electronic device or a portable electronic device as a circuit component for a power supply circuit, a high-frequency circuit, a digital circuit, or the like. .
In addition, various design changes can be made within the scope of matters described in the claims.

１チップ部品
２基板
３ａ中央電極
３ｂ外側電極
３１チップ部品
４１チップ部品
５１チップ部品
６１チップ部品
６２開放部
７１〜８１チップ部品
Ｃコンデンサ
Ｄダイオード
Ｌコイル
Ｒ抵抗 DESCRIPTION OF SYMBOLS 1 Chip component 2 Board | substrate 3a Center electrode 3b Outer electrode 31 Chip component 41 Chip component 51 Chip component 61 Chip component 62 Opening parts 71-81 Chip component C Capacitor D Diode L Coil R Resistance

Claims

A substrate,
A functional element formed in a surface region of the substrate;
A central electrode provided on a central portion of the surface region of the substrate in plan view and electrically connected to the functional element;
A chip component including an outer electrode provided around the central electrode and electrically connected to the functional element;

The central electrode is formed in a circular shape,
The chip part according to claim 1, wherein the outer electrode is formed in an annular shape surrounding the central electrode.

The chip component according to claim 2, wherein the substrate is formed in a circular shape in plan view.

The central electrode is formed in an arbitrary polygonal shape,
The chip part according to claim 1, wherein the outer electrode is formed in an annular shape surrounding the central electrode.

The substrate is formed in an arbitrary polygonal shape in plan view,
The chip part according to claim 4, wherein the outer electrode is formed in a polygonal annular shape surrounding the central electrode.

The chip component according to any one of claims 2 to 5, wherein the outer electrode is provided with an open portion in which an annular shape is interrupted and an electrode material of the outer electrode does not exist.

The chip component according to claim 1, wherein the functional element includes a coil, a resistor, a capacitor, or a diode.