JP6734736B2 - Chip diode and circuit module - Google Patents
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Description
本発明は、チップダイオードおよびチップダイオードを備えた回路モジュールに関する。 The present invention relates to a chip diode and a circuit module including the chip diode.
封止樹脂等によってパッケージングされていない、いわゆるベアチップの状態で実装基板等に実装可能なチップダイオードが知られている。特許文献１には、チップダイオードの一例としてのショットキーバリアダイオードが開示されている。このショットキーバリアダイオードは、半導体基板を備えている。半導体基板上には、半導体層が形成されている。半導体層の表層部には、互いに電気的に接続されるようにｎ−型領域およびｎ＋型領域が形成されている。半導体層の表面上には、ｎ−型領域に接するバリアメタルと、バリアメタルに接するアノードメタルと、ｎ＋型領域に接するカソードメタルとが形成されている。アノードメタル上およびカソードメタル上には、半田バンプがそれぞれ形成されている。
There is known a chip diode that is not packaged with a sealing resin or the like and can be mounted on a mounting substrate or the like in a so-called bare chip state.
特許文献１に係るチップダイオードは、基板が外部に露出した構造を有しているため、当該基板に他の電子部品が接触すると、当該基板に電流経路が形成されて漏れ電流が発生する虞がある。たとえば、基板が外部に露出するチップダイオードを実装基板に複数個実装した場合において、互いに隣り合うチップダイオードの基板同士が接触すると、それらの基板の間に電流経路が形成される。そのため、それらの隣り合うチップダイオード間の漏れ電流が大きくなる。
Since the chip diode according to
チップダイオードおよび他の電子部品を互いに接触しないように離間させて実装基板に実装することにより、または、チップダイオードをモールド樹脂等によって封止することにより、接触による漏れ電流の抑制を図ることができる。しかし、これらの場合には、実装基板へのチップダイオードの高密度実装が妨げられるという問題が生じる。
そこで、本発明は、漏れ電流を抑制でき、かつ、実装基板への高密度実装に寄与できるチップダイオードおよびこのようなチップダイオードを備えた回路モジュールを提供することを一つの目的とする。
By mounting the chip diode and other electronic components on a mounting board so that they are not in contact with each other, or by mounting the chip diode with a molding resin or the like, leakage current due to contact can be suppressed. .. However, in these cases, there arises a problem that high-density mounting of the chip diodes on the mounting substrate is hindered.
Therefore, it is an object of the present invention to provide a chip diode capable of suppressing leakage current and contributing to high-density mounting on a mounting board, and a circuit module including such a chip diode.
本発明のチップダイオードは、第１主面および第２主面を有する基板と、前記基板の前記第１主面側の表層部に形成された第１導電型のダイオード領域と、前記ダイオード領域と電気的に接続されるように前記基板の前記第１主面側の表層部に形成された第１導電型の第１不純物領域と、前記ダイオード領域との間でショットキー接合を形成するように前記基板の前記第１主面上に形成された第１電極膜と、前記第１不純物領域との間でオーミック接合を形成するように前記基板の前記第１主面上に形成された第２電極膜と、前記第１電極膜と電気的に接続された第１外部端子と、前記第２電極膜と電気的に接続された第２外部端子とを含み、前記基板において前記ダイオード領域および前記第１不純物領域に対して前記基板の前記第２主面側の領域には、前記ダイオード領域および前記第１不純物領域のそれぞれと電気的に接続されるように第２導電型の第２不純物領域が形成されている。 A chip diode of the present invention includes a substrate having a first main surface and a second main surface, a first conductivity type diode region formed in a surface layer portion of the substrate on the first main surface side, and the diode region. A Schottky junction is formed between the first impurity region of the first conductivity type formed in the surface layer portion on the first main surface side of the substrate so as to be electrically connected, and the diode region. A second electrode formed on the first main surface of the substrate so as to form an ohmic junction between the first electrode film formed on the first main surface of the substrate and the first impurity region. An electrode film; a first external terminal electrically connected to the first electrode film; and a second external terminal electrically connected to the second electrode film, wherein the diode region and the A second conductivity type second impurity region is electrically connected to each of the diode region and the first impurity region in a region on the second main surface side of the substrate with respect to the first impurity region. Are formed.
本発明の回路モジュールは、実装基板と、前記実装基板の主面に実装された前記チップ部品とを含む。 The circuit module of the present invention includes a mounting board and the chip component mounted on the main surface of the mounting board.
本発明に係るチップダイオードによれば、第１電極膜およびダイオード領域の間に、ショットキーバリアダイオードを形成することができる。また、ダイオード領域および第２不純物領域の間、ならびに、第１不純物領域および第２不純物領域の間に、ｐｎ接合ダイオードを形成することができる。このｐｎ接合ダイオードにより、第１外部端子から第２不純物領域に漏れ電流が流れる電流経路が形成されるのを抑制でき、かつ、第２外部端子から第２不純物領域に漏れ電流が流れる電流経路が形成されるのを抑制することができる。 According to the chip diode of the present invention, a Schottky barrier diode can be formed between the first electrode film and the diode region. Further, a pn junction diode can be formed between the diode region and the second impurity region and between the first impurity region and the second impurity region. With this pn junction diode, it is possible to suppress the formation of a current path through which a leak current flows from the first external terminal to the second impurity region, and to prevent a current path through which a leak current flows from the second external terminal to the second impurity region. It is possible to suppress the formation.
本発明に係るチップダイオードが実装基板に複数個実装され、かつ、互いに隣り合う一方および他方のチップダイオードの基板同士が接触した場合について考える。この場合、一方のチップダイオードのｐｎ接合ダイオードと、他方のチップダイオードのｐｎ接合ダイオードとが逆直列に接続された逆直列回路が、一方および他方のチップダイオードの間に形成される。ｐｎ接合ダイオードの逆直列回路は、各ｐｎ接合ダイオードの順方向および逆方向のいずれの方向の電流も阻止する。したがって、一方のチップダイオードの第１外部端子および／または第２外部端子から、他方のチップダイオードの第１外部端子および／または第２外部端子に向けて漏れ電流が流れるのを抑制することができる。 Consider a case where a plurality of chip diodes according to the present invention are mounted on a mounting substrate and the substrates of one and the other chip diodes adjacent to each other are in contact with each other. In this case, an anti-series circuit in which the pn junction diode of one chip diode and the pn junction diode of the other chip diode are connected in anti-series is formed between the one and the other chip diodes. The anti-series circuit of pn-junction diodes blocks current in each pn-junction diode in both forward and reverse directions. Therefore, it is possible to prevent the leakage current from flowing from the first external terminal and/or the second external terminal of one chip diode toward the first external terminal and/or the second external terminal of the other chip diode. ..
このように、本発明に係るチップダイオードによれば、基板に他の電子部品が接触したとしても、当該基板に漏れ電流が流れる電流経路が形成されるのを抑制できる。これにより、チップダイオードを実装基板に実装するに当たり、当該チップダイオードを他の電子部品に近づけて実装することが可能となる。よって、実装基板への高密度実装に寄与できるチップダイオードを提供することができる。 As described above, according to the chip diode of the present invention, even if another electronic component comes into contact with the substrate, it is possible to suppress the formation of a current path through which a leakage current flows in the substrate. Thus, when mounting the chip diode on the mounting substrate, the chip diode can be mounted close to other electronic components. Therefore, it is possible to provide a chip diode that can contribute to high-density mounting on a mounting board.
また、チップダイオードが実装基板に実装されることにより、実装基板と、当該実装基板に実装されたチップダイオードとを備えた回路モジュールを提供することができる。 Moreover, by mounting the chip diode on the mounting substrate, it is possible to provide a circuit module including the mounting substrate and the chip diode mounted on the mounting substrate.
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係るチップダイオード１を示す斜視図である。図２は、図１に示すチップダイオード１の上面図である。図３は、図２に示すIII-III線に沿う縦断面図である。図４は、図３に示すIV-IV線よりも上の構造の図示を省いて、チップダイオード１の基板２の第１主面５を示す平面図である。図５は、図３に示すV-V線よりも上の構造の図示を省いて、チップダイオード１の表面絶縁層１５の表面を示す平面図である。図６は、図３に示すVI-VI線よりも上の構造の図示を省いて、チップダイオード１のアノード電極膜２０およびカソード電極膜２１の表面を示す平面図である。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
<First Embodiment>
FIG. 1 is a perspective view showing a
チップダイオード１は、０６０３（０．６ｍｍ×０．３ｍｍ）チップ、０４０２（０．４ｍｍ×０．２ｍｍ）チップ、０３０１５（０．３ｍｍ×０．１５ｍｍ）チップ等と称される小型のチップ部品である。
図１〜図６を参照して、チップダイオード１は、略直方体形状の基板２を含む。基板２は、本実施形態では、半導体基板３と、半導体基板３上に形成されたエピタキシャル層４とを含む積層構造を有している。半導体基板３は、シリコン基板であってもよい。基板２は、第１主面５と、その反対側に位置する第２主面６と、第１主面５および第２主面６を接続する側面７ａ，７ｂとを有している。基板２の第１主面５は、エピタキシャル層４によって形成されており、基板２の第２主面６は、半導体基板３によって形成されている。
The
1 to 6, the
基板２の第１主面５および第２主面６は、いずれも当該第１主面５の法線方向から見た平面視（以下、単に「平面視」という。）において長方形状に形成されている。基板２の側面７ａ，７ｂには、当該基板２の長手方向に沿って延びる一対の長手側面７ａと、当該基板２の短手方向に沿って延びる一対の短手側面７ｂとが含まれる。基板２の厚さは、たとえば１００μｍ以上５００μｍ以下である。
Each of the first
基板２の第１主面５上には、それぞれが実装基板等に外部接続可能なアノード端子８（第１外部端子）およびカソード端子９（第２外部端子）が互いに間隔を空けて形成されている。アノード端子８は、基板２の長手方向一方側の端部に配置されており、基板２の短手側面７ｂに沿って延びる長方形状に形成されている。カソード端子９は、基板２の長手方向他方側の端部に配置されており、基板２の短手側面７ｂに沿って延びる長方形状に形成されている。
An anode terminal 8 (first external terminal) and a cathode terminal 9 (second external terminal), which are each externally connectable to a mounting board or the like, are formed on the first
図３および図４を参照して、基板２の第１主面５側の表層部には、ｎ型のダイオード領域１０と、ダイオード領域１０のｎ型不純物濃度よりも高いｎ型不純物濃度を有するｎ＋型の第１不純物領域１１とが互いに電気的に接続されるように隣接して形成されている。図４では、便宜上、ドット状のハッチングによって第１不純物領域１１を示している。本実施形態では、エピタキシャル層４としてｎ型のエピタキシャル層４が形成されており、ダイオード領域１０は、当該ｎ型のエピタキシャル層４の一部を利用して形成されている。一方、第１不純物領域１１は、ｎ型のエピタキシャル層４にｎ型不純物がさらに注入されることにより形成されており、ダイオード領域１０の抵抗値よりも小さい抵抗値を有している。
3 and 4, the surface layer portion of
ダイオード領域１０は、平面視において基板２の中央部に形成されている。ダイオード領域１０は、本実施形態では、一辺が基板２の各辺に平行な平面視四角形状に形成されている。第１不純物領域１１は、本実施形態では、ダイオード領域１０を取り囲むように基板２の第１主面５側の表層部のほぼ全域に形成されている。第１不純物領域１１は、本実施形態では、ダイオード領域１０を取り囲む平面視四角環状に形成されている。
The
図３および図４を参照して、基板２の第１主面５側の表層部には、ｐ型のガードリング領域１２が形成されている。図４では、便宜上、ドット状のハッチングによってガードリング領域１２を示している。ガードリング領域１２は、本実施形態では、ダイオード領域１０の表層部に形成されている。ガードリング領域１２は、ダイオード領域１０の内方領域を露出させるように当該ダイオード領域１０の周縁に沿って平面視四角環状に形成されている。ガードリング領域１２は、ダイオード領域１０を取り囲むように当該ダイオード領域１０の周縁に沿って、ダイオード領域１０と第１不純物領域１１との間に形成されていてもよい。
Referring to FIGS. 3 and 4, a p-type
基板２においてダイオード領域１０および第１不純物領域１１に対して基板２の第２主面６側の領域には、ダイオード領域１０および第１不純物領域１１のそれぞれと電気的に接続されるように、ｐ型の第２不純物領域１３が形成されている。より具体的には、本実施形態では、半導体基板３としてｐ型の半導体基板３が採用されており、当該ｐ型の半導体基板３によって第２不純物領域１３が形成されている。
A region of the
したがって、第２不純物領域１３は、ダイオード領域１０および第１不純物領域１１の各底部と、基板２の第２主面６との間の領域の全域に亘って形成されている。また、第２不純物領域１３は、基板２の側面７ａ，７ｂの一部（半導体基板３の側面に相当する部分）、基板２の第２主面６の全域、ならびに、基板２の第２主面６および側面７ａ，７ｂを接続する角部１４から露出している。
Therefore, the
図３および図５を参照して、基板２の第１主面５上には、当該第１主面５の全域を被覆するように表面絶縁層１５が形成されている。図５では、便宜上、クロスハッチングによって表面絶縁層１５を示している。表面絶縁層１５は、複数の絶縁膜が積層された積層構造を有していてもよいし、単一の絶縁膜からなる単層構造を有していてもよい。複数の絶縁膜または単一の絶縁膜は、酸化膜（ＳｉＯ２膜）を含んでいてもよいし、窒化膜（ＳｉＮ膜）を含んでいてもよい。表面絶縁層１５には、ダイオード領域１０を露出させる第１コンタクト孔１６と、第１不純物領域１１を露出させる第２コンタクト孔１７とが形成されている。
3 and 5, a
表面絶縁層１５の第１コンタクト孔１６は、一辺がダイオード領域１０の各辺に平行な平面視四角形状に形成されている。第１コンタクト孔１６の内壁は、ガードリング領域１２の直上に位置している。つまり、ガードリング領域１２は、平面視において第１コンタクト孔１６の内壁を横切って、当該第１コンタクト孔１６の内側の領域および外側の領域に跨るように形成されている。
The
第１コンタクト孔１６の内壁と基板２の第１主面５（より具体的には、ダイオード領域１０）とが接する部分には電界が集中し易い。したがって、第１コンタクト孔１６の内壁と接するガードリング領域１２が形成されることによって、第１コンタクト孔１６の内壁と基板２の第１主面５とが接する部分における電界を緩和することができる。これにより、チップダイオード１の耐圧を向上することができる。
The electric field is likely to be concentrated at the portion where the inner wall of the
表面絶縁層１５の第２コンタクト孔１７は、第１コンタクト孔１６の周囲に当該第１コンタクト孔１６から間隔を空けて形成されている。より具体的には、第２コンタクト孔１７は、第１コンタクト孔１６に対してカソード端子９側に形成され、かつ基板２の短手方向に沿って帯状に延びる第１部分１８と、第１部分１８の両端部のそれぞれからアノード端子８側に向けて帯状に延びる一対の第２部分１９とを含む。一対の第２部分１９は、第１コンタクト孔１６を挟み込むように当該第１コンタクト孔１６に沿って形成されており、基板２の短手方向に第２コンタクト孔１７と対向している。
The
図３および図６を参照して、表面絶縁層１５上には、アノード電極膜２０（第１電極膜）およびカソード電極膜２１（第２電極膜）が形成されている。図６では、便宜上、クロスハッチングによってアノード電極膜２０およびカソード電極膜２１を示している。アノード電極膜２０は、基板２のアノード端子８側の端部の表面絶縁層１５上に配置された第１パッド電極膜２２と、第１パッド電極膜２２から第１コンタクト孔１６に向けて引き出された第１引き出し電極膜２３とを含む。第１パッド電極膜２２は、基板２の短手方向に沿って延びる長方形状に形成されている。
Referring to FIGS. 3 and 6, on
第１引き出し電極膜２３は、第１パッド電極膜２２においてカソード端子９側の縁部の中央部から当該カソード端子９側に向けて引き出されている。第１引き出し電極膜２３は、表面絶縁層１５上から第１コンタクト孔１６に入り込み、当該第１コンタクト孔１６内においてダイオード領域１０およびガードリング領域１２と電気的に接続されている。第１引き出し電極膜２３は、ダイオード領域１０との間でショットキー接合を形成している。
The first
図３および図６を参照して、カソード電極膜２１は、基板２のカソード端子９側の端部の表面絶縁層１５上に配置された第２パッド電極膜２４と、第２パッド電極膜２４から第２コンタクト孔１７に向けて引き出された第２引き出し電極膜２５とを含む。第２パッド電極膜２４は、ダイオード領域１０を挟んで第１パッド電極膜２２と対向するように表面絶縁層１５上に形成されている。第２パッド電極膜２４は、基板２の短手方向に沿って延びる長方形状に形成されている。
Referring to FIGS. 3 and 6, the
第２引き出し電極膜２５は、第２パッド電極膜２４におけるアノード端子８側の縁部から当該アノード端子８側に向けて引き出されている。第２引き出し電極膜２５は、表面絶縁層１５上から第２コンタクト孔１７に入り込み、当該第２コンタクト孔１７内において第１不純物領域１１と電気的に接続されている。第２引き出し電極膜２５は、第１不純物領域１１との間でオーミック接合を形成している。
The second
第２引き出し電極膜２５は、より具体的には、第２コンタクト孔１７の第１部分１８に入り込むように第２パッド電極膜２４からアノード端子８側に向けて引き出された第１電極膜部分２６と、第２コンタクト孔１７の第２部分１９に入り込むように第１電極膜部分２６からアノード端子８側に向けて引き出された第２電極膜部分２７とを含む。
第２引き出し電極膜２５の第１電極膜部分２６は、基板２の長手方向にアノード電極膜２０の第１引き出し電極膜２３と対向するようにアノード端子８側に向けて引き出されている。第１電極膜部分２６は、基板２の短手方向に沿う長方形状に引き出されている。第２引き出し電極膜２５の第２電極膜部分２７は、アノード電極膜２０の第１引き出し電極膜２３を挟み込むように、第１電極膜部分２６の長手方向の両端部のそれぞれからアノード端子８側に向けて引き出されている。
More specifically, the second
The first
このように、本実施形態では、アノード電極膜２０が平面視凸形状に形成されており、カソード電極膜２１がアノード電極膜２０と噛合う平面視凹形状に形成されている。これにより、基板２の第１主面５上（つまり、表面絶縁層１５上）という限られた面積内において、アノード電極膜２０の専有面積およびカソード電極膜２１の専有面積のそれぞれを増加させることができる。これにより、アノード電極膜２０の抵抗値の低減を図ることができ、かつ、カソード電極膜２１の抵抗値の低減を図ることができる。
As described above, in this embodiment, the
また、カソード電極膜２１において、第２引き出し電極膜２５は、第１電極膜部分２６および第２電極膜部分２７のそれぞれを介して第１不純物領域１１と電気的に接続されている。したがって、たとえば第１電極膜部分２６および第２電極膜部分２７のいずれか一方のみしか形成されていない場合に比べて、第２引き出し電極膜２５および第１不純物領域１１の接続面積を増加させることができる。よって、第２引き出し電極膜２５と第１不純物領域１１との間の抵抗値の低減を図ることができる。
In the
図３を参照して、表面絶縁層１５上には、アノード電極膜２０およびカソード電極膜２１を被覆するように絶縁層３０が形成されている。絶縁層３０は、表面絶縁層１５側からこの順に積層されたパッシベーション膜３１および樹脂膜３２を含む。パッシベーション膜３１は、酸化膜（ＳｉＯ２膜）を含んでいてもよいし、窒化膜（ＳｉＮ膜）を含んでいてもよい。樹脂膜３２は、ポリイミドを含んでいてもよい。
Referring to FIG. 3, an insulating
絶縁層３０には、第１パッド電極膜２２の縁部を除く領域を露出させる第１パッド開口３３と、第２パッド電極膜２４の縁部を除く領域を露出させる第２パッド開口３４とが形成されている。第１パッド開口３３内には、前述のアノード端子８が形成されており、第２パッド開口３４内には、前述のカソード端子９が形成されている。
アノード端子８は、第１パッド開口３３内においてアノード電極膜２０の第１パッド電極膜２２と電気的に接続されている。これにより、アノード端子８は、アノード電極膜２０を介してダイオード領域１０と電気的に接続されている。アノード端子８は、絶縁層３０から突出するように形成されており、当該絶縁層３０を被覆する被覆部を有している。アノード端子８は、複数の金属膜が積層された積層構造を有していてもよい。複数の金属膜は、第１パッド電極膜２２から順に積層されたＮｉ膜、Ｐｄ膜およびＡｕ膜を含んでいてもよい。
The insulating
The
カソード端子９は、第２パッド開口３４内においてカソード電極膜２１の第２パッド電極膜２４と電気的に接続されている。これにより、カソード端子９は、カソード電極膜２１を介して第１不純物領域１１に電気的に接続されている。カソード端子９は、絶縁層３０から突出するように形成されており、当該絶縁層３０を被覆する被覆部を有している。カソード端子９は、複数の金属膜が積層された積層構造を有していてもよい。複数の金属膜は、第２パッド電極膜２４から順に積層されたＮｉ膜、Ｐｄ膜およびＡｕ膜を含んでいてもよい。
The
図１〜図６を参照して、基板２の側面７ａ，７ｂには、極性方向を識別するための方向識別用マーク３５が形成されている。本実施形態では、基板２のカソード端子９側に位置する短手側面７ｂに、アノード端子８側に向かって窪んだ凹部３６が形成されており、当該凹部３６がカソード方向を示す方向識別用マーク３５（カソードマーク）として形成されている。
With reference to FIGS. 1 to 6, direction identification marks 35 for identifying the polarity direction are formed on the side surfaces 7 a and 7 b of the
また、表面絶縁層１５および絶縁層３０において、基板２の凹部３６と整合する位置には、当該基板２の凹部３６に整合する凹部がそれぞれ形成されている。また、カソード電極膜２１の第２パッド電極膜２４およびカソード端子９には、基板２に形成された凹部３６に沿う凹状の部分がそれぞれ形成されている。本実施形態では、基板２のカソード端子９側にカソードマークが形成されているが、これに代えて、基板２のアノード端子８側に位置する短手側面７ｂにカソード端子９側に向かって窪んだ凹部３６を形成し、当該凹部３６を、アノード方向を示すアノードマークとしてもよい。
Further, in the
次に、図３に加えて図７を参照し、チップダイオード１の電気的構造について説明する。図７は、図１に示すチップダイオード１の電気的構造を示す回路図である。
図３を参照して、アノード電極膜２０およびダイオード領域１０の間には、アノード電極膜２０およびダイオード領域１０の間に形成されたショットキー接合によって、アノード電極膜２０をアノードとし、ダイオード領域１０をカソードとするショットキーバリアダイオードＳＢＤが形成されている。
Next, with reference to FIG. 7 in addition to FIG. 3, the electrical structure of the
Referring to FIG. 3, the
また、ダイオード領域１０および第２不純物領域１３の間のｐｎ接合部には、第２不純物領域１３をアノードとし、ダイオード領域１０をカソードとするｐｎ接合ダイオードＤ１が形成されている。また、第１不純物領域１１および第２不純物領域１３の間のｐｎ接合部には、第２不純物領域１３をアノードとし、第１不純物領域１１をカソードとするｐｎ接合ダイオードＤ２が形成されている。ｐｎ接合ダイオードＤ１，Ｄ２は、ｎ型のエピタキシャル層４とｐ型の第２不純物領域１３（半導体基板３）との間のｐｎ接合部によって形成されたｐｎ接合ダイオードでもある。以下では、ｐｎ接合ダイオードＤ１，Ｄ２を纏めてｐｎ接合ダイオードＤという。
A pn junction diode D1 having the
図７を参照して、ショットキーバリアダイオードＳＢＤのアノードは、アノード端子８と電気的に接続されており、ショットキーバリアダイオードＳＢＤのカソードは、カソード端子９と電気的に接続されている。ｐｎ接合ダイオードＤのカソードは、ショットキーバリアダイオードＳＢＤのカソードと電気的に接続されており、ｐｎ接合ダイオードＤのアノードは、基板２によって電気的に開放されている。ｐｎ接合ダイオードＤは、ショットキーバリアダイオードＳＢＤに逆直列に接続されている。
Referring to FIG. 7, the anode of Schottky barrier diode SBD is electrically connected to
本実施形態に係るチップダイオード１は、基板２内に不所望な電流経路が形成されるのを抑制し、漏れ電流の抑制を図るものである。ここでは、図８および図９に示されるように、本実施形態に係るチップダイオード１を二つ用意して、各チップダイオード１間に流れる漏れ電流をシミュレーションにより測定した。また、図１０および図１１に示されるように、本実施形態に係るチップダイオード１の漏れ電流の特性と比較するため、参考例に係るチップダイオード１０１を二つ用意して、各チップダイオード１０１間に流れる漏れ電流をシミュレーションにより測定した。各シミュレーションによる漏れ電流の測定結果が、図１２に示されている。以下、図８〜図１２を参照して、漏れ電流の測定法および当該漏れ電流の測定結果について具体的に説明する。
The
図８は、本実施形態に係るチップダイオード１を二つ用意し、当該二つのチップダイオード１の基板２同士を接触させた状態を示す断面図である。図９は、図８に示す状態の電気的構造を示す回路図である。
図８および図９を参照して、本実施形態に係る二つのチップダイオード１の基板２同士を接触させると、一方および他方のチップダイオード１間に、一方のチップダイオード１のｐｎ接合ダイオードＤと、他方のチップダイオード１のｐｎ接合ダイオードＤとが逆直列に接続された逆直列回路が形成される。したがって、一方のチップダイオード１のカソード端子９と、他方のチップダイオード１のカソード端子９とは、ｐｎ接合ダイオードＤの逆直列回路を介して互いに電気的に接続されている。
FIG. 8 is a cross-sectional view showing a state in which two
With reference to FIGS. 8 and 9, when the
図１０は、参考例に係るチップダイオード１０１を二つ用意し、当該二つのチップダイオード１の基板２同士を接触させた状態を示す断面図である。図１１は、図１０に示す状態の電気的構造を示す回路図である。
図１０を参照して、参考例に係るチップダイオード１０１は、第２不純物領域１３がｎ型である点、つまり、ｐ型の半導体基板３に代えてｎ型の半導体基板１０２が採用されている点を除いて、本実施形態に係るチップダイオード１の構成とほぼ同様の構成を有している。参考例に係るチップダイオード１０１において、本実施形態に係るチップダイオード１の構成と対応する構成については、本実施形態に係るチップダイオード１の構成と同一の参照符号を付して説明を省略する。
FIG. 10 is a cross-sectional view showing a state where two
Referring to FIG. 10, the
参考例に係るチップダイオード１０１では、ダイオード領域１０および第２不純物領域１３の間、ならびに、第１不純物領域１１および第２不純物領域１３の間にｐｎ接合ダイオードＤ１、Ｄ２は形成されていない。したがって、図１１を参照して、参考例に係るチップダイオード１０１の基板２同士を接触させると、一方のチップダイオード１のショットキーバリアダイオードＳＢＤのカソード、および、他方のチップダイオード１のショットキーバリアダイオードＳＢＤのカソードは、基板２を介して互いに電気的に接続される。
In the
図１２は、本実施形態に係るチップダイオード１の漏れ電流、および、参考例に係るチップダイオード１０１の漏れ電流をシミュレーションにより測定した結果を示すグラフである。図１２において、横軸は、カソード端子９間の電圧であり、縦軸は、漏れ電流である。
ここでは、一方および他方のチップダイオード１，１０１のアノード端子８にグランド電位を印加し、一方および他方のチップダイオード１，１０１のカソード端子９間に所定の電圧を印加した状態で、一方および他方のチップダイオード１，１０１のカソード端子９間に流れる漏れ電流を測定した。
FIG. 12 is a graph showing the results of measuring the leakage current of the
Here, the ground potential is applied to the
図１２には、第１曲線Ｌ１と、第２曲線Ｌ２とが示されている。第１曲線Ｌ１は、本実施形態に係るチップダイオード１の漏れ電流の特性を示しており、第２曲線Ｌ２は、参考例に係るチップダイオード１０１の漏れ電流の特性を示している。
第１曲線Ｌ１および第２曲線Ｌ２を参照して、本実施形態に係るチップダイオード１によれば、参考例に係るチップダイオード１０１と比べて漏れ電流を低減できることが分かった。
FIG. 12 shows the first curve L1 and the second curve L2. The first curve L1 shows the leakage current characteristic of the
With reference to the first curve L1 and the second curve L2, it was found that the
図１１を参照して、参考例に係るチップダイオード１０１では、一方のチップダイオード１０１および他方のチップダイオード１０１が基板２によって短絡されている。したがって、一方のチップダイオード１０１のアノード端子８および／またはカソード端子９から、他方のチップダイオード１０１のカソード端子９に向けて漏れ電流が流れる。また、他方のチップダイオード１０１のアノード端子８および／またはカソード端子９から、一方のチップダイオード１０１のカソード端子９に向けて漏れ電流が流れる。その結果、一方および他方のチップダイオード１０１の両方において漏れ電流が増加した。
Referring to FIG. 11, in the
これに対して、図９を参照して、本実施形態に係るチップダイオード１では、一方および他方のチップダイオード１のカソード端子９間にｐｎ接合ダイオードＤの逆直列回路が形成されている。したがって、一方のチップダイオード１のアノード端子８および／またはカソード端子９から、他方のチップダイオード１のカソード端子９に向けて漏れ電流が流れるのを抑制することができる。また、他方のチップダイオード１のアノード端子８および／またはカソード端子９から、一方のチップダイオード１のカソード端子９に向けて漏れ電流が流れるのを抑制することができる。その結果、参考例に係るチップダイオード１と比べて、漏れ電流を低下させることができた。
On the other hand, referring to FIG. 9, in the
以上、本実施形態に係るチップダイオード１によれば、カソード電極膜２１およびダイオード領域１０の間に、ショットキーバリアダイオードＳＢＤが形成されている。また、ダイオード領域１０および第２不純物領域１３の間、ならびに、第１不純物領域１１および第２不純物領域１３の間に、ショットキーバリアダイオードＳＢＤと逆直列に接続されるｐｎ接合ダイオードＤ１，Ｄ２（ｐｎ接合ダイオードＤ）が形成されている。
As described above, according to the
このｐｎ接合ダイオードＤ１，Ｄ２（ｐｎ接合ダイオードＤ）により、アノード電極膜２０を介してアノード端子８から第２不純物領域１３に漏れ電流が流れる電流経路が形成されるのを抑制することができ、かつ、カソード電極膜２１を介してカソード端子９から第２不純物領域１３に漏れ電流が流れる電流経路が形成されるのを抑制できる。
したがって、図８および図９を参照して、本実施形態に係る二つのチップダイオード１の基板２同士を接触させた場合、一方および他方のチップダイオード１間に、一方のチップダイオード１のｐｎ接合ダイオードＤと、他方のチップダイオード１のｐｎ接合ダイオードＤとが逆直列に接続された逆直列回路を形成することができる。ｐｎ接合ダイオードＤの逆直列回路は、各ｐｎ接合ダイオードＤの順方向および逆方向のいずれの方向の電流も阻止する。
The pn junction diodes D1 and D2 (pn junction diode D) can suppress the formation of a current path through which the leakage current flows from the
Therefore, referring to FIGS. 8 and 9, when the
これにより、一方のチップダイオード１のアノード端子８および／またはカソード端子９から、他方のチップダイオード１のカソード端子９に向けて漏れ電流が流れるのを抑制することができる。また、他方のチップダイオード１のアノード端子８および／またはカソード端子９から、一方のチップダイオード１のカソード端子９に向けて漏れ電流が流れるのを抑制することができる。
Thereby, it is possible to suppress the leakage current from flowing from the
このように、本実施形態に係るチップダイオード１によれば、基板２に他の電子部品（図９の例では、本実施形態に係るチップダイオード１）が接触したとしても、基板２に漏れ電流が流れる電流経路が形成されるのを抑制できる。したがって、チップダイオード１を実装基板に実装するに当たり、当該チップダイオード１を他の電子部品に近づけて実装することが可能となる。これにより、実装基板への高密度実装に寄与できるチップダイオード１を提供することができる。
As described above, according to the
また、本実施形態に係るチップダイオード１を実装基板に実装することによって、本実施形態に係るチップダイオード１および実装基板を含む回路モジュールを提供することもできる。回路モジュールの一例が図１３に示されている。図１３は、図１に示すチップダイオード１が組み込まれた回路モジュール４１の一部を示す図である。
図１３を参照して、回路モジュール４１は、実装基板４２と、実装基板４２に実装された複数個のチップダイオード１とを含む。図１３では、複数個のチップダイオード１のうち互いに隣り合う２個のチップダイオード１が実装された領域のみを示している。以下では、２個のチップダイオード１のうち、図１３の左側のチップダイオード１を「一方のチップダイオード１」といい、図１３の右側のチップダイオード１を「他方のチップダイオード１」という。
Further, by mounting the
With reference to FIG. 13, the
実装基板４２の主面には、複数の配線４３が形成されている。複数の配線４３には、一方および他方のチップダイオード１のアノード端子８およびカソード端子９のそれぞれと対応する複数のアノードパッド４４および複数のカソードパッド４５が含まれる。一方および他方のチップダイオード１は、いずれも基板２の第１主面５が実装基板４２の主面に対向した状態で当該実装基板４２に実装されている。
A plurality of
各チップダイオード１のアノード端子８は、たとえば半田等の第１導電性接合材４６を介して配線４３のアノードパッド４４と電気的および機械的に接続されている。また、各チップダイオード１のカソード端子９は、たとえば半田等の第２導電性接合材４７を介して配線４３のカソードパッド４５と電気的および機械的に接続されている。
一方のチップダイオード１が他方のチップダイオード１に近づく方向に傾斜した姿勢で実装基板４２に実装された場合について考える。この場合、一方のチップダイオード１の基板２の角部１４が最もチップダイオード１に近づくため、当該基板２の角部１４が他方のチップダイオード１と接触するリスクが高まる。
The
Consider a case where one
しかし、本実施形態に係るチップダイオード１は、基板２の角部１４を含め、基板２の側面７ａ，７ｂおよび基板２の第２主面６の全域から第２不純物領域１３が露出している構造を有している。したがって、一方のチップダイオード１の基板２の角部１４が他方のチップダイオード１と接触したとしても、一方および他方のチップダイオード１のそれぞれの基板２に漏れ電流が流れる電流経路が形成されるのを抑制することができる。
However, in the
接触による漏れ電流の値が設計値の範囲内であれば、一方および他方のチップダイオード１の間に基板２が接触しない程度の距離を設ける必要がなく、一方および他方のチップダイオード１を互いに近接させて実装基板４２に実装することができる。たとえば、少なくとも下記の式（１）を満たすように、一方および他方のチップダイオード１を実装基板４２に実装することができる。
If the value of the leakage current due to the contact is within the design value range, it is not necessary to provide a distance between the one and the
Ｌ≦Ｔ１＋Ｔ２ …（１）
上記式（１）において、Ｌは、互いに隣り合う一方のチップダイオード１および他方のチップダイオード１の間の距離である。また、Ｔ１は、実装基板４２の主面および一方のチップダイオード１の第２主面６の間の距離である。また、Ｔ２は、実装基板４２の主面および他方のチップダイオード１の第２主面６の間の距離である。このようにして、チップダイオード１を実装基板４２に高密度実装することができる。
L≦T1+T2 (1)
In the above formula (1), L is the distance between the one
次に、図１４Ａ〜図１４Ｈを参照して、チップダイオード１の製造方法の一例について説明する。図１４Ａ〜図１４Ｈは、図１に示すチップダイオード１の製造方法を示す縦断面図である。
まず、図１４Ａを参照して、半導体基板３のベースとなるシリコン製のｐ型の半導体ウエハ５１が準備される。次に、半導体ウエハ５１のシリコンがエピタキシャル成長される。シリコンのエピタキシャル成長は、当該シリコンに対するｎ型不純物の導入と並行して実行される。これにより、半導体ウエハ５１の主面上にｎ型のエピタキシャル層４が形成されて、基板２のベースとなるベース基板５２が形成される。ベース基板５２は、基板２の第１主面５および第２主面６に対応する第１主面５３および第２主面５４を有している。
Next, an example of a method of manufacturing the
First, referring to FIG. 14A, a p-
ベース基板５２の第１主面５３には、複数のチップダイオード１のそれぞれと対応する複数の部品形成領域５５と、複数の部品形成領域５５を区画する境界領域５６とが設定される。ベース基板５２に対して所定の処理を実行した後、境界領域５６（つまり、部品形成領域５５の周縁）に沿ってベース基板５２を切断することにより、複数のチップダイオード１の個片が切り出される。図１４Ａでは、２個のチップダイオード１の個片が切り出される領域が示されている（以下、図１４Ｂ〜図１４Ｈにおいて同じ）。
On the first
ベース基板５２が形成された後、ベース基板５２の第１主面５３に表面絶縁層１５が形成される。表面絶縁層１５は、熱酸化処理によりベース基板５２の第１主面５３を酸化させることにより形成されてもよいし、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によりベース基板５２の第１主面５３に絶縁材料を堆積させることにより形成されてもよい。
After the
次に、図１４Ｂを参照して、ベース基板５２の第１主面５３側の表層部に、たとえばイオン注入マスク（図示せず）を介してｎ型不純物が選択的に注入される。その後、熱処理によって、ｎ型不純物がベース基板５２の第１主面５３側の表層部に拡散される。これにより、ベース基板５２の第１主面５３側の表層部に第１不純物領域１１が形成される。また、これにより、第１不純物領域１１によって取り囲まれた領域にダイオード領域１０が形成される。第１不純物領域１１およびダイオード領域１０が形成された後、イオン注入マスクは除去される。
Next, referring to FIG. 14B, an n-type impurity is selectively implanted into the surface layer portion of
また、ベース基板５２の第１主面５３側の表層部、より具体的にはダイオード領域１０の表層部に、たとえばイオン注入マスク（図示せず）を介してｐ型不純物が選択的に注入される。その後、熱処理によって、ｐ型不純物がダイオード領域１０の表層部に拡散される。これにより、ダイオード領域１０の表層部にガードリング領域１２が形成される。ガードリング領域１２が形成された後、イオン注入マスクは除去される。
Further, p-type impurities are selectively implanted into the surface layer portion of the
次に、図１４Ｃに示すように、マスク（図示せず）を介するエッチングによって表面絶縁層１５の不要な部分が選択的に除去されて、表面絶縁層１５にダイオード領域１０を露出させる第１コンタクト孔１６および第１不純物領域１１を露出させる第２コンタクト孔１７が形成される。
次に、たとえばスパッタ法によってアノード電極膜２０およびカソード電極膜２１のベースとなる電極膜が、表面絶縁層１５上に形成される。次に、マスク（図示せず）を介するエッチングによって電極膜の不要な部分が選択的に除去される。これにより、第１パッド電極膜２２および第１引き出し電極膜２３を含むアノード電極膜２０、ならびに、第２パッド電極膜２４および第２引き出し電極膜２５を含むカソード電極膜２１が形成される。
Next, as shown in FIG. 14C, an unnecessary portion of the
Next, an electrode film serving as a base of the
次に、図１４Ｄを参照して、たとえばＣＶＤ法によって、アノード電極膜２０およびカソード電極膜２１を被覆するパッシベーション膜３１が形成される。次に、パッシベーション膜３１を被覆するように感光性ポリイミドが塗布されて、樹脂膜３２が形成される。これにより、パッシベーション膜３１および樹脂膜３２を含む絶縁層３０が形成される。次に、樹脂膜３２が選択的に露光・現像されて、境界領域５６、第１パッド開口３３および第２パッド開口３４に対応するパターンで開口する複数の開口５７，５８，５９が樹脂膜３２に形成される。
Next, with reference to FIG. 14D,
次に、図１４Ｅを参照して、たとえば樹脂膜３２をマスクとするエッチングによって、パッシベーション膜３１の不要な部分が除去される。これにより、境界領域５６上の表面絶縁層１５を露出させる開口６０、第１パッド電極膜２２を露出させる第１パッド開口３３、および、第２パッド電極膜２４を露出させる第２パッド開口３４が絶縁層３０に形成される。
Next, referring to FIG. 14E, an unnecessary portion of
次に、図１４Ｆを参照して、部品形成領域５５を被覆し、境界領域５６を露出させる開口６１を選択的に有するマスク６２がベース基板５２の第１主面５３上に形成される。次に、たとえばマスクを介する異方性エッチング（たとえば、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法）により、ベース基板５２の不要な部分が除去される。これにより、部品形成領域５５を区画する溝６３がベース基板５２に形成される。ベース基板５２に溝６３が形成された後、マスク６２は除去される。
Next, with reference to FIG. 14F, a
次に、図１４Ｇを参照して、たとえばめっき処理によって、第１パッド開口３３から露出する第１パッド電極膜２２上および第２パッド開口３４から露出する第２パッド電極膜２４上に、Ｎｉ膜、Ｐｄ膜およびＡｕ膜が、それぞれ順に形成される。これにより、Ｎｉ／Ｐｄ／Ａｕ積層膜を含むアノード端子８およびカソード端子９が形成される。
次に、図１４Ｈを参照して、たとえばＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法によって、ベース基板５２の第２主面５４が溝６３に連通するまで研削される。これにより、ベース基板５２が溝６３に沿って切断されて、チップダイオード１の個片が切り出される。個片化されたチップダイオード１において、ベース基板５２の第１主面５３および第２主面５４を成していた部分が、基板２の第１主面５および第２主面６となる。また、個片化されたチップダイオード１において、ベース基板５２の溝６３の内壁を成していた部分が、基板２の側面７ａ，７ｂとなる。以上の工程を経て、チップダイオード１が製造される。
＜第２実施形態＞
図１５は、本発明の第２実施形態に係るチップダイオード７１を示す縦断面図である。図１５において、前述の第１実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
Next, referring to FIG. 14G, a Ni film is formed on the first
Next, referring to FIG. 14H, for example, by CMP (Chemical Mechanical Polishing), the second
<Second Embodiment>
FIG. 15 is a vertical sectional view showing a
本実施形態に係るチップダイオード７１は、ダイオード領域１０および第１不純物領域１１に対して基板２の前記第２主面６側に形成された低抵抗領域７２をさらに含む。低抵抗領域７２は、ダイオード領域１０のｎ型不純物濃度よりも高いｎ型不純物濃度を有し、かつ、ダイオード領域１０の抵抗値よりも低い抵抗値を有している。
より具体的には、本実施形態に係る基板２は、前述の半導体基板３および前述のエピタキシャル層４の間に形成された中間エピタキシャル層７３をさらに含み、当該中間エピタキシャル層７３に低抵抗領域７２が形成されている。低抵抗領域７２は、本実施形態では、中間エピタキシャル層７３の全域に形成されている。
The
More specifically, the
したがって、低抵抗領域７２は、ダイオード領域１０および第２不純物領域１３と電気的に接続されるようにダイオード領域１０および第２不純物領域１３の間に形成されている。また、低抵抗領域７２は、第１不純物領域１１および第２不純物領域１３と電気的に接続されるように第１不純物領域１１および第２不純物領域１３の間に延びており、ダイオード領域１０と第１不純物領域１１とを電気的に接続させている。
Therefore, the
このようなチップダイオード７１は、前述の図１４Ａの工程を、図１６Ａ〜図１６Ｃに示される工程に変更することにより製造することができる。図１６Ａ〜図１６Ｃは、図１５に示すチップダイオード１の製造方法を示す縦断面図である。
まず、図１６Ａを参照して、シリコン製のｐ型の半導体ウエハ５１が準備される。次に、半導体ウエハ５１の主面（本実施形態では、半導体ウエハ５１の主面の全域）にｎ型不純物（たとえばヒ素（Ａｓ））が注入される。
Such a
First, referring to FIG. 16A, a p-
次に、図１６Ｂを参照して、半導体ウエハ５１のシリコンがエピタキシャル成長される。これにより、半導体ウエハ５１上に中間エピタキシャル層７３が形成される。また、シリコンのエピタキシャル成長に伴って、半導体ウエハ５１に注入されたｎ型不純物がシリコンの成長方向に拡散する。これにより、中間エピタキシャル層７３に低抵抗領域７２が形成される。
Next, referring to FIG. 16B, the silicon of the
次に、図１６Ｃを参照して、中間エピタキシャル層７３のシリコンがさらにエピタキシャル成長される。シリコンのエピタキシャル成長は、当該シリコンに対するｎ型不純物（たとえばリン（Ｐ））の導入と並行して実行される。この工程では、低抵抗領域７２のｎ型不純物濃度よりも低いｎ型不純物濃度となるように、ｎ型不純物が成長途中のシリコンに導入される。
Next, referring to FIG. 16C, silicon of
これにより、中間エピタキシャル層７３上に、当該低抵抗領域７２のｎ型不純物濃度よりも低いｎ型不純物濃度を有するｎ型のエピタキシャル層４が形成されて、基板２のベースとなるベース基板５２が形成される。そして、ベース基板５２の第１主面５３に表面絶縁層１５が形成される。その後、図１４Ｂ〜図１４Ｈと同様の工程が実行されて、チップダイオード７１が製造される。
As a result, the n-
以上、本実施形態に係るチップダイオード７１は、ダイオード領域１０および第２不純物領域１３の間、ならびに、第１不純物領域１１および第２不純物領域１３の間に形成された低抵抗領域７２を含む。この低抵抗領域７２および第２不純物領域１３のｐｎ接合部によってｐｎ接合ダイオードを形成することができる。つまり、ダイオード領域１０および第２不純物領域１３の間、ならびに、第１不純物領域１１および第２不純物領域１３の間に、低抵抗領域７２を介してｐｎ接合ダイオードＤ１，Ｄ２を形成することができる。したがって、本実施形態に係るチップダイオード７１によっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。
As described above, the
また、低抵抗領域７２は、ダイオード領域１０のｎ型不純物濃度よりも高いｎ型不純物濃度を有しており、かつ、ダイオード領域１０の抵抗値よりも低い抵抗値を有しているので、基板２の抵抗値の低減を図ることができる。また、アノード電極膜２０およびカソード電極膜２１の間を流れる電流の一部を低抵抗領域７２に流すことができる。これにより、ジュール熱の発生を抑制することができるから、基板２の温度上昇を抑制することができる。
Since the
特に、本実施形態に係るチップダイオード７１では、低抵抗領域７２が、ダイオード領域１０および第１不純物領域１１の両方と電気的に接続されている。これにより、ダイオード領域１０および第１不純物領域１１を直接結ぶ電流経路に加えて、低抵抗領域７２を介してダイオード領域１０および第１不純物領域１１を結ぶ電流経路を形成することができるから、アノード電極膜２０およびカソード電極膜２１の間で電流密度が高まるのを抑制することができる。したがって、基板２の抵抗値を効果的に低減することができ、かつ、基板の温度上昇を効果的に抑制することができる。
Particularly, in the
本実施形態では、低抵抗領域７２が、中間エピタキシャル層７３の全域に形成されている例について説明したが、必ずしも中間エピタキシャル層７３の全域に形成されている必要はない。低抵抗領域７２は、たとえば、ダイオード領域１０と第１不純物領域１１とを電気的に接続させるように、中間エピタキシャル層７３の一部の領域にだけ形成されていてもよい。
＜第３実施形態＞
図１７は、本発明の第３実施形態に係るチップダイオード７４を示す縦断面図である。
In the present embodiment, the example in which the
<Third Embodiment>
FIG. 17 is a vertical sectional view showing a
本実施形態に係るチップダイオード７４は、基板２の側面７ａ，７ｂに沿ってｐ型の側面不純物領域７５がさらに形成されている点で、前述の第２実施形態に係るチップダイオード７１と異なる。図１７において、前述の第２実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
側面不純物領域７５は、基板２の長手側面７ａおよび短手側面７ｂに沿う平面視四角環状に形成されている。側面不純物領域７５は、基板２の第１主面５から露出しており、当該基板２の第１主面５から第２主面６に向けて延びるように形成されている。側面不純物領域７５は、基板２の厚さ方向に第１不純物領域１１および低抵抗領域７２の境界部を横切るように形成されており、第２不純物領域１３（半導体基板３）と電気的に接続されている。つまり、側面不純物領域７５は、基板２の厚さ方向にエピタキシャル層４および中間エピタキシャル層７３の境界部を横切るように形成されており、エピタキシャル層４内に位置する上側領域７６と、中間エピタキシャル層７３内に位置する下側領域７７とを含む。
The
The side
また、側面不純物領域７５は、基板２の側面７ａ，７ｂの一部（エピタキシャル層４の側面および中間エピタキシャル層７３の側面）から露出している。したがって、本実施形態に係るチップダイオード７４は、ｐ型不純物によって形成された側面不純物領域７５および第２不純物領域１３が、基板２の側面７ａ，７ｂの全域および基板２の第２主面６の全域から露出している構造を有している。
Further, the side
このようなチップダイオード７４は、前述の図１４Ａおよび図１４Ｂの工程を、図１８Ａ〜図１８Ｄに示される工程に変更することにより製造することができる。図１８Ａ〜図１８Ｄは、図１７に示すチップダイオード１の製造方法を示す縦断面図である。
まず、図１８Ａを参照して、シリコン製のｐ型の半導体ウエハ５１が準備される。次に、半導体ウエハ５１の主面において低抵抗領域７２を形成すべき領域に、ｎ型不純物（たとえばヒ素（Ａｓ））が選択的に注入される。また、半導体ウエハ５１の主面において側面不純物領域７５を形成すべき領域に、ｐ型不純物（たとえばホウ素（Ｂ））が選択的に注入される。
Such a
First, referring to FIG. 18A, a p-
次に、図１８Ｂを参照して、半導体ウエハ５１のシリコンがエピタキシャル成長される。これにより、半導体ウエハ５１上に中間エピタキシャル層７３が形成される。また、シリコンのエピタキシャル成長に伴って、半導体ウエハ５１に注入されたｎ型不純物およびｐ型不純物がシリコンの成長方向に拡散する。これにより、中間エピタキシャル層７３に低抵抗領域７２と、側面不純物領域７５の一部となる下側領域７７とが形成される。
Next, referring to FIG. 18B, silicon of the
次に、図１８Ｃを参照して、中間エピタキシャル層７３のシリコンがさらにエピタキシャル成長される。シリコンのエピタキシャル成長は、当該シリコンに対するｎ型不純物（たとえばリン（Ｐ））の導入と並行して実行される。この工程では、低抵抗領域７２のｎ型不純物濃度よりも低いｎ型不純物濃度となるように、ｎ型不純物が成長途中のシリコンに導入される。これにより、エピタキシャル層４上に、低抵抗領域７２のｎ型不純物濃度よりも低いｎ型不純物濃度を有するｎ型のエピタキシャル層４が形成されて、基板２のベースとなるベース基板５２が形成される。次に、ベース基板５２の第１主面５３に表面絶縁層１５が形成される。
Next, referring to FIG. 18C, the silicon of the
次に、図１８Ｄを参照して、前述の図１４Ｂと同様の工程を経て、第１不純物領域１１、ダイオード領域１０およびガードリング領域１２が形成される。本実施形態では、さらに、エピタキシャル層４の表層部における側面不純物領域７５を形成すべき領域に、たとえばイオン注入マスク（図示せず）を介してｐ型不純物が選択的に注入される。その後、熱処理によって、ｐ型不純物がエピタキシャル層４の表層部に拡散されて、側面不純物領域７５の一部となる上側領域７６がエピタキシャル層４に形成される。
Next, referring to FIG. 18D, the
その後、図１４Ｃ〜図１４Ｈと同様の工程が実行される。図１４Ｈの個片化工程を経ることによって、中間エピタキシャル層７３に上側領域７６を含み、エピタキシャル層４に下側領域７７を含む側面不純物領域７５が形成される。このようにして、チップダイオード７４が製造される。
以上、本実施形態に係るチップダイオード７４は、前述の第２実施形態と同様、低抵抗領域７２を含むので、前述の第２実施形態において述べた効果と同様の効果を奏することができる。
Then, the same steps as those in FIGS. 14C to 14H are performed. 14H, the side
As described above, since the
また、本実施形態に係るチップダイオード７４は、基板２の側面７ａ，７ｂに沿い、かつ、基板２の第１主面５側の表層部から第２主面６に向けて延びるｐ型の側面不純物領域７５を含む。側面不純物領域７５は、多数キャリアとしての陽子を有しているので、基板２の側面７ａ，７ｂに沿って電子が移動するのを抑制することができる。これにより、基板２の側面７ａ，７ｂに沿って生じる沿面漏れ電流の発生を抑制することができる。
Further, the
特に、本実施形態に係る側面不純物領域７５は、第２不純物領域１３と電気的に接続されるように、かつ、基板２の側面７ａ，７ｂから露出するように形成されているので、基板２の側面７ａ，７ｂに沿って電子が移動するのを効果的に抑制することができる。これにより、沿面漏れ電流の発生を効果的に抑制することができる。
本実施形態では、図１８Ａの工程において、半導体ウエハ５１の主面にｐ型不純物を注入した後、当該半導体ウエハ５１のシリコンをエピタキシャル成長させて、側面不純物領域７５の一部となる下側領域７７が形成される例について説明した。しかし、半導体ウエハ５１の主面にｐ型不純物を注入する工程を除いてもよい。この場合、図１８Ｄの工程において、側面不純物領域７５の一部となる上側領域７６および下側領域７７が形成されるように、エピタキシャル層４および中間エピタキシャル層７３にｐ型不純物を注入すればよい。
Particularly, since the side
In the present embodiment, in the step of FIG. 18A, after p-type impurities are implanted into the main surface of the
本実施形態では、前述の第２実施形態と同様に、低抵抗領域７２が形成された例について説明した。しかし、前述の第１実施形態のように、低抵抗領域７２（中間エピタキシャル層７３）を有さない構造のチップダイオード７４が採用されてもよい。この場合、半導体ウエハ５１上にエピタキシャル層４を形成した後、エピタキシャル層４にｐ型不純物を選択的に注入することにより、側面不純物領域７５を形成することができる。
＜第４実施形態＞
図１９は、本発明の第４実施形態に係るチップダイオード７８を示す縦断面図である。
In the present embodiment, an example in which the
<Fourth Embodiment>
FIG. 19 is a vertical sectional view showing a
本実施形態に係るチップダイオード７８は、基板２の側面７ａ，７ｂを被覆する側面絶縁層７９がさらに形成されている点で、前述の第２実施形態に係るチップダイオード７１と異なる。図１９において、前述の第２実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
側面絶縁層７９は、基板２の側面７ａ，７ｂのほぼ全域を被覆するように形成されている。側面絶縁層７９は、本実施形態では、基板２の側面７ａ，７ｂから絶縁層３０に向けて延び、少なくとも絶縁層３０の側面の一部を被覆する延部を有している。本実施形態に係る側面絶縁層７９の延部は、絶縁層３０において、パッシベーション膜３１に加えて、樹脂膜３２も被覆している。
The
The side surface insulating
側面絶縁層７９は、複数の絶縁膜が積層された積層構造を有していてもよいし、単一の絶縁膜からなる単層構造を有していてもよい。複数の絶縁膜または単一の絶縁膜は、酸化膜（ＳｉＯ２膜）を含んでいてもよいし、窒化膜（ＳｉＮ膜）を含んでいてもよい。側面絶縁層７９の厚さは、たとえば０．１μｍ以上０．５μｍ以下であり、基板２の厚さ（＝１００μｍ以上５００μｍ以下）と比べて極めて薄い。そのため、チップダイオード７８を大型化することなく、側面絶縁層７９による保護を基板２に提供することができる。
The side surface insulating
このようなチップダイオード７８は、たとえば、半導体ウエハ５１、中間エピタキシャル層７３およびエピタキシャル層４を含むベース基板５２（前述の図１６Ａ〜図１６Ｃの工程参照）に対して前述の図１４Ｂ〜図１４Ｆの工程が実行された後、前述の図１４Ｇのアノード端子８およびカソード端子９を形成する工程に先立って、次の図２０Ａおよび図２０Ｂに示される工程を実行することにより製造することができる。図２０Ａおよび図２０Ｂは、図１９に示すチップダイオード７８の製造方法を示す縦断面図である。
Such a
図２０Ａを参照して、溝６３が形成された後、たとえばＣＶＤ法によって、当該溝６３の内壁に加えて、部品形成領域５５の全域を被覆するように絶縁材料が堆積されて絶縁層８０が形成される。絶縁材料が堆積する工程が複数回（２回以上）実行されることによって、ベース基板５２側からこの順に複数の絶縁膜が積層された積層構造を有する絶縁層８０が形成されてもよい。
With reference to FIG. 20A, after the
次に、図２０Ｂを参照して、たとえば異方性エッチング（たとえばＲＩＥ法）により、絶縁層８０のうちの溝６３の側面を被覆する部分を残存させるように、絶縁層８０のうちのベース基板５２の第１主面５に平行な部分が除去される。その後、図１４Ｇおよび図１４Ｈの工程が順に実行される。図１４Ｈの個片化工程を経ることによって、溝６３の側面を被覆する絶縁層８０が側面絶縁層７９となる。このようにして、チップダイオード７８が製造される。
Next, referring to FIG. 20B, for example, by anisotropic etching (for example, RIE method), the base substrate of insulating
以上、本実施形態に係るチップダイオード７８は、前述の第２実施形態と同様、低抵抗領域７２を含むので、前述の第２実施形態において述べた効果と同様の効果を奏することができる。
また、本実施形態に係るチップダイオード７８は、基板２の側面７ａ，７ｂを被覆する側面絶縁層７９を含む。この側面絶縁層７９は、基板２の側面７ａ，７ｂのほぼ全域を被覆している。これにより、同一構造の複数個のチップダイオード７８が接触した場合に、側面絶縁層７９同士を接触させることができるので、基板２同士が直接接触するのを抑制または防止することができる。
As described above, since the
Further, the
また、チップダイオード７８と他の電子部品とが接触した場合に、側面絶縁層７９と他の電子部品とを接触させることができるので、当該チップダイオード７８の基板２が他の電子部品に直接接触するのを抑制または防止することができる。これにより、チップダイオード７８が他の電子部品等に接触した場合に、当該チップダイオード７８の基板２に不所望な電圧が印加されるのを抑制または防止できるから、漏れ電流の電流経路が基板２に形成されるのを抑制または防止することができる。
Further, when the
本実施形態では、前述の第２実施形態と同様に、低抵抗領域７２が形成された例について説明した。しかし、前述の第１実施形態のように、低抵抗領域７２を有さない構造のチップダイオード７８が採用されてもよい。
また、本実施形態に係るチップダイオード７８において、前述の第３実施形態に係る側面不純物領域７５が形成されていてもよい。この構成によれば、チップダイオード７８が、同一構造のチップダイオード７８や他の電子部品と接触した場合において、漏れ電流の発生をより一層良好に抑制することができる。
＜第５実施形態＞
図２１は、本発明の第５実施形態に係るチップダイオード８１を示す縦断面図である。
In the present embodiment, an example in which the
Further, in the
<Fifth Embodiment>
FIG. 21 is a vertical sectional view showing a
本実施形態に係るチップダイオード８１は、基板２において第２不純物領域１３に対して基板２の第２主面６側の領域にｎ型の第３不純物領域８２が形成されている点で、前述の第２実施形態に係るチップダイオード７１と異なる。図２１において、前述の第２実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
The
本実施形態に係る基板２は、前述のｐ型の半導体基板３に代えて、ｎ型の半導体基板８３を含む。半導体基板８３の上には、第２の中間エピタキシャル層８４を挟んで、前述の中間エピタキシャル層７３およびエピタキシャル層４がこの順に積層されている。ｎ型の第３不純物領域８２は、ｎ型の半導体基板８３によって形成されている。前述の第２不純物領域１３は、第２の中間エピタキシャル層８４によって形成されている。
The
このようなチップダイオード８１は、前述の図１４Ａの工程に代えて、たとえば次の工程を実行することにより製造することができる。まず、ｐ型の半導体ウエハ５１に代えて、ｎ型の第３不純物領域８２のベースとなるｎ型の半導体ウエハ５１が準備される。次に、ｐ型不純物を導入しながら半導体ウエハ５１のシリコンがエピタキシャル成長されて、第２の中間エピタキシャル層８４が形成される。この第２の中間エピタキシャル層８４が第２不純物領域１３となる。
Such a
次に、ｎ型不純物を導入しながら第２の中間エピタキシャル層８４のシリコンが成長されて、中間エピタキシャル層７３が形成される。この中間エピタキシャル層７３が低抵抗領域７２となる。次に、ｎ型不純物を導入しながら中間エピタキシャル層７３のシリコンが成長されて、エピタキシャル層４が形成される。これにより、ｎ型の半導体基板８３、第２の中間エピタキシャル層８４、中間エピタキシャル層７３およびエピタキシャル層４の積層構造を有するベース基板５２が形成される。その後、図１４Ｂ〜図１４Ｈと同様の工程が実行されて、チップダイオード８１が製造される。
Next, the silicon of the second
以上、本実施形態に係るチップダイオード８１は、前述の低抵抗領域７２に加えて、基板２において第２不純物領域１３に対して基板２の第２主面６側の領域に形成されたｎ型の第３不純物領域８２を含む。したがって、ダイオード領域１０および第２不純物領域１３の間、ならびに、第１不純物領域１１および第２不純物領域１３の間にｐｎ接合ダイオードＤ１，Ｄ２（ｐｎ接合ダイオードＤ）が形成されるのに加えて、第３不純物領域８２および第２不純物領域１３の間に、第２不純物領域１３をアノードとし、第３不純物領域８２をカソードとするｐｎ接合ダイオードＤ３が形成される。
As described above, in the
第３不純物領域８２および第２不純物領域１３の間に形成されたｐｎ接合ダイオードＤ３は、第２不純物領域１３を介してｐｎ接合ダイオードＤ１，Ｄ２（ｐｎ接合ダイオードＤ）と逆直列に接続されている。これにより、基板２の第２主面６からアノード端子８および／またはカソード端子９に向けて漏れ電流が流れるのを抑制することができ、アノード端子８および／またはカソード端子９から基板２の第２主面６に向けて漏れ電流が流れるのを抑制することができる。よって、本実施形態に係るチップダイオード８１によっても、前述の第１実施形態および第２実施形態において述べた効果と同様の効果を奏することができる。
The pn junction diode D3 formed between the
本実施形態に係るチップダイオード８１は、前述の第１、第３および第４実施形態に係るチップダイオード１，７４，７８の各構成と任意に組み合わされてもよい。たとえば、前述の第１実施形態のように、低抵抗領域７２（中間エピタキシャル層７３）を有さない構造のチップダイオード８１が採用されてもよい。また、前述の第３実施形態および第４実施形態の各構成と組み合わされて、側面不純物領域７５および側面絶縁層７９の双方を有する構造のチップダイオード８１が採用されてもよい。
The
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の各実施形態では、ダイオード領域１０が平面視四角形状に形成されている例について説明した。しかし、ダイオード領域１０は、平面視三角形状、平面視六角形状等の平面視四角形状以外の平面視多角形状に形成されていてもよいし、平面視円形状または平面視楕円形状に形成されていてもよい。また。第１不純物領域１１やガードリング領域１２は、ダイオード領域１０の平面視形状に応じて、平面視多角環状、平面視円環状または平面視楕円環状に形成されていてもよい。また、表面絶縁層１５に形成される第１コンタクト孔１６および第２コンタクト孔１７の各平面視形状も、ダイオード領域１０の平面視形状に応じて適宜変更されてもよい。
Although the embodiments of the present invention have been described above, the present invention can be implemented in other forms.
For example, in each of the above-described embodiments, an example in which the
また、前述の各実施形態では、第１不純物領域がダイオード領域１０を取り囲む平面視四角環状に形成された例について説明した。しかし、図２２に示されるような第１不純物領域１１が形成されてもよい。図２２は、図４に対応する部分の平面図であって、第１不純物領域１１の変形例を示す図である。図２２では、前述の図４と同様に、第１不純物領域１１およびガードリング領域１２をクロスハッチングによって示している。図２２において、前述の第１実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
Moreover, in each of the above-described embodiments, an example in which the first impurity region is formed in a square annular shape in plan view surrounding the
図２２に示されるように、第１不純物領域１１は、必ずしもダイオード領域１０を取り囲むように形成されている必要はなく、少なくともカソード電極膜２１が基板２の第１主面５と接する部分、つまり、表面絶縁層１５に形成された第１コンタクト孔１６から基板２の第１主面５が露出する部分に形成されていればよい。このような構成であっても、ダイオード領域１０を形成することができ、かつ、ダイオード領域１０およびカソード電極膜２１間の抵抗値の低減を図ることができる。
As shown in FIG. 22, the
また、前述の各実施形態において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面から抽出される特徴の一例を以下に示す。
項１：第１主面および第２主面を有する基板と、前記基板の前記第１主面側の表層部に形成された第１導電型のダイオード領域と、前記ダイオード領域と電気的に接続されるように前記基板の前記第１主面側の表層部に形成された第１導電型の第１不純物領域と、前記ダイオード領域との間でショットキー接合を形成するように前記基板の前記第１主面上に形成された第１電極膜と、前記第１不純物領域との間でオーミック接合を形成するように前記基板の前記第１主面上に形成された第２電極膜とを含み、前記基板において前記ダイオード領域および前記第１不純物領域に対して前記基板の前記第２主面側の領域には、前記ダイオード領域と電気的に接続されるように前記ダイオード領域の抵抗値よりも低い抵抗値を有する第１導電型の低抵抗領域が形成されている、チップダイオード。
Further, in each of the above-described embodiments, a configuration in which the conductivity type of each semiconductor portion is inverted may be adopted. That is, the p-type portion may be the n-type and the n-type portion may be the p-type.
In addition, various design changes can be made within the scope of the matters described in the claims. An example of the features extracted from this specification and the drawings is shown below.
Item 1: A substrate having a first main surface and a second main surface, a first conductivity type diode region formed in a surface layer portion of the substrate on the first main surface side, and electrically connected to the diode region As described above, the Schottky junction is formed between the diode region and the first conductivity type first impurity region formed in the surface layer portion on the first main surface side of the substrate. A first electrode film formed on the first main surface and a second electrode film formed on the first main surface of the substrate so as to form an ohmic junction with the first impurity region. In the region of the substrate on the side of the second main surface of the substrate with respect to the diode region and the first impurity region, the resistance value of the diode region is set to be electrically connected to the diode region. A low resistance region of the first conductivity type having a low resistance value is also formed.
このチップダイオードによれば、基板においてダイオード領域および第１不純物領域に対して基板の第２主面側の領域には、ダイオード領域の抵抗値よりも低い抵抗値を有する低抵抗領域が形成されているので、基板の抵抗値の低減を図ることができる。また、第１電極膜および第２電極膜の間を流れる電流の一部を低抵抗領域に流すことができるから、ジュール熱の発生を抑制することができる。これにより、基板の温度上昇を抑制することができる。 According to this chip diode, a low resistance region having a resistance value lower than that of the diode region is formed in the region of the substrate on the second main surface side of the substrate with respect to the diode region and the first impurity region. Therefore, the resistance value of the substrate can be reduced. Further, since part of the current flowing between the first electrode film and the second electrode film can be made to flow in the low resistance region, it is possible to suppress the generation of Joule heat. Thereby, the temperature rise of the substrate can be suppressed.
項２：前記低抵抗領域は、前記ダイオード領域および前記第１不純物領域に電気的に接続されている、項１に記載のチップダイオード。このチップダイオードによれば、低抵抗領域が、ダイオード領域および第１不純物領域の両方と電気的に接続されている。これにより、ダイオード領域および第１不純物領域を直接結ぶ電流経路に加えて、低抵抗領域を介してダイオード領域および第１不純物領域を結ぶ電流経路を形成することができるから、第１電極膜および第２電極膜の間で電流密度が高まるのを抑制することができる。その結果、基板の抵抗値を効果的に低減することができ、かつ、基板の温度上昇を効果的に抑制することができる。
Item 2: The chip diode according to
項３：前記第１不純物領域は、前記ダイオード領域の不純物濃度よりも高い不純物濃度を有している、項１または２に記載のチップダイオード。
項４：前記第１不純物領域は、前記ダイオード領域を取り囲むように形成されている、項３に記載のチップダイオード。このチップダイオードによれば、第１不純物領域を利用して基板の抵抗値を低減させることができる。
Item 3: The chip diode according to
Item 4: The chip diode according to
項５：前記ダイオード領域を露出させる第１コンタクト孔、および、前記第１不純物領域を露出させる第２コンタクト孔を有し、前記基板の前記第１主面を被覆するように当該第１主面上に形成された絶縁層をさらに含み、前記第１電極膜は、前記第１コンタクト孔内で前記ダイオード領域と電気的に接続されており、前記第２電極膜は、前記第２コンタクト孔内で前記第１不純物領域と電気的に接続されている、項１〜４のいずれか一項に記載のチップダイオード。
Item 5: Having a first contact hole exposing the diode region and a second contact hole exposing the first impurity region, the first main surface so as to cover the first main surface of the substrate. The first electrode film is further electrically connected to the diode region in the first contact hole, and the second electrode film is in the second contact hole.
項６：前記第１電極膜は、前記絶縁層上に形成された第１パッド電極膜と、前記第１パッド電極膜から前記第１コンタクト孔に向けて引き出され、かつ前記第１コンタクト孔内で前記ダイオード領域と電気的に接続された第１引き出し電極膜とを含み、前記第２電極膜は、前記絶縁層上に形成された第２パッド電極膜と、前記第２パッド電極膜から前記第２コンタクト孔に向けて引き出され、かつ前記第２コンタクト孔内で前記第１不純物領域と電気的に接続された第２引き出し電極膜とを含む、項５に記載のチップダイオード。
Item 6: The first electrode film is drawn from the first pad electrode film formed on the insulating layer toward the first contact hole, and in the first contact hole. And a second lead electrode film electrically connected to the diode region, wherein the second electrode film is a second pad electrode film formed on the insulating layer, and the second pad electrode film is formed from the second pad electrode film.
項７：前記第２コンタクト孔は、前記第１コンタクト孔と前記第２パッド電極膜との間において前記第１コンタクト孔および前記第２パッド電極膜の対向方向の直交方向に延びる第１部分と、前記第１部分の両端部のうちの少なくとも一方側の端部から前記第１コンタクト孔に沿って引き出された第２部分とを含み、前記第２電極膜の前記第２引き出し電極膜は、前記第２コンタクト孔の前記第１部分において前記第１不純物領域と電気的に接続された第１電極膜部分と、前記第２コンタクト孔の前記第２部分において前記第１不純物領域と電気的に接続された第２電極膜部分とを含む、項６に記載のチップダイオード。
Item 7: The second contact hole includes a first portion extending between the first contact hole and the second pad electrode film in a direction orthogonal to a facing direction of the first contact hole and the second pad electrode film. The second lead electrode film of the second electrode film includes a second part drawn out along the first contact hole from at least one end of both ends of the first part. A first electrode film portion electrically connected to the first impurity region in the first portion of the second contact hole, and an electrical connection to the first impurity region in the second portion of the second contact hole. Item 7. The chip diode according to
このチップダイオードによれば、第２電極膜の第２引き出し電極膜は、第１電極膜部分および第２電極膜部分のそれぞれを介して第１不純物領域と電気的に接続されている。したがって、たとえば第１電極膜部分および第２電極膜部分のいずれか一方のみしか形成されていない場合に比べて、第２引き出し電極膜および第１不純物領域の接続面積を増加させることができる。よって、第２引き出し電極膜と第１不純物領域との間の抵抗値の低減を図ることができる。 According to this chip diode, the second extraction electrode film of the second electrode film is electrically connected to the first impurity region via each of the first electrode film portion and the second electrode film portion. Therefore, as compared with the case where only one of the first electrode film portion and the second electrode film portion is formed, the connection area of the second lead electrode film and the first impurity region can be increased. Therefore, the resistance value between the second extraction electrode film and the first impurity region can be reduced.
項８：前記第２コンタクト孔は、前記第１部分の両端部のそれぞれから前記第１コンタクト孔を挟み込むように当該第１コンタクト孔に沿って引き出された一対の前記第２部分を含み、前記第２引き出し電極膜の前記第２電極膜部分は、一対の前記第２部分のそれぞれにおいて、前記第１不純物領域と電気的に接続されている、項７に記載のチップダイオード。
Item 8: The second contact hole includes a pair of the second portions that are drawn out along the first contact hole so as to sandwich the first contact hole from both ends of the first portion, respectively.
このチップダイオードによれば、第１電極膜が平面視凸形状に形成されており、第２電極膜が第１電極膜と噛合う平面視凹形状に形成されている。これにより、基板の第１主面上という限られた面積内において、第１電極膜の専有面積および第２電極膜の専有面積のそれぞれを増加させることができる。よって、第１電極膜の抵抗値の低減を図ることができ、かつ、第２電極膜の抵抗値の低減を図ることができる。 According to this chip diode, the first electrode film is formed in a convex shape in a plan view, and the second electrode film is formed in a concave shape in a plan view that meshes with the first electrode film. This makes it possible to increase the area occupied by the first electrode film and the area occupied by the second electrode film within the limited area of the first main surface of the substrate. Therefore, the resistance value of the first electrode film can be reduced, and the resistance value of the second electrode film can be reduced.
１ チップダイオード
２ 基板
５ 基板の第１主面
６ 基板の第２主面
７ａ 基板の長手側面
７ｂ 基板の短手側面
８ アノード端子（第１外部端子）
９ カソード端子（第２外部端子）
１０ ダイオード領域
１１ 第１不純物領域
１３ 第２不純物領域
１４ 基板の角部
２０ アノード電極膜（第１電極膜）
２１ カソード電極膜（第２電極膜）
４１ 回路モジュール
４２ 実装基板
４６ 第１導電性接合材
７１ チップダイオード
７２ 低抵抗領域
７４ チップダイオード
７５ 側面不純物領域
７８ チップダイオード
７９ 側面絶縁層
８１ チップダイオード
Ｄ ｐｎ接合ダイオード
Ｄ１ ｐｎ接合ダイオード
Ｄ２ ｐｎ接合ダイオード
Ｌ 距離
Ｔ１ 距離
Ｔ２ 距離
1
9 Cathode terminal (second external terminal)
10
21 Cathode electrode film (second electrode film)
41
Claims (16)
前記基板の前記第１主面側の表層部に形成された第１導電型のダイオード領域と、
前記ダイオード領域と電気的に接続されるように前記基板の前記第１主面側の表層部に形成された第１導電型の第１不純物領域と、
前記ダイオード領域との間でショットキー接合を形成するように前記基板の前記第１主面上に形成された第１電極膜と、
前記第１不純物領域との間でオーミック接合を形成するように前記基板の前記第１主面上に形成された第２電極膜と、
前記第１電極膜と電気的に接続された第１外部端子と、
前記第２電極膜と電気的に接続された第２外部端子とを含み、
前記基板において前記ダイオード領域および前記第１不純物領域に対して前記基板の前記第２主面側の領域には、前記ダイオード領域および前記第１不純物領域のそれぞれと電気的に接続されるように第２導電型の第２不純物領域が形成されており、
前記基板は、前記第１主面および前記第２主面を接続する側面を有しており、
前記基板の前記側面に沿い、かつ、前記基板の前記第１主面側の表層部から前記第２主面に向けて延びるように形成された第２導電型の側面不純物領域をさらに含む、チップダイオード。 A substrate having a first main surface and a second main surface;
A first conductivity type diode region formed in a surface layer portion on the first main surface side of the substrate;
A first conductivity type first impurity region formed in a surface layer portion on the first main surface side of the substrate so as to be electrically connected to the diode region;
A first electrode film formed on the first main surface of the substrate so as to form a Schottky junction with the diode region;
A second electrode film formed on the first main surface of the substrate so as to form an ohmic junction with the first impurity region;
A first external terminal electrically connected to the first electrode film;
A second external terminal electrically connected to the second electrode film,
In the substrate, a region on the second main surface side of the substrate with respect to the diode region and the first impurity region has a first region electrically connected to each of the diode region and the first impurity region. A second conductivity type second impurity region is formed ,
The substrate has a side surface connecting the first main surface and the second main surface,
A chip further comprising a second conductivity type side surface impurity region formed along the side surface of the substrate and extending from a surface layer portion on the first main surface side of the substrate toward the second main surface. diode.
前記第２不純物領域は、少なくとも前記基板の前記第２主面および前記側面を接続する角部から露出している、請求項１〜４のいずれか一項に記載のチップダイオード。 The substrate has a side surface connecting the first main surface and the second main surface,
The chip diode according to claim 1, wherein the second impurity region is exposed at least from a corner connecting the second main surface and the side surface of the substrate.
前記基板の前記側面を被覆する側面絶縁膜をさらに含む、請求項１〜１０のいずれか一項に記載のチップダイオード。 The substrate has a side surface connecting the first main surface and the second main surface,
Further comprising a side insulating film covering the side surface of the substrate, the chip diode according to any one of claims 1-10.
前記第２導電型は、ｐ型である、請求項１〜１３のいずれか一項に記載のチップダイオ
ード。 The first conductivity type is n-type,
The second conductivity type is p-type, the chip diode according to any one of claims 1 to 13.
前記実装基板の主面に実装された、請求項１〜１４のいずれか一項に記載のチップダイオードとを含む、回路モジュール。 Mounting board,
Wherein mounted on the main mounting surface of the substrate, and a chip diode according to any one of claims 1-14, the circuit module.
互いに隣り合う一方の前記チップダイオードおよび他方の前記チップダイオードの間の距離Ｌと、前記実装基板の前記主面および一方の前記チップダイオードの前記第２主面の間の距離Ｔ１と、前記実装基板の前記主面および他方の前記チップダイオードの前記第２主面の間の距離Ｔ２との間には、Ｌ≦Ｔ１＋Ｔ２なる関係が成立している、請求項１５に記載の回路モジュール。 A plurality of the chip diodes are mounted on the mounting substrate,
A distance L between the one chip diode and the other chip diode adjacent to each other, a distance T1 between the main surface of the mounting board and the second main surface of the one chip diode, and the mounting board. 16. The circuit module according to claim 15 , wherein a relationship of L≦T1+T2 is established between the main surface and the distance T2 between the second main surface of the other chip diode.
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|---|---|
| JP2018029121A JP2018029121A (en) | 2018-02-22 |
| JP6734736B2 true JP6734736B2 (en) | 2020-08-05 |
Family
ID=61249241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016160169A Active JP6734736B2 (en) | 2016-08-17 | 2016-08-17 | Chip diode and circuit module |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6734736B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109216477B (en) * | 2018-08-02 | 2024-04-12 | 芯思杰技术(深圳)股份有限公司 | Double-cathode photodiode chip and manufacturing method thereof |
-
2016
- 2016-08-17 JP JP2016160169A patent/JP6734736B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2018029121A (en) | 2018-02-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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