JP6098230B2

JP6098230B2 - Semiconductor device

Info

Publication number: JP6098230B2
Application number: JP2013039378A
Authority: JP
Inventors: 俊幸中磯
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2013-02-28
Filing date: 2013-02-28
Publication date: 2017-03-22
Anticipated expiration: 2033-02-28
Also published as: JP2014167988A

Description

本発明は、ＥＳＤ保護回路が形成された半導体基板上に再配線層を備える半導体装置に関する。 The present invention relates to a semiconductor device including a redistribution layer on a semiconductor substrate on which an ESD protection circuit is formed.

半導体装置の一つとしてＥＳＤ（Electro-Static-Discharge）保護デバイスがある。ＥＳＤ保護デバイスは半導体ＩＣ等を静電気等から保護する。移動体通信端末、デジタルカメラ、ノート型ＰＣをはじめとする各種電子機器には、ロジック回路やメモリー回路等を構成する半導体集積回路が備えられている。このような半導体集積回路は、半導体基板上に形成された微細配線パターンで構成された低電圧駆動回路であるため、一般に、静電気放電などによるサージに対しては脆弱である。そこで、このような半導体集積回路をサージなどから保護するため、ＥＳＤ保護デバイスが用いられる。 One type of semiconductor device is an ESD (Electro-Static-Discharge) protection device. The ESD protection device protects a semiconductor IC or the like from static electricity or the like. Various electronic devices such as a mobile communication terminal, a digital camera, and a notebook PC are provided with a semiconductor integrated circuit constituting a logic circuit, a memory circuit, and the like. Such a semiconductor integrated circuit is a low-voltage driving circuit composed of a fine wiring pattern formed on a semiconductor substrate, and is generally vulnerable to a surge caused by electrostatic discharge or the like. Therefore, an ESD protection device is used to protect such a semiconductor integrated circuit from a surge or the like.

ＥＳＤ保護デバイスを高周波回路中に設けた場合に、ダイオードの寄生容量の影響を受けるという問題がある。すなわち、ＥＳＤ保護デバイスが信号線路に挿入されることにより、ダイオードの寄生容量の影響でインピーダンスがずれてしまい、その結果、信号のロスが生じることがある。特に高周波回路に用いられるＥＳＤ保護デバイスには、接続される信号線路や保護対象である集積回路の高周波特性を低下させないため、寄生容量の小さいことが要求される。そこで、特許文献１には、ダイオードの寄生容量による影響を軽減して回路特性の劣化を抑制したＥＳＤ保護デバイスが開示されている。 When the ESD protection device is provided in the high frequency circuit, there is a problem that it is affected by the parasitic capacitance of the diode. That is, when the ESD protection device is inserted into the signal line, the impedance is shifted due to the parasitic capacitance of the diode, and as a result, signal loss may occur. In particular, an ESD protection device used in a high-frequency circuit is required to have a small parasitic capacitance in order not to deteriorate the high-frequency characteristics of a signal line to be connected or an integrated circuit to be protected. Therefore, Patent Document 1 discloses an ESD protection device that reduces the influence of parasitic capacitance of a diode and suppresses deterioration of circuit characteristics.

国際公開２０１２/０２３３９４号パンフレットInternational Publication 2012/023394 Pamphlet

特許文献１では、半導体基板のＥＳＤ保護回路が形成されている面には、保護膜としてSiO₂からなる無機絶縁層が設けられていて、この無機絶縁層にはＣｕからなる面内配線が設けられている。このため、特許文献１では、ダイオードの寄生容量による影響を軽減できても、面内配線と半導体基板との間に生じる寄生容量を抑制できず、ＥＳＤ保護デバイス自体の容量の増加を防止できないといった問題がある。 In Patent Document 1, an inorganic insulating layer made of SiO ₂ is provided as a protective film on the surface of the semiconductor substrate on which the ESD protection circuit is formed, and an in-plane wiring made of Cu is provided on the inorganic insulating layer. It has been. For this reason, in Patent Document 1, even if the influence of the parasitic capacitance of the diode can be reduced, the parasitic capacitance generated between the in-plane wiring and the semiconductor substrate cannot be suppressed, and the increase in the capacitance of the ESD protection device itself cannot be prevented. There's a problem.

そこで、本発明の目的は、寄生容量の発生を軽減できる半導体装置を提供することにある。 Therefore, an object of the present invention is to provide a semiconductor device that can reduce the generation of parasitic capacitance.

本発明は、機能素子が形成された半導体基板と、前記半導体基板の表面に形成され、前記機能素子と導通している金属膜と、前記半導体基板の表面に形成され、前記金属膜と導通する配線電極を含む再配線層と、を備え、前記配線電極は、平面視で一部が前記金属膜と重なり、前記半導体基板の表面と対向する平面状の第１配線電極と、前記金属膜および前記第１配線電極を導通させる第１層間接続導体と、平面視で一部が、前記第１層間接続導体から離れた前記第１配線電極の一部と重なり、前記再配線層の厚み方向で前記半導体基板と反対側に形成された第２配線電極と、前記第１配線電極および前記第２配線電極を導通させる第２層間接続導体と、を有し、前記第２層間接続導体は、前記第１層間接続導体より径が小さく、前記第１配線電極は、前記第２層間接続導体側の面積が前記第１層間接続導体側の面積よりも小さいことを特徴とする。 The present invention provides a semiconductor substrate on which a functional element is formed, a metal film formed on the surface of the semiconductor substrate and electrically connected to the functional element, and formed on the surface of the semiconductor substrate and electrically connected to the metal film. A rewiring layer including a wiring electrode, wherein the wiring electrode partially overlaps the metal film in a plan view and faces the surface of the semiconductor substrate, the planar first wiring electrode, the metal film, and A portion of the first interlayer connection conductor that conducts the first wiring electrode overlaps with a portion of the first wiring electrode that is separated from the first interlayer connection conductor in a plan view, and in the thickness direction of the rewiring layer A second wiring electrode formed on the opposite side of the semiconductor substrate; and a second interlayer connection conductor for conducting the first wiring electrode and the second wiring electrode; and The diameter is smaller than that of the first interlayer connection conductor, and the first wiring Electrode, the area of the second interlayer connection conductor side being less than the area of the first interlayer connection conductor side.

この構成では、第１配線電極と半導体基板との対向面積を小さくすることができるため、これらの間に発生する寄生容量を少なくすることができる。 In this configuration, since the facing area between the first wiring electrode and the semiconductor substrate can be reduced, the parasitic capacitance generated between them can be reduced.

前記第１配線電極は、前記第１層間接続導体の形成位置から前記第２層間接続導体の形成位置に向かって、徐々に面積が小さくしてある構成が好ましい。 The first wiring electrode is preferably configured such that the area gradually decreases from the position where the first interlayer connection conductor is formed toward the position where the second interlayer connection conductor is formed.

この構成では、第１配線電極の外形が急激に変化する形状ではなく、線路インピーダンスの不連続部がないため、第１配線電極での信号の反射が抑制される。 In this configuration, since the outer shape of the first wiring electrode is not a shape that changes suddenly and there is no discontinuous portion of the line impedance, reflection of the signal at the first wiring electrode is suppressed.

前記半導体基板はＳｉ基板であり、ＥＳＤ保護回路が形成されている構成が好ましい。 Preferably, the semiconductor substrate is a Si substrate and an ESD protection circuit is formed.

この構成では、ＥＳＤ保護デバイスである半導体装置を高周波回路中に設けた場合に、寄生容量の影響によるインピーダンスずれを防止でき、その結果、信号ロスを抑制できる。 With this configuration, when a semiconductor device that is an ESD protection device is provided in a high-frequency circuit, it is possible to prevent impedance deviation due to the influence of parasitic capacitance, and as a result, it is possible to suppress signal loss.

本発明によれば、寄生容量の発生を軽減できる半導体装置を実現できる。 According to the present invention, a semiconductor device capable of reducing the generation of parasitic capacitance can be realized.

実施形態に係るＥＳＤ保護デバイスの正面断面図Front sectional view of an ESD protection device according to an embodiment ＥＳＤ保護デバイスの各層の平面図Plan view of each layer of ESD protection device Ｓｉ基板に形成されたＥＳＤ保護回路を示す図The figure which shows the ESD protection circuit formed in Si substrate Ｃｕ／Ｔｉ電極の形状について説明するための図The figure for demonstrating the shape of a Cu / Ti electrode Ｃｕ／Ｔｉ電極の異なる形状の例を示す平面図Plan view showing examples of different shapes of Cu / Ti electrodes （Ａ）および（Ｂ）は、実施形態に係るＥＳＤ保護デバイスの接続例を示す図(A) And (B) is a figure which shows the example of a connection of the ESD protection device which concerns on embodiment 実施形態に係るＥＳＤ保護デバイスの動作原理を説明するための図The figure for demonstrating the principle of operation of the ESD protection device which concerns on embodiment 実施形態に係るＥＳＤ保護デバイスの動作原理を説明するための図The figure for demonstrating the principle of operation of the ESD protection device which concerns on embodiment ＥＳＤ保護デバイスの製造工程を示す図Diagram showing manufacturing process of ESD protection device ＥＳＤ保護デバイスの製造工程を示す図Diagram showing manufacturing process of ESD protection device 実施形態に係るＥＳＤ保護デバイスの変形例を示す図The figure which shows the modification of the ESD protection device which concerns on embodiment 実施形態に係るＥＳＤ保護デバイスの変形例を示す図The figure which shows the modification of the ESD protection device which concerns on embodiment 実施形態に係るＥＳＤ保護デバイスの変形例を示す図The figure which shows the modification of the ESD protection device which concerns on embodiment

以下では、本発明に係る半導体装置についてＥＳＤ保護デバイスを例に挙げて説明する。 Hereinafter, the semiconductor device according to the present invention will be described using an ESD protection device as an example.

図１は本実施形態に係るＥＳＤ保護デバイス１の正面断面図である。図２はＥＳＤ保護デバイス１の各層の平面図である。ＥＳＤ保護デバイス１は、ＣＳＰ（Chip Size Package）タイプのデバイスであり、ダイオードおよびツェナーダイオードを含むＥＳＤ保護回路１０Ａが構成されたＳｉ基板１０に、複数の樹脂層等を含む再配線層２０が形成されている。Ｓｉ基板１０は、本発明に係る半導体基板に相当するが、本発明に係る半導体基板はＳｉ基板には限定されず、ＧａＡｓ基板などであってもよい。 FIG. 1 is a front sectional view of an ESD protection device 1 according to this embodiment. FIG. 2 is a plan view of each layer of the ESD protection device 1. The ESD protection device 1 is a CSP (Chip Size Package) type device, and a rewiring layer 20 including a plurality of resin layers and the like is formed on a Si substrate 10 on which an ESD protection circuit 10A including a diode and a Zener diode is formed. Has been. The Si substrate 10 corresponds to the semiconductor substrate according to the present invention, but the semiconductor substrate according to the present invention is not limited to the Si substrate, and may be a GaAs substrate or the like.

図３はＳｉ基板１０に形成されたＥＳＤ保護回路１０Ａを示す図である。Ｓｉ基板１０について、図１〜図３を参照して説明する。 FIG. 3 is a diagram showing an ESD protection circuit 10A formed on the Si substrate 10. As shown in FIG. The Si substrate 10 will be described with reference to FIGS.

Ｓｉ基板１０の表面には素子形成領域１１，１２，１３が設けられている。具体的には、ｐ＋型基板にｐエピタキシャル層が形成され、このｐエピタキシャル層内にｎウェルｐウェルが順に形成され、これらのウェルとｐ拡散層またはｎ拡散層によって、Ｓｉ基板１０にダイオードおよびツェナーダイオードが形成されている。本実施形態では、図３に示すように、三つのダイオードが順方向を揃えて並列接続された各ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４とツェナーダイオードＤｚとが形成されている。ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４およびツェナーダイオードＤｚは、本発明に係るＥＳＤ保護回路に相当する。 Element formation regions 11, 12, and 13 are provided on the surface of the Si substrate 10. Specifically, a p epitaxial layer is formed on a p + type substrate, and an n well p well is sequentially formed in the p epitaxial layer, and a diode and an n substrate are formed on the Si substrate 10 by these wells and the p diffusion layer or the n diffusion layer. A zener diode is formed. In the present embodiment, as shown in FIG. 3, the diodes D1, D2, D3, D4 and the Zener diode Dz in which three diodes are connected in parallel in the forward direction are formed. The diodes D1, D2, D3, D4 and the Zener diode Dz correspond to the ESD protection circuit according to the present invention.

ダイオードＤ１，Ｄ２は順方向が揃って直列接続され、ダイオードＤ３，Ｄ４は順方向が揃って直列接続されている。また、ダイオードＤ１，Ｄ２およびダイオードＤ３，Ｄ４それぞれは、順方向が揃ってツェナーダイオードＤｚに対し並列接続されている。さらに、ツェナーダイオードＤｚは、ダイオードＤ１，Ｄ４の形成領域の間およびダイオードＤ２，Ｄ３の形成領域の間に形成されている。 The diodes D1 and D2 are connected in series with the forward direction aligned, and the diodes D3 and D4 are connected in series with the forward direction aligned. Further, the diodes D1, D2 and the diodes D3, D4 are aligned in the forward direction and connected in parallel to the Zener diode Dz. Further, the Zener diode Dz is formed between the formation regions of the diodes D1 and D4 and between the formation regions of the diodes D2 and D3.

Ｓｉ基板１０にはＡｌパッド（以下、パッドという。）Ｐ１，Ｐ２形成されている。パッドＰ１はダイオードＤ１，Ｄ２の接続点から引き出した位置に形成され、パッドＰ２はダイオードＤ３，Ｄ４の接続点から引き出した位置に形成されている。パッドＰ１，Ｐ２は、ＥＳＤ保護回路１０Ａの入出力端であり、本発明に係る金属膜に相当する。 Al pads (hereinafter referred to as pads) P 1 and P 2 are formed on the Si substrate 10. The pad P1 is formed at a position drawn from the connection point of the diodes D1 and D2, and the pad P2 is formed at a position drawn from the connection point of the diodes D3 and D4. The pads P1 and P2 are input / output terminals of the ESD protection circuit 10A and correspond to the metal film according to the present invention.

図１に戻り、パッドＰ１，Ｐ２の一部を覆うように、Ｓｉ基板１０の表面にはＳｉＮ保護膜２１が形成されている。ＳｉＮ保護膜２１は、Ｓｉ基板１０の表面にスパッタリングされ、エッチングにより開口が形成されている。 Returning to FIG. 1, a SiN protective film 21 is formed on the surface of the Si substrate 10 so as to cover a part of the pads P1 and P2. The SiN protective film 21 is sputtered on the surface of the Si substrate 10 and an opening is formed by etching.

また、再配線層２０は、Ｓｉ基板１０に形成された樹脂層２２を含んでいる。この樹脂層２２は、例えば低誘電率のエポキシ樹脂の層である。この樹脂層２２には、ＳｉＮ保護膜２１に形成された開口の位置に、開口（コンタクトホール）２２Ａ，２２Ｂ（図２参照）が形成されている。パッドＰ１，Ｐ２は、開口２２Ａ，２２Ｂにより露出した状態となり、開口２２Ａ，２２Ｂに形成される電極と導通する。 The rewiring layer 20 includes a resin layer 22 formed on the Si substrate 10. The resin layer 22 is, for example, a low dielectric constant epoxy resin layer. In the resin layer 22, openings (contact holes) 22 A and 22 B (see FIG. 2) are formed at the positions of the openings formed in the SiN protective film 21. The pads P1 and P2 are exposed through the openings 22A and 22B and are electrically connected to the electrodes formed in the openings 22A and 22B.

再配線層２０は電極２３Ａ，２３Ｂを含んでいる。電極２３Ａ，２３Ｂは、Ｓｉ基板１０側から順に、Ｔｉ／Ｃｕ／Ｔｉがスパッタリングにより成膜され、樹脂層２２の表面および開口２２Ａ，２２Ｂに形成される。電極２３Ａ，２３Ｂのうち、開口２２Ａ，２２Ｂに形成された部分は、本発明に係る第１層間接続導体に相当し、パッドＰ１，Ｐ２に導通している。平面視における電極２３Ａ，２３Ｂの形状については、後の図４を参照して説明する。 The rewiring layer 20 includes electrodes 23A and 23B. The electrodes 23A and 23B are formed on the surface of the resin layer 22 and the openings 22A and 22B by depositing Ti / Cu / Ti by sputtering from the Si substrate 10 side. Of the electrodes 23A and 23B, portions formed in the openings 22A and 22B correspond to the first interlayer connection conductor according to the present invention, and are electrically connected to the pads P1 and P2. The shape of the electrodes 23A and 23B in plan view will be described with reference to FIG. 4 later.

再配線層２０は、樹脂層２２にさらに形成された樹脂層２４を含んでいる。樹脂層２４は、例えば低誘電率のエポキシ樹脂の層である。この樹脂層２４には、開口（ビアホール）２４Ａ，２４Ｂ（図２参照）が形成されている。なお、開口２４Ａ，２４Ｂは、開口２２Ａ，２２Ｂよりも径が小さい。 The rewiring layer 20 includes a resin layer 24 further formed on the resin layer 22. The resin layer 24 is, for example, a low dielectric constant epoxy resin layer. Openings (via holes) 24A and 24B (see FIG. 2) are formed in the resin layer 24. The openings 24A and 24B have a smaller diameter than the openings 22A and 22B.

再配線層２０は、樹脂層２４に形成された端子電極２５Ａ，２５Ｂを含んでいる。端子電極２５Ａ，２５ＢはＣｕ／Ｔｉ電極およびＡｕ／Ｎｉ電極から形成されている。端子電極２５Ａ，２５Ｂのうち、開口２４Ａ，２４Ｂに形成された部分は、本発明に係る第２層間接続導体に相当し、電極２３Ａ，２３Ｂに導通している。端子電極２５Ａ，２５Ｂは、ＥＳＤ保護デバイス１の入出力端子用の電極である。 The rewiring layer 20 includes terminal electrodes 25 A and 25 B formed on the resin layer 24. The terminal electrodes 25A and 25B are formed of a Cu / Ti electrode and an Au / Ni electrode. Of the terminal electrodes 25A and 25B, portions formed in the openings 24A and 24B correspond to the second interlayer connection conductor according to the present invention and are electrically connected to the electrodes 23A and 23B. The terminal electrodes 25A and 25B are electrodes for input / output terminals of the ESD protection device 1.

再配線層２０は、樹脂層２４にさらに形成された樹脂層２６を含んでいる。樹脂層２６のうち、端子電極２５Ａ,２５Ｂの一部と対向する部分には、矩形状の開口２６Ａ，２６Ｂ，２６Ｃ，２６Ｄが形成されている。開口２６Ａ，２６Ｂ，２６Ｃ，２６Ｄは、平面視において、樹脂層２４の開口（ビアホール）２４Ａ，２４Ｂの位置を避けて形成されることが好ましい。端子電極２５Ａ,２５Ｂのビアホール部分は、製造工程において窪みが生じることがある。開口２６Ａ，２６Ｂ，２６Ｃ，２６Ｄからこの窪みが露出している場合、開口２６Ａ，２６Ｂ，２６Ｃ，２６Ｄで半田付けすると、この窪みに空気がたまり、接続信頼性の低下するおそれがある。このため、ビアホールの位置を避けて開口２６Ａ，２６Ｂ，２６Ｃ，２６Ｄを形成することで、接続信頼性の低下を防止できる。 The rewiring layer 20 includes a resin layer 26 further formed on the resin layer 24. In the resin layer 26, rectangular openings 26A, 26B, 26C, and 26D are formed at portions facing part of the terminal electrodes 25A and 25B. The openings 26A, 26B, 26C, and 26D are preferably formed avoiding the positions of the openings (via holes) 24A and 24B of the resin layer 24 in plan view. The via holes of the terminal electrodes 25A and 25B may be recessed during the manufacturing process. When this recess is exposed from the openings 26A, 26B, 26C, and 26D, if soldering is performed at the openings 26A, 26B, 26C, and 26D, air accumulates in the recess and connection reliability may be reduced. For this reason, by forming the openings 26A, 26B, 26C, and 26D while avoiding the positions of the via holes, it is possible to prevent a decrease in connection reliability.

このように構成されたＥＳＤ保護デバイス１において、Ｓｉ基板１０と電極２３Ａ，２３Ｂとの間には寄生容量が発生する。この寄生容量が大きいと、その影響により、ＥＳＤ保護デバイス１が接続された信号線路のインピーダンスがずれてしまう。そこで、本実施形態では、電極２３Ａ，２３Ｂを図４に示す形状とすることで、Ｓｉ基板１０と電極２３Ａ，２３Ｂとの間に生じる寄生容量を少なくする。 In the ESD protection device 1 configured as described above, a parasitic capacitance is generated between the Si substrate 10 and the electrodes 23A and 23B. If this parasitic capacitance is large, the impedance of the signal line to which the ESD protection device 1 is connected is shifted due to the influence. Therefore, in the present embodiment, the electrodes 23A and 23B have the shape shown in FIG. 4, thereby reducing the parasitic capacitance generated between the Si substrate 10 and the electrodes 23A and 23B.

図４は、電極２３Ａの形状について説明するための図である。電極２３Ａ，２３Ｂ、および端子電極２５Ａ，２５Ｂそれぞれは同形状であって、線対称に形成されているため、図４では電極２３Ａと端子電極２５Ａとを例に挙げて説明する。 FIG. 4 is a diagram for explaining the shape of the electrode 23A. Since each of the electrodes 23A and 23B and the terminal electrodes 25A and 25B has the same shape and is symmetrical with respect to the line, the electrode 23A and the terminal electrode 25A will be described as an example in FIG.

以下では、説明の便宜上、電極２３Ａのうち、開口２２Ａに形成された部分を第１層間接続導体２３１とし、平面部分を第１平面配線電極２３２とする。また、端子電極２５Ａのうち、開口２４Ａに形成された部分を第２層間接続導体２５１とし、平面部分を第２平面配線電極２５２とする。第１平面配線電極２３２は、本発明に係る第１配線電極に相当し、第２平面配線電極２５２は、本発明に係る第２配線電極に相当する。 Hereinafter, for convenience of explanation, a portion of the electrode 23 A formed in the opening 22 A is referred to as a first interlayer connection conductor 231, and a planar portion is referred to as a first planar wiring electrode 232. Further, in the terminal electrode 25 A, a portion formed in the opening 24 A is a second interlayer connection conductor 251, and a planar portion is a second planar wiring electrode 252. The first planar wiring electrode 232 corresponds to the first wiring electrode according to the present invention, and the second planar wiring electrode 252 corresponds to the second wiring electrode according to the present invention.

電極２３Ａの第１平面配線電極２３２は、ＥＳＤ保護デバイス１の厚み方向においてパッドＰ１と一部が重なるように形成され、第１層間接続導体２３１を通じてパッドＰ１と導通している。端子電極２５Ａの第２平面配線電極２５２は、厚み方向において、第１層間接続導体２３１から離れた第１平面配線電極２３２の一部と重なるように形成され、第２層間接続導体２５１を通じて第１平面配線電極２３２と導通している。 The first planar wiring electrode 232 of the electrode 23A is formed so as to partially overlap the pad P1 in the thickness direction of the ESD protection device 1, and is electrically connected to the pad P1 through the first interlayer connection conductor 231. The second planar wiring electrode 252 of the terminal electrode 25A is formed so as to overlap a part of the first planar wiring electrode 232 separated from the first interlayer connection conductor 231 in the thickness direction. The planar wiring electrode 232 is electrically connected.

第１層間接続導体２３１および第２平面配線電極２５２は、それぞれの径φ１，φ２が、φ１＞φ２の関係を満たすように形成されている。ここで、第１層間接続導体２３１の径φ１は、第１平面配線電極２３２と接している領域の径を言う。また、第２層間接続導体２５１の径φ２は、第１平面配線電極２３２と接している領域の径を言う。 The first interlayer connection conductor 231 and the second planar wiring electrode 252 are formed so that the diameters φ1 and φ2 satisfy the relationship φ1> φ2. Here, the diameter φ1 of the first interlayer connection conductor 231 refers to the diameter of the region in contact with the first planar wiring electrode 232. Further, the diameter φ2 of the second interlayer connection conductor 251 is the diameter of the region in contact with the first planar wiring electrode 232.

第１平面配線電極２３２は、第１層間接続導体２３１側の面積が、第２層間接続導体２５１側の面積よりも大きい形状を有している。より具体的には、第１平面配線電極２３２は、平面視において、第１平面配線電極２３２から第２層間接続導体２５１の位置に向かうに従い徐々に幅が狭くなる（先細り）形状を有している。これは、第１層間接続導体２３１および第２平面配線電極２５２がφ１＞φ２の関係を満たすよう形成されていることから可能となる。平面視における第１平面配線電極２３２の外形は急激に変化する形状ではなく、第１平面配線電極２３２の線路インピーダンスの不連続部がないため、第１平面配線電極２３２での信号の反射が抑制される。 The first planar wiring electrode 232 has a shape in which the area on the first interlayer connection conductor 231 side is larger than the area on the second interlayer connection conductor 251 side. More specifically, the first planar wiring electrode 232 has a shape in which the width gradually decreases (taperes) from the first planar wiring electrode 232 toward the position of the second interlayer connection conductor 251 in plan view. Yes. This is possible because the first interlayer connection conductor 231 and the second planar wiring electrode 252 are formed to satisfy the relationship of φ1> φ2. The external appearance of the first planar wiring electrode 232 in a plan view is not a shape that changes suddenly, and there is no discontinuity in the line impedance of the first planar wiring electrode 232, so that reflection of signals at the first planar wiring electrode 232 is suppressed. Is done.

第１平面配線電極２３２が先細り形状であるので、第１層間接続導体２３１から第２層間接続導体２５１に向かうに従い、第１平面配線電極２３２と半導体基板との対向面積は小さくなる。対向面積が小さくなることで、第１平面配線電極２３２とＳｉ基板１０との間に発生する寄生容量を少なくできる。また、発生する寄生容量を少なくするために、第１層間接続導体２３１の径をさほど小さくする必要がないため、第１層間接続導体２３１での信号ロスを抑制できる。 Since the first planar wiring electrode 232 has a tapered shape, the facing area between the first planar wiring electrode 232 and the semiconductor substrate becomes smaller from the first interlayer connection conductor 231 toward the second interlayer connection conductor 251. By reducing the facing area, the parasitic capacitance generated between the first planar wiring electrode 232 and the Si substrate 10 can be reduced. Further, since it is not necessary to reduce the diameter of the first interlayer connection conductor 231 in order to reduce the generated parasitic capacitance, signal loss in the first interlayer connection conductor 231 can be suppressed.

図５は電極の異なる形状の例を示す平面図である。図５に示す電極２３Ｃ，２３Ｄは、平面視において、パッドＰ１，Ｐ２に導通させるコンタクトホール部分と、端子電極２５Ａ，２５Ｂと導通させるビアホール部分とが円形状であり、それらを繋ぐ電極が細線状とした形状である。この形状であっても、Ｓｉ基板１０と電極２３Ｃ，２３Ｄとの対向面積は小さくなり、寄生容量も小さくなる。電極２３Ｃ，２３Ｄは、端子電極２５Ａ，２５Ｂと同一の材料および構成から同様の製法により形成されている。 FIG. 5 is a plan view showing examples of different shapes of electrodes. The electrodes 23C and 23D shown in FIG. 5 have a circular contact hole portion that conducts to the pads P1 and P2 and a via hole portion that conducts to the terminal electrodes 25A and 25B in a plan view, and the electrode connecting them has a thin line shape. This is the shape. Even in this shape, the facing area between the Si substrate 10 and the electrodes 23C and 23D is reduced, and the parasitic capacitance is also reduced. The electrodes 23C and 23D are formed of the same material and configuration as the terminal electrodes 25A and 25B by the same manufacturing method.

なお、本実施形態では、Ｓｉ基板１０にツェナーダイオードＤｚなど形成して、ＥＳＤ保護回路１０Ａを構成した例を示したが、例えば、可変容量素子等をＳｉ基板１０に形成して、それを用いた回路を構成してもよい。 In the present embodiment, an example is shown in which the Zener diode Dz or the like is formed on the Si substrate 10 to configure the ESD protection circuit 10A. For example, a variable capacitance element or the like is formed on the Si substrate 10 and used. May be configured.

以下に、本実施形態に係るＥＳＤ保護デバイスの接続例および動作原理を説明する。 Hereinafter, connection examples and operation principles of the ESD protection device according to the present embodiment will be described.

図６（Ａ）および図６（Ｂ）は、本実施形態に係るＥＳＤ保護デバイス１の接続例を示す図である。ＥＳＤ保護デバイス１は電子機器に搭載される。電子機器の例として、ノートＰＣ、タブレット型端末装置、携帯電話機、デジタルカメラ、ＤＶＣ（Digital Video Cassette）、携帯型音楽プレーヤなどが挙げられる。 6A and 6B are diagrams illustrating a connection example of the ESD protection device 1 according to the present embodiment. The ESD protection device 1 is mounted on an electronic device. Examples of electronic devices include notebook PCs, tablet terminal devices, mobile phones, digital cameras, DVCs (Digital Video Cassettes), and portable music players.

図６（Ａ）では、Ｉ／Ｏポート１００と保護すべきＩＣ１０１とを接続する信号ラインと、ＧＮＤとの間にＥＳＤ保護デバイス１を接続した例を示す。Ｉ／Ｏポート１００は、例えばアンテナが接続されるポートである。本実施形態に係るＥＳＤ保護デバイス１は双方向型であって、第１入出力端および第２入出力端の何れが入力側であってもよい。例えば第１入出力端を入力側とした場合、信号ラインに第１入出力端が接続され、第２入出力端がＧＮＤに接続される。 FIG. 6A shows an example in which the ESD protection device 1 is connected between the signal line connecting the I / O port 100 and the IC 101 to be protected and GND. The I / O port 100 is a port to which an antenna is connected, for example. The ESD protection device 1 according to the present embodiment is a bidirectional type, and either the first input / output terminal or the second input / output terminal may be on the input side. For example, when the first input / output terminal is the input side, the first input / output terminal is connected to the signal line, and the second input / output terminal is connected to the GND.

図６（Ｂ）では、コネクタ１０２とＩＣ１０１とを接続する信号ラインと、ＧＮＤラインとの間にＥＳＤ保護デバイス１を接続した例を示す。この例の信号ラインは、例えば、高速伝送線路（差動伝送線路）であって、複数の信号ラインそれぞれと、ＧＮＤラインとの間にＥＳＤ保護デバイス１が接続されている。 FIG. 6B shows an example in which the ESD protection device 1 is connected between the signal line connecting the connector 102 and the IC 101 and the GND line. The signal line in this example is, for example, a high-speed transmission line (differential transmission line), and the ESD protection device 1 is connected between each of the plurality of signal lines and the GND line.

図７および図８は、本実施形態に係るＥＳＤ保護デバイス１の動作原理を説明するための図である。 7 and 8 are diagrams for explaining the operation principle of the ESD protection device 1 according to the present embodiment.

図７は、第１入出力端（端子電極２５Ａ）に繋がるパッドＰ１から、第２入出力端（端子電極２５Ｂ）に繋がるパッドＰ２へ電流が流れる場合を説明するための図である。ツェナーダイオードＤｚのツェナー電圧を超えるサージ電圧が印加されると、図中破線で示すように、第１入力端から入ってきたサージ電流は、パッドＰ１からダイオードＤ１、ツェナーダイオードＤｚおよびダイオードＤ４の経路を流れ、パッドＰ２からグランドへ放電される。 FIG. 7 is a diagram for explaining a case where a current flows from the pad P1 connected to the first input / output terminal (terminal electrode 25A) to the pad P2 connected to the second input / output terminal (terminal electrode 25B). When a surge voltage exceeding the Zener voltage of the Zener diode Dz is applied, the surge current that has entered from the first input terminal is routed from the pad P1 to the diode D1, the Zener diode Dz, and the diode D4, as indicated by the broken line in the figure. And discharged from the pad P2 to the ground.

図８は、第２入出力端（端子電極２５Ｂ）に繋がるパッドＰ２から、第１入出力端（端子電極２５Ａ）に繋がるパッドＰ１へ電流が流れる場合を説明するための図である。この場合、図中破線で示すように、第２入力端から入ってきたサージ電流は、パッドＰ２からダイオードＤ３、ツェナーダイオードＤｚおよびダイオードＤ２の経路を流れ、パッドＰ１からグランドへ放電される。 FIG. 8 is a diagram for explaining a case where a current flows from the pad P2 connected to the second input / output terminal (terminal electrode 25B) to the pad P1 connected to the first input / output terminal (terminal electrode 25A). In this case, as indicated by a broken line in the figure, the surge current that has entered from the second input terminal flows from the pad P2 through the path of the diode D3, the Zener diode Dz, and the diode D2, and is discharged from the pad P1 to the ground.

以下に、ＥＳＤ保護デバイスの製造工程について説明する。図９および図１０はＥＳＤ保護デバイス１の製造工程を示す図である。 Below, the manufacturing process of an ESD protection device is demonstrated. 9 and 10 are diagrams showing the manufacturing process of the ESD protection device 1.

ＥＳＤ保護デバイス１は次の工程で製造される。 The ESD protection device 1 is manufactured by the following process.

（Ａ）まず、ＥＳＤ保護回路１０Ａが形成されたＳｉ基板１０に、ＥＳＤ保護回路１０Ａと導通するパッドＰ１，Ｐ２がフォトリソグラフィにより形成される。また、基板表面にＳｉＮ保護膜２１がスパッタリングされ、エッチングにより開口２１Ａ，２１Ｂが形成される。 (A) First, pads P1 and P2 that are electrically connected to the ESD protection circuit 10A are formed on the Si substrate 10 on which the ESD protection circuit 10A is formed by photolithography. Further, the SiN protective film 21 is sputtered on the substrate surface, and openings 21A and 21B are formed by etching.

なお、パッドＰ１，Ｐ２は、それらの面積を小さくすることで、対向する基板（ＥＳＤ保護回路１０Ａ）との間に形成される寄生容量を小さくできる。この寄生容量を小さくすることで、インピーダンスのずれを抑制でき、その結果、信号ラインにおける損失を低減できる。 Note that, by reducing the area of the pads P1 and P2, the parasitic capacitance formed between the opposing substrates (ESD protection circuit 10A) can be reduced. By reducing the parasitic capacitance, it is possible to suppress the deviation of the impedance, and as a result, it is possible to reduce the loss in the signal line.

（Ｂ）次に、Ｓｉ基板１０にエポキシ系ソルダージレストのスピンコーティングにより、樹脂層２２が形成され、その後、開口２２Ａ，２２Ｂが形成される。 (B) Next, the resin layer 22 is formed on the Si substrate 10 by spin coating with an epoxy solder girest, and then the openings 22A and 22B are formed.

（Ｃ）樹脂層２２の表面にＴｉ／Ｃｕ／Ｔｉ電極が約０．１μｍ／１．０μｍ／０．１μｍの厚みでスパッタリングにより成膜された後、ウエットエッチングされて、電極２３Ａ，２３Ｂが形成される。 (C) A Ti / Cu / Ti electrode is formed on the surface of the resin layer 22 by sputtering with a thickness of about 0.1 μm / 1.0 μm / 0.1 μm and then wet etched to form electrodes 23A and 23B. Is done.

（Ｄ）続いて、樹脂層２２の表面にエポキシ系ソルダージレストのスピンコーティングにより樹脂層２４が形成され、その後、開口２４Ａ，２４Ｂが形成される。 (D) Subsequently, the resin layer 24 is formed on the surface of the resin layer 22 by spin coating with epoxy solder girest, and then the openings 24A and 24B are formed.

（Ｅ）樹脂層２４の表面にＣｕ／Ｔｉ電極２７が約１．０μｍ／０．１μｍの厚みでスパッタリングにより成膜され、その後、Ａｕ／Ｎｉ電極２８が約０．１μｍ／５．０μｍの厚みでスパッタリングにより成膜される。なお、このＡｕ／Ｎｉ電極２８は、マスキングにより一部にのみ形成される。 (E) A Cu / Ti electrode 27 is formed on the surface of the resin layer 24 by sputtering to a thickness of about 1.0 μm / 0.1 μm, and then an Au / Ni electrode 28 is about 0.1 μm / 5.0 μm thick. The film is formed by sputtering. The Au / Ni electrode 28 is formed only in part by masking.

（Ｆ）続いて、Ａｕ／Ｎｉ電極２８と同形状となるようにＣｕ／Ｔｉ電極２７がウエットエッチングされる。これにより、端子電極２５Ａ，２５Ｂが形成される。 (F) Subsequently, the Cu / Ti electrode 27 is wet-etched so as to have the same shape as the Au / Ni electrode 28. Thereby, terminal electrodes 25A and 25B are formed.

（Ｇ）その後、樹脂層２４の表面にエポキシ系ソルダージレストのスピンコーティングにより樹脂層２６が形成され、開口２６Ａ，２６Ｂ、および図２に示す開口２６Ｃ，２６Ｄが形成される。 (G) Thereafter, the resin layer 26 is formed on the surface of the resin layer 24 by spin coating with epoxy solder girest, and the openings 26A and 26B and the openings 26C and 26D shown in FIG. 2 are formed.

以下、本実施形態に係るＥＳＤ保護デバイス１の様々な変形例について順に説明する。図１１、図１２および図１３は、それぞれ本実施形態に係るＥＳＤ保護デバイス１の各変形例を示す図である。図１１、図１２および図１３は、Ｓｉ基板１０に形成されるＥＳＤ保護回路１０Ａの構成を模式的に示している。具体的な構成は、図２に示す構成と同一である。 Hereinafter, various modified examples of the ESD protection device 1 according to the present embodiment will be described in order. 11, FIG. 12, and FIG. 13 are diagrams showing respective modifications of the ESD protection device 1 according to the present embodiment. 11, 12, and 13 schematically show the configuration of the ESD protection circuit 10 A formed on the Si substrate 10. The specific configuration is the same as the configuration shown in FIG.

図１１では、コンタクトホールとビアホールとの平面視した場合の位置関係が、図２に示す場合と異なる例を示す。電極２３Ｅ，２３Ｆは、図２に示す電極２３Ａ，２３Ｂと同形状であるが、ＥＳＤ保護デバイスの外側から内側に向かって幅狭となっている。すなわち、樹脂層２２の開口２２Ａ，２２Ｂ（コンタクトホール）が、樹脂層２４の開口２４Ａ，２４Ｂ（ビアホール）の外側に形成されている。樹脂層２４には、ＥＳＤ保護デバイスの入出力端となる端子電極２５Ｃ，２５Ｄが形成されている。さらに、樹脂層２６のうち端子電極２５Ｃ，２５Ｄの一部と対向する部分には、矩形状の開口２６Ｅ，２６Ｆが形成されている。 FIG. 11 shows an example in which the positional relationship between the contact hole and the via hole in a plan view is different from that shown in FIG. The electrodes 23E and 23F have the same shape as the electrodes 23A and 23B shown in FIG. 2, but are narrower from the outside to the inside of the ESD protection device. That is, the openings 22A and 22B (contact holes) of the resin layer 22 are formed outside the openings 24A and 24B (via holes) of the resin layer 24. On the resin layer 24, terminal electrodes 25C and 25D that are input / output ends of the ESD protection device are formed. Further, rectangular openings 26E and 26F are formed in portions of the resin layer 26 facing part of the terminal electrodes 25C and 25D.

図１２は、Ｓｉ基板１０に形成されている再配線層３０の樹脂層数が、図２に示す場合よりも増加した例を示す。この例では、再配線層３０は、樹脂層２４に形成され、電極２３Ａ，２３Ｂに導通する電極２９Ａ，２９Ｂを含んでいる。この電極２９Ａ，２９Ｂは、電極２３Ａ，２３Ｂと同形状であり、幅狭となっている端部同士が導通している。 FIG. 12 shows an example in which the number of resin layers of the rewiring layer 30 formed on the Si substrate 10 is larger than that shown in FIG. In this example, the rewiring layer 30 includes electrodes 29A and 29B formed on the resin layer 24 and conducting to the electrodes 23A and 23B. The electrodes 29A and 29B have the same shape as the electrodes 23A and 23B, and the narrow ends are electrically connected.

また、再配線層３０は、樹脂層２４に形成された樹脂層３１を含んでいる。この樹脂層３１には開口３１Ａ，３１Ｂが形成されている。樹脂層３１には端子電極２５Ｃ，２５Ｄが形成されていて、端子電極２５Ｃ，２５Ｄは、開口３１Ａ，３１Ｂを通じて電極２９Ａ，２９Ｂと導通している。さらに、樹脂層２６のうち、端子電極２５Ｃ，２５Ｄの一部と対向する部分には、矩形状の開口２６Ｅ，２６Ｆが形成されている。 The rewiring layer 30 includes a resin layer 31 formed on the resin layer 24. Openings 31 A and 31 B are formed in the resin layer 31. Terminal electrodes 25C and 25D are formed on the resin layer 31, and the terminal electrodes 25C and 25D are electrically connected to the electrodes 29A and 29B through the openings 31A and 31B. Furthermore, rectangular openings 26E and 26F are formed in portions of the resin layer 26 facing part of the terminal electrodes 25C and 25D.

図１３は、パッドＰ１，Ｐ２に直接導通する電極が、図２に示す電極２３Ａ，２３Ｂと異なる形状とした例を示す。この例に示す再配線層４０は、樹脂層２２に形成された電極３２Ａ，３２Ｂを含んでいる。電極３２Ａ，３２Ｂは、樹脂層２２の開口２２Ａ，２２Ｂを通じてパッドＰ１，Ｐ２と導通している。電極３２Ａ，３２Ｂは、中央部にコンタクトホールを有し、パッドＰ１，Ｐ２と導通している。また、電極３２Ａ，３２Ｂは、中央部から両端部に向かって徐々に幅が狭くなる（先細り）形状を有している。 FIG. 13 shows an example in which the electrodes that are directly connected to the pads P1 and P2 have different shapes from the electrodes 23A and 23B shown in FIG. The rewiring layer 40 shown in this example includes electrodes 32 A and 32 B formed on the resin layer 22. The electrodes 32A and 32B are electrically connected to the pads P1 and P2 through the openings 22A and 22B of the resin layer 22. The electrodes 32A and 32B have a contact hole at the center and are electrically connected to the pads P1 and P2. Further, the electrodes 32A and 32B have a shape in which the width gradually decreases (taperes) from the central portion toward both end portions.

樹脂層２２に形成される樹脂層２４には、四つの開口２４Ｃ，２４Ｄ，２４Ｅ，２４Ｆが形成されている。樹脂層２４に形成された端子電極２５Ｅは、開口２４Ｃ，２４Ｅを通じて電極３２Ａと導通している。また、樹脂層２４に形成された端子電極２５Ｆは、開口２４Ｄ，２４Ｆを通じて電極３２Ｂと導通している。さらに、樹脂層２６のうち、端子電極２５Ｅ，２５Ｆの一部と対向する部分には矩形状の２６Ｅ，２６Ｆが形成されている。 The resin layer 24 formed on the resin layer 22 has four openings 24C, 24D, 24E, and 24F. The terminal electrode 25E formed on the resin layer 24 is electrically connected to the electrode 32A through the openings 24C and 24E. The terminal electrode 25F formed on the resin layer 24 is electrically connected to the electrode 32B through the openings 24D and 24F. Further, rectangular portions 26E and 26F are formed in portions of the resin layer 26 that face part of the terminal electrodes 25E and 25F.

以上説明した図１１〜図１３の各ＥＳＤ保護デバイスも、上述の実施形態と同様、Ｓｉ基板１０と電極との間に生じる寄生容量を少なくできる。その結果、ＥＳＤ保護デバイスを設けた高周波回路のインピーダンスのずれを軽減でき、高周波回路の信号ロスを軽減できる。 Each of the ESD protection devices shown in FIGS. 11 to 13 described above can reduce the parasitic capacitance generated between the Si substrate 10 and the electrode as in the above-described embodiment. As a result, the impedance shift of the high frequency circuit provided with the ESD protection device can be reduced, and the signal loss of the high frequency circuit can be reduced.

なお、図１１〜図１３において、電極２３Ｅ，２３Ｆ，２９Ａ，２９Ｂ，３２Ａ，３２Ｂは、電極２３Ａ，２３Ｂと同一の材料・製法により形成される。また、端子電極２５Ｃ，２５Ｄ，２５Ｅ，２５Ｆも、端子電極２５Ａ，２５Ｂと形状が異なるものの、端子電極２５Ａ，２５Ｂと同一の材料・製法により形成される。樹脂層３１は、樹脂層２２，２４，２６と同じ製法により形成される。 11 to 13, the electrodes 23E, 23F, 29A, 29B, 32A, and 32B are formed by the same material and manufacturing method as the electrodes 23A and 23B. The terminal electrodes 25C, 25D, 25E, and 25F are also formed of the same material and manufacturing method as the terminal electrodes 25A and 25B, although the shapes of the terminal electrodes 25A and 25B are different. The resin layer 31 is formed by the same manufacturing method as the resin layers 22, 24, and 26.

１−ＥＳＤ保護デバイス
１０−Ｓｉ基板
１０Ａ−ＥＳＤ保護回路
１１，１２，１３−素子形成領域
２０，３０，４０−再配線層
２１−ＳｉＮ保護膜
２２，２４，２６−樹脂層
２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ，２９Ａ，２９Ｂ，３２Ａ，３２Ｂ−電極
２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ，２４Ｅ，２４Ｆ−開口
２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ，２５Ｅ，２５Ｆ−端子電極
２６Ａ，２６Ｂ，２６Ｃ，２６Ｄ，２６Ｅ，２６Ｆ−開口
２３１−第１層間接続導体
２３２−第１平面配線電極（第１配線電極）
２５１−第２層間接続導体
２５２−第２平面配線電極（第２配線電極）
Ｄ１，Ｄ２，Ｄ３，Ｄ４−ダイオード
Ｄｚ−ツェナーダイオード
Ｐ１，Ｐ２−Ａｌパッド（金属膜）
1-ESD protection device 10-Si substrate 10A-ESD protection circuit 11, 12, 13-element formation regions 20, 30, 40-redistribution layer 21-SiN protection films 22, 24, 26-resin layers 23A, 23B, 23C , 23D, 29A, 29B, 32A, 32B—electrodes 24A, 24B, 24C, 24D, 24E, 24F—openings 25A, 25B, 25C, 25D, 25E, 25F—terminal electrodes 26A, 26B, 26C, 26D, 26E, 26F -Opening 231-first interlayer connection conductor 232-first planar wiring electrode (first wiring electrode)
251—second interlayer connection conductor 252—second planar wiring electrode (second wiring electrode)
D1, D2, D3, D4- diodes Dz- Zener diodes P1, P2-Al pads (metal film)

Claims

A semiconductor substrate on which an ESD protection circuit is formed;
A metal film in conduction with the ESD protection circuit ;
A rewiring layer including a wiring electrode electrically connected to the metal film;
With
The wiring electrode is
A planar first wiring electrode partially overlapping the metal film in plan view and facing the ESD protection circuit ;
A first interlayer connection conductor for conducting the metal film and the first wiring electrode;
A part of the first wiring electrode is separated from the first interlayer connection conductor in plan view, and is opposite to the semiconductor substrate with respect to the first wiring electrode in the thickness direction of the rewiring layer. A second wiring electrode formed on the side;
A second interlayer connection conductor for conducting the first wiring electrode and the second wiring electrode;
Have
The second interlayer connection conductor has a smaller diameter than the first interlayer connection conductor,
The first wiring electrode, the area of the second interlayer connection conductor side rather smaller than the area of the first interlayer connection conductor side, and the second interlayer connection conductor side facing the ESD protection circuit in plan view Is ,
Semiconductor device.

2. The semiconductor device according to claim 1, wherein the first wiring electrode has a tapered shape from a formation position of the first interlayer connection conductor toward a formation position of the second interlayer connection conductor.