JP2017054092A - Display panel, display device and display panel manufacturing method - Google Patents
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Abstract
Description
本発明の実施形態は、ディスプレイパネル、表示装置およびディスプレイパネルの製造方法に関する。 Embodiments described herein relate generally to a display panel, a display device, and a method for manufacturing the display panel.
高精細かつ小型のディスプレイパネルとして、液晶表示パネルや有機ELパネル等が知られている。これら既存のディスプレイパネルでは、応答速度の問題や、使用材質に起因する寿命等の問題がある。半導体発光素子(Light-Emitting Diode、LED)を用いることによって、高速応答で長寿命な高精細ディスプレイを実現することが可能となる。しかし、半導体発光素子を内蔵した個別パッケージ製品を画素ごとに実装する構造では、製造の工数が多く、ディスプレイの高精細化も困難である。 Liquid crystal display panels, organic EL panels, and the like are known as high-definition and small display panels. These existing display panels have problems such as response speed and lifetime due to the material used. By using a semiconductor light emitting element (Light-Emitting Diode, LED), a high-definition display with a high-speed response and a long life can be realized. However, in the structure in which individual package products incorporating semiconductor light emitting elements are mounted for each pixel, the number of manufacturing steps is large, and it is difficult to increase the definition of the display.
実施形態は、少ない工数で実装することができるディスプレイパネル、表示装置およびディスプレイパネルの製造方法を提供する。 Embodiments provide a display panel, a display device, and a method for manufacturing the display panel that can be implemented with a small number of man-hours.
実施形態に係るディスプレイパネルは、第1発光層をそれぞれ含む複数の第1半導体層と、前記複数の第1半導体層の一方の面の側で、前記複数の第1半導体層のそれぞれに接続された第1アノード端子および第1カソード端子と、前記第1半導体層の一方の面の側で、前記複数の第1半導体層、前記第1アノード端子および前記第1カソード端子を一体として支持する第1樹脂層と、前記第1半導体層の他方の面の側で、前記複数の第1半導体層の少なくとも一部を覆って設けられた第1蛍光体層と、を含む第1表示ブロックを備える。前記複数の第1半導体層は、第1方向にn個(nは自然数)配列され、前記第1方向に交差する第2方向にm個(mは2以上の整数)配列される。 The display panel according to the embodiment is connected to each of the plurality of first semiconductor layers on the side of one surface of the plurality of first semiconductor layers and the plurality of first semiconductor layers each including a first light emitting layer. The first anode terminal and the first cathode terminal, and the first semiconductor layer, the first semiconductor layer, the first semiconductor terminal, the first anode terminal, and the first cathode terminal are integrally supported on one side of the first semiconductor layer. A first display block including: one resin layer; and a first phosphor layer provided on the other surface side of the first semiconductor layer so as to cover at least a part of the plurality of first semiconductor layers. . The plurality of first semiconductor layers are arranged in an n number (n is a natural number) in a first direction, and m pieces (m is an integer of 2 or more) are arranged in a second direction intersecting the first direction.
以下、図面を参照しつつ、本発明の実施形態について説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して詳細な説明を適宜省略する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
The drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the size ratio between the parts, and the like are not necessarily the same as actual ones. Further, even when the same part is represented, the dimensions and ratios may be represented differently depending on the drawings.
In the present specification and drawings, the same elements as those described above with reference to the previous drawings are denoted by the same reference numerals, and detailed description thereof is omitted as appropriate.
(第1の実施形態)
図1は、本実施形態のディスプレイパネルの外観を例示する平面図である。
図2(a)および図2(b)は、本実施形態のディスプレイパネルの画素の外観を例示する拡大平面図である。
図3(a)は、図2(a)のAA線矢視断面図である。図3(b)は、図2(a)のBB線矢視断面図である。図3(c)は、画素を構成する発光素子の半導体層の底面図である。
図1および図2に示すように、本実施形態のディスプレイパネル1は、複数の画素10を備える。複数の画素10のそれぞれは、ほぼ方形状をなしている。複数の画素10のそれぞれは、たとえば格子状に配列されている。複数の画素10は、X軸方向に沿ってn個配置され、X軸に直交するY軸に沿ってm個配置されている。つまり、ディスプレイパネル1は、n×mの画素数を有している。画素10のX軸方向に沿う辺の寸法をa、Y軸方向に沿う辺の寸法をbとすると、ディスプレイパネル1は、横(X軸方向)の寸法がn×a、縦(Y軸方向)の寸法がm×bである長方形状である。
(First embodiment)
FIG. 1 is a plan view illustrating the appearance of the display panel of this embodiment.
2A and 2B are enlarged plan views illustrating the appearance of the pixels of the display panel of this embodiment.
FIG. 3A is a cross-sectional view taken along line AA in FIG. FIG. 3B is a cross-sectional view taken along the line BB in FIG. FIG. 3C is a bottom view of the semiconductor layer of the light emitting element constituting the pixel.
As shown in FIGS. 1 and 2, the
図1には、一点鎖線でウェハ2が合わせて示されている。ウェハ2は、製造工程において、ディスプレイパネル1を含んでいる。後述するように、ディスプレイパネル1は、ダイシング工程を経て、ウェハ2から切り出される。この例では、1つのディスプレイパネル1は、1枚のウェハ2から切り出される。たとえば、1つのディスプレイパネル1は、1枚のウェハ2から切り出されることのできる最大の寸法を有する。この場合には、ディスプレイパネル1の対角線の長さCは、ウェハ2の径にほぼ等しく設定されている。
In FIG. 1, the
ディスプレイパネル1のX軸方向の寸法およびY軸方向の寸法は、このディスプレイパネル1が搭載される表示装置が必要とする画素数およびパネルサイズにより決定される。ここで、画素数とは、ディスプレイパネル1に含まれる画素の数n×mであり、たとえば1280×800(WXGA、Wide eXtended Graphics Array)や、1920×1080(フルHD、High Definition)等のように表される。パネルサイズとは、ディスプレイパネル1の対角の長さであり、たとえば8インチ等のように表される。画素数およびパネルサイズが、より小さい場合には、図1の破線に示すように、1つのウェハ2は、複数個(この例では、6個)のディスプレイパネル1を有するようにすることもできる。1つのウェハ2から複数個のディスプレイパネル1をとる場合には、歩留りを向上させることができる。
The dimensions in the X-axis direction and the Y-axis direction of the
図2(a)に示すように、画素10は、複数の発光素子12を含む。この例では、1つの画素10は、4つの発光素子12を含んでいる。4つの発光素子12のうちの3つの発光素子12の上方には、蛍光体層41a,41bが設けられている。残りの発光素子12の上方には、蛍光体層41a,41bは設けられていない。4つの発光素子12は、すべてほぼ同一の波長および同一の光出力を有する青色発光ダイオードである。蛍光体層41aは、青色の発光光によって励起されて赤色を発光する蛍光材料を含んでいる。赤色を発光する蛍光材料は、無機材料であり、たとえば、Sr2Si7Al3ON13:Eu等である。蛍光体層41bは、青色の発光光によって励起されて緑色を発光する蛍光材料を含んでいる。緑色を発光する蛍光材料は、無機材料であり、たとえば、Sr3Si13Al3O2N21:Eu等である。
As shown in FIG. 2A, the
赤色発光素子12aは、発光素子12と、その上部に赤色を発光する蛍光体層41aとを有する。緑色発光素子12b,12cは、発光素子12と、その上部に緑色を発光する蛍光体層41bを有する。青色発光素子12dは、発光素子12を有する。
The red
この例では、赤色発光素子12a、緑色発光素子12b,12cおよび青色発光素子12dは、次のように配置されている。青色発光素子12dは、緑色発光素子12cのX軸正方向に隣接して配置されている。赤色発光素子12aは、緑色発光素子12cのY軸正方向に隣接して配置されている。緑色発光素子12bは、赤色発光素子12aのX軸正方向に隣接して配置されるとともに、青色発光素子12dのY軸正方向に隣接して配置されている。つまり、赤色発光素子12a、緑色発光素子12b,12cおよび青色発光素子12dは、2行×2列の方形状に配列されている。ディスプレイパネル1では、このような画素10がX軸方向およびY軸方向に格子状に配列されている。
In this example, the red
なお、画素10における各色発光素子の配置は、2行×2列の配列に限らず、たとえば、赤色発光素子、緑色発光素子および青色発光素子がそれぞれ1つずつY軸方向に沿って1列に配置されるストライプ構造等であってもよい。また、各画素は、格子状に配列される場合に限らず、たとえば千鳥状に配置されていてもよい。
The arrangement of the light emitting elements of each color in the
図2(b)に示すように、赤色発光素子12a、緑色発光素子12b,12cおよび青色発光素子12dのそれぞれは、2つの端子を有する。2つの端子は、それぞれカソード端子33a〜33dおよびアノード端子34a〜34dである。カソード端子33a〜33dは、各発光素子12の内部で半導体層24のn側電極25に電気的に接続されている。アノード端子34a〜34dは、各発光素子12の内部で半導体層24のp側電極26に電気的に接続されている。この例のように、カソード電極33a〜33dの形状を一方の角部を欠いた形状とすることによって、カソードマークとしてもよい。ディスプレイパネル1では、各発光素子12a〜12dの端子が外部に露出されているので、各発光素子12a〜12dを外部回路に電気的に接続することができ、各発光素子を独立して駆動することができる。
As shown in FIG. 2B, each of the red
ディスプレイパネル1は、ウェハレベルで形成されるパッケージ構造体に、複数の発光素子(チップ)12を含むマルチチップデバイスである。複数の発光素子12は、互いに電気的に絶縁されている。複数の発光素子12は、すべて同一の構造を有している。以下では、各発光素子12の構成について説明する。座標軸として、上述のX軸およびY軸に加え、X軸およびY軸に直交するZ軸を用いる。
The
図3(a)および図3(b)に示すように、発光素子12は、半導体層24とp側電極26とn側電極25とを有する。
As shown in FIGS. 3A and 3B, the
半導体層24は、第1主面24aと第2主面24bとを有する。第1主面24aは、半導体層24のZ軸正方向側の面であり、第2主面24bは、Z軸負方向側の面である。第2主面24bの側に電極および配線部が設けられている。発光素子12の発光光は、主として第1主面24aから外部に放出される。
The
半導体層24は、第1半導体層21と第2半導体層22を有する。第1半導体層21および第2半導体層22は、たとえば窒化ガリウム(GaN)を含む材料からなる。第1半導体層21は、たとえば下地バッファ層やn形層などを含む。n形層は、電流の横方向経路として機能する。ここで、横方向とは、X軸およびY軸を含む平面に沿う方向である。第2半導体層22は、たとえばp形層やp形半導体とするための不純物を含む層等を含む。第1半導体層21と第2半導体層22との間には、発光層(活性層)23が設けられており、発光層(活性層)23は、単数あるいは複数の量子井戸構造を含む。
なお、半導体層の材料は、上述した具体例には限定されず、各種のGaN系窒化物半導体やその他のIII−V族化合物半導体、その他各種の化合物半導体等を用いることができる。
The
The material of the semiconductor layer is not limited to the specific examples described above, and various GaN-based nitride semiconductors, other III-V group compound semiconductors, and other various compound semiconductors can be used.
半導体層24の第2主面24bの側は、凹凸形状に加工されている。その第2主面24b側に形成された凸部は発光層23を含む。その凸部の表面である第2半導体層22の表面には、p側電極26が設けられている。すなわち、p側電極26は、発光層23を有する領域上に設けられている。
The side of the second
半導体層24の第2主面24bの側において、凸部の周辺には、発光層23および第2半導体層22がない領域が設けられている。その領域の第1半導体層21の表面に、n側電極25が設けられている。すなわち、n側電極25は、発光層23を含まない領域上に設けられている。
On the second
図3(c)に示すように、n側電極25は、p側電極26の周囲を連続して囲んでいる。なお、p側電極26およびn側電極25は、この平面レイアウトに限らず、他のレイアウトも可能である。
As shown in FIG. 3C, the n-
第2主面24b側において、発光層23を含む第2半導体層22の面積は、発光層23を含まない第1半導体層21の面積よりも広い。p側電極26の面積は、n側電極25の面積よりも広い。したがって、広い発光領域が得られる。
On the second
発光層23を含む第2半導体層22の側面には、絶縁膜27が設けられている。また、絶縁膜27は、p側電極26およびn側電極25が設けられていない第2主面24bの側にも設けられている。絶縁膜27は、たとえばシリコン酸化膜あるいはシリコン窒化膜などの無機絶縁膜である。
An insulating
絶縁膜27、p側電極26およびn側電極25が設けられた第2主面24bの側は、絶縁層28で覆われている。第1主面24aは、絶縁層28で覆われていない。また、絶縁層28は、相互に分離された隣接する発光素子12,12間に充填され、発光素子12,12の側面を覆っている。第1主面24aから続く半導体層24の側面は、絶縁層28で覆われている。発光素子12,12の側面を覆う絶縁層28は、後述する配線部の側面を覆う樹脂層29とともにディスプレイパネル1の側面を構成している。
The side of the second
絶縁層28は、たとえば、微細開口のパターニング性に優れたポリイミド等の絶縁性の樹脂である。あるいは、絶縁層28としてシリコン酸化物やシリコン窒化物等の絶縁性の無機物を用いてもよい。
The insulating
絶縁層28には、p側電極26に達する第1ビア28aと、n側電極25に達する第2ビア28bが形成されている。また、第1絶縁層28は、第1主面24aに対する反対側に配線面28cを有する。
A first via 28 a reaching the p-
その配線面28c上には、p側配線層32とn側配線層31とが互いに離間して設けられている。1つの発光素子12に対して、1つずつのp側配線層32およびn側配線層31が設けられている。
On the
p側配線層32は、第1ビア28a内にも設けられている。p側配線層32は、複数の第1ビア28aを通じて、p側電極26と電気的に接続されている。
The p-
n側配線層31は、第2ビア28b内にも設けられている。n側配線層31は、たとえば1つの第2ビア28bを通じて、n側電極25と電気的に接続されている。
The n-
p側配線層32において発光素子12に対する反対側の面上には、p側金属ピラー34が設けられている。p側金属ピラー34は、p側配線層32よりも厚い。p側配線層32およびp側金属ピラー34は、アノード端子34aを構成する。
A p-
n側配線層31において発光素子12に対する反対側の面上には、n側金属ピラー33が設けられている。n側金属ピラー33は、n側配線層31よりも厚い。n側配線層31およびn側金属ピラー33は、カソード端子33aを構成する。
An n-
また、絶縁層28の配線面28c上には、他の絶縁層として樹脂層29が設けられている。樹脂層29は、アノード端子34aの周囲およびカソード端子33aの周囲を覆っている。
Further, a
p側配線層32におけるp側金属ピラー34との接続面以外の面、およびn側配線層31におけるn側金属ピラー33との接続面以外の面は、樹脂層29で覆われている。また、樹脂層29は、p側金属ピラー34とn側金属ピラー33との間に設けられ、p側金属ピラー34の側面およびn側金属ピラー33の側面を覆っている。樹脂層29は、p側金属ピラー34とn側金属ピラー33との間に設けられている。
The surface other than the connection surface with the p-
p側金属ピラー34におけるp側配線層32に対する反対側の面は、樹脂層29で覆われずに露出され、実装基板に接合されるアノード端子34aとして機能する。n側金属ピラー33におけるn側配線層31に対する反対側の面は、樹脂層29で覆われずに露出され、実装基板に接合されるカソード端子33aとして機能する。
The surface of the p-
p側金属ピラー34、n側金属ピラー33およびこれらを補強する樹脂層29は、発光素子12の支持体として機能するとともに、ディスプレイパネル1の支持体としても機能する。したがって、半導体層24を形成するために使用した成長基板を除去しても、p側金属ピラー34、n側金属ピラー33および樹脂層29を含む支持体によって、発光素子12を安定して支持し、ディスプレイパネル1の機械的強度を高めることができる。
The p-
また、実装基板に実装したディスプレイパネル1の場合には、半導体層24に加わる応力を、p側金属ピラー34、n側金属ピラー33および樹脂層29が吸収することによって緩和することができる。
Further, in the case of the
p側配線層32、n側配線層31、p側金属ピラー34およびn側金属ピラー33の材料としては、銅、金、ニッケル、銀などを用いることができる。これらのうち、銅を用いた場合には、良好な熱伝導性、高いマイグレーション耐性および絶縁材料との優れた密着性を得ることができる。
As a material of the p-
樹脂層29は、実装基板と熱膨張率が同じもしくは近いものを用いるのが望ましい。そのような樹脂層として、たとえばエポキシ樹脂、シリコーン樹脂、フッ素樹脂などを一例として挙げることができる。
It is desirable to use a
また、樹脂層29に、たとえばカーボンブラックを含有させて、発光層23からの放出光に対して遮光性を付与させてもよい。また、樹脂層29に、発光層23からの放出光に対する反射性を有する粉末を含有させてもよい。
Further, the
第1半導体層21は、n側電極25およびn側配線層31を介して、n側金属ピラー33と電気的に接続されている。第2半導体層22は、p側電極26およびp側配線層32を介して、p側金属ピラー34と電気的に接続されている。
The
n側配線層31の一部は、発光層23を含む発光領域上の絶縁層28に重なっている。n側配線層31の面積は、n側電極25の面積よりも広い。また、絶縁層28上に広がるn側配線層31の面積は、n側配線層31が第2ビア28bでn側電極25と接続する面積よりも大きい。
A part of the n-
発光素子12は、n側電極25よりも広い領域にわたって形成された発光層23を有するので、高い光出力を得ることができる。また、発光層23を含まず、発光領域よりも狭い領域に設けられたn側電極は、これよりも面積の大きなn側配線層31に接続されることによって、低抵抗の配線構造を実現することができる。
Since the
p側配線層32が複数の第1ビア28aを通じてp側電極26と接続する面積は、n側配線層31が第2ビア28bを通じてn側電極25と接続する面積よりも大きい。よって、発光層23への電流分布が向上し、かつ発光層23で発生した熱の放熱性が向上できる。
The area where the p-
図3(a)に示すように、X軸方向に沿って配列された赤色発光素子12aおよび緑色発光素子12bは、それぞれの半導体層24の第1主面24a上に、蛍光体層41aおよび蛍光体層41bが設けられている。蛍光体層41a,41bは、たとえば、蛍光体粒子を含有する蛍光樹脂である。あるいは、蛍光体層41a,41bは、蛍光体粒子を含む樹脂製シートを薄く引き伸ばした蛍光シートでもよい。
As shown in FIG. 3A, the red light-emitting
蛍光体層41aは、発光素子12が放出する青色光によって励起されて赤色光を放出する蛍光体粒子を含んでいる。蛍光体層41bは、発光素子12が放出する青色光によって励起されて緑色光を放出する蛍光体粒子を含んでいる。
The
図3(b)に示すように、緑色発光素子12cの半導体層24の第1主面24a上には、蛍光体層41bが設けられている。青色発光素子12dの半導体層24の第1主面24a上には、蛍光体層は設けられていないが、図3(b)の一点鎖線で示すように、他の発光素子12a、12b、12cと同様の形状の透明な樹脂が設けられていてもよい。
As shown in FIG. 3B, a
上述した赤色、緑色および青色を発光する発光素子12をそれぞれ独立した電流値を有する定電流源によって駆動することによって、それぞれの発光素子は、電流値に応じた輝度で赤色、緑色および青色で発光する。各画素10は、それぞれの発光素子から放出された光による混合光を出力する。この混合光は、赤色、緑色、青色の輝度の割合によって調色される。つまり、画素10に含まれる発光素子に流す電流をそれぞれ設定することによって、画素10の放出光の色を設定することができる。そして、画素10ごとに、混合光の消灯から点灯までの明るさを制御する諧調制御を行うことによって、ディスプレイパネル1上に画像を表示させることができる。
By driving the above-described
本実施形態のディスプレイパネルの製造方法について説明する。
ディスプレイパネル1は、ウェハ2の状態で、n個×m個の画素10が形成される。画素の形成工程は、たとえば次のような工程を含む。
A method for manufacturing the display panel of this embodiment will be described.
In the
発光層23を含む発光素子12は、後に除去される成長基板上に形成される。その成長基板の主面上に第1半導体層21が形成され、その第1半導体層21の上に第2半導体層22が形成される。たとえば、窒化ガリウム系材料からなる第1半導体層21および第2半導体層22は、サファイア基板あるいはシリコン基板上にMOCVD(metal organic chemical vapor deposition)法でエピタキシャル成長させることができる。
The
基板上に半導体層24を形成した後、レジスト等を用いてたとえばRIE(Reactive Ion Etching)によって、第2半導体層22を選択的に除去して、第1半導体層21を選択的に露出させる。第1半導体層21が露出された領域は、発光層23を含まない。
After the
第2半導体層22の表面にp側電極26を、形成し、第1半導体層21の表面にn側電極25を形成する。p側電極26およびn側電極25は、たとえば、スパッタ法、蒸着法等で形成される。p側電極26とn側電極25は、どちらを先に形成してもよいし、同じ材料で同時に形成してもよい。
A p-
第2主面24bの側には、絶縁膜27が形成される。絶縁膜27は、p側電極26およびn側電極25を形成する前に形成されていてもよい。
An insulating
レジストマスクを用いて、たとえばRIEによって、基板に達する溝を半導体層24に形成し、半導体層24は、溝によって複数に分離される。半導体層24は、ウェハ状態の基板上で格子状に配列された平面レイアウトを有する。
Using the resist mask, a groove reaching the substrate is formed in the
基板上のすべての露出部を絶縁膜27で覆う。その後、レジストマスクを用いてエッチングによって、絶縁膜27に第1ビア28aおよび第2ビア28bを形成する。第1ビア28aはp側電極26に達する。第2ビア28bはn側電極25に達する。
All exposed portions on the substrate are covered with an insulating
絶縁層28の上面である配線面28c、第1ビア28aの内壁および第2ビア28bの内壁に、メッキのシードメタルとして機能する金属膜を形成する。そして、その金属膜上にレジストを選択的に形成し、金属膜を電流経路としたCu電解メッキを行う。このメッキにより、配線面28c上に、p側配線層32とn側配線層31とが選択的に形成される。p側配線層32およびn側配線層32は、メッキ法により同時に形成されるたとえば銅材料からなる。シードメタルは、p側電極26およびn側電極25形成時の電極上に形成されていてもよい。
A metal film functioning as a seed metal for plating is formed on the
p側配線層32は、第1ビア28a内にも形成され、シードメタルである前記金属膜を介してp側電極26と電気的に接続される。n側配線層31は、第2のビア28b内にも形成され、シードメタルである前記金属膜を介してn側電極25と電気的に接続される。
The p-
レジストをマスクに用いて、残っている前記金属膜を電流経路としたCu電解メッキを行う。このメッキにより、p側金属ピラー34とn側金属ピラー33が形成される。p側金属ピラー34はp側配線層32上に形成され、n側金属ピラー33はn側配線層31上に形成される。
Using the resist as a mask, Cu electroplating is performed using the remaining metal film as a current path. By this plating, a p-
p側金属ピラー34およびn側金属ピラー33を形成した後、前記シードメタルとして使った金属膜の露出部を除去する。したがって、p側配線層32とn側配線層31間でつながっていた金属膜が分断される。
After the p-
次に、樹脂層29を形成する。そして、p側金属ピラー34、n側金属ピラー33および樹脂層29を含む支持体に発光素子12を含むチップが支持された状態で、成長基板をたとえばサファイア基板の場合には、レーザーリフトオフ法によって除去する。成長基板がシリコン基板の場合には、エッチング法によって成長基板を除去する。
Next, the
半導体層24は、これよりも厚い支持体によって支持されているため、成長基板がなくなっても、ウェハ状態を保つことが可能である。また、樹脂層29を構成する樹脂、p側金属ピラー34およびn側金属ピラー33を構成する金属は、GaN系材料の半導体層24に比べて柔軟な材料である。そのため、成長基板上に半導体層24を形成するエピタキシャル成長で発生した大きな内部応力が、成長基板の剥離時に一気に開放されても、発光素子12が破壊されることを回避できる。
Since the
成長基板を除去した後、第1主面24aは洗浄され、また必要に応じて凹凸を形成するフロスト処理が行われる。第1主面24aに微小凹凸を形成することで、光取り出し効率を向上できる。
After removing the growth substrate, the first
ウェハの状態で発光素子12の電気的特性および光学的特性を測定し、良不良の判定を行う。不良はゼロであることが好ましいが、全画素数に対して、単一の発光素子12の不点灯不良が数個程度発生した場合であっても、ディスプレイパネル1の性能上問題ない場合もあるので、あらかじめ定めた不良率以下のディスプレイパネル1を選別するようにしてもよい。
The electrical characteristics and optical characteristics of the light-emitting
電気的特性および光学的特性を測定し、良不良の判定を行った後、4つの発光素子12の半導体層24の第1主面24a上に、赤色および緑色の蛍光体層41a,41bを形成する。
After measuring electrical and optical characteristics and determining good or bad, red and
ウェハ2からディスプレイパネル1をダイシング工程によって切り出す。ウェハ2上の発光素子の特性の分布およびパネルサイズにもとづいて、ダイシングを行う位置は、あらかじめ定められている。ディスプレイパネル1のパネルサイズがウェハ2の口径よりも十分小さい場合には、ウェハ2上の発光素子の特性の分布によって、ダイシングを行うごとにダイシングする位置を設定するようにしてもよい。
The
図4に示すように、ウェハ2から切り出されたディスプレイパネル1は、蛍光体層41a,41bが形成されている側とは反対側の面を、実装基板51の実装面と対向させて配置される。ディスプレイパネル1のこの面には、発光素子12のアノード端子34a〜34dおよびカソード端子33a〜33dが形成されており、それぞれの端子の接続面が露出している。発光素子12のアノード端子34a〜34dおよびカソード端子33a〜33dの接続面によって、実装基板51上に形成された配線52と接続する。アノード端子34a〜34dおよびカソード端子33a〜33dと配線52との接続には、たとえばリフローを用いたハンダ接続技術を用いることができる。
As shown in FIG. 4, the
実装基板51には、ディスプレイパネル1を駆動する駆動回路や、制御回路等があらかじめ実装されていてもよい。駆動回路や制御回路等は、実装基板51のディスプレイパネル1と同じ面に実装されていてよく、ディスプレイパネル1とは反対側の面に実装されていてもよい。実装基板51は、たとえばポリイミド等の樹脂性基板を有するフレキシブルプリント基板等である。
On the mounting
このように、本実施形態のディスプレイパネル1では、ウェハ2からダイシングによってディスプレイパネル1を直接切り出すことができるので、実装基板51への実装ストロークが1回で済み、個々に発光素子を実装した従来の組立工程と比べ、ディスプレイパネル1の組立工程を削減することができる。
Thus, in the
本実施形態のディスプレイパネル1の動作について説明する。
図5は、本実施形態のディスプレイパネルの回路の一部を例示するブロック図である。
上述したように、ディスプレイパネル1は、あらかじめ配線52がエッチング等により描かれている実装基板51に載置され、発光素子12のアノード端子34a〜34dおよびカソード端子33a〜33dが配線52に電気的に接続されている。
The operation of the
FIG. 5 is a block diagram illustrating a part of the circuit of the display panel of this embodiment.
As described above, the
図5に示すように、実装基板51には、たとえば列駆動回路62と行駆動回路64とが実装され、配線52(52a,52b,52c,52d)と電気的に接続されている。列駆動回路62は、定電流回路63a,63bを含む。定電流回路63a,63bの電流流入側は、図示しない電源回路に接続されている。定電流回路63a,63bの電流流出側は、それぞれ配線52a,52bに接続されている。定電流回路63a,63bは、それぞれ図示しない制御回路によって定電流値が設定される。行駆動回路64は、行選択スイッチ回路65a,65bを含む。行選択スイッチ回路65a,65bの電流流出側は、互いに接続されて接地に接続されている。行選択スイッチ回路65a,65bの電流流入側は、配線52c,52dにそれぞれ接続されている。
As shown in FIG. 5, for example, a
赤色発光素子12aのアノード端子34aは、配線52aを介して、定電流回路63aの電流流出側に接続されている。カソード端子33aは、配線52cを介して、行選択スイッチ回路65aの電流流入側に接続されている。
The
緑色発光素子12bのアノード端子34bは、配線52bを介して、定電流回路63bの電流流出側に接続されている。カソード端子33bは、配線52cを介して、行選択スイッチ回路65aの電流流入側に接続されている。
The
緑色発光素子12cのアノード端子34cは、配線52aを介して、定電流回路63aの電流流出側に接続されている。カソード端子33cは、配線52dを介して、行選択スイッチ回路65bの電流流入側に接続されている。
The
青色発光素子12dのアノード端子34dは、配線52bを介して、定電流回路63bの電流流出側に接続されている。カソード端子33dは、配線52dを介して、行選択スイッチ回路65bの電流流入側に接続されている。
The
定電流回路63a,63bの電流値は、発光素子ごとに設定される。なお、電流値の設定は、図示しない制御回路等によって行われる。また、定電流回路63a,63bは、定電流に直列に接続されるスイッチ回路を有しており、制御回路から供給される列選択信号のオンまたはオフによって、電流を流しまたは遮断する。
The current values of the constant
行選択スイッチ回路65a,65bは、制御回路から供給される行選択信号のオンまたはオフによって、スイッチを閉じまたは開放する。
The row
定電流回路63a,63bおよび行選択スイッチ回路65a,65bは、たとえば次のように動作する。すなわち、定電流回路63aが電流値Iaでオンし、行選択スイッチ回路65aがオンする。定電流回路63bおよび行選択スイッチ回路65bはオフしている。この場合には、定電流回路63aから行選択スイッチ回路65aへの電流経路が形成されるので、赤色発光素子12aに電流値Iaを有する電流が流れる。赤色発光素子12aは、電流値Iaに応じた輝度で点灯する。
The constant
次に、定電流回路63aがオフし、定電流回路63bが電流値Ibでオンする。行選択スイッチ回路65aはオンしている。行選択スイッチ回路65bはオフしている。この場合には、定電流回路63bから行選択スイッチ回路65aへの電流経路が形成されるので、緑色発光素子12bに電流値Ibを有する電流が流れる。緑色発光素子12bは、電流値Ibに応じた輝度で点灯する。
Next, the constant
次に、定電流回路63bがオフし、定電流回路63aが電流値Icでオンする。行選択スイッチ回路65aがオフし、行選択スイッチ回路65bがオンする。この場合には、定電流回路63aから行選択スイッチ回路65bへの電流経路が形成されるので、緑色発光素子12cに電流値Icを有する電流が流れる。緑色発光素子12cは、電流値Icに応じた輝度で点灯する。
Next, the constant
次に、定電流回路63aがオフし、定電流回路63bが電流値Idでオンする。行選択スイッチ回路65aはオフしており、行選択スイッチ回路65bはオンしている。この場合には、定電流回路63bから行選択スイッチ回路65bへの電流経路が形成されるので、青色発光素子12dに電流値Idを有する電流が流れる。青色発光素子12dは、電流値Idに応じた輝度で点灯する。
Next, the constant
このようにして、各発光素子12a〜12dに、順次電流を流すことによって電流値に応じた輝度で点灯させ、画素10の発光色を設定するとともに、諧調を決定する。このようにして発光色および諧調が設定された多数の画素10によって、画像や動画が表示される。
In this way, each of the
本実施形態のディスプレイパネル1の作用および効果について説明する。
高精細表示が可能なディスプレイでは、非常に多くの画素数が必要となり、さらに画素を構成する発光素子数は膨大になる。たとえば、4Kテレビでは、画素数が、横3840画素×縦2160画素の8,294,400画素必要となる。発光素子は、これを4倍した3300万個以上必要となる。タブレットコンピュータのディスプレイに用いられるディスプレイパネルでは、たとえば、1280×800画素のWXGAを7インチのパネルに実装する必要があり、この場合でも400万個以上の発光素子を搭載する必要がある。このような多数の発光素子を個別部品で実現し、基板実装を行う場合には、実装機は、3300万回や400万回以上の実装ストロークを要することとなり、現実的ではない。また、品質保証されたパッケージに搭載された個別部品の実装面積は、もっとも小型のものでも、1[mm]×1[mm]程度であり、これを4Kテレビの画素数に当てはめた場合には、部品間の実装のクリアランスを考慮せず単純に配置しても、横3.8[m]×縦2.2[m]の巨大なディスプレイとなり、サイネージ用等でない限り現実的ではない。
The operation and effect of the
A display capable of high-definition display requires a very large number of pixels, and the number of light-emitting elements constituting the pixels is enormous. For example, in a 4K television, the number of pixels is required to be 8,294,400 pixels of horizontal 3840 pixels × vertical 2160 pixels. More than 33 million light emitting elements, which are four times the number, are required. In a display panel used for a display of a tablet computer, for example, it is necessary to mount WXGA of 1280 × 800 pixels on a 7-inch panel, and even in this case, it is necessary to mount 4 million or more light-emitting elements. When such a large number of light-emitting elements are realized by individual components and mounted on a board, the mounting machine requires a mounting stroke of 33 million times or 4 million times or more, which is not realistic. The mounting area of individual components mounted on a quality-guaranteed package is about 1 [mm] × 1 [mm] even if it is the smallest, and when this is applied to the number of pixels of a 4K television, Even if it is simply arranged without considering the mounting clearance between components, it becomes a huge display of horizontal 3.8 [m] x vertical 2.2 [m], which is not realistic unless it is for signage or the like.
本実施形態のディスプレイパネル1は、画素10を構成する発光素子12が、樹脂層29によってp側金属ピラー(アノード端子)34およびn側金属ピラー(カソード端子)33とともに一体として支持されたマルチチップパッケージ構造を有している。したがって、ディスプレイパネル1は、1つの半導体装置として品質保証され、特性保証される。そのため、ディスプレイの大型化を容易に実現することができる。
The
たとえばディスプレイパネル1を8インチのウェハ2に形成した場合、画素10および発光素子12のサイズは次のようになる。画素10のサイズをa[μm]×a[μm]とすると、ディスプレイパネル1の横(X軸方向に沿う)方向の長さAは、3840×a[μm]、縦(Y軸方向に沿う)方向の長さBは、2160×a[μm]となる。A×Bの対角線の長さがウェハ径に等しいとすると、(3840×a)2+(2160×a)2=(25.4×1000×8)2となり、aは、46[μm]程度となる。4つの発光素子12で画素10を構成する場合には、発光素子12当たり23[μm]×23[μm]となる。この寸法は、現状の製造プロセスの能力では、十分実現できる値である。つまり、7インチ〜8インチのパネルサイズで4Kテレビ画質を有するディスプレイパネル1を1つの半導体装置によって構成することができる。なお、このときのディスプレイパネル1のサイズは、横177[mm]×縦99[mm]であり、光学系を追加することによって、50インチや60インチの大画面化も可能である。
For example, when the
このように、本実施形態のディスプレイパネル1では、1枚のウェハ2から1台の表示装置に用いるディスプレイを構成することができる。また、本実施形態のディスプレイパネル1では、画素数およびパネルサイズに応じて、1枚のウェハ2から複数のディスプレイパネル1を取得することも可能であり、1枚のウェハ2から複数台の表示装置に用いるディスプレイを構成することができる。より小型のパネルサイズの用途、たとえばスマートフォンやタブレット型コンピュータ等向けのディスプレイに対応したディスプレイパネルを提供することが可能である。
Thus, in the
上述のようなディスプレイパネル1は、ディスプレイを構成するすべての画素10を備えているので、実装基板51への実装ストロークが1回で完了し、表示装置の組立工程を短縮し、簡素にすることができる。
Since the
さらに、本実施形態のディスプレイパネル1は、画素10に半導体発光層を有する発光素子12を用いているので、発光の応答速度が速い。また、蛍光体層には、無機材料を用いているので、動作寿命を長くすることができる。
Furthermore, since the
(第2の実施形態)
上述では、1つのディスプレイパネル1を1台の表示装置に用いる場合について説明したが、ディスプレイパネルを分割して、複数個のディスプレイパネルのブロックを表示ブロックとして、1台の表示装置のために組み合わせることができる。
図6は、本実施形態のディスプレイパネル1aの外観を例示する平面図である。
図6に示すように、本実施形態のディスプレイパネル1aは、複数の表示ブロック71〜73を備える。複数の表示ブロック71〜73は、第1の表示ブロック71と、第2の表示ブロック72と、第3の表示ブロック73とを含む。それぞれの表示ブロック71〜73は、格子状に配列された複数の画素10を有する。それぞれの画素10は、複数の発光素子12を有しており、たとえば4つの発光素子12を有する。発光素子12の上部には、蛍光体層41a,41bが設けられている。画素10の構成は、第1の実施形態のディスプレイパネル1と同じであり、同一の符号を付して詳細な説明を省略する。
(Second Embodiment)
Although the case where one
FIG. 6 is a plan view illustrating the appearance of the
As shown in FIG. 6, the
ディスプレイパネル1aは、長方形状であり、この長方形状は、横A1×縦B1の寸法を有する。第1の表示ブロック71は、横A2×縦B2の長方形状を有する。第2の表示ブロック72は、横(A2/2)×縦B2の長方形状を有する。第3の表示ブロック73は、横A2×縦(B2/2)の長方形状を有する。つまり、各表示ブロックは縦横の寸法が異なる、すなわち画素数が異なる長方形状の表示ブロックである。
The
第1の表示ブロック71aは、第1の表示ブロック71aおよび第2の表示ブロック72aの縦寸法B2が同一になる位置に、第2の表示ブロック72aに隣接して配置されている。第1の表示ブロック71bは、第1の表示ブロック71bおよび第1の表示ブロック71aの縦寸法が同一になる位置に、第1の表示ブロック71aに隣接して配置されている。第2の表示ブロック72bは、第2の表示ブロック72bおよび第1の表示ブロック71bの縦寸法が同一になる位置に、第1表示ブロック71bに隣接して配置されている。
The
第1の表示ブロック71cは、第1の表示ブロック71cおよび第2の表示ブロック72cの縦寸法が同一になる位置に、第2の表示ブロック72cに隣接して配置されている。第1の表示ブロック71dは、第1の表示ブロック71dおよび第1の表示ブロック71cの縦寸法が同一になる位置に、第1の表示ブロック71cに隣接して配置されている。第2の表示ブロック72dは、第2の表示ブロック72dおよび第1の表示ブロック71dの縦寸法が同一になる位置に、第1表示ブロック71dに隣接して配置されている。第1の表示ブロック71c,71dおよび第2の表示ブロック72c,72dは、第1の表示ブロック71a,71bおよび第2の表示ブロック72a,72bにY軸正方向に隣接して配置されている。
The
第3の表示ブロック73bは、第3の表示ブロック73bおよび第3の表示ブロック73aの縦寸法が同一になる位置に、第3の表示ブロック73aに隣接して配置されている。第3の表示ブロック73cは、第3の表示ブロック73cおよび第3の表示ブロック73bの縦寸法が同一になる位置に、第3の表示ブロック73bに隣接して配置されている。第3の表示ブロック73a〜73cは、第1の表示ブロック71c,71dおよび第2の表示ブロック72c,72dにY軸正方向に隣接するように配置されている。
The
各表示ブロック71〜73は、上述のように配置されて、横A1×縦B1のパネルサイズの長方形状のディスプレイパネル1aを構成している。ここで、A1=3×A2、B1=2.5×B2の関係となっている。上述した各表示ブロック71〜73の寸法は、ウェハから切り出される位置によって決定される。各表示ブロックの寸法は、上述に限られず、発光素子の特性の分布によって決定される。
Each of the display blocks 71 to 73 is arranged as described above, and constitutes a
本実施形態のディスプレイパネル1aの製造方法について説明する。
図7は、本実施形態のディスプレイパネル1aの製造方法を例示する分解組立図を一部に含む概念図である。
図8は、本実施形態のディスプレイパネル1aの製造方法を説明するためのフローチャートである。
図7に示すように、1つのウェハ2aは、複数に分割される表示ブロック71d〜73dを含む。第1の表示ブロック71dは、ウェハ2aの中央部に設けられている。第2の表示ブロック72dは、ウェハ2aのX軸方向に沿った両端に設けられている。第3の表示ブロック73dは、ウェハ2aのY軸方向に沿った両端に設けられている。他のウェハ2bも、複数に分割された表示ブロック71e〜73eを含んでおり、表示ブロック71e〜73eは、ウェハ2aの場合と同様の位置に設けられている。
A method for manufacturing the
FIG. 7 is a conceptual diagram partially including an exploded view illustrating a method for manufacturing the
FIG. 8 is a flowchart for explaining a method of manufacturing the
As shown in FIG. 7, one
各画素10を構成する発光素子12は、ウェハ2a,2b上の位置により特性がばらつくことがある。たとえば、製造時の熱履歴等により、ウェハ2a,2bは、中央部から周辺部に向かって反りを生ずることがある。この反りによって発光素子12の光出力や波長等の特性は影響を受ける。ウェハサイズが大口径となるほど、反り等による特性への影響は顕著になり、特性のばらつきも大きくなる。1つのディスプレイパネルにおいて、発光素子12の特性のばらつきが大きいと、表示品質に影響を及ぼすため、特性のばらつきを低減させる必要がある。
The characteristics of the
上述のように、発光素子12の特性ばらつきは、ウェハ2a,2b上の位置と関係があるので、ディスプレイパネル1aを所定の区分に分割して、特性ばらつきを吸収するように再配置することが有効である。ここで、所定の区分は、上述した表示ブロックである。
As described above, since the characteristic variation of the
表示品質に影響を及ぼす特性として、光出力および波長を発光素子12ごとに取得し、あらかじめ定めた規格内の発光素子12を有する表示ブロックのみを良品として取得する。たとえば、ウェハ2a上の一点鎖線の内側の発光素子12の特性が良品である領域である。この場合には、Y軸正方向の側の2つの第1の表示ブロック71dが良品である。一方、ウェハ2bでは、X軸正方向の側の2つの第1の表示ブロック71eが良品である。これら良品判定された表示ブロックを、実装基板51上の位置に再配置する。実装基板51上に表示ブロックを再配置する場合には、図6の表示ブロックのうち同一の形状および寸法を有する表示ブロックの位置に配置すればよい。たとえば、ウェハ2a上の第1の表示ブロック71dの良品判定のものであれば、図6の第1の表示ブロック71a〜71dのいずれの位置に配置されてもよい。他の表示ブロックについても、良品規格のものを取得して、実装基板51上に再配置する。つまり、1つの実装基板51に実装される表示ブロックは、同一のウェハから良品として取得された場合に限らず、他のウェハから良品として取得されたものを含む。1つの実装基板51に実装される表示ブロックのすべてが、同一のウェハから取得された表示ブロックであってももちろんよい。
As characteristics that affect the display quality, the light output and wavelength are acquired for each light emitting
本実施形態のディスプレイパネル1aの製造方法について、図8のフローチャートを用いて説明する。
図8に示すように、ウェハ2a,2b,…上にn個×m個の画素10を形成する。樹脂層29の充填および硬化後、成長基板が除去される(ステップS1)。
The manufacturing method of the
As shown in FIG. 8, n × m
ステップS2において、発光素子12の特性(光出力および波長)を測定する。
In step S2, the characteristics (light output and wavelength) of the
ステップS3において、測定されたデータは、ウェハおよび表示ブロック(第1〜第3いずれに該当するか)と関連付けられて、記憶される。特性データは、たとえばテスタ等の測定器に設けられた記憶装置のメモリ領域にデータベースとして記憶される。 In step S3, the measured data is stored in association with the wafer and the display block (which corresponds to the first to third). The characteristic data is stored as a database in a memory area of a storage device provided in a measuring instrument such as a tester.
ステップS4において、蛍光体層41a,41bを形成する。 In step S4, phosphor layers 41a and 41b are formed.
ステップS5において、表示ブロックごとにダイシングを行う。 In step S5, dicing is performed for each display block.
ステップS6において、関連付けられ、記憶された特性データにもとづいて、表示ブロックごとの良不良を判定する。良不良判定は、ステップS3において行ってもよい。良品判定された表示ブロックを該当する箇所に再配置する。たとえば、第1の表示ブロック71が良品であれば、マウンタ装置によりその表示ブロックをピックアップして、実装基板51の第1の表示ブロック71の配置位置に載置する。なお、表示ブロックの再配置先は、必ずしも実装基板51でなくてもよい。たとえば、実装基板と同位置に各表示ブロックが収納されるチップキャリア等に載置するようにしてもよい。
In step S6, the quality of each display block is determined based on the associated and stored characteristic data. The good / bad determination may be performed in step S3. Rearrange the display blocks determined to be non-defective items to the corresponding locations. For example, if the
上述の製造方法においては、各表示ブロックの形状、位置は、たとえば、取得した発光素子の特性およびパネルサイズにもとづいて、あらかじめ設定されている。一般的に、ウェハの中央部付近では特性のばらつきが小さい傾向があるので、中央部付近の表示ブロックサイズを大きくとり、周辺の表示ブロックサイズを小さくとることが考えられる。 In the above manufacturing method, the shape and position of each display block are set in advance based on, for example, the acquired characteristics of the light emitting element and the panel size. Generally, since there is a tendency that the characteristic variation is small near the center of the wafer, it is conceivable to increase the display block size near the center and reduce the peripheral display block size.
本実施形態のディスプレイパネルの作用および効果について説明する。
本実施形態のディスプレイパネル1aでは、1枚のウェハ2a,2bを複数の表示ブロックに分割し、表示ブロックごとに良否判定を行うので、良品の歩留りが向上する。表示ブロックは、ウェハごとに同一形状および同一寸法とされ、同一の基準で良否判定されるので、1つのディスプレイパネル1aを、複数のウェハ2a,2bから取得された表示ブロックで構成することができるので、ディスプレイパネル1aの歩留りをさらに向上させることができる。また、各表示ブロックの形状および寸法は、発光素子の特性のばらつきに応じて設定されるので、安定した歩留りを維持することができる。
The operation and effect of the display panel of this embodiment will be described.
In the
(第2に実施形態の変形例)
上述の製造方法の場合においては、ディスプレイパネルの表示品質を上げるためには、特性の良品判定しきい値を厳しく設定する必要がある。一方、しきい値を厳しくした場合には、表示ブロックのサイズのよっては歩留りが低下するおそれがある。特性の良品判定のしきい値をゆるく設定した場合には、画素の発光ばらつきによって表示品質を損なうおそれがある。そこで、以下では、画素の発光ばらつきを抑制する手法について説明する。
図9(a)および図9(b)は、発光素子の特性のばらつきの補正について説明するための概念図である。
図10は、本変形例のディスプレイパネルの製造方法を説明するためのフローチャートである。
(Second, a modification of the embodiment)
In the case of the manufacturing method described above, in order to improve the display quality of the display panel, it is necessary to set the non-defective product determination threshold value strictly. On the other hand, when the threshold value is tightened, the yield may decrease depending on the size of the display block. If the threshold value for determining the non-defective product is set loosely, the display quality may be impaired due to variations in light emission of the pixels. Therefore, in the following, a method for suppressing variation in light emission of pixels will be described.
FIG. 9A and FIG. 9B are conceptual diagrams for explaining correction of variation in characteristics of light emitting elements.
FIG. 10 is a flowchart for explaining a method of manufacturing the display panel according to this modification.
各発光素子12に塗布する蛍光体層41a,41bは、厚さを厚くすると、単位体積当たりの蛍光粒子数が増大するので、波長が実質的に長波長側にシフトする。また、蛍光体層41a,41bの厚さが厚いときには、発光素子12から放出された発光光が蛍光体層41a,41bで吸収されるため光出力は減少する。そこで、テスタによって取得された光出力および波長のデータにもとづいて、蛍光体層41a,41bの厚さを調整することによって、光出力および波長を補正することができる。
When the phosphor layers 41a and 41b applied to each light emitting
発光素子12ごとに取得する光出力のデータおよび波長データにもとづく特性区分をあらかじめ設定しておく。たとえば、光出力が所定の値よりも大きいか小さいか、および、波長が所定の値よりも長いか短いか、に区分する。この例では、特性区分を4つ設ける。図9(a)に示すように、横軸に発光素子の波長λ、縦軸に発光素子の光出力プロットした場合には、波長λの良品判定のための最小値がλminであり、最大値がλmaxである。光出力の良品判定のための最小値がPminであり、最大値がPmaxである。特性区分を設定するしきい値は、波長λに対しては、λthであり、光出力に対しては、Pthである。λmin、λmax、λth、Pmin、Pmax、およびPthは、たとえば発光素子の特性のばらつきおよび表示ブロックの表示品質にもとづいて設定される。この例では、A区分では、発光素子の特性は、波長λが、λmin〜λthの範囲であり、光出力Pが、Pmin〜Pthの範囲である。B区分では、発光素子の特性は、波長λが、λth〜λmaxの範囲であり、光出力Pが、A区分と同様に、Pmin〜Pthの範囲である。C区分では、発光素子の特性は、波長が、λmin〜λthの範囲であり、光出力が、Pth〜Pmaxの範囲である。D区分では、発光素子の特性は、波長が、λth〜λmaxの範囲であり、光出力が、C区分と同様に、Pth〜Pmaxの範囲である。
The characteristic classification based on the light output data and the wavelength data acquired for each light emitting
このような区分の場合に、基準となる蛍光体層の厚さを設定し、その基準値から厚さを厚くする方向に設定して光出力および波長を補正する場合について説明する。上述したように、蛍光体層を厚くすることによって、光出力を低減させ、かつ、波長を長くする方向に補正することができる。上述の各区分の場合には、A区分やB区分に分類されている発光素子は、光出力が小さいので、蛍光体層による補正は行われない。また、B区分やD区分に分類されている発光素子12は、波長がすでに長いので、蛍光体層による補正は行われない。C区分に分類されている発光素子12については、蛍光体層を厚く設定することによって、光出力を低減し、波長を長く補正することができる。
In the case of such a classification, a case will be described in which the reference phosphor layer thickness is set, the light output and the wavelength are corrected by setting the thickness in the direction of increasing the thickness from the reference value. As described above, by increasing the thickness of the phosphor layer, it is possible to reduce the light output and correct the wavelength in a longer direction. In the case of each of the above-described sections, the light emitting elements classified into the A section and the B section have a small light output, and thus correction by the phosphor layer is not performed. Further, since the
たとえば、C区分に属する発光素子のうち、波長λが短く、光出力Pも小さいデータc1のような場合には、蛍光体層の厚さを厚くすることによって、波長が長くなり、光出力が低下した結果、A区分のデータa1の位置に補正され、A区分の蛍光体層を有する発光素子と同等の特性とすることができる。C区分に属する発光素子のうち、波長λおよび光出力Pとも中程度のデータc2のような場合には、B区分のb2の位置に補正され、B区分の蛍光体層を有する発光素子と同等の特性とすることができる。波長λが長く、光出力Pが大きいデータc3のような場合には、D区分のデータd3の位置に補正され、D区分の蛍光体層を有する発光素子と同等の特性とすることができる。 For example, among the light emitting elements belonging to the C category, in the case of data c1 where the wavelength λ is short and the light output P is also small, the wavelength is increased by increasing the thickness of the phosphor layer, and the light output is increased. As a result of the reduction, the position is corrected to the position of the data a1 of the A section, and the characteristics equivalent to those of the light emitting element having the phosphor layer of the A section can be obtained. Among the light emitting elements belonging to the C section, when both the wavelength λ and the light output P are intermediate data c2, the light is corrected to the position of b2 of the B section and is equivalent to the light emitting element having the phosphor layer of the B section. Characteristics. In the case of data c3 where the wavelength λ is long and the light output P is large, the data is corrected to the position of the data D3 of the D section, and the characteristics equivalent to those of the light emitting element having the phosphor layer of the D section can be obtained.
各発光素子12の光出力および波長のデータは、表示ブロック名に関連付けられて記憶されており、どの表示ブロックがC区分に属するかを抽出することによって、蛍光体層の厚さを調整して、波長および光出力の補正を行う。波長および光出力の補正を行うことによって、同一表示ブロック上の発光素子の特性のばらつきを低減させることができる。
The light output and wavelength data of each light emitting
さらに、発光素子の波長および光出力を補正することによって、特性上、不良判定とされる表示ブロックを救済することもできる。 Further, by correcting the wavelength and light output of the light emitting element, it is possible to relieve a display block that is determined to be defective due to its characteristics.
図9(b)に示すように、蛍光体層の厚さを厚くすることによって、波長を長くし、光出力を低下させることができるので、C区分の領域をC’区分まで拡張し、D区分をD’区分まで拡張することができる。C’区分は、波長λの最小値が光出力との関係で拡張される。すなわち、最小値は、光出力PがPmax1(>0)の場合に、当初の最小値λminよりも小さい値を有するλmin1に拡張される。光出力PがPmax1以下の場合には、Pmax1の低下に応じて波長λの最小値は増大する。光出力Pの最大値は、Pmaxよりも大きい値を有するPmax2まで拡張される。なお、Pmax2>Pmax1である。 As shown in FIG. 9 (b), by increasing the thickness of the phosphor layer, the wavelength can be increased and the light output can be reduced. Therefore, the region of the C section is expanded to the C ′ section, and D The partition can be extended to the D ′ partition. In the C ′ section, the minimum value of the wavelength λ is expanded in relation to the light output. That is, the minimum value is expanded to λmin1 having a value smaller than the initial minimum value λmin when the light output P is Pmax1 (> 0). When the optical output P is less than or equal to Pmax1, the minimum value of the wavelength λ increases as Pmax1 decreases. The maximum value of the light output P is expanded to Pmax2 having a value larger than Pmax. Note that Pmax2> Pmax1.
D’区分は、光出力Pの最大値が、波長λとの関係で拡張される。すなわち、光出力Pの最大値は、波長λがλth〜λmax1(<λmax)の範囲では、Pmax2まで拡張される。波長λがλmax1〜λmaxの範囲では、波長λの増加にともなって波長の最大値は減少する。 In the D ′ section, the maximum value of the light output P is expanded in relation to the wavelength λ. That is, the maximum value of the optical output P is extended to Pmax2 when the wavelength λ is in the range of λth to λmax1 (<λmax). When the wavelength λ is in the range of λmax1 to λmax, the maximum value of the wavelength decreases as the wavelength λ increases.
上述のように、表示ブロックの良不良の判定基準を拡張した場合には、蛍光体層の厚さを調整することによって、発光素子の波長および光出力を補正することができる。発光素子の波長および光出力を補正することによって、表示ブロックの不良判定数を低減させることができ、歩留りを向上させることができる。 As described above, when the criteria for determining whether the display block is good or bad is extended, the wavelength and light output of the light emitting element can be corrected by adjusting the thickness of the phosphor layer. By correcting the wavelength and light output of the light emitting element, the number of defective display blocks can be reduced, and the yield can be improved.
図10に示すように、ステップS3aにおいて、発光素子12の光出力および波長のデータを取得するとともに、特性区分に分類する。特性区分は、特性の良否区分に加えて、上述した光出力および波長の補正を行うことができる値(所定値)を基準として設定されている。
As shown in FIG. 10, in step S3a, the optical output and wavelength data of the
ステップS4aでは、区分A,B,Dに属する表示ブロックについては、基準の厚さで蛍光体層を形成し、区分Cに属する表示ブロックについては、光出力および波長のデータの補正を考慮した厚さで蛍光体層を形成する。蛍光体層の厚さの設定については、たとえばすべての蛍光体層を塗布等により形成し、その後、補正を行う表示ブロックを露出させるマスクを形成して蛍光体の追加塗布を行う等によって行うことができる。 In step S4a, the phosphor layer is formed with the reference thickness for the display blocks belonging to the sections A, B, and D, and the thickness considering the correction of the optical output and wavelength data for the display blocks belonging to the section C. Thus, a phosphor layer is formed. The thickness of the phosphor layer is set by, for example, forming all the phosphor layers by coating or the like, and then forming a mask that exposes the display block to be corrected and then performing additional coating of the phosphor or the like. Can do.
上述では、表示ブロック内のすべての発光素子12が同一の特性区分に分類されることを前提に説明したが、表示ブロック内の一定の割合の発光素子12が同一の特性区分に分類される場合に、その区分と設定するようにしてもよい。つまり、特性分布上、いずれかの特性区分に属する発光素子が支配的であるかを考慮して区分設定してもよい。
In the above description, it is assumed that all the
また、上述では、表示ブロックごとに蛍光体層の厚さを設定することを説明したが、表示ブロック内においてさらに分割して蛍光体層の厚さを調整するようにしてもよい。 In the above description, the thickness of the phosphor layer is set for each display block. However, the thickness of the phosphor layer may be adjusted by further dividing the display block.
さらに、特性区分の分類数は、光出力および/または波長に応じて、より細かく6区分、8区分等分類するようにしてももちろんよい。 Furthermore, the classification number of the characteristic divisions may be further classified into 6 divisions, 8 divisions, etc. according to the light output and / or wavelength.
なお、蛍光体層41a,41bの厚さの調整は、厚さを厚くするように調整する場合に限らず、厚さを薄くするように調整してもよい。一旦塗布した蛍光体層を必要箇所を削り取る等することによって、蛍光体層41a,41bの厚さを選択的に薄くすることもできる。 The adjustment of the thicknesses of the phosphor layers 41a and 41b is not limited to the adjustment to increase the thickness, and the adjustment may be made to reduce the thickness. The thickness of the phosphor layers 41a and 41b can be selectively reduced by, for example, scraping a necessary portion of the phosphor layer once applied.
(第3の実施形態)
図11は、本実施形態のディスプレイパネル1bの一部の外観を例示する平面図である。
図12は、本実施形態のディスプレイパネルの製造方法を例示する概念図である。
第2の実施形態のディスプレイパネル1aにおいて説明したように、ディスプレイパネル1aは、複数の表示ブロック71を備える。複数の表示ブロック71のそれぞれは、実装基板51上に載置され、ハンダ接合等によって、各アノード端子34aおよびカソード端子33aが、配線52と相互に接続される。各表示ブロック間も含めて、発光素子12の相互の間隔、すなわち素子間ピッチPは、一定である必要がある。つまり、隣接して配置されている各発光素子12間の距離Lは、一定である。なお、素子間ピッチPは、X軸方向およびY軸方向で等しいとすると、次のようになる。素子間ピッチPは、半導体層24のX軸方向の中心から、隣接する発光素子の半導体層24のX軸方向の中心までの距離である。つまり、画素ピッチPは、発光素子の半導体層24の第1主面24aのX軸方向の長さに、隣接する発光素子間の発光層23の第1主面24a間の距離(絶縁層28のX方向の長さ)の1/2を加算した長さである。なお、以下の説明では、発光層23の第1主面24a間の距離を、単に発光素子間の距離と呼ぶこととする。
(Third embodiment)
FIG. 11 is a plan view illustrating the appearance of a part of the
FIG. 12 is a conceptual diagram illustrating a method for manufacturing the display panel of this embodiment.
As described in the
一方、第2の実施形態のディスプレイパネル1aでは、ウェハ2からダイシングされた表示ブロックが実装基板51に載置される。各表示ブロックは、表示ブロックの端部で、隣接する表示ブロックの端部から間隙sをあけて配置される。この間隙sは、隣接する発光素子間の発光層23間の絶縁層28のX方向の長さよりも小さい値に設定されている。また、この間隙sは、使用時等の高温環境によって表示ブロックが膨張した場合の長さよりも大きい値に設定されている。間隙sがない(ゼロ)場合や、間隙sが表示ブロックの熱膨張時の長さよりも小さい場合には、切断、隣接する表示ブロックと接触等の干渉を生ずるおそれがある。
On the other hand, in the
図12では、ウェハ状態における各発光素子12の配置が示されている。図12に示すように、ウェハ状態においては、ダイシング位置dを含む発光素子12間距離Mは、ダイシング位置dを含まない発光素子12間距離Lよりも短く設定されている。ダイシング位置dを含む発光素子12間距離Mは、ダイシング位置dを含まない発光素子間距離Lから間隙sを差し引いた長さに等しく設定されている。したがって、隣接する表示ブロックを間隙sだけ離間して実装基板51に実装した場合であっても、すべての素子間ピッチPを等しくすることができる。
FIG. 12 shows the arrangement of the
ダイシングブレードの幅をより広いものを選定することができる場合には、ダイシングブレードの幅を間隙sに等しく設定することによって、ダイシング位置dを含まない画素間距離を、ダイシング位置dを含む画素間距離Lに等しくすることができる。 When a wider dicing blade can be selected, by setting the width of the dicing blade equal to the gap s, the inter-pixel distance not including the dicing position d can be changed between the pixels including the dicing position d. It can be made equal to the distance L.
本実施形態のディスプレイパネル1bの作用および効果について説明する。
隣接して配置される表示ブロック間には、間隙sがあるので、表示ブロックを実装基板51に実装するときの表示ブロック間のクリアランスが確保され、実装基板51への実装が容易になる。隣接する表示ブロック同士が干渉することがないので、表示ブロックの端部付近で画素が干渉を受けて画像の歪等の発生を抑制することができる。
The operation and effect of the
Since there is a gap s between adjacent display blocks, a clearance between the display blocks when the display blocks are mounted on the mounting
隣接して配置される表示ブロック間には、間隙sがあるので、実装基板51に実装後に、発光素子等の発熱により表示ブロックが膨張した場合でも、隣接する表示ブロックと干渉することが防止される。そのため、発光素子12の樹脂層29が発熱によって多少変形した場合であっても、画像の歪を生じにくくすることができる。
Since there is a gap s between adjacent display blocks, even if the display block expands due to heat generated by a light emitting element or the like after being mounted on the mounting
(第4の実施形態)
図13は、本実施形態の表示装置を例示するブロックである。
図13に示すように、本実施形態の表示装置80は、ディスプレイパネル1と、駆動回路61と、を備える。ディスプレイパネル1は、上述した第1の実施形態のディスプレイパネル1である。ディスプレイパネルは、他の実施形態のディスプレイパネル1a,1bであってもよい。駆動回路61は、上述の第1の実施形態で説明した駆動回路61である。
(Fourth embodiment)
FIG. 13 is a block illustrating the display device of this embodiment.
As shown in FIG. 13, the
ディスプレイパネル1は、実装基板51に実装されている。駆動回路61は好ましくは実装基板51に実装されている。実装基板51には、好ましくは、制御回路82が実装されている。制御回路82は、駆動回路61に接続され、適切な画素10を選択して、適切な電流値で発光素子12を駆動する。制御回路82は、たとえばインタフェース回路90に接続され、インタフェース回路90を介して、表示装置80の外部機器、たとえばコンピュータのモニタ出力端子に接続される。
The
ディスプレイパネル1は、画素数およびパネルサイズに応じて寸法が決定される。ディスプレイパネル1は、対角寸法5インチの情報通信端末装置に内蔵される。情報通信端末装置は、たとえばいわゆるスマートフォンである。この場合典型的には、ディスプレイパネル1の画素数は、たとえば1920×1080等である。この場合のディスプレイパネル1は、対角5インチのパネルサイズであるため、たとえば8インチのウェハからは、複数個切り出すことができる。
The dimensions of the
本実施形態の表示装置80の作用および効果について説明する。
上述した他の実施形態のディスプレイパネル1〜1bと同様の作用および効果に加えて、以下の作用および効果を有する。すなわち、表示装置80は、ディスプレイパネル1〜1bと列駆動回路62と行駆動回路64とを備え、これらを同一の実装基板51に実装しているので、小型のディスプレイモジュールを構成することができる。
The operation and effect of the
In addition to the same operations and effects as the
(第4の実施形態の変形例)
図14は、本実施形態の変形例の表示装置100を例示するブロック図である。
図14に示すように、本変形例の表示装置100は、ディスプレイパネル1と、駆動回路61と、光学系110とを備える。本変形例の表示装置100は、第4の実施形態の表示装置80に光学系110を追加することによって、画面サイズを任意に設定することができる。表示装置100は、たとえば、50インチや60インチを超える大画面を有する高精細受像機である。高精細受像機は、たとえば4Kテレビ受像機等である。
(Modification of the fourth embodiment)
FIG. 14 is a block diagram illustrating a
As shown in FIG. 14, the
本変形例の表示装置100の作用および効果について説明する。
本変形例の表示装置100では、ディスプレイパネル1の画面出力を拡大表示させる光学系110を備えているので、任意のパネルサイズの表示装置を実現することができる。
The operation and effect of the
Since the
第2の実施形態のディスプレイパネル1aのように、1つのディスプレイパネルを複数の表示ブロックに分割した場合には、1枚のウェハを有効に用いて表示ブロックを切り出すことができる。たとえば、8インチのウェハの面積は、32,412,838,400μm2であるから、1画素の当たりの面積は3,908μm2となる。この画素を、RGB各色で割り当てる(3つの発光素子)と36μm×36μmが単位色あたり発光素子サイズとなる。つまり、8インチのウェハから、4Kテレビ受像機の画面表示が可能なディスプレイパネルを構成することができる。この場合には、ディスプレイパネルとしては、対角8インチ(200mm)以上のパネルサイズとすることができるが、光学系110によって、50インチ以上の画面サイズを実現することができる。
When one display panel is divided into a plurality of display blocks as in the
上述した実施形態および変形例において、青色の発光光を発する発光素子と、赤色蛍光体および緑色蛍光体との組み合わせによって、RGBを発色する具体例を説明したが、RGBを発色し、これらの混合光を生成することができる組み合わせであれば上述に限られない。たとえば、紫外光を出力する発光素子に、赤色、緑色および青色の蛍光体を組み合わせて、RGBの混合色を生成する等してももちろんよい。また、蛍光体を使用せず、各発光素子の発光層の組成(In,Ga,Al)を変えてRGB素子としてもよい。 In the embodiment and the modification described above, specific examples in which RGB is developed by a combination of a light emitting element that emits blue light, a red phosphor, and a green phosphor have been described. Any combination that can generate light is not limited to the above. For example, a light emitting element that outputs ultraviolet light may be combined with red, green, and blue phosphors to generate a mixed color of RGB. Moreover, it is good also as an RGB element by changing the composition (In, Ga, Al) of the light emitting layer of each light emitting element, without using fluorescent substance.
以上説明した実施形態によれば、多数の画素を少ない工数で実装することができるディスプレイパネル、表示装置およびディスプレイパネルの製造方法を実現することができる。 According to the embodiment described above, it is possible to realize a display panel, a display device, and a display panel manufacturing method capable of mounting a large number of pixels with a small number of man-hours.
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明およびその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。 As mentioned above, although some embodiment of this invention was described, these embodiment is shown as an example and is not intending limiting the range of invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the scope of the invention described in the claims and the equivalents thereof. Further, the above-described embodiments can be implemented in combination with each other.
1,1a,1b ディスプレイパネル、2,2a,2b ウェハ、10 画素、12 発光素子、12a 赤色発光素子、12b,12c 緑色発光素子、12d 青色発光素子、21 第1半導体層、22 第2半導体層、23 発光層、24 半導体層、24a 第1主面、24b 第2主面、25 n側電極、26 p側電極、27 絶縁膜、28 絶縁層、28a 第1ビア、28b 第2ビア、29 樹脂層、31 n側配線層、32 p側配線層、33 n側金属ピラー、33a〜33d カソード端子、34 p側金属ピラー、34a〜34d アノード端子、41a,41 蛍光体層、51 実装基板、52 配線、61 駆動回路、62 列駆動回路、63a,63b 定電流回路、64 行駆動回路、65a,65b 行選択スイッチ回路、71〜73 表示ブロック、80 表示装置、82 制御回路、90 インタフェース回路、100 表示装置、110 光学系 1, 1a, 1b Display panel, 2, 2a, 2b Wafer, 10 pixels, 12 light emitting elements, 12a Red light emitting elements, 12b, 12c Green light emitting elements, 12d Blue light emitting elements, 21 First semiconductor layer, 22 Second semiconductor layer , 23 Light emitting layer, 24 Semiconductor layer, 24a First main surface, 24b Second main surface, 25 n-side electrode, 26 p-side electrode, 27 insulating film, 28 insulating layer, 28a first via, 28b second via, 29 Resin layer, 31 n-side wiring layer, 32 p-side wiring layer, 33 n-side metal pillar, 33a-33d cathode terminal, 34p-side metal pillar, 34a-34d anode terminal, 41a, 41 phosphor layer, 51 mounting substrate, 52 wiring, 61 drive circuit, 62 column drive circuit, 63a, 63b constant current circuit, 64 row drive circuit, 65a, 65b row selection switch circuit, 7 To 73 display blocks, 80 display device, 82 control circuit, 90 an interface circuit, 100 a display apparatus, 110 an optical system
Claims (12)
前記複数の第1半導体層の一方の面の側で、前記複数の第1半導体層のそれぞれに接続された第1アノード端子および第1カソード端子と、
前記第1半導体層の一方の面の側で、前記複数の第1半導体層、前記第1アノード端子および前記第1カソード端子を一体として支持する第1樹脂層と、
前記第1半導体層の他方の面の側で、前記複数の第1半導体層の少なくとも一部を覆って設けられた第1蛍光体層と、
を含む第1表示ブロックを備え、
前記複数の第1半導体層は、第1方向にn個(nは自然数)配列され、前記第1方向に交差する第2方向にm個(mは2以上の整数)配列されたディスプレイパネル。 A plurality of first semiconductor layers each including a first light emitting layer;
A first anode terminal and a first cathode terminal connected to each of the plurality of first semiconductor layers on one surface side of the plurality of first semiconductor layers;
A first resin layer that integrally supports the plurality of first semiconductor layers, the first anode terminal, and the first cathode terminal on one surface side of the first semiconductor layer;
A first phosphor layer provided on the other surface side of the first semiconductor layer so as to cover at least a part of the plurality of first semiconductor layers;
A first display block including
The plurality of first semiconductor layers are arranged in a number n (n is a natural number) in a first direction, and m pieces (m is an integer of 2 or more) are arranged in a second direction intersecting the first direction.
前記複数の第2半導体層の一方の面の側で、前記複数の第2半導体層のそれぞれに接続された第2アノード端子および第2カソード端子と、
前記第2半導体層の一方の面の側で、前記複数の第2半導体層、前記第2アノード端子および前記第2カソード端子を一体として支持する第2樹脂層と、
前記第2半導体層の他方の面の側で、前記複数の第2半導体層の少なくとも一部を覆って設けられた第2蛍光体層と、
を含む第2表示ブロックを備え、
前記複数の第2半導体層は、前記第1方向にp個(pは自然数)配列され、前記第2方向にq個(qは2以上の整数)配列され、
前記第1表示ブロックおよび前記第2表示ブロックは、隣接して配置されたディスプレイパネル。 A plurality of second semiconductor layers each including a second light emitting layer;
A second anode terminal and a second cathode terminal connected to each of the plurality of second semiconductor layers on one surface side of the plurality of second semiconductor layers;
A second resin layer that integrally supports the plurality of second semiconductor layers, the second anode terminal, and the second cathode terminal on one surface side of the second semiconductor layer;
A second phosphor layer provided on the other surface side of the second semiconductor layer so as to cover at least a part of the plurality of second semiconductor layers;
A second display block including
The plurality of second semiconductor layers are arranged p (p is a natural number) in the first direction, and q (q is an integer of 2 or more) are arranged in the second direction.
The first display block and the second display block are display panels arranged adjacent to each other.
前記複数の第1半導体層のうちの1つの第1半導体層とこれに隣接する他の第1半導体層との距離、および、前記複数の第2半導体層のうちの1つの第2半導体層とこれに隣接する他の第2半導体層との距離は、前記複数の第1半導体層のうち隣接する第1半導体層が存在しない第1半導体層と、これに隣接し、前記複数の第2半導体層のうち隣接する第2半導体層が存在しない第2半導体層との距離に等しい請求項2記載のディスプレイパネル。 The first display block and the second display block are arranged adjacent to each other with a predetermined gap,
A distance between one first semiconductor layer of the plurality of first semiconductor layers and another first semiconductor layer adjacent thereto, and one second semiconductor layer of the plurality of second semiconductor layers; The distance between the second semiconductor layer and the second semiconductor layer adjacent to the first semiconductor layer is a distance between the first semiconductor layer and the second semiconductor layer adjacent to the first semiconductor layer. The display panel according to claim 2, wherein the distance is equal to a distance from a second semiconductor layer in which no adjacent second semiconductor layer exists.
前記ディスプレイパネルを駆動する駆動回路と、
を備えた表示装置。 A display panel according to any one of claims 1 to 6;
A drive circuit for driving the display panel;
A display device comprising:
前記複数の半導体層の一方の面の側で、前記複数の半導体層のそれぞれに接続されたアノード端子およびカソード端子を形成する工程と、
前記半導体層の一方の面の側で、前記複数の半導体層、前記アノード端子および前記カソード端子を一体として支持する樹脂層を形成する工程と、
前記半導体層の他方の面に蛍光体層を形成する工程と、
前記複数の半導体層の外周の前記樹脂層をダイシングして表示ブロックを切り出す工程と、
前記表示ブロックを実装基板に接続する工程と、
を有するディスプレイパネルの製造方法。 Forming a plurality of semiconductor layers each including a light emitting layer;
Forming an anode terminal and a cathode terminal connected to each of the plurality of semiconductor layers on one surface side of the plurality of semiconductor layers;
Forming a resin layer that integrally supports the plurality of semiconductor layers, the anode terminal, and the cathode terminal on one surface side of the semiconductor layer;
Forming a phosphor layer on the other surface of the semiconductor layer;
Cutting the display block by dicing the resin layer on the outer periphery of the plurality of semiconductor layers;
Connecting the display block to a mounting substrate;
A method for manufacturing a display panel.
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