JP2017041610A

JP2017041610A - Semiconductor wafer division method

Info

Publication number: JP2017041610A
Application number: JP2015164036A
Authority: JP
Inventors: 栄松崎; Sakae Matsuzaki; 荒井　一尚; Kazunao Arai; 一尚荒井
Original assignee: Disco Abrasive Systems Ltd
Current assignee: Disco Corp
Priority date: 2015-08-21
Filing date: 2015-08-21
Publication date: 2017-02-23
Anticipated expiration: 2035-08-21
Also published as: JP6573803B2

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor wafer division method which can improve processing quality while inhibiting reduction in an etching rate.SOLUTION: A division method of a semiconductor wafer on which a plurality of devices are formed in regions zoned by streets formed on a surface of a semiconductor substrate in a matrix shape comprises: a preparation step ST1 of preparing a semiconductor wafer on which a TEG is arranged on one end side and an etching region is arranged on the other end side; a mask step ST2 of forming an etching mask having an opening in a region corresponding to the etching region on a surface side; an etching step ST3 of etching the semiconductor wafer to a finished thickness of the device along the streets through the etching mask; and a division step ST4 of grinding a rear face of the semiconductor wafer with a surface side being held to divide the semiconductor wafer into individual devices after the etching step ST3.SELECTED DRAWING: Figure 5

Description

本発明は、半導体ウエーハの分割方法に関する。 The present invention relates to a method for dividing a semiconductor wafer.

従来、シリコンなどで構成される半導体基板等の板状物を、切断、分割するためにプラズマエッチングが用いられている（例えば、特許文献１参照）。特許文献１に記載された方法は、ストリートに対応する領域以外にレジスト膜を被覆し、表面に保護部材を貼着した状態で裏面を研削して、半導体基板を仕上がり厚さに形成する。その後、特許文献１に記載された方法は、裏面に支持部材を貼着すると共に表面から保護部材を取り外して、レジスト膜を露出させる。特許文献１に記載された方法は、ストリートに対応する領域の表面から裏面にかけてプラズマエッチングして、半導体基板を個々のデバイスに分割する。 Conventionally, plasma etching is used to cut and divide a plate-like object such as a semiconductor substrate made of silicon or the like (see, for example, Patent Document 1). In the method described in Patent Document 1, a resist film is coated in a region other than the area corresponding to the street, and the back surface is ground in a state where a protective member is attached to the surface, thereby forming a semiconductor substrate with a finished thickness. Thereafter, the method described in Patent Document 1 attaches a support member to the back surface and removes the protective member from the surface to expose the resist film. In the method described in Patent Document 1, plasma etching is performed from the front surface to the back surface of a region corresponding to a street to divide the semiconductor substrate into individual devices.

特開２００６−１１４８２５号公報JP 2006-114825 A

半導体基板のストリートには、金属等からなるパターン、例えば、ＴＥＧ（Test Element Group）やＣＭＰ（Chemical Mechanical Polishing）用のダミーパターンなどが形成されている場合がある。通常、ＴＥＧやダミーパターンは、ストリートの中心線に沿って線対称に形成されている。金属などからなるＴＥＧやダミーパターンは、ドライエッチングすることが困難であるため、ＴＥＧやダミーパターンがストリートに形成された半導体基板を分割する際には、ＴＥＧやダミーパターンにドライエッチング前にレーザーを照射したり、切削ブレードにより切削が施されて、除去される。ＴＥＧやダミーパターンがストリートに形成された半導体基板を分割する際には、レーザーによる入熱や切削ブレードによるダメージが加わる。 A pattern made of metal or the like, for example, a dummy pattern for TEG (Test Element Group) or CMP (Chemical Mechanical Polishing) may be formed on the street of the semiconductor substrate. Usually, the TEG and the dummy pattern are formed in line symmetry along the center line of the street. Since TEG and dummy patterns made of metal or the like are difficult to dry etch, when dividing a semiconductor substrate on which TEG or dummy patterns are formed on the street, a laser is applied to the TEG or dummy pattern before dry etching. It is removed by irradiation or cutting with a cutting blade. When a semiconductor substrate having a TEG or a dummy pattern formed on a street is divided, heat input by a laser or damage by a cutting blade is added.

この問題を解決するために、ストリートに沿って形成された金属等からなるパターンのストリートの両側の空きスペースをドライエッチングして分割溝を形成する方法が提案されている。しかしながら、この方法は、ドライエッチングする空きスペースがプラズマから見て小さくなるので、エッチングレートが小さくなってしまい生産性を向上できないという問題がある。 In order to solve this problem, there has been proposed a method of forming a dividing groove by dry-etching empty spaces on both sides of a street of a pattern made of metal or the like formed along the street. However, this method has a problem in that the empty space for dry etching is reduced as viewed from the plasma, so that the etching rate is reduced and the productivity cannot be improved.

そこで、本発明は、このような点に鑑みてなされたものであり、エッチングレートの低下を抑制しつつ、加工品質を向上できる半導体ウエーハの分割方法を提供することを目的とする。 Therefore, the present invention has been made in view of such a point, and an object thereof is to provide a semiconductor wafer dividing method capable of improving processing quality while suppressing a decrease in etching rate.

上述した課題を解決し、目的を達成するために、本発明の半導体ウエーハの分割方法は、半導体基板の表面に格子状に形成されたストリートによって複数の領域が区画され、この区画された領域に複数のデバイスが形成された半導体ウエーハの分割方法であって、前記ストリートの一端側に金属パターンと、他端側にスペースが配設されている半導体ウエーハを準備する準備工程と、前記表面側の前記スペースに対応する領域に開口を有するエッチングマスクを形成する工程と、前記エッチングマスクを介してストリートに沿ってデバイスの仕上がり厚さまでエッチングするエッチング工程と、前記エッチング工程の後に、前記半導体ウエーハの前記表面側を保持して、裏面を研削し個々のデバイスに分割する工程と、を備えることを特徴とする。 In order to solve the above-described problems and achieve the object, the semiconductor wafer dividing method according to the present invention has a plurality of regions defined by streets formed in a lattice pattern on the surface of the semiconductor substrate. A method for dividing a semiconductor wafer in which a plurality of devices are formed, comprising a preparation step of preparing a semiconductor wafer having a metal pattern on one end side of the street and a space on the other end side, A step of forming an etching mask having an opening in a region corresponding to the space; an etching step of etching to a finished thickness of a device along a street through the etching mask; and after the etching step, the semiconductor wafer Holding the front surface side, grinding the back surface and dividing it into individual devices, and That.

本発明の半導体ウエーハの分割方法は、半導体基板の表面に格子状に形成されたストリートによって複数の領域が区画され、この区画された領域に複数のデバイスが形成されている半導体ウエーハの分割方法であって、前記ストリートの一端側に金属パターンと、他端側にスペースが配設されている半導体ウエーハを準備する工程と、前記半導体ウエーハの裏面を仕上がり厚さ分残して研削する研削工程と、前記裏面の前記スペースに対応する領域に開口を有するエッチングマスクを形成する工程と、該エッチングマスクを介して前記ストリートに沿って加工溝を形成し個々のデバイスに分割するエッチング工程と、を備えることを特徴とする。 The semiconductor wafer dividing method of the present invention is a semiconductor wafer dividing method in which a plurality of regions are defined by streets formed in a lattice shape on the surface of a semiconductor substrate, and a plurality of devices are formed in the partitioned regions. A step of preparing a semiconductor wafer having a metal pattern on one end side of the street and a space on the other end side, and a grinding step of grinding the back surface of the semiconductor wafer to leave the finished thickness; and A step of forming an etching mask having an opening in a region corresponding to the space on the back surface, and an etching step of forming a processing groove along the street and dividing the device into individual devices through the etching mask. It is characterized by.

本発明の半導体ウエーハの分割方法は、ストリートの他端側に配設されたスペースをエッチングするため、エッチングレートの低下を抑制しつつ、加工品質を向上することができる。 Since the method for dividing a semiconductor wafer according to the present invention etches the space disposed on the other end side of the street, the processing quality can be improved while suppressing a decrease in the etching rate.

図１は、実施形態に係る半導体ウエーハの分割方法の加工対象である半導体ウエーハの斜視図である。FIG. 1 is a perspective view of a semiconductor wafer to be processed by the semiconductor wafer dividing method according to the embodiment. 図２は、図１に示された半導体ウエーハの要部の平面図である。FIG. 2 is a plan view of the main part of the semiconductor wafer shown in FIG. 図３は、図２中のＩＩＩ部を拡大して示す平面図である。3 is an enlarged plan view showing a portion III in FIG. 図４は、図３中のＩＶ−ＩＶ線に沿う断面図である。4 is a cross-sectional view taken along line IV-IV in FIG. 図５は、実施形態１に係る半導体ウエーハの分割方法のフローチャートである。FIG. 5 is a flowchart of a method for dividing a semiconductor wafer according to the first embodiment. 図６は、実施形態１に係る半導体ウエーハの分割方法のエッチング工程で用いられるエッチング装置の一例を示す断面図である。FIG. 6 is a cross-sectional view showing an example of an etching apparatus used in the etching process of the semiconductor wafer dividing method according to the first embodiment. 図７は、実施形態１に係る半導体ウエーハの分割方法のマスク工程の概要を示す断面図である。FIG. 7 is a cross-sectional view showing an outline of a mask process of the semiconductor wafer dividing method according to the first embodiment. 図８は、実施形態１に係る半導体ウエーハの分割方法のエッチング工程の概要を示す断面図である。FIG. 8 is a cross-sectional view illustrating an outline of an etching process of the semiconductor wafer dividing method according to the first embodiment. 図９は、実施形態１に係る半導体ウエーハの分割方法の分割工程前の断面図である。FIG. 9 is a cross-sectional view before the dividing step of the semiconductor wafer dividing method according to the first embodiment. 図１０は、実施形態１に係る半導体ウエーハの分割方法の分割工程後の断面図である。FIG. 10 is a cross-sectional view after the dividing step of the semiconductor wafer dividing method according to the first embodiment. 図１１は、実施形態２に係る半導体ウエーハの分割方法のフローチャートである。FIG. 11 is a flowchart of a method for dividing a semiconductor wafer according to the second embodiment. 図１２は、実施形態２に係る半導体ウエーハの分割方法の研削工程前の断面図である。FIG. 12 is a cross-sectional view of the semiconductor wafer dividing method according to the second embodiment before a grinding step. 図１３は、実施形態２に係る半導体ウエーハの分割方法のマスク工程の概要を示す断面図である。FIG. 13 is a cross-sectional view illustrating an outline of a mask process of the method for dividing a semiconductor wafer according to the second embodiment. 図１４は、実施形態２に係る半導体ウエーハの分割方法のエッチング工程の概要を示す断面図である。FIG. 14 is a cross-sectional view illustrating an outline of an etching process of the method for dividing a semiconductor wafer according to the second embodiment. 図１５は、実施形態３に係る半導体ウエーハの分割方法のフローチャートである。FIG. 15 is a flowchart of a method for dividing a semiconductor wafer according to the third embodiment. 図１６は、実施形態３に係る半導体ウエーハの分割方法の研削工程前の断面図である。FIG. 16 is a cross-sectional view of the semiconductor wafer dividing method according to the third embodiment before the grinding step. 図１７は、実施形態３に係る半導体ウエーハの分割方法のマスク工程の概要を示す断面図である。FIG. 17 is a cross-sectional view illustrating an outline of a mask process of the semiconductor wafer dividing method according to the third embodiment. 図１８は、実施形態３に係る半導体ウエーハの分割方法のエッチング工程の概要を示す断面図である。FIG. 18 is a cross-sectional view illustrating an outline of the etching process of the method for dividing a semiconductor wafer according to the third embodiment. 図１９は、本発明品と比較例のエッチング工程のエッチング領域の幅に対するエッチングレートの変化を示す図である。FIG. 19 is a diagram showing a change in etching rate with respect to the width of the etching region in the etching process of the product of the present invention and the comparative example.

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成は適宜組み合わせることが可能である。また、本発明の要旨を逸脱しない範囲で構成の種々の省略、置換又は変更を行うことができる。 DESCRIPTION OF EMBODIMENTS Embodiments (embodiments) for carrying out the present invention will be described in detail with reference to the drawings. The present invention is not limited by the contents described in the following embodiments. The constituent elements described below include those that can be easily assumed by those skilled in the art and those that are substantially the same. Furthermore, the structures described below can be combined as appropriate. Various omissions, substitutions, or changes in the configuration can be made without departing from the scope of the present invention.

〔実施形態１〕
実施形態１に係る半導体ウエーハの分割方法を図面を参照して説明する。図１は、実施形態に係る半導体ウエーハの分割方法の加工対象である半導体ウエーハの斜視図であり、図２は、図１に示された半導体ウエーハの要部の平面図であり、図３は、図２中のＩＩＩ部を拡大して示す平面図であり、図４は、図３中のＩＶ−ＩＶ線に沿う断面図である。 Embodiment 1
A method for dividing a semiconductor wafer according to the first embodiment will be described with reference to the drawings. 1 is a perspective view of a semiconductor wafer to be processed by the semiconductor wafer dividing method according to the embodiment, FIG. 2 is a plan view of the main part of the semiconductor wafer shown in FIG. 1, and FIG. FIG. 4 is an enlarged plan view showing a portion III in FIG. 2, and FIG. 4 is a cross-sectional view taken along line IV-IV in FIG.

実施形態１に係る半導体ウエーハの分割方法（以下、単に分割方法と記す）は、図１に示す半導体ウエーハＷの加工方法であって、半導体ウエーハＷを個々のデバイスＤに分割する分割方法である。なお、実施形態に係る加工方法により個々のデバイスＤに分割される加工対象としての半導体ウエーハＷは、例えば、シリコン、サファイア、ガリウムなどを母材とする円板状の半導体ウエーハや光デバイスウエーハである。半導体ウエーハＷは、図１及び図２に示すように、半導体基板ＷＡの表面ＷＳに格子状に形成されたストリートＳによって複数の領域が区画され、この区画された領域に複数のデバイスＤが形成されたものである。デバイスＤは、半導体基板ＷＡの表面ＷＳにＳｉＮ、ＳｉＯ_２等の無機物系の膜やポリイミド系、パリレン系等のポリマー膜である有機物系の膜からなる低誘電率絶縁体被膜（Ｌｏｗ−ｋ膜）が積層されることで、形成されている。 The semiconductor wafer dividing method according to the first embodiment (hereinafter simply referred to as a dividing method) is a method for processing the semiconductor wafer W shown in FIG. 1 and is a dividing method for dividing the semiconductor wafer W into individual devices D. . The semiconductor wafer W as a processing target to be divided into the individual devices D by the processing method according to the embodiment is, for example, a disk-shaped semiconductor wafer or an optical device wafer using silicon, sapphire, gallium, or the like as a base material. is there. As shown in FIGS. 1 and 2, the semiconductor wafer W is divided into a plurality of regions by streets S formed in a lattice pattern on the surface WS of the semiconductor substrate WA, and a plurality of devices D are formed in the divided regions. It has been done. The device D is a low dielectric constant insulating film (Low-k film) formed of an inorganic film such as SiN or SiO ₂ or an organic film such as a polyimide film or a parylene film on the surface WS of the semiconductor substrate WA. ) Are stacked.

デバイスＤは、トランジスタやＬＳＩ（Large Scale Integration）などの能動デバイス、又は、電気抵抗やキャパシタなどの受動デバイスなどである。また、実施形態１において、デバイスＤは、図４に示すように、半導体基板ＷＡの表面ＷＳに低誘電率絶縁体被膜（Ｌｏｗ−ｋ膜）から構成される第１層Ｌ１と、ＳｉＯ_２から構成される第２層Ｌ２と、ＳｉＮから構成される第３層Ｌ３とが順に積層されて、形成されている。各層Ｌ１，Ｌ２，Ｌ３には、デバイスＤの外側、即ちストリートＳの外縁部に設けられ、デバイスＤの外縁に沿ったガードリングＧＲが設けられている。ガードリングＧＲは、金属により構成され、デバイスＤを保護するためのものである。 The device D is an active device such as a transistor or an LSI (Large Scale Integration), or a passive device such as an electric resistance or a capacitor. In the first embodiment, as shown in FIG. 4, the device D includes a first layer L1 composed of a low dielectric constant insulating film (Low-k film) on the surface WS of the semiconductor substrate WA, and SiO _2. The configured second layer L2 and the third layer L3 composed of SiN are sequentially stacked. Each of the layers L1, L2, and L3 is provided with a guard ring GR that is provided on the outer side of the device D, that is, on the outer edge of the street S, and extends along the outer edge of the device D. The guard ring GR is made of metal and is for protecting the device D.

また、実施形態１において、半導体ウエーハＷは、デバイスＤの設計、製造上の問題を見つけ出すための金属パターンであるＴＥＧ１００（Test Element Group）がストリートＳに設けられている。ＴＥＧ１００は、図３に示すように、各デバイスＤに対応して設けられ、かつデバイスＤの設計、製造上の問題を見つけ出すための金属により構成された検査用パッド１０１と、検査用パッド１０１の周りに複数設けられかつ金属により構成されたダミーパッド１０２とを備える。検査用パッド１０１の大きさは、デバイスＤにより一義的に定まる。実施形態１において、ダミーパッド１０２は、第１層Ｌ１及び第２層Ｌ２内に埋設されるとともに、第２層Ｌ２上に設けられる。ダミーパッド１０２は、半導体ウエーハＷの表面ＷＳの裏側の裏面ＷＲを研削、研磨する際に、半導体ウエーハＷの厚みを均一にするためのものである。 In the first embodiment, the semiconductor wafer W is provided with a TEG 100 (Test Element Group) on the street S, which is a metal pattern for finding a problem in designing and manufacturing the device D. As shown in FIG. 3, the TEG 100 is provided corresponding to each device D, and includes an inspection pad 101 made of metal for finding a design and manufacturing problem of the device D, and an inspection pad 101. A plurality of dummy pads 102 provided around and made of metal are provided. The size of the inspection pad 101 is uniquely determined by the device D. In the first embodiment, the dummy pad 102 is embedded in the first layer L1 and the second layer L2 and provided on the second layer L2. The dummy pad 102 is for making the thickness of the semiconductor wafer W uniform when the back surface WR on the back side of the front surface WS of the semiconductor wafer W is ground and polished.

さらに、半導体ウエーハＷは、ＴＥＧ１００を互いに隣り合うデバイスＤ間のストリートＳの一方のデバイスＤ寄りに配置している。実施形態１において、ＴＥＧ１００は、スリートＳの幅方向の中心線Ｐ（図２及び図３中に一点鎖線で示す）上を跨って配設され、かつ一方のデバイスＤ寄りに設けられる。また、半導体ウエーハＷは、ＴＥＧ１００と他方のデバイスＤのガードリングＧＲとの間に幅が５μｍ以上でかつ３０μｍ以下のスペースであるエッチング領域ＥＲを設けている。また、エッチング領域ＥＲの幅は、１０μｍ以上でかつ２０μｍ以下であることが望ましい。エッチング領域ＥＲは、ＴＥＧ１００が形成されていない半導体基板ＷＡの表面ＷＳが露出した領域である。こうして、半導体ウエーハＷは、ストリートＳの幅方向の一端側に金属パターンであるＴＥＧ１００が配設され、他端側にスペースであるエッチング領域ＥＲが配設されている。 Further, in the semiconductor wafer W, the TEG 100 is arranged near one device D on the street S between the devices D adjacent to each other. In the first embodiment, the TEG 100 is disposed across the center line P (indicated by a one-dot chain line in FIGS. 2 and 3) in the width direction of the three S, and is provided near one device D. Further, the semiconductor wafer W is provided with an etching region ER having a space of 5 μm or more and 30 μm or less between the TEG 100 and the guard ring GR of the other device D. The width of the etching region ER is desirably 10 μm or more and 20 μm or less. The etching region ER is a region where the surface WS of the semiconductor substrate WA where the TEG 100 is not formed is exposed. Thus, in the semiconductor wafer W, the TEG 100 that is a metal pattern is disposed on one end side in the width direction of the street S, and the etching region ER that is a space is disposed on the other end side.

実施形態１に係る分割方法を図面を参照して説明する。図５は、実施形態１に係る半導体ウエーハの分割方法のフローチャートであり、図６は、実施形態１に係る半導体ウエーハの分割方法のエッチング工程で用いられるエッチング装置の一例を示す断面図であり、図７は、実施形態１に係る半導体ウエーハの分割方法のマスク工程の概要を示す断面図であり、図８は、実施形態１に係る半導体ウエーハの分割方法のエッチング工程の概要を示す断面図であり、図９は、実施形態１に係る半導体ウエーハの分割方法の分割工程前の断面図であり、図１０は、実施形態１に係る半導体ウエーハの分割方法の分割工程後の断面図である。 A dividing method according to the first embodiment will be described with reference to the drawings. FIG. 5 is a flowchart of a method for dividing a semiconductor wafer according to the first embodiment. FIG. 6 is a cross-sectional view illustrating an example of an etching apparatus used in an etching process of the method for dividing a semiconductor wafer according to the first embodiment. FIG. 7 is a cross-sectional view showing an outline of the mask process of the semiconductor wafer dividing method according to the first embodiment, and FIG. 8 is a cross-sectional view showing an outline of the etching process of the semiconductor wafer dividing method according to the first embodiment. FIG. 9 is a sectional view before the dividing step of the semiconductor wafer dividing method according to the first embodiment, and FIG. 10 is a sectional view after the dividing step of the semiconductor wafer dividing method according to the first embodiment.

実施形態１に係る分割方法は、図５に示すように、準備工程ＳＴ１と、マスク工程ＳＴ２と、エッチング工程ＳＴ３と、分割工程ＳＴ４とを備える。 As shown in FIG. 5, the dividing method according to the first embodiment includes a preparation step ST1, a masking step ST2, an etching step ST3, and a dividing step ST4.

準備工程ＳＴ１は、前述した構成の半導体ウエーハＷを準備する工程である。準備工程ＳＴ１において、半導体ウエーハＷを準備する。準備工程ＳＴ１の後は、マスク工程ＳＴ２に進む。 The preparation step ST1 is a step of preparing the semiconductor wafer W having the above-described configuration. In the preparation step ST1, a semiconductor wafer W is prepared. After the preparation process ST1, the process proceeds to the mask process ST2.

マスク工程ＳＴ２は、半導体ウエーハＷの半導体基板ＷＡの表面ＷＳ側のエッチング領域ＥＲに対応する領域に開口を有するエッチングマスクＥＭを形成する工程である。エッチングマスクＥＭは、エッチング工程におけるエッチングガスなどに対する耐食性を有するレジストにより構成されている。マスク工程ＳＴ２は、例えば、半導体ウエーハＷの表面ＷＳ側全体にエッチングマスクＥＭを薄膜形成した後、ストリートＳのエッチング領域ＥＲに対応するネガ型又はポジ型のマスクを介して露光し現像して、エッチング領域ＥＲ上からレジストの不要部分を除去する。露光する際には、ｇ線（波長λ＝４３６ｎｍ）を用いてもよく、ｈ線（λ＝４０５ｎｍ）やｉ線（λ＝３６５ｎｍ）を用いてもよいし、ＬＥＤ光源を用いてもよい。マスク工程ＳＴ２の後では、半導体ウエーハＷの表面ＷＳ側では、図７に示すように、エッチング領域ＥＲが露出し、エッチング領域ＥＲを除く領域（即ち、デバイスＤ及びＴＥＧ１００等）がエッチングマスクＥＭにより被覆されている。エッチングマスクＥＭは、フェノールノボラック系のレジストや、カーボン系のレジストにより構成される。エッチングマスクＥＭは、エッチングマスクＥＭに対する半導体基板ＷＡの表面ＷＳのエッチング領域ＥＲのエッチング選択比を向上させるために、レジストを多層に形成してもよい。マスク工程ＳＴ２の後は、エッチング工程ＳＴ３に進む。 The mask process ST2 is a process of forming an etching mask EM having an opening in a region corresponding to the etching region ER on the surface WS side of the semiconductor substrate WA of the semiconductor wafer W. The etching mask EM is made of a resist having corrosion resistance against an etching gas or the like in the etching process. In the mask process ST2, for example, an etching mask EM is formed on the entire surface WS side of the semiconductor wafer W, and then exposed and developed through a negative or positive mask corresponding to the etching region ER of the street S. Unnecessary portions of the resist are removed from the etching region ER. For exposure, g-line (wavelength λ = 436 nm) may be used, h-line (λ = 405 nm) or i-line (λ = 365 nm) may be used, or an LED light source may be used. After the mask process ST2, on the surface WS side of the semiconductor wafer W, as shown in FIG. 7, the etching region ER is exposed, and the region excluding the etching region ER (that is, the device D and the TEG 100) is formed by the etching mask EM. It is covered. The etching mask EM is composed of a phenol novolac resist or a carbon resist. For the etching mask EM, a resist may be formed in multiple layers in order to improve the etching selectivity of the etching region ER of the surface WS of the semiconductor substrate WA with respect to the etching mask EM. After the mask process ST2, the process proceeds to the etching process ST3.

エッチング工程ＳＴ３は、エッチングマスクＥＭを介してストリートＳに沿ってデバイスＤの仕上がり厚さＴ（図８に示す）まで半導体ウエーハＷをエッチングする工程である。エッチング工程ＳＴ３では、例えば、図６に示すエッチング装置２０のハウジング２１の開口２２を通して、半導体ウエーハＷをハウジング２１内に収容し、開口２２をゲート２６により閉じる。そして、半導体ウエーハＷの半導体基板ＷＡの裏面ＷＲを高周波電源２３に接続された下部電極２４の吸着保持部材２５に静電気力で吸着、保持する。次に、図示しない冷媒供給手段から下部電極２４内の図示しない冷却通路内に冷媒を循環させ、排気装置２７を作動してハウジング２１内の雰囲気を排気口２８を通して真空排気し、ガス供給手段２９から高周波電源３２に接続された上部電極３０の噴出口３１を通してハウジング２１内にエッチングガスを半導体ウエーハＷの表面ＷＳ側に向けて噴射する。なお、この際、ハウジング２１内を所定の圧力に維持する。そして、エッチングガスを噴射した状態で、高周波電源３２から上部電極３０に高周波電力を印加する。これにより、下部電極２４と上部電極３０との間にプラズマ放電が発生し、下部電極２４に高周波電源２３から高周波電力を供給してプラズマ中のイオンを引き込み、図８に示すように、半導体ウエーハＷの表面ＷＳのエッチング領域ＥＲをエッチングして、半導体ウエーハＷの半導体基板ＷＡの表面ＷＳにエッチング領域ＥＲに沿って、デバイスＤの表面ＷＳから仕上がり厚さＴに至る溝Ｒを形成する。 The etching step ST3 is a step of etching the semiconductor wafer W along the street S to the finished thickness T (shown in FIG. 8) of the device D through the etching mask EM. In the etching step ST3, for example, the semiconductor wafer W is accommodated in the housing 21 through the opening 22 of the housing 21 of the etching apparatus 20 shown in FIG. Then, the back surface WR of the semiconductor substrate WA of the semiconductor wafer W is attracted and held by the electrostatic force on the suction holding member 25 of the lower electrode 24 connected to the high frequency power source 23. Next, the refrigerant is circulated from a refrigerant supply means (not shown) into a cooling passage (not shown) in the lower electrode 24, the exhaust device 27 is operated to evacuate the atmosphere in the housing 21 through the exhaust port 28, and the gas supply means 29 Then, an etching gas is injected into the housing 21 toward the surface WS side of the semiconductor wafer W through the nozzle 31 of the upper electrode 30 connected to the high frequency power supply 32. At this time, the inside of the housing 21 is maintained at a predetermined pressure. Then, high frequency power is applied from the high frequency power supply 32 to the upper electrode 30 in a state where the etching gas is injected. As a result, a plasma discharge is generated between the lower electrode 24 and the upper electrode 30, high frequency power is supplied from the high frequency power source 23 to the lower electrode 24, and ions in the plasma are drawn. As shown in FIG. The etching region ER of the surface WS of W is etched to form a groove R extending from the surface WS of the device D to the finished thickness T along the etching region ER on the surface WS of the semiconductor substrate WA of the semiconductor wafer W.

なお、エッチング工程ＳＴ３で用いられるエッチングガスは、半導体ウエーハＷの材質に応じて適宜選択される。例えば、エッチングガスは、ハロゲン元素を含むガスや塩基性ガス、およびこれらの混合ガス、またはＣｘＦｙ系ガス、ＣｘＨｙＦｚ系ガスを用いてよい。エッチング工程ＳＴ３において、ガス供給手段２９からプラズマ支援ガスとして、Ａｒ、Ｈｅ等の希ガスを供給してもよい。 The etching gas used in the etching process ST3 is appropriately selected according to the material of the semiconductor wafer W. For example, a gas containing a halogen element, a basic gas, and a mixed gas thereof, or a CxFy-based gas or a CxHyFz-based gas may be used as the etching gas. In the etching step ST3, a rare gas such as Ar or He may be supplied from the gas supply unit 29 as a plasma support gas.

実施形態１では、エッチング工程ＳＴ３において、半導体ウエーハＷが所謂３００ｍｍウエーハであるとき、周波数１３．５６ＭＨｚでかつ３ｋＷの高周波電力を上部電極３０に印加可能な高周波電源３２と、周波数２ＭＨｚでかつ３００Ｗの高周波電力を下部電極２４に印加可能な高周波電源２３を用いる。 In the first embodiment, when the semiconductor wafer W is a so-called 300 mm wafer in the etching step ST3, the high-frequency power source 32 capable of applying high-frequency power of 13.56 MHz and 3 kW to the upper electrode 30 and the frequency of 2 MHz and 300 W are used. A high frequency power source 23 capable of applying high frequency power to the lower electrode 24 is used.

また、実施形態１では、エッチング工程ＳＴ３において、エッチングガスとしてＳＦ_６を１５００（ｃｃ／ｍｉｎ）、Ａｒ（アルゴン）を１０００（ｃｃ／ｍｉｎ）の流量で供給し、上部電極３０に３ｋＷの高周波電力を印加し、下部電極２４に３００Ｗの高周波電力を印加するエッチングステップと、エッチングガスとしてＣ_４Ｆ_８を１０００（ｃｃ／ｍｉｎ）、Ａｒ（アルゴン）を５００（ｃｃ／ｍｉｎ）の流量で供給し、上部電極３０に３ｋＷの高周波電力を印加し、下部電極２４に０Ｗの高周波電力を印加する保護膜堆積ステップとを交互に繰り返す。エッチング工程ＳＴ３では、エッチングステップと、保護膜堆積（デポジション）ステップを、交互に繰り返して、半導体ウエーハＷの半導体基板ＷＡの表面ＷＳのエッチング領域ＥＲをエッチングして、エッチング領域ＥＲに沿って幅が一定の溝Ｒを形成する。 In the first embodiment, in the etching step ST3, SF ₆ is supplied as an etching gas at a flow rate of 1500 (cc / min) and Ar (argon) is supplied at a flow rate of 1000 (cc / min), and the upper electrode 30 is supplied with a high-frequency power of 3 kW. And an etching step of applying high frequency power of 300 W to the lower electrode 24, and C ₄ F ₈ as an etching gas at a flow rate of 1000 (cc / min) and Ar (argon) at a flow rate of 500 (cc / min). The protective film deposition step of applying 3 kW high frequency power to the upper electrode 30 and applying 0 W high frequency power to the lower electrode 24 is repeated alternately. In the etching process ST3, an etching step and a protective film deposition (deposition) step are alternately repeated to etch the etching region ER of the surface WS of the semiconductor substrate WA of the semiconductor wafer W, and to increase the width along the etching region ER. Forms a constant groove R.

こうして、エッチング工程ＳＴ３では、ストリートＳのエッチング領域ＥＲにデバイスＤの表面ＷＳから半導体ウエーハＷの仕上がり厚さＴに至る幅が一定の溝Ｒを形成する。エッチング工程ＳＴ３では、保護膜堆積ステップにおいて、溝Ｒの内面に保護膜を形成するので、デバイスＤの側面などが露出してもエッチングされることを抑制できる。そして、溝Ｒを形成した後、酸素や窒素プラズマを用いてエッチングマスクＥＭをアッシングして除去する。また、実施形態１において、エッチング工程ＳＴ３では、図示しない支持基板を半導体ウエーハＷの裏面ＷＲに貼り付け、半導体ウエーハＷの表面ＷＳをエッチングしてもよい。エッチング工程ＳＴ３の後は、分割工程ＳＴ４に進む。 Thus, in the etching step ST3, a groove R having a constant width from the surface WS of the device D to the finished thickness T of the semiconductor wafer W is formed in the etching region ER of the street S. In the etching process ST3, since the protective film is formed on the inner surface of the groove R in the protective film deposition step, etching can be suppressed even if the side surface of the device D is exposed. Then, after forming the groove R, the etching mask EM is removed by ashing using oxygen or nitrogen plasma. In the first embodiment, in the etching step ST3, a support substrate (not shown) may be attached to the back surface WR of the semiconductor wafer W, and the surface WS of the semiconductor wafer W may be etched. After the etching process ST3, the process proceeds to the dividing process ST4.

分割工程ＳＴ４は、エッチング工程ＳＴ３の後に、半導体ウエーハＷの表面ＷＳ側を保持して、裏面ＷＲを研削し、半導体ウエーハＷを個々のデバイスＤに分割する工程である。分割工程では、まず、図９に示すように、半導体ウエーハＷの表面ＷＳ側、即ち、デバイスＤの表面ＷＳにデバイスＤを保護するための保護テープＴＧを貼着する。そして、保護テープＴＧを下にして、半導体ウエーハＷの表面ＷＳを図示しない研削装置のチャックテーブルに載置し、半導体ウエーハＷの半導体基板ＷＡの裏面ＷＲを露出させてチャックテーブルに吸引保持する。その後、研削装置の軸心回りに回転する研削ホイールを、軸心回りに回転するチャックテーブル上に位置付ける。そして、研削ホイール内の図示しないノズルを通して研削水を半導体ウエーハＷの裏面ＷＲに供給しつつ、研削ホイールを徐々に下降していき、半導体ウエーハＷの裏面ＷＲに研削送りする。 The division step ST4 is a step of dividing the semiconductor wafer W into individual devices D by holding the front surface WS side of the semiconductor wafer W and grinding the back surface WR after the etching step ST3. In the dividing step, first, as shown in FIG. 9, a protective tape TG for protecting the device D is attached to the surface WS side of the semiconductor wafer W, that is, the surface WS of the device D. Then, the surface WS of the semiconductor wafer W is placed on a chuck table of a grinding apparatus (not shown) with the protective tape TG facing down, and the back surface WR of the semiconductor substrate WA of the semiconductor wafer W is exposed and held by suction on the chuck table. Thereafter, a grinding wheel that rotates about the axis of the grinding apparatus is positioned on a chuck table that rotates about the axis. Then, while supplying the grinding water to the back surface WR of the semiconductor wafer W through a nozzle (not shown) in the grinding wheel, the grinding wheel is gradually lowered and fed to the back surface WR of the semiconductor wafer W by grinding.

半導体ウエーハＷの裏面ＷＲを研削ホイールで研削して、半導体ウエーハＷを仕上がり厚さＴへと薄化する。半導体ウエーハＷの厚さが仕上がり厚さＴになると、研削ホイールをチャックテーブルから離間させて、チャックテーブルの半導体ウエーハＷの吸引保持を解除する。なお、半導体ウエーハＷの厚さが仕上がり厚さＴになると、溝Ｒの深さが仕上がり厚さＴに至っていたので、溝Ｒを半導体ウエーハＷの裏面ＷＲに露出させることとなる。分割工程ＳＴ４は、図１０に示すように、溝Ｒを半導体ウエーハＷの裏面ＷＲに露出させることで、半導体ウエーハＷを個々のデバイスＤに分割することとなる。そして、分割されたデバイスＤは、保護テープＴＧが拡張されて、デバイスＤ間の間隔を３０μｍ程度に広げられた後、周知のコレットにより保護テープＴＧからピックアップされる。 The back surface WR of the semiconductor wafer W is ground with a grinding wheel to thin the semiconductor wafer W to a finished thickness T. When the thickness of the semiconductor wafer W reaches the finished thickness T, the grinding wheel is separated from the chuck table and the suction holding of the semiconductor wafer W on the chuck table is released. When the thickness of the semiconductor wafer W reaches the finished thickness T, the depth of the groove R reaches the finished thickness T, so that the groove R is exposed to the back surface WR of the semiconductor wafer W. In the dividing step ST4, the semiconductor wafer W is divided into individual devices D by exposing the grooves R to the back surface WR of the semiconductor wafer W as shown in FIG. The divided device D is picked up from the protective tape TG by a well-known collet after the protective tape TG is expanded and the interval between the devices D is expanded to about 30 μm.

実施形態１に係る分割方法によれば、半導体ウエーハＷの各ストリートＳに設けられたＴＥＧ１００が互いに隣り合うデバイスＤのうち一方のデバイスＤ寄りに配置されて、各ストリートＳに他方のデバイスＤとの間にＴＥＧ１００が形成されていない半導体基板ＷＡの表面ＷＳが露出したエッチング領域ＥＲが設けられている。また、エッチング領域ＥＲの幅が、５μｍ以上でかつ１０μｍ以下に形成され、ＴＥＧ１００がストリートＳの中心線Ｐ上を跨って配設されている。このために、分割方法は、エッチング工程ＳＴ３においてエッチング領域ＥＲをエッチングレートが低下することなく、エッチングすることができ、分割工程ＳＴ４においてストリートＳの中心部分の厚みが厚くなることなく、半導体ウエーハＷを均一の仕上がり厚さＴまで薄化することができる。したがって、実施形態１に係る分割方法は、エッチングレートの低下を抑制しつつ、加工品質を向上することができる。 According to the dividing method according to the first embodiment, the TEGs 100 provided in each street S of the semiconductor wafer W are arranged near one device D among the devices D adjacent to each other, and the other device D is connected to each street S. An etching region ER in which the surface WS of the semiconductor substrate WA where the TEG 100 is not formed is exposed is provided. The width of the etching region ER is 5 μm or more and 10 μm or less, and the TEG 100 is disposed across the center line P of the street S. For this reason, the dividing method can etch the etching region ER without decreasing the etching rate in the etching step ST3, and the semiconductor wafer W without increasing the thickness of the central portion of the street S in the dividing step ST4. Can be thinned to a uniform finished thickness T. Therefore, the dividing method according to the first embodiment can improve the processing quality while suppressing a decrease in the etching rate.

また、実施形態１に係る分割方法によれば、半導体ウエーハＷの各ストリートＳに設けられたＴＥＧ１００がストリートＳの中心線Ｐ上を跨って配設されているので、エッチング領域ＥＲの幅をエッチング工程ＳＴ３のエッチングレートの低下を抑制することを可能とする幅にしながらも、ストリートＳの幅が拡大することを抑制することができる。その結果、実施形態１に係る分割方法によれば、エッチングレートの低下を抑制することを可能としながらも、半導体ウエーハＷに形成されるデバイスＤの数が減少することを抑制することができる。 Further, according to the dividing method according to the first embodiment, since the TEG 100 provided on each street S of the semiconductor wafer W is disposed across the center line P of the street S, the width of the etching region ER is etched. The width of the street S can be prevented from being increased while the width enables the reduction in the etching rate in the step ST3 to be suppressed. As a result, according to the dividing method according to the first embodiment, it is possible to suppress a decrease in the number of devices D formed on the semiconductor wafer W while suppressing a decrease in the etching rate.

〔実施形態２〕
実施形態２に係る半導体ウエーハの分割方法を図面を参照して説明する。図１１は、実施形態２に係る半導体ウエーハの分割方法のフローチャートであり、図１２は、実施形態２に係る半導体ウエーハの分割方法の研削工程前の断面図であり、図１３は、実施形態２に係る半導体ウエーハの分割方法のマスク工程の概要を示す断面図であり、図１４は、実施形態２に係る半導体ウエーハの分割方法のエッチング工程の概要を示す断面図である。なお、図１１から図１４において、実施形態１と同一部分には、同一符号を付して説明を省略する。 [Embodiment 2]
A method for dividing a semiconductor wafer according to the second embodiment will be described with reference to the drawings. FIG. 11 is a flowchart of a semiconductor wafer dividing method according to the second embodiment, FIG. 12 is a cross-sectional view of the semiconductor wafer dividing method according to the second embodiment before a grinding step, and FIG. 13 is the second embodiment. FIG. 14 is a cross-sectional view showing an outline of a mask process of the semiconductor wafer dividing method according to the first embodiment, and FIG. 14 is a cross-sectional view showing an outline of an etching process of the semiconductor wafer dividing method according to the second embodiment. 11 to 14, the same parts as those of the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.

実施形態２に係る半導体ウエーハの分割方法は、実施形態１と同様に、半導体ウエーハＷの加工方法であって、半導体ウエーハＷを個々のデバイスＤに分割する分割方法である。実施形態２に係る分割方法は、図１１に示すように、準備工程ＳＴ１と、研削工程ＳＴ１０と、マスク工程ＳＴ２−２と、エッチング工程ＳＴ３−２とを備える。 The semiconductor wafer dividing method according to the second embodiment is a method for processing a semiconductor wafer W, as in the first embodiment, and is a dividing method for dividing the semiconductor wafer W into individual devices D. As shown in FIG. 11, the dividing method according to the second embodiment includes a preparation step ST1, a grinding step ST10, a mask step ST2-2, and an etching step ST3-2.

準備工程ＳＴ１は、実施形態１と同様に、半導体ウエーハＷを準備する工程である。準備工程ＳＴ１の後は、研削工程ＳＴ１０に進む。 The preparation step ST1 is a step of preparing the semiconductor wafer W as in the first embodiment. After the preparation process ST1, the process proceeds to the grinding process ST10.

研削工程ＳＴ１０は、半導体ウエーハＷの裏面ＷＲを、仕上がり厚さＴ分残して研削する工程である。研削工程ＳＴ１０では、まず、図１２に示すように、半導体ウエーハＷの表面ＷＳ側、即ち、デバイスＤの表面ＷＳにデバイスＤを保護するための支持基板ＳＳを貼着する。そして、支持基板ＳＳを下にして、半導体ウエーハＷの表面ＷＳを図示しない研削装置のチャックテーブルに載置し、半導体ウエーハＷの半導体基板ＷＡの裏面ＷＲを露出させてチャックテーブルに吸引保持する。その後、研削装置の軸心回りに回転する研削ホイールを、軸心回りに回転するチャックテーブル上に位置付ける。そして、研削ホイール内の図示しないノズルを通して研削水を半導体ウエーハＷの裏面ＷＲに供給しつつ、研削ホイールを徐々に下降していき、半導体ウエーハＷの裏面ＷＲに研削送りする。 The grinding step ST10 is a step of grinding the back surface WR of the semiconductor wafer W while leaving the finished thickness T. In the grinding step ST10, first, as shown in FIG. 12, a support substrate SS for protecting the device D is attached to the surface WS side of the semiconductor wafer W, that is, the surface WS of the device D. Then, with the support substrate SS facing down, the surface WS of the semiconductor wafer W is placed on a chuck table of a grinding apparatus (not shown), and the back surface WR of the semiconductor substrate WA of the semiconductor wafer W is exposed and held on the chuck table by suction. Thereafter, a grinding wheel that rotates about the axis of the grinding apparatus is positioned on a chuck table that rotates about the axis. Then, while supplying the grinding water to the back surface WR of the semiconductor wafer W through a nozzle (not shown) in the grinding wheel, the grinding wheel is gradually lowered and fed to the back surface WR of the semiconductor wafer W by grinding.

半導体ウエーハＷの裏面ＷＲを研削ホイールで研削して、半導体ウエーハＷを仕上がり厚さＴへと薄化する。半導体ウエーハＷの厚さが仕上がり厚さＴになると、研削ホイールをチャックテーブルから離間させて、チャックテーブルの半導体ウエーハＷの吸引保持を解除する。研削工程ＳＴ１０の後は、マスク工程ＳＴ２−２に進む。 The back surface WR of the semiconductor wafer W is ground with a grinding wheel to thin the semiconductor wafer W to a finished thickness T. When the thickness of the semiconductor wafer W reaches the finished thickness T, the grinding wheel is separated from the chuck table and the suction holding of the semiconductor wafer W on the chuck table is released. After the grinding process ST10, the process proceeds to the mask process ST2-2.

マスク工程ＳＴ２−２は、半導体基板ＷＡの裏面ＷＲのエッチング領域ＥＲに対応する領域に開口を有するエッチングマスクＥＭを形成する工程である。エッチングマスクＥＭは、エッチング工程におけるエッチングガスなどに対する耐食性を有するレジストで構成されている。マスク工程ＳＴ２−２は、図１３に示すように、実施形態１と同様に、半導体基板ＷＡの裏面ＷＲのエッチング領域ＥＲに対応する領域に開口を有するエッチングマスクＥＭを形成する。マスク工程ＳＴ２−２の後は、エッチング工程ＳＴ３−２に進む。 The mask process ST2-2 is a process of forming an etching mask EM having an opening in a region corresponding to the etching region ER on the back surface WR of the semiconductor substrate WA. The etching mask EM is made of a resist having corrosion resistance against an etching gas or the like in the etching process. In the mask process ST2-2, as shown in FIG. 13, as in the first embodiment, an etching mask EM having an opening in a region corresponding to the etching region ER of the back surface WR of the semiconductor substrate WA is formed. After the mask process ST2-2, the process proceeds to the etching process ST3-2.

エッチング工程ＳＴ３−２は、エッチングマスクＥＭを介してストリートＳに沿って半導体基板ＷＡを貫通する加工溝ＰＲ（図１４に示す）を形成し、半導体ウエーハＷを個々のデバイスＤに分割する工程である。エッチング工程ＳＴ３−２では、半導体ウエーハＷの表面ＷＳ側、即ち、デバイスＤの表面ＷＳに貼着された支持基板ＳＳを下部電極２４の吸着保持部材２５に吸引、保持して、半導体ウエーハＷの裏面ＷＲを上部電極３０に対向させる。エッチング工程ＳＴ３−２は、実施形態１と同様に、高周波電源２３，３２から下部電極２４と上部電極３０とに高周波電力を印加して、半導体ウエーハＷの裏面ＷＲのエッチング領域ＥＲに対応する領域をエッチングして、図１４に示すように、半導体ウエーハＷの半導体基板ＷＡを貫通する加工溝ＰＲを形成する。エッチング工程ＳＴ３−２は、図１４に示すように、加工溝ＰＲに半導体ウエーハＷの半導体基板ＷＡを貫通させることで、半導体ウエーハＷを個々のデバイスＤに分割することとなる。そして、エッチングマスクＥＭをアッシングにより除去し、分割されたデバイスＤは、周知のコレットによりピックアップされる。 The etching step ST3-2 is a step of forming a processing groove PR (shown in FIG. 14) penetrating the semiconductor substrate WA along the street S through the etching mask EM and dividing the semiconductor wafer W into individual devices D. is there. In the etching step ST 3-2, the support substrate SS attached to the surface WS side of the semiconductor wafer W, that is, the surface WS of the device D is sucked and held by the suction holding member 25 of the lower electrode 24, and the semiconductor wafer W The back surface WR is opposed to the upper electrode 30. In the etching step ST 3-2, similarly to the first embodiment, a high frequency power is applied from the high frequency power sources 23 and 32 to the lower electrode 24 and the upper electrode 30 to correspond to the etching region ER of the back surface WR of the semiconductor wafer W. As shown in FIG. 14, a processed groove PR penetrating the semiconductor substrate WA of the semiconductor wafer W is formed. In the etching step ST <b> 3-2, as shown in FIG. 14, the semiconductor wafer W is divided into individual devices D by passing the semiconductor substrate WA of the semiconductor wafer W through the processing groove PR. Then, the etching mask EM is removed by ashing, and the divided device D is picked up by a known collet.

実施形態２に係る分割方法によれば、実施形態１と同様に、半導体ウエーハＷの各ストリートＳにＴＥＧ１００が形成されていない幅が５μｍ以上でかつ１０μｍ以下のエッチング領域ＥＲが形成され、ＴＥＧ１００がストリートＳの中心線Ｐ上を跨って配設されている。このために、分割方法は、エッチング工程ＳＴ３−２におけるエッチングレートが低下することを抑制でき、加工品質が低下することを抑制することができる。また、実施形態２に係る分割方法によれば、実施形態１と同様に、ＴＥＧ１００がストリートＳの中心線Ｐ上を跨って配設されているので、半導体ウエーハＷに形成されるデバイスＤの数が減少することを抑制することができる。 According to the dividing method according to the second embodiment, as in the first embodiment, an etching region ER having a width not smaller than 5 μm and not larger than 10 μm is formed on each street S of the semiconductor wafer W, and the TEG 100 is formed. It is disposed across the center line P of the street S. For this reason, the division | segmentation method can suppress that the etching rate in etching process ST3-2 falls, and can suppress that processing quality falls. Further, according to the dividing method according to the second embodiment, since the TEG 100 is disposed across the center line P of the street S as in the first embodiment, the number of devices D formed on the semiconductor wafer W is increased. Can be reduced.

〔実施形態３〕
実施形態３に係る半導体ウエーハの分割方法を図面を参照して説明する。図１５は、実施形態３に係る半導体ウエーハの分割方法のフローチャートであり、図１６は、実施形態３に係る半導体ウエーハの分割方法の研削工程前の断面図であり、図１７は、実施形態３に係る半導体ウエーハの分割方法のマスク工程の概要を示す断面図であり、図１８は、実施形態３に係る半導体ウエーハの分割方法のエッチング工程の概要を示す断面図である。なお、図１５から図１８において、実施形態１と同一部分には、同一符号を付して説明を省略する。 [Embodiment 3]
A method for dividing a semiconductor wafer according to the third embodiment will be described with reference to the drawings. FIG. 15 is a flowchart of a semiconductor wafer dividing method according to the third embodiment, FIG. 16 is a cross-sectional view of the semiconductor wafer dividing method according to the third embodiment before a grinding step, and FIG. FIG. 18 is a cross-sectional view showing an outline of a mask process of a semiconductor wafer dividing method according to the present invention, and FIG. 18 is a cross-sectional view showing an outline of an etching process of the semiconductor wafer dividing method according to the third embodiment. 15 to 18, the same parts as those in the first embodiment are denoted by the same reference numerals and the description thereof is omitted.

実施形態３に係る半導体ウエーハの分割方法は、実施形態１及び実施形態２と同様に、半導体ウエーハＷの加工方法であって、半導体ウエーハＷを個々のデバイスＤに分割する分割方法である。実施形態３に係る分割方法は、図１５に示すように、準備工程ＳＴ１と、研削工程ＳＴ１０と、マスク工程ＳＴ２−３と、エッチング工程ＳＴ３−３とを備える。 The method for dividing a semiconductor wafer according to the third embodiment is a method for processing a semiconductor wafer W as in the first and second embodiments, and is a method for dividing the semiconductor wafer W into individual devices D. As shown in FIG. 15, the dividing method according to the third embodiment includes a preparation step ST1, a grinding step ST10, a mask step ST2-3, and an etching step ST3-3.

準備工程ＳＴ１は、実施形態１及び実施形態２と同様に、半導体ウエーハＷを準備する工程である。準備工程ＳＴ１の後は、研削工程ＳＴ１０に進む。研削工程ＳＴ１０は、実施形態２と同様に、半導体ウエーハＷの裏面ＷＲを、仕上がり厚さＴ分残して研削する工程である。研削工程ＳＴ１０の後は、マスク工程ＳＴ２−３に進む。 The preparation step ST1 is a step of preparing the semiconductor wafer W as in the first and second embodiments. After the preparation process ST1, the process proceeds to the grinding process ST10. The grinding step ST10 is a step of grinding the back surface WR of the semiconductor wafer W while leaving the finished thickness T as in the second embodiment. After the grinding process ST10, the process proceeds to the mask process ST2-3.

マスク工程ＳＴ２−３は、実施形態１と同様に、半導体ウエーハＷの半導体基板ＷＡの表面ＷＳ側のエッチング領域ＥＲに対応する領域に開口を有するエッチングマスクＥＭを形成する工程である。マスク工程ＳＴ２−３は、半導体ウエーハＷの半導体基板ＷＡの裏面ＷＲに支持基板ＳＳを貼着し、半導体ウエーハＷの半導体基板ＷＡの表面ＷＳ側に貼着された支持基板ＳＳを取り外す。マスク工程ＳＴ２−３は、図１７に示すように、実施形態１と同様に、半導体ウエーハＷの半導体基板ＷＡの表面ＷＳ側のエッチング領域ＥＲに対応する領域に開口を有するエッチングマスクＥＭを形成する。マスク工程ＳＴ２−３の後は、エッチング工程ＳＴ３−３に進む。 The mask process ST2-3 is a process of forming an etching mask EM having an opening in a region corresponding to the etching region ER on the surface WS side of the semiconductor substrate WA of the semiconductor wafer W, as in the first embodiment. In the mask process ST2-3, the support substrate SS is attached to the back surface WR of the semiconductor substrate WA of the semiconductor wafer W, and the support substrate SS attached to the front surface WS side of the semiconductor substrate WA of the semiconductor wafer W is removed. In the mask process ST2-3, as shown in FIG. 17, as in the first embodiment, an etching mask EM having an opening in a region corresponding to the etching region ER on the surface WS side of the semiconductor substrate WA of the semiconductor wafer W is formed. . After the mask process ST2-3, the process proceeds to the etching process ST3-3.

エッチング工程ＳＴ３−３は、エッチングマスクＥＭを介してストリートＳに沿って半導体基板ＷＡを貫通する加工溝ＰＲ（図１８に示す）を形成し、半導体ウエーハＷを個々のデバイスＤに分割する工程である。エッチング工程ＳＴ３−３では、半導体ウエーハＷの半導体基板ＷＡの裏面ＷＲに貼着された支持基板ＳＳを下部電極２４の吸着保持部材２５に吸引、保持して、半導体ウエーハＷの表面ＷＳを上部電極３０に対向させる。エッチング工程ＳＴ３−３は、実施形態１と同様に、高周波電源２３，３２から下部電極２４と上部電極３０とに高周波電力を印加して、半導体ウエーハＷの表面ＷＳのエッチング領域ＥＲをエッチングして、図１８に示すように、半導体ウエーハＷの半導体基板ＷＡを貫通する加工溝ＰＲを形成する。エッチング工程ＳＴ３−３は、図１８に示すように、加工溝ＰＲに半導体ウエーハＷの半導体基板ＷＡを貫通させることで、半導体ウエーハＷを個々のデバイスＤに分割することとなる。そして、エッチングマスクＥＭをアッシングにより除去し、分割されたデバイスＤは、周知のコレットによりピックアップされる。 The etching step ST3-3 is a step of forming a processing groove PR (shown in FIG. 18) penetrating the semiconductor substrate WA along the street S via the etching mask EM, and dividing the semiconductor wafer W into individual devices D. is there. In the etching step ST3-3, the support substrate SS attached to the back surface WR of the semiconductor substrate WA of the semiconductor wafer W is sucked and held by the suction holding member 25 of the lower electrode 24, and the surface WS of the semiconductor wafer W is set to the upper electrode. 30. In the etching step ST3-3, as in the first embodiment, high frequency power is applied to the lower electrode 24 and the upper electrode 30 from the high frequency power sources 23 and 32 to etch the etching region ER of the surface WS of the semiconductor wafer W. As shown in FIG. 18, a processing groove PR penetrating the semiconductor substrate WA of the semiconductor wafer W is formed. In the etching step ST3-3, as shown in FIG. 18, the semiconductor wafer W is divided into individual devices D by passing the semiconductor substrate WA of the semiconductor wafer W through the processing groove PR. Then, the etching mask EM is removed by ashing, and the divided device D is picked up by a known collet.

実施形態３に係る分割方法によれば、実施形態１及び実施形態２と同様に、半導体ウエーハＷの各ストリートＳにＴＥＧ１００が形成されていない幅が５μｍ以上でかつ１０μｍ以下のエッチング領域ＥＲが形成され、ＴＥＧ１００がストリートＳの中心線Ｐ上を跨って配設されている。このために、分割方法は、エッチング工程ＳＴ３−３におけるエッチングレートが低下することを抑制でき、加工品質が低下することを抑制することができる。また、実施形態３に係る分割方法によれば、実施形態１及び実施形態２と同様に、ＴＥＧ１００がストリートＳの中心線Ｐ上を跨って配設されているので、半導体ウエーハＷに形成されるデバイスＤの数が減少することを抑制することができる。 According to the dividing method according to the third embodiment, as in the first and second embodiments, an etching region ER having a width of 5 μm or more and 10 μm or less in which the TEG 100 is not formed on each street S of the semiconductor wafer W is formed. The TEG 100 is disposed across the center line P of the street S. For this reason, the division | segmentation method can suppress that the etching rate in etching process ST3-3 falls, and can suppress that processing quality falls. Further, according to the dividing method according to the third embodiment, the TEG 100 is disposed across the center line P of the street S as in the first and second embodiments, and thus is formed on the semiconductor wafer W. A decrease in the number of devices D can be suppressed.

次に、本発明の発明者らは本発明の効果を確認した。結果を表１及び図１９に示す。図１９は、本発明品と比較例のエッチング工程のエッチング領域の幅に対するエッチングレートの変化を示す図である。 Next, the inventors of the present invention confirmed the effect of the present invention. The results are shown in Table 1 and FIG. FIG. 19 is a diagram showing a change in etching rate with respect to the width of the etching region in the etching process of the product of the present invention and the comparative example.

表１の比較例１は、エッチング領域ＥＲの幅が３μｍの半導体ウエーハＷを実施形態１に係る分割方法により個々のデバイスＤに分割し、比較例２は、エッチング領域ＥＲの幅が５０μｍの半導体ウエーハＷを実施形態１に係る分割方法により個々のデバイスＤに分割し、本発明品１は、エッチング領域ＥＲの幅が５μｍの半導体ウエーハＷを実施形態１に係る分割方法により個々のデバイスＤに分割し、本発明品２は、エッチング領域ＥＲの幅が２０μｍの半導体ウエーハＷを実施形態１に係る分割方法により個々のデバイスＤに分割し、本発明品３は、エッチング領域ＥＲの幅が３０μｍの半導体ウエーハＷを実施形態１に係る分割方法により個々のデバイスＤに分割した。表１では、比較例１、比較例２、本発明品１及び本発明品２のエッチング工程ＳＴ３のエッチングレート、半導体ウエーハＷに形成できるデバイスＤの数を示している。図１９は、半導体基板ＷＡがシリコンにより構成された半導体ウエーハＷのエッチング領域ＥＲの幅を変化させた時の実施形態１に係る分割方法のエッチング工程ＳＴ３のエッチングレートを示している。 Comparative Example 1 in Table 1 divides a semiconductor wafer W whose etching region ER has a width of 3 μm into individual devices D by the dividing method according to Embodiment 1, and Comparative Example 2 has a semiconductor whose etching region ER has a width of 50 μm. The wafer W is divided into individual devices D by the dividing method according to the first embodiment, and the product 1 of the present invention converts the semiconductor wafer W having an etching region ER width of 5 μm into individual devices D by the dividing method according to the first embodiment. In the product 2 of the present invention, the semiconductor wafer W having an etching region ER width of 20 μm is divided into individual devices D by the dividing method according to the first embodiment, and in the product 3 of the present invention, the width of the etching region ER is 30 μm. The semiconductor wafer W was divided into individual devices D by the dividing method according to the first embodiment. Table 1 shows the etching rate in the etching step ST3 of Comparative Example 1, Comparative Example 2, Invention Product 1 and Invention Product 2, and the number of devices D that can be formed on the semiconductor wafer W. FIG. 19 shows the etching rate of the etching step ST3 of the dividing method according to the first embodiment when the width of the etching region ER of the semiconductor wafer W made of silicon is changed in the semiconductor substrate WA.

表１及び図１９によれば、比較例１は、デバイスＤの数が多いが、エッチング工程ＳＴ３のエッチングレートが遅く、比較例２は、エッチング工程ＳＴ３のエッチングレートが早いが、デバイスＤの数が少なかった。これらの比較例１及び比較例２に対して、本発明品１、本発明品２及び本発明品３は、エッチング工程ＳＴ３のエッチングレートが早く、デバイスＤの数が多いことが明らかとなった。さらに、図１９に示すように、エッチング領域ＥＲの幅が広くなるにしたがってエッチングレートが早くなるが、図１９によると本発明品２と本発明品３のエッチングレードが殆ど変化しないために、本発明品２が、最も望ましいことが明らかとなった。したがって、本発明品１〜本発明品３は、エッチング領域ＥＲの幅を５μｍ以上でかつ３０μｍ以下とすることで、半導体ウエーハＷに形成されるデバイスＤの数が減少することを抑制することを可能としながらも、エッチング工程ＳＴ３におけるエッチングレートが低下することを抑制でき、加工品質が低下することを抑制することができることが明らかとなった。さらに、本発明品２は、エッチング領域ＥＲの幅を１０μｍ以上でかつ２０μｍ以下とすることで、半導体ウエーハＷに形成されるデバイスＤの数が減少することを抑制することを可能としながらも、エッチング工程ＳＴ３におけるエッチングレートが低下することを抑制でき、加工品質が低下することを抑制することができることが明らかとなった。 According to Table 1 and FIG. 19, although the comparative example 1 has many devices D, the etching rate of the etching process ST3 is slow, and the comparative example 2 has a fast etching rate of the etching process ST3, but the number of devices D. There were few. Compared to Comparative Example 1 and Comparative Example 2, it was found that the inventive product 1, the inventive product 2 and the inventive product 3 have a high etching rate in the etching step ST3 and a large number of devices D. . Further, as shown in FIG. 19, the etching rate increases as the width of the etching region ER increases. However, according to FIG. 19, the etching raids of the products 2 and 3 of the present invention hardly change. It has been found that Invention 2 is most desirable. Therefore, this invention product 1-this invention product 3 suppresses that the number of the devices D formed in the semiconductor wafer W reduces by making the width | variety of the etching area | region ER into 5 micrometers or more and 30 micrometers or less. Although it is possible, it has been found that the etching rate in the etching step ST3 can be suppressed from decreasing and the processing quality can be suppressed from decreasing. Furthermore, the product 2 of the present invention makes it possible to suppress the decrease in the number of devices D formed on the semiconductor wafer W by setting the width of the etching region ER to 10 μm or more and 20 μm or less. It has been clarified that the etching rate in the etching step ST3 can be prevented from being lowered and the processing quality can be prevented from being lowered.

なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。 The present invention is not limited to the above embodiment. That is, various modifications can be made without departing from the scope of the present invention.

Ｗ半導体ウエーハ
ＷＡ半導体基板
ＷＳ表面
ＷＲ裏面
Ｓストリート
Ｄデバイス
Ｔ仕上がり厚さ
ＥＭエッチングマスク
ＥＲエッチング領域（スペース）
ＰＲ加工溝
１００ＴＥＧ（金属パターン）
ＳＴ１準備工程
ＳＴ２，ＳＴ２−２，ＳＴ２−３マスク工程
ＳＴ３，ＳＴ３−２，ＳＴ３−３エッチング工程
ＳＴ４分割工程
ＳＴ１０研削工程 W Semiconductor wafer WA Semiconductor substrate WS Front surface WR Back surface S Street D Device T Finished thickness EM Etching mask ER Etching area (space)
PR machined groove 100 TEG (metal pattern)
ST1 Preparation process ST2, ST2-2, ST2-3 Mask process ST3, ST3-2, ST3-3 Etching process ST4 Dividing process ST10 Grinding process

Claims

A method for dividing a semiconductor wafer, wherein a plurality of regions are defined by streets formed in a lattice pattern on the surface of a semiconductor substrate, and a plurality of devices are formed in the partitioned regions,
A preparation step of preparing a semiconductor wafer in which a metal pattern on one end side of the street and a space on the other end side are disposed,
Forming an etching mask having an opening in a region corresponding to the space on the surface side;
Etching process to etch to the finished thickness of the device along the street through the etching mask,
After the etching step, holding the front surface side of the semiconductor wafer, grinding the back surface and dividing into individual devices;
A method for dividing a semiconductor wafer comprising:

A method for dividing a semiconductor wafer, wherein a plurality of regions are defined by streets formed in a lattice shape on the surface of a semiconductor substrate, and a plurality of devices are formed in the partitioned regions,
Preparing a semiconductor pattern in which a metal pattern is provided on one end side of the street and a space is provided on the other end side;
A grinding step of grinding the back surface of the semiconductor wafer to leave the finished thickness; and
Forming an etching mask having an opening in a region corresponding to the space on the back surface;
An etching step of forming a processing groove along the street through the etching mask and dividing it into individual devices;
A method for dividing a semiconductor wafer comprising: