JP6315470B2 - Split method - Google Patents
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Description
本発明は、ストリートに沿ってＴＥＧ（Test Elements Group）が形成されたウェーハを分割する分割方法に関する。 The present invention relates to a dividing method for dividing a wafer on which a TEG (Test Elements Group) is formed along a street.
携帯電話に代表される小型軽量な電子機器では、ＩＣ等の電子回路（デバイス）を備えるデバイスチップが必須の構成となっている。デバイスチップは、例えば、シリコン等の材料でなる半導体基板の表面をストリートと呼ばれる複数の分割予定ラインで区画し、各領域にデバイスを形成した後、このストリートに沿って半導体基板を分割することで製造できる。 In a small and lightweight electronic device typified by a mobile phone, a device chip including an electronic circuit (device) such as an IC is indispensable. For example, a device chip is formed by dividing the surface of a semiconductor substrate made of a material such as silicon with a plurality of division lines called streets, forming devices in each region, and then dividing the semiconductor substrate along the streets. Can be manufactured.
近年、デバイスの配線間をＬｏｗ−ｋ膜と呼ばれる低誘電率絶縁膜で絶縁する技術が実用化されている。配線間の絶縁にＬｏｗ−ｋ膜を用いることで、プロセスの微細化により配線の間隔が狭くなっても、配線間に生じる静電容量を小さく抑え、信号の遅延を抑制できる。これにより、デバイスの処理能力は高く維持される。 In recent years, a technique for insulating between device wirings with a low dielectric constant insulating film called a low-k film has been put into practical use. By using a low-k film for insulation between wirings, even if the wiring interval is narrowed due to miniaturization of the process, the capacitance generated between the wirings can be suppressed and signal delay can be suppressed. Thereby, the processing capability of the device is maintained high.
上述したＬｏｗ−ｋ膜は、複数の層を重ねて形成されており、その機械的強度は低い。そのため、例えば、半導体基板を切削ブレードで切削して分割すると、Ｌｏｗ−ｋ膜は半導体基板から剥離してしまう。この問題に対し、レーザー光線を照射してＬｏｗ−ｋ膜の一部を除去した後に半導体基板を切削する加工方法が提案されている（例えば、特許文献１参照）。 The Low-k film described above is formed by stacking a plurality of layers, and its mechanical strength is low. Therefore, for example, when the semiconductor substrate is cut by a cutting blade and divided, the Low-k film is peeled off from the semiconductor substrate. In order to solve this problem, there has been proposed a processing method in which a semiconductor substrate is cut after irradiating a laser beam to remove a part of the Low-k film (see, for example, Patent Document 1).
この加工方法では、まず、半導体基板の表面側からストリートに沿ってレーザー光線を照射し、Ｌｏｗ−ｋ膜の一部をアブレーションで除去する。その後、Ｌｏｗ−ｋ膜が除去された領域を切削ブレードで切削すれば、Ｌｏｗ−ｋ膜の剥離の可能性を低く抑えながら半導体基板を分割できる。 In this processing method, first, a laser beam is irradiated along the street from the surface side of the semiconductor substrate, and a part of the Low-k film is removed by ablation. After that, if the region where the Low-k film is removed is cut with a cutting blade, the semiconductor substrate can be divided while suppressing the possibility of peeling of the Low-k film.
ところで、半導体基板のストリートには、ＴＥＧ（Test Elements Group）と呼ばれるテスト用の素子が配置されることがある。この半導体基板の分割に上述の加工方法を適用すると、ＴＥＧに含まれる金属パターンでレーザー光線が遮られ、Ｌｏｗ−ｋ膜を適切に除去できない。レーザー光線の出力を高めればＬｏｗ−ｋ膜を除去できるが、その場合、デブリが飛散し易くなってデバイスチップの品質も低下してしまう。 Incidentally, a test element called a TEG (Test Elements Group) may be arranged on the street of the semiconductor substrate. When the above-described processing method is applied to the division of the semiconductor substrate, the laser beam is blocked by the metal pattern included in the TEG, and the Low-k film cannot be removed appropriately. If the output of the laser beam is increased, the Low-k film can be removed, but in that case, debris is likely to be scattered and the quality of the device chip is also deteriorated.
この半導体基板を分割するために、プラズマエッチングを利用した加工方法を採用することも考えられる（例えば、特許文献２参照）。しかしながら、シリコン等の材料でなる半導体基板を加工するプラズマエッチングでは、ＴＥＧに含まれる金属パターンを適切に除去できない。 In order to divide the semiconductor substrate, it may be possible to adopt a processing method using plasma etching (see, for example, Patent Document 2). However, plasma etching for processing a semiconductor substrate made of a material such as silicon cannot adequately remove the metal pattern included in the TEG.
本発明はかかる問題点に鑑みてなされたものであり、その目的とするところは、ストリートに沿ってＴＥＧが形成されたウェーハを適切に分割できる分割方法を提供することである。 The present invention has been made in view of such problems, and an object of the present invention is to provide a dividing method capable of appropriately dividing a wafer on which TEGs are formed along a street.
本発明によれば、半導体基板の表面側を格子状のストリートで区画した複数の領域にデバイスが形成され、該ストリートと重なる領域にＴＥＧが形成され、該デバイスと該ＴＥＧとの間に低誘電率絶縁膜が形成されたウェーハを該ストリートに沿って分割する分割方法であって、該ウェーハの表面に保護部材を貼着する保護部材貼着工程と、該保護部材貼着工程の後、該ウェーハの裏面側の該デバイスに対応する部分にレジスト膜を被覆するレジスト膜被覆工程と、該レジスト膜が被覆された該ウェーハの裏面側から該半導体基板を除去するためのプラズマエッチングを施し、該半導体基板の該ストリートに対応する部分を除去して該ストリートに形成された該低誘電率絶縁膜を露出させる第１のエッチング工程と、該第１のエッチング工程が施された該ウェーハの裏面側から該低誘電率絶縁膜を除去するためのプラズマエッチングを施し、該デバイスと該ＴＥＧとの間に形成された該低誘電率絶縁膜を除去する第２のエッチング工程と、該第２のエッチング工程の後、該レジスト膜を除去するレジスト膜除去工程と、該レジスト膜が除去された該ウェーハの裏面側を粘着テープに貼着し、該粘着テープを介して環状のフレームに該ウェーハを保持させるウェーハ保持工程と、該環状のフレームに保持された該ウェーハの表面から該保護部材を剥離することで、該ＴＥＧに対応する残存部を除去する保護部材除去工程と、を含むことを特徴とする分割方法が提供される。 According to the present invention, a device is formed in a plurality of regions in which the surface side of a semiconductor substrate is partitioned by a grid-like street, a TEG is formed in a region overlapping the street, and a low dielectric constant is formed between the device and the TEG. A dividing method of dividing a wafer on which an insulating film is formed along the street, a protective member attaching step for attaching a protective member to the surface of the wafer, and after the protective member attaching step, A resist film coating step for coating a resist film on a portion corresponding to the device on the back side of the wafer, and plasma etching for removing the semiconductor substrate from the back side of the wafer coated with the resist film, A first etching step of removing a portion of the semiconductor substrate corresponding to the street to expose the low dielectric constant insulating film formed on the street; and the first etching step. Plasma etching for removing the low dielectric constant insulating film from the rear surface side of the applied wafer is performed, and second etching for removing the low dielectric constant insulating film formed between the device and the TEG is performed. After the step and the second etching step, the resist film removing step for removing the resist film, and the back side of the wafer from which the resist film has been removed are attached to an adhesive tape, A wafer holding step for holding the wafer in an annular frame, and a protection member removing step for removing the remaining portion corresponding to the TEG by peeling the protection member from the surface of the wafer held in the annular frame. And a dividing method characterized by including:
本発明において、該レジスト膜被覆工程の前に、該ウェーハの裏面を研削して該ウェーハを所望の厚さにする裏面研削工程をさらに含むことが好ましい。 In this invention, it is preferable to further include the back surface grinding process which grinds the back surface of this wafer and makes this wafer into desired thickness before this resist film coating process.
本発明に係る分割方法では、ウェーハの裏面側にプラズマエッチングを施して、ストリートと重なる半導体基板及び低誘電率絶縁膜を除去し、その後、ウェーハの表面に貼着された保護部材を剥離する。 In the dividing method according to the present invention, plasma etching is performed on the back side of the wafer to remove the semiconductor substrate and the low dielectric constant insulating film overlapping the streets, and then the protective member attached to the surface of the wafer is peeled off.
このように、ストリートと重なる半導体基板及び低誘電率絶縁膜をプラズマエッチングによって除去することで、ストリートのＴＥＧに対応して残存する残存部は、保護部材で支持された状態になる。よって、保護部材をウェーハから剥離すれば、ＴＥＧに対応する残存部を除去してウェーハを適切に分割できる。 Thus, by removing the semiconductor substrate and the low dielectric constant insulating film overlapping the street by plasma etching, the remaining portion corresponding to the street TEG is supported by the protective member. Therefore, if the protective member is peeled from the wafer, the remaining portion corresponding to the TEG can be removed and the wafer can be appropriately divided.
添付図面を参照して、本発明の実施形態について説明する。本実施形態に係る分割方法は、保護部材貼着工程（図２（Ａ）参照）、レジスト膜被覆工程（図２（Ｂ）参照）、第１のエッチング工程（図２（Ｃ）及び図３（Ａ）参照）、第２のエッチング工程（図３（Ｂ）及び図３（Ｃ）参照）、レジスト膜除去工程（図４（Ａ）参照）、ウェーハ保持工程（図４（Ｂ）参照）、及び保護部材除去工程（図４（Ｃ）参照）を含む。 Embodiments of the present invention will be described with reference to the accompanying drawings. The dividing method according to the present embodiment includes a protective member attaching step (see FIG. 2A), a resist film covering step (see FIG. 2B), a first etching step (FIG. 2C) and FIG. (See (A)), second etching step (see FIGS. 3B and 3C), resist film removing step (see FIG. 4A), wafer holding step (see FIG. 4B) And a protective member removing step (see FIG. 4C).
保護部材貼着工程では、デバイス及びＴＥＧが形成されたウェーハの第１面（表面）に保護部材を貼着する。レジスト膜被覆工程では、ウェーハの第２面（裏面）側のデバイスに対応する部分にレジスト膜を被覆する。第１のエッチング工程では、ウェーハを構成する半導体基板のストリートに対応する部分を第２面側からのプラズマエッチングで除去する。 In the protective member attaching step, the protective member is attached to the first surface (front surface) of the wafer on which the device and the TEG are formed. In the resist film coating step, a resist film is coated on a portion corresponding to the device on the second surface (back surface) side of the wafer. In the first etching step, a portion corresponding to the street of the semiconductor substrate constituting the wafer is removed by plasma etching from the second surface side.
第２のエッチング工程では、低誘電率絶縁膜のストリートに対応する部分（デバイスとＴＥＧとの間に形成された低誘電率絶縁膜）を第２面側からのプラズマエッチングで除去する。レジスト膜除去工程では、ウェーハの第２面側を被覆するレジスト膜を除去する。 In the second etching step, a portion corresponding to the street of the low dielectric constant insulating film (low dielectric constant insulating film formed between the device and the TEG) is removed by plasma etching from the second surface side. In the resist film removing step, the resist film covering the second surface side of the wafer is removed.
ウェーハ保持工程では、ウェーハの第２面側に粘着テープを貼着し、この粘着テープを介してウェーハを環状のフレームに保持させる。保護部材除去工程では、ウェーハの第１面に貼着された保護部材を剥離して、ＴＥＧに対応してストリートに残存する残存部を除去する。以下、本実施形態に係る分割方法について詳述する。 In the wafer holding step, an adhesive tape is attached to the second surface side of the wafer, and the wafer is held on the annular frame via the adhesive tape. In the protective member removing step, the protective member attached to the first surface of the wafer is peeled off, and the remaining portion remaining on the street corresponding to the TEG is removed. Hereinafter, the division method according to the present embodiment will be described in detail.
まず、本実施形態の分割方法で分割されるウェーハについて説明する。図１（Ａ）は、ウェーハの構成例を模式的に示す斜視図であり、図１（Ｂ）は、ウェーハの構成例を模式的に示す断面図である。 First, a wafer divided by the dividing method of this embodiment will be described. FIG. 1A is a perspective view schematically illustrating a configuration example of a wafer, and FIG. 1B is a cross-sectional view schematically illustrating a configuration example of a wafer.
図１（Ａ）及び図１（Ｂ）に示すように、本実施形態のウェーハ１１は、シリコン等の半導体材料でなる円盤状の半導体基板１３を含む。半導体基板１３の第１面（表面）１３ａ側は、中央のデバイス領域と、デバイス領域を囲む外周余剰領域とに分けられている。 As shown in FIGS. 1A and 1B, the wafer 11 of this embodiment includes a disk-shaped semiconductor substrate 13 made of a semiconductor material such as silicon. The first surface (front surface) 13a side of the semiconductor substrate 13 is divided into a central device region and an outer peripheral surplus region surrounding the device region.
デバイス領域は、格子状に配列されたストリート（分割予定ライン）１５でさらに複数の領域に区画されており、各領域にはＩＣ等のデバイス１７ａが形成されている。一方、ストリート１５と重なる領域には、図１（Ｂ）に示すように、テスト用の素子であるＴＥＧ（Test Elements Group）１７ｂが配置されている。 The device area is further divided into a plurality of areas by streets (division lines) arranged in a lattice pattern, and a device 17a such as an IC is formed in each area. On the other hand, as shown in FIG. 1B, a TEG (Test Elements Group) 17b, which is a test element, is arranged in an area overlapping the street 15.
半導体基板１３の第１面１３ａには、Ｌｏｗ−ｋ膜と呼ばれる複数の低誘電率絶縁膜１９と、配線等を構成する複数の金属パターン２１とが積層形成されている。この低誘電率絶縁膜１９及び金属パターン２１によって、上述したデバイス１７ａ及びＴＥＧ１７ｂの配線層が構成されている。なお、低誘電率絶縁膜１９は、デバイス１７ａとＴＥＧ１７ｂとの間の領域にも配置されている。 On the first surface 13 a of the semiconductor substrate 13, a plurality of low dielectric constant insulating films 19 called low-k films and a plurality of metal patterns 21 constituting wirings are stacked. The low dielectric constant insulating film 19 and the metal pattern 21 constitute the wiring layers of the devices 17a and TEG 17b described above. The low dielectric constant insulating film 19 is also disposed in a region between the device 17a and the TEG 17b.
本実施形態の分割方法では、まず、ウェーハ１１の第１面に保護部材を貼着する保護部材貼着工程を実施する。図２（Ａ）は、保護部材貼着工程を模式的に示す断面図である。この保護部材貼着工程では、ウェーハ１１と同等以上の径を有する保護部材２３をウェーハ１１の第１面（半導体基板１３の第１面１３ａ側）に貼着する。 In the dividing method of the present embodiment, first, a protective member attaching step of attaching a protective member to the first surface of the wafer 11 is performed. FIG. 2A is a cross-sectional view schematically showing the protective member attaching step. In this protective member attaching step, a protective member 23 having a diameter equal to or larger than that of the wafer 11 is attached to the first surface of the wafer 11 (the first surface 13a side of the semiconductor substrate 13).
これにより、ウェーハ１１の第１面全体を保護部材２３で覆って保護できる。保護部材２３としては、例えば、後述するプラズマエッチングに耐性のある半導体ウェーハ、ガラス基板、金属基板、樹脂基板、粘着テープ等を用いることが好ましい。 As a result, the entire first surface of the wafer 11 can be covered and protected by the protection member 23. As the protective member 23, for example, it is preferable to use a semiconductor wafer, a glass substrate, a metal substrate, a resin substrate, an adhesive tape, or the like that is resistant to plasma etching described later.
保護部材貼着工程の後には、ウェーハ１１の第２面側（半導体基板１３の第２面（裏面）１３ｂ側）のデバイス１７ａに対応する部分をレジスト膜で被覆するレジスト膜被覆工程を実施する。図２（Ｂ）は、レジスト膜被覆工程を模式的に示す断面図である。 After the protective member attaching step, a resist film covering step is performed in which a portion corresponding to the device 17a on the second surface side (the second surface (back surface) 13b side of the semiconductor substrate 13) of the wafer 11 is covered with a resist film. . FIG. 2B is a cross-sectional view schematically showing the resist film coating step.
レジスト膜被覆工程では、まず、ウェーハ１１の第２面側を、後述するプラズマエッチングに耐性のあるネガ型又はポジ型のフォトレジストで被覆する。次に、デバイス１７ａに対応して光を透過する透過パターン、又はデバイス１７ａに対応して光を遮蔽する遮蔽パターンを備えたフォトマスクを用い、ウェーハ１１の第２面側を被覆するフォトレジストを露光、現像してレジスト膜２５を形成する。 In the resist film coating step, first, the second surface side of the wafer 11 is coated with a negative or positive photoresist that is resistant to plasma etching described later. Next, using a photomask having a transmission pattern that transmits light corresponding to the device 17a or a photomask that blocks light corresponding to the device 17a, a photoresist that covers the second surface side of the wafer 11 is formed. A resist film 25 is formed by exposure and development.
これにより、ウェーハ１１の第２面側のデバイス１７ａに対応する部分をプラズマエッチングに耐性のあるレジスト膜２５で覆い、ウェーハ１１の第２面側のストリート１５に対応する部分を露出させることができる。 As a result, the portion corresponding to the device 17a on the second surface side of the wafer 11 can be covered with the resist film 25 resistant to plasma etching, and the portion corresponding to the street 15 on the second surface side of the wafer 11 can be exposed. .
なお、レジスト膜２５の形成方法は、これに限定されない。例えば、デバイス１７ａに対応する複数の開口を備えたテンプレートをウェーハ１１の第２面側に重ね、デバイス１７ａに対応するウェーハ１１の第２面側にレジスト材を滴下して硬化させる方法でレジスト膜２５を形成しても良い。 In addition, the formation method of the resist film 25 is not limited to this. For example, a resist film is formed by a method in which a template having a plurality of openings corresponding to the device 17a is stacked on the second surface side of the wafer 11, and a resist material is dropped and cured on the second surface side of the wafer 11 corresponding to the device 17a. 25 may be formed.
また、このレジスト膜被覆工程の前には、第２面側を研削してウェーハ１１を所望の厚さまで薄くする研削工程（裏面研削工程）を実施しても良い。この研削工程でウェーハ１１を薄くすれば、ウェーハ１１から分割されるデバイスチップを小型化、軽量化できる。また、ウェーハ１１を薄くすることで、後のプラズマエッチングに要する時間を短縮できる。 Moreover, before this resist film coating process, you may implement the grinding process (back surface grinding process) which grinds the 2nd surface side and thins the wafer 11 to desired thickness. If the wafer 11 is thinned in this grinding process, the device chip divided from the wafer 11 can be reduced in size and weight. In addition, by reducing the thickness of the wafer 11, the time required for subsequent plasma etching can be shortened.
レジスト膜被覆工程の後には、半導体基板１３のストリート１５に対応する部分を第２面側からのプラズマエッチングで除去する第１のエッチング工程を実施する。図２（Ｃ）は、第１のエッチング工程を模式的に示す断面図であり、図３（Ａ）は、第１のエッチング工程後のウェーハ１１を模式的に示す断面図である。 After the resist film coating step, a first etching step is performed in which a portion corresponding to the street 15 of the semiconductor substrate 13 is removed by plasma etching from the second surface side. FIG. 2C is a cross-sectional view schematically showing the first etching step, and FIG. 3A is a cross-sectional view schematically showing the wafer 11 after the first etching step.
第１のエッチング工程では、まず、一対の電極を備えた真空チャンバ（不図示）の処理空間内にウェーハ１１を搬入し、このウェーハ１１を第２面側が露出するように電極間に載置する。次に、処理空間を密閉して排気しつつ、プラズマエッチング用のガスを所定の流量で供給する。この状態で、電極に所定の高周波電力を供給すると、電極間にラジカルやイオンを含むプラズマが発生し、図２（Ｃ）に示すように、ストリート１５に対応する半導体基板１３の第２面１３ｂ側をプラズマエッチングできる。 In the first etching step, first, the wafer 11 is loaded into a processing space of a vacuum chamber (not shown) having a pair of electrodes, and the wafer 11 is placed between the electrodes so that the second surface side is exposed. . Next, a plasma etching gas is supplied at a predetermined flow rate while the processing space is sealed and exhausted. When predetermined high frequency power is supplied to the electrodes in this state, plasma including radicals and ions is generated between the electrodes, and the second surface 13b of the semiconductor substrate 13 corresponding to the street 15 as shown in FIG. The side can be plasma etched.
例えば、半導体基板１３がシリコンでなる場合、シリコンのプラズマエッチングに適したＳＦ６等のガスをプラズマエッチング用のガスとして用いると良い。ただし、プラズマエッチング用のガスは、半導体基板１３の材質に応じて変更される。また、電極に供給される電力やガスの流量等の条件は、半導体基板１３を除去できる範囲で設定される。 For example, when the semiconductor substrate 13 is made of silicon, a gas such as SF 6 suitable for plasma etching of silicon may be used as the gas for plasma etching. However, the plasma etching gas is changed according to the material of the semiconductor substrate 13. Further, conditions such as the power supplied to the electrodes and the flow rate of the gas are set within a range in which the semiconductor substrate 13 can be removed.
半導体基板１３のストリート１５に対応する部分が除去されると、第１のエッチング工程は終了する。第１のエッチング工程が終了すると、図３（Ａ）に示すように、ストリート１５に対応する部分には、ＴＥＧ１７ｂの配線層（残存部）１７ｃ等が残存する。 When the portion corresponding to the street 15 of the semiconductor substrate 13 is removed, the first etching process is finished. When the first etching process is completed, as shown in FIG. 3A, the wiring layer (remaining portion) 17c of the TEG 17b remains in the portion corresponding to the street 15.
第１のエッチング工程の後には、低誘電率絶縁膜１９のストリート１５に対応する部分を第２面側からのプラズマエッチングで除去する第２のエッチング工程を実施する。図３（Ｂ）は、第２のエッチング工程を模式的に示す断面図であり、図３（Ｃ）は、第２のエッチング工程後のウェーハ１１を模式的に示す断面図である。 After the first etching step, a second etching step is performed in which a portion corresponding to the street 15 of the low dielectric constant insulating film 19 is removed by plasma etching from the second surface side. FIG. 3B is a cross-sectional view schematically showing the second etching step, and FIG. 3C is a cross-sectional view schematically showing the wafer 11 after the second etching step.
第２のエッチング工程は、第１のエッチング工程と同様に実施される。すなわち、真空チャンバの処理空間を密閉して排気しつつ、プラズマエッチング用のガスを所定の流量で供給する。この状態で、電極に所定の高周波電力を供給すると、電極間にラジカルやイオンを含むプラズマが発生し、図３（Ｂ）に示すように、ストリート１５に対応する低誘電率絶縁膜１９をプラズマエッチングできる。 The second etching process is performed in the same manner as the first etching process. That is, a plasma etching gas is supplied at a predetermined flow rate while the processing space of the vacuum chamber is sealed and evacuated. In this state, when a predetermined high frequency power is supplied to the electrodes, plasma including radicals and ions is generated between the electrodes, and the low dielectric constant insulating film 19 corresponding to the streets 15 is formed into plasma as shown in FIG. Can be etched.
例えば、低誘電率絶縁膜１９が、ＳｉＯ２（比誘電率：３．９〜４．３程度）やＳｉＯＣ（比誘電率：２．７〜２．９程度）等でなる場合、ＣＦ４、Ｃ４Ｆ８、Ｏ２、Ａｒの混合ガスをプラズマエッチング用のガスとして用いると良い。ただし、プラズマエッチング用のガスは、低誘電率絶縁膜１９の材質に応じて変更される。また、電極に供給される電力やガスの混合比、流量等の条件は、低誘電率絶縁膜１９を除去できる範囲で設定される。 For example, when the low dielectric constant insulating film 19 is made of SiO 2 (relative dielectric constant: about 3.9 to 4.3), SiOC (relative dielectric constant: about 2.7 to 2.9), etc., CF 4 , A mixed gas of C 4 F 8 , O 2 , and Ar is preferably used as a plasma etching gas. However, the gas for plasma etching is changed according to the material of the low dielectric constant insulating film 19. Further, conditions such as the mixing ratio and flow rate of power and gas supplied to the electrodes are set within a range where the low dielectric constant insulating film 19 can be removed.
図３（Ｃ）に示すように、配線層１７ｃの金属パターン２１と重ならない低誘電率絶縁膜１９が除去されると、第２のエッチング工程は終了する。第２のエッチング工程の終了後には、デバイス１７ａとＴＥＧ１７ｂ（配線層１７ｃ）との間に形成された低誘電率絶縁膜１９は除去され、配線層１７ｃは、保護部材２３で支持される。 As shown in FIG. 3C, when the low dielectric constant insulating film 19 that does not overlap the metal pattern 21 of the wiring layer 17c is removed, the second etching process is finished. After completion of the second etching process, the low dielectric constant insulating film 19 formed between the device 17a and the TEG 17b (wiring layer 17c) is removed, and the wiring layer 17c is supported by the protective member 23.
第２のエッチング工程の後には、ウェーハ１１の第２面側を被覆するレジスト膜２５を除去するレジスト膜除去工程を実施する。図４（Ａ）は、レジスト膜除去工程を模式的に示す断面図である。レジスト膜除去工程では、例えば、レジスト膜２５をアッシング等の方法で除去する。図４（Ａ）に示すように、レジスト膜２５が除去され、ウェーハ１１の第２面側が露出した状態になると、レジスト膜除去工程は終了する。 After the second etching process, a resist film removing process for removing the resist film 25 covering the second surface side of the wafer 11 is performed. FIG. 4A is a cross-sectional view schematically showing the resist film removing step. In the resist film removing step, for example, the resist film 25 is removed by a method such as ashing. As shown in FIG. 4A, when the resist film 25 is removed and the second surface side of the wafer 11 is exposed, the resist film removing step is completed.
レジスト膜除去工程の後には、ウェーハ１１の第２面に粘着テープを貼着し、この粘着テープを介してウェーハ１１を環状のフレームで保持するウェーハ保持工程を実施する。図４（Ｂ）は、ウェーハ保持工程を模式的に示す断面図である。 After the resist film removing process, an adhesive tape is attached to the second surface of the wafer 11, and a wafer holding process is performed in which the wafer 11 is held by an annular frame via the adhesive tape. FIG. 4B is a cross-sectional view schematically showing the wafer holding process.
ウェーハ保持工程では、まず、露出しているウェーハ１１の第２面（半導体基板１３の第２面１３ｂ）に、ウェーハ１１より大径の粘着テープ２７を貼着する。そして、ウェーハ１１を囲む環状のフレーム（不図示）を粘着テープ２７に固定する。これにより、ウェーハ１１は、粘着テープ２７を介して環状のフレームに保持される。 In the wafer holding step, first, an adhesive tape 27 having a diameter larger than that of the wafer 11 is attached to the exposed second surface of the wafer 11 (second surface 13b of the semiconductor substrate 13). Then, an annular frame (not shown) surrounding the wafer 11 is fixed to the adhesive tape 27. As a result, the wafer 11 is held on the annular frame via the adhesive tape 27.
ウェーハ保持工程の後には、ウェーハ１１の第１面側に貼着された保護部材２３を剥離して配線層１７ｃを除去する保護部材除去工程を実施する。図４（Ｃ）は、保護部材除去工程を模式的に示す断面図である。 After the wafer holding step, a protective member removing step is performed in which the protective member 23 attached to the first surface side of the wafer 11 is peeled to remove the wiring layer 17c. FIG. 4C is a cross-sectional view schematically showing the protective member removing step.
保護部材除去工程では、図４（Ｃ）に示すように、保護部材２３をウェーハ１１の第１面側から剥離する。上述のように、配線層１７ｃは保護部材２３で支持されているので、保護部材２３をウェーハ１１から剥離すると、配線層１７ｃも除去される。その結果、粘着テープ２７には、ウェーハ１１をストリート１５に沿って分割したデバイスチップが残る。 In the protective member removing step, the protective member 23 is peeled off from the first surface side of the wafer 11 as shown in FIG. As described above, since the wiring layer 17c is supported by the protective member 23, when the protective member 23 is peeled from the wafer 11, the wiring layer 17c is also removed. As a result, device chips obtained by dividing the wafer 11 along the streets 15 remain on the adhesive tape 27.
以上のように、本実施形態に係る分割方法では、ウェーハ１１の第２面側にプラズマエッチングを施して、ストリート１５と重なる半導体基板１３及び低誘電率絶縁膜１９を除去し、その後、ウェーハ１１の第１面に貼着された保護部材２３を剥離する。 As described above, in the dividing method according to the present embodiment, plasma etching is performed on the second surface side of the wafer 11 to remove the semiconductor substrate 13 and the low dielectric constant insulating film 19 that overlap the street 15, and then the wafer 11. The protective member 23 adhered to the first surface is peeled off.
このように、ストリート１５と重なる半導体基板１３及び低誘電率絶縁膜１９をプラズマエッチングによって除去することで、ストリート１５のＴＥＧ１７ｂに対応して残存する配線層（残存部）１７ｃは、保護部材２３で支持された状態になる。よって、保護部材２３をウェーハ１１から剥離すれば、配線層１７ｃを除去してウェーハ１１を適切に分割できる。 Thus, by removing the semiconductor substrate 13 and the low dielectric constant insulating film 19 overlapping the street 15 by plasma etching, the wiring layer (residual portion) 17c remaining corresponding to the TEG 17b of the street 15 is formed by the protective member 23. Becomes supported. Therefore, if the protective member 23 is peeled from the wafer 11, the wiring layer 17c can be removed and the wafer 11 can be appropriately divided.
なお、上記実施形態に係る構成、方法等は、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施できる。 Note that the configurations, methods, and the like according to the above-described embodiments can be modified as appropriate without departing from the scope of the object of the present invention.
１１ ウェーハ
１３ 半導体基板
１３ａ 第１面（表面）
１３ｂ 第２面（裏面）
１５ ストリート（分割予定ライン）
１７ａ デバイス
１７ｂ ＴＥＧ
１７ｃ 配線層（残存部）
１９ 低誘電率絶縁膜
２１ 金属パターン
２３ 保護部材
２５ レジスト膜
２７ 粘着テープ
11 Wafer 13 Semiconductor substrate 13a First surface (front surface)
13b Second side (back side)
15 Street (scheduled division line)
17a device 17b TEG
17c Wiring layer (remaining part)
19 Low dielectric constant insulating film 21 Metal pattern 23 Protective member 25 Resist film 27 Adhesive tape
Claims (2)
該ウェーハの表面に保護部材を貼着する保護部材貼着工程と、
該保護部材貼着工程の後、該ウェーハの裏面側の該デバイスに対応する部分にレジスト膜を被覆するレジスト膜被覆工程と、
該レジスト膜が被覆された該ウェーハの裏面側から該半導体基板を除去するためのプラズマエッチングを施し、該半導体基板の該ストリートに対応する部分を除去して該ストリートに形成された該低誘電率絶縁膜を露出させる第１のエッチング工程と、
該第１のエッチング工程が施された該ウェーハの裏面側から該低誘電率絶縁膜を除去するためのプラズマエッチングを施し、該デバイスと該ＴＥＧとの間に形成された該低誘電率絶縁膜を除去する第２のエッチング工程と、
該第２のエッチング工程の後、該レジスト膜を除去するレジスト膜除去工程と、
該レジスト膜が除去された該ウェーハの裏面側を粘着テープに貼着し、該粘着テープを介して環状のフレームに該ウェーハを保持させるウェーハ保持工程と、
該環状のフレームに保持された該ウェーハの表面から該保護部材を剥離することで、該ＴＥＧに対応する残存部を除去する保護部材除去工程と、を含むことを特徴とする分割方法。 A device is formed in a plurality of regions where the surface side of the semiconductor substrate is partitioned by lattice streets, a TEG is formed in a region overlapping the streets, and a low dielectric constant insulating film is formed between the device and the TEG. A dividing method of dividing the wafer along the street,
A protective member attaching step for attaching a protective member to the surface of the wafer;
After the protective member attaching step, a resist film coating step for coating a resist film on a portion corresponding to the device on the back side of the wafer;
Plasma etching for removing the semiconductor substrate from the back side of the wafer coated with the resist film is performed, and a portion corresponding to the street of the semiconductor substrate is removed to form the low dielectric constant formed on the street A first etching step for exposing the insulating film;
The low dielectric constant insulating film formed between the device and the TEG by performing plasma etching for removing the low dielectric constant insulating film from the back side of the wafer subjected to the first etching step A second etching step for removing
A resist film removing step for removing the resist film after the second etching step;
A wafer holding step of attaching the back side of the wafer from which the resist film has been removed to an adhesive tape, and holding the wafer on an annular frame via the adhesive tape;
And a protective member removing step of removing the remaining portion corresponding to the TEG by peeling the protective member from the surface of the wafer held by the annular frame.
2. The dividing method according to claim 1, further comprising a back grinding step for grinding the back surface of the wafer to a desired thickness before the resist film coating step.
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