JP2016538633A

JP2016538633A - 多次元範囲にわたって分離可能なサブシステムを含むシステムの評価

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Publication number: JP2016538633A
Application number: JP2016526188A
Authority: JP
Inventors: カンポス、マイケル; ウィエジーンスキー、カシミール・マッシュー; ベハバディ、バルディア・ファラー
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2013-10-28
Filing date: 2014-10-17
Publication date: 2016-12-08
Also published as: WO2015065738A3; WO2015065738A2; TW201525883A; US9721204B2; EP3063707A2; CA2926649A1; KR20160076531A; US20150120632A1; CN105580031A; CN105580031B

Abstract

いくつかの入力パラメータの影響を検査するために、人工ニューラルネットワークが構成され得る。検査効率を改善するために、およびシステム性能を変更することができない検査実行を回避するために、それらのグループ上のいくつかのパラメータの影響に基づいてニューロンをグループに分類するために、ニューロンまたはニューロンのグループ上の入力パラメータの影響が決定され得る。グループは、グループの相互接続された特性、ならびに１つのグループ内のニューロンの出力が別のグループの動作に影響を与え得るかどうかに基づいて、直列に、および／または並列に順序付けられ得る。グループ性能に影響を与えないパラメータは、システム検査を実行する前に、その特定のグループの入力として刈り込まれ得、それによって検査中の処理リソースを節約する。

Description

[0001]本開示のいくつかの態様は、一般にニューラルシステムエンジニアリングに関し、より詳細には、パラメータ検索の実行時間を改善することによる、ニューラルネットワークの開発および検査に関する。

[0002]人工ニューラルネットワークは、従来の計算技法が厄介、実行不可能または不適切であるいくつかの適用例に革新的で有用な計算技法を提供することができる。人工ニューラルネットワークは、生物学的ニューラルネットワークにおける対応する構造および／または機能を有し得る。人工ニューロン（すなわち、ニューロンモデル）の相互結合されたグループであり得る人工ニューラルネットワークは、計算デバイスであるか、または計算デバイスによって実行される方法を表す。人工ニューラルネットワークが観測から機能を推論することができるので、そのようなネットワークは、タスクまたはデータの複雑さが従来の技法による機能の設計を面倒にする適用例において、特に有用である。

[0003]一態様では、ワイヤレス通信の方法が開示される。本方法は、サブシステム間の一方向の依存関係を決定することによってシステムのサブシステムを直列化すること、および／または、各サブシステム内の独立性を決定することによってサブシステムを並列化することを含む。本方法は、各入力パラメータが各サブシステムに影響を与えるかどうかに基づいて、各サブシステムの入力パラメータを刈り込む（pruning）ことをさらに含む。

[0004]別の態様は、サブシステム間の一方向の依存関係を決定することによってシステムのサブシステムを直列化するための手段、および／または、各サブシステム内の独立性を決定することによってサブシステムを並列化するための手段を含む装置を開示する。本装置は、各入力パラメータが各サブシステムに影響を与えるかどうかに基づいて、各サブシステムの入力パラメータを刈り込むための手段をさらに含む。

[0005]別の態様では、非一時的コンピュータ可読媒体を有するワイヤレスネットワークにおけるワイヤレス通信のためのコンピュータプログラム製品が開示される。本コンピュータ可読媒体は、非一時的プログラムコードを記録しており、プロセッサによって実行されると、プロセッサに、サブシステム間の一方向の依存関係を決定することによってシステムのサブシステムを直列化する、および／または、各サブシステム内の独立性を決定することによってサブシステムを並列化する動作を実行させる。本プログラムコードはまた、プロセッサに、各入力パラメータが各サブシステムに影響を与えるかどうかに基づいて、各サブシステムの入力パラメータを刈り込ませる（prune）。

[0006]別の態様は、メモリと、メモリに結合された少なくとも１つのプロセッサとを有するワイヤレス通信を開示する。本プロセッサは、サブシステム間の一方向の依存関係を決定することによってシステムのサブシステムを直列化する、および／または、各サブシステム内の独立性を決定することによってサブシステムを並列化するように構成される。本プロセッサはまた、各入力パラメータが各サブシステムに影響を与えるかどうかに基づいて、各サブシステムの入力パラメータを刈り込むように構成される。

[0007]本開示の追加の特徴および利点は以下で説明される。本開示が、本開示の同じ目的を実行するための他の構造を変更または設計するための基礎として容易に利用され得ることが、当業者によって理解されるべきである。そのような等価な構造が、添付の特許請求の範囲に記載される本開示の教示から逸脱しないこともまた、当業者によって理解されるべきである。本開示の構成および動作の方法の両方について、本開示の特徴であると考えられる新規な特徴は、さらなる目的および利点とともに、添付の図面と関連して考慮される際に、以下の説明からより良く理解されるであろう。しかしながら、図面の各々は例示および説明の目的のためだけに提供されており、本開示の限定の定義として意図されてはいないということが明確に理解されるべきである。

[0008]本開示の特徴、性質、および利点は、同様の参照文字が全体を通して相応して識別する図面を考慮した場合、以下に示される詳細な説明から、より明らかになるだろう。

[0009]本開示のいくつかの態様によるニューロンの例示的なネットワークを示す図。 [0010]本開示のいくつかの態様による、計算ネットワーク（ニューラルシステムまたはニューラルネットワーク）の処理ユニット（ニューロン）の一例を示す図。 [0011]本開示のいくつかの態様によるスパイクタイミング依存可塑性（ＳＴＤＰ）曲線の一例を示す図。 [0012]本開示のいくつかの態様による、ニューロンモデルの挙動を定義するための正レジームおよび負レジームの一例を示す図。 [0013]本開示の態様による、ニューラルネットワークの例を示す図。本開示の態様による、ニューラルネットワークの例を示す図。 [0014]本開示の態様による、ニューラルネットワークの例を示す図。本開示の態様による、ニューラルネットワークの例を示す図。本開示の態様による、ニューラルネットワークの例を示す図。本開示の態様による、ニューラルネットワークの例を示す図。 [0015]本開示のある態様による、ニューラルネットワークのパラメータ評価を改善するための方法を示すブロック図。 [0016]本開示のある態様による、ニューラルネットワークのパラメータ評価を改善するための関数を示すブロック図。 [0017]本開示のある態様による、汎用プロセッサを使用してニューラルネットワークを設計することの例示的な実装形態を示す図。 [0018]本開示のいくつかの態様による、メモリが個々の分散処理ユニットとインターフェースされ得るニューラルネットワークを設計する例示的な実装形態を示す図。 [0019]本開示のいくつかの態様による、分散メモリおよび分散処理ユニットに基づいてニューラルネットワークを設計する例示的な実装形態を示す図。 [0020]本開示のいくつかの態様による、ニューラルネットワークの例示的な実装形態を示す図。 [0021]一方向の依存関係を有するサブシステムを有するシステム上でパラメータスイープを実行するための方法を示すブロック図。

[0022]添付の図面に関連して以下に示される詳細な説明は、様々な構成の説明として意図されたものであり、本明細書において説明される概念が実現され得る唯一の構成を表すことを意図されるものではない。詳細な説明は、様々な概念の完全な理解を提供する目的で、具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしで実施され得ることは、当業者にとっては明らかであろう。いくつかの事例では、よく知られている構造および構成要素が、そのような概念を曖昧にするのを避けるために、ブロック図形式で示される。

[0023]本教示に基づいて、本開示の範囲は、本開示の任意の他の態様とは無関係に実装されるにせよ、本開示の任意の他の態様と組み合わされるにせよ、本開示のいかなる態様をもカバーするものであることを、当業者なら諒解されたい。たとえば、記載される態様をいくつ使用しても、装置は実装され得、または方法は実施され得る。さらに、本開示の範囲は、記載される本開示の様々な態様に加えてまたはそれらの態様以外に、他の構造、機能、または構造および機能を使用して実施されるそのような装置または方法をカバーするものとする。開示する本開示のいずれの態様も、請求項の１つまたは複数の要素によって実施され得ることを理解されたい。

[0024]「例示的」という単語は、本明細書では「例、事例、または例示の働きをすること」を意味するために使用される。「例示的」として本明細書で説明するいかなる態様も、必ずしも他の態様よりも好ましいまたは有利であると解釈されるべきであるとは限らない。

[0025]本明細書では特定の態様について説明するが、これらの態様の多くの変形および置換は本開示の範囲内に入る。好ましい態様のいくつかの利益および利点が説明されるが、本開示の範囲は特定の利益、使用、または目的に限定されるものではない。むしろ、本開示の態様は、様々な技術、システム構成、ネットワーク、およびプロトコルに広く適用可能であるものとし、そのうちのいくつかを例として図および好ましい態様についての以下の説明で示す。発明を実施するための形態および図面は、本開示を限定するものではなく説明するものにすぎず、本開示の範囲は添付の特許請求の範囲およびそれの均等物によって定義される。
例示的なニューラルシステム、トレーニングおよび動作
[0026]図１は、本開示のいくつかの態様による、複数のレベルのニューロンをもつ例示的な人工ニューラルシステム１００を示す。ニューラルシステム１００は、シナプス結合のネットワーク１０４（すなわち、フィードフォワード結合）を介してニューロンの別のレベル１０６に結合されたニューロンのあるレベル１０２を有し得る。簡単のために、図１には２つのレベルのニューロンのみが示されているが、ニューラルシステムには、より少ないまたはより多くのレベルのニューロンが存在し得る。ニューロンのいくつかは、ラテラル結合を介して同じ層の他のニューロンに結合し得ることに留意されたい。さらに、ニューロンのいくつかは、フィードバック結合を介して前の層のニューロンに戻る形で結合し得る。

[0027]図１に示すように、レベル１０２における各ニューロンは、前のレベル（図１に図示せず）のニューロンによって生成され得る入力信号１０８を受信し得る。信号１０８は、レベル１０２のニューロンの入力電流を表し得る。この電流は、膜電位を充電するためにニューロン膜上に蓄積され得る。膜電位がそれのしきい値に達すると、ニューロンは、発火し、ニューロンの次のレベル（たとえば、レベル１０６）に転送されるべき出力スパイクを生成し得る。場合によっては、ニューロンは、次のレベルのニューロンに信号を継続的に送信し得る。送信された信号は、膜電位の関数であり得る。そのような挙動は、以下で説明するものなどのアナログおよびデジタル実装形態を含むハードウェアおよび／またはソフトウェアでエミュレートまたはシミュレートされ得る。

[0028]生物学的ニューロンでは、ニューロンが発火するときに生成される出力スパイクは、活動電位と呼ばれる。電気信号は、約１００ｍＶの振幅と約１ｍｓの持続時間とを有する比較的急速で、一時的な神経インパルスである。一連の結合されたニューロンを有するニューラルシステムの特定の実施形態（たとえば、図１におけるあるレベルのニューロンから別のレベルのニューロンへのスパイクの転送）では、あらゆる活動電位が基本的に同じ振幅と持続時間とを有するので、信号における情報は、振幅によってではなく、スパイクの周波数および数、またはスパイクの時間によってのみ表され得る。活動電位によって搬送される情報は、スパイク、スパイクしたニューロン、および他の１つまたは複数のスパイクに対するスパイクの時間によって決定され得る。以下で説明するように、スパイクの重要性は、ニューロン間の接続に適用される重みによって決定され得る。

[0029]図１に示されるように、ニューロンのあるレベルから別のレベルへのスパイクの移動は、シナプス結合（または、単純に「シナプス」）１０４のネットワークを介して達成され得る。シナプス１０４に関して、レベル１０２のニューロンはシナプス前ニューロンと考えられ得、レベル１０６のニューロンはシナプス後ニューロンと考えられ得る。シナプス１０４は、レベル１０２のニューロンから出力信号（すなわち、スパイク）を受信して、調整可能なシナプスの重み

に応じてそれらの信号をスケーリングすることができ、上式で、Ｐはレベル１０２のニューロンとレベル１０６のニューロンとの間のシナプス結合の総数であり、ｉはニューロンレベルの指標である。たとえば、図１の例では、ｉはニューロンレベル１０２を表し、ｉ＋１は、ニューロンレベル１０６を表す。さらに、スケーリングされた信号は、レベル１０６における各ニューロンの入力信号として合成され得る。レベル１０６におけるあらゆるニューロンは、対応する合成された入力信号に基づいて、出力スパイク１１０を生成し得る。出力スパイク１１０は、シナプス結合の別のネットワーク（図１には図示せず）を使用して、別のレベルのニューロンに転送され得る。

[0030]生物学的シナプスは、シナプス後ニューロンにおける興奮性活動または抑制性（過分極化）活動のいずれかを調停することができ、ニューロン信号を増幅する役目を果たすこともできる。興奮性信号は、膜電位を脱分極する（すなわち、静止電位に対して膜電位を増加させる）。しきい値を超えて膜電位を脱分極するために十分な興奮性信号が一定の時間期間内に受信された場合、シナプス後ニューロンに活動電位が生じる。対照的に、抑制性信号は一般に、膜電位を過分極する（すなわち、低下させる）。抑制性信号は、十分に強い場合、興奮性信号のすべてを相殺し、膜電位がしきい値に達するのを防止することができる。シナプス興奮を相殺することに加えて、シナプス抑制は、自然に活発なニューロンに対して強力な制御を行うことができる。自然に活発なニューロンは、たとえば、それのダイナミクスまたはフィードバックに起因するさらなる入力なしにスパイクするニューロンを指す。これらのニューロンにおける活動電位の自然な生成を抑圧することによって、シナプス抑制は、一般にスカルプチャリングと呼ばれる、ニューロンの発火のパターンを形成することができる。様々なシナプス１０４は、望まれる挙動に応じて、興奮性シナプスまたは抑制性シナプスの任意の組合せとして働き得る。

[0031]ニューラルシステム１００は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス（ＰＬＤ）、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、プロセッサによって実行されるソフトウェアモジュール、またはそれらの任意の組合せによってエミュレートされ得る。ニューラルシステム１００は、たとえば画像およびパターン認識、機械学習、モータ制御、および似ているなど、かなりの適用範囲において利用され得る。ニューラルシステム１００における各ニューロンは、ニューロン回路として実装され得る。出力スパイクを開始するしきい値まで充電されるニューロン膜は、たとえば、そこを通って流れる電流を積分するキャパシタとして実装され得る。

[0032]一態様では、キャパシタは、ニューロン回路の電流積分デバイスとして除去され得、その代わりにより小さいメモリスタ（memristor）要素が使用され得る。この手法は、ニューロン回路において、ならびにかさばるキャパシタが電流積分器として利用される様々な他の適用例において適用され得る。さらに、シナプス１０４の各々は、メモリスタ要素に基づいて実装され得、シナプス重みの変化は、メモリスタ抵抗の変化に関係し得る。ナノメートルの特徴サイズのメモリスタを用いると、ニューロン回路およびシナプスの面積が大幅に低減され得、それによって、大規模なニューラルシステムハードウェア実装形態の実装がより実用的になり得る。

[0033]ニューラルシステム１００をエミュレートするニューラルプロセッサの機能は、ニューロン間の結合の強さを制御し得る、シナプス結合の重みに依存し得る。シナプス重みは、パワーダウン後にプロセッサの機能を維持するために、不揮発性メモリに記憶され得る。一態様では、シナプス重みメモリは、主たるニューラルプロセッサチップとは別個の外部チップ上に実装され得る。シナプス重みメモリは、交換可能メモリカードとしてニューラルプロセッサチップとは別個にパッケージ化され得る。これは、ニューラルプロセッサに多様な機能を提供することができ、特定の機能は、ニューラルプロセッサに現在取り付けられているメモリカードに記憶されたシナプス重みに基づき得る。

[0034]図２は、本開示のいくつかの態様による、計算ネットワーク（たとえば、ニューラルシステムまたはニューラルネットワーク）の処理ユニット（たとえば、ニューロンまたはニューロン回路）２０２の例示的な図２００を示す。たとえば、ニューロン２０２は、図１のレベル１０２のニューロンおよび１０６のニューロンのうちのいずれかに対応し得る。ニューロン２０２は、ニューラルシステムの外部にある信号、または同じニューラルシステムの他のニューロンによって生成された信号、またはその両方であり得る、複数の入力信号２０４₁〜２０４_N（Ｘ₁９_N）を受信し得る。入力信号は、電流、コンダクタンス、電圧、実数値および／または複素数値であり得る。入力信号は、固定小数点表現または浮動小数点表現をもつ数値を備え得る。これらの入力信号は、調整可能なシナプス重み２０６１〜２０６Ｎ（ｗ₁〜ｗ_N）に従って信号をスケーリングするシナプス結合を通してニューロン２０２に伝えられ得、Ｎはニューロン２０２の入力接続の総数であり得る。

[0035]ニューロン２０２は、スケーリングされた入力信号を合成し、合成された、スケーリングされた入力を使用して、出力信号２０８（すなわち、信号ｙ）を生成し得る。出力信号２０８は、電流、コンダクタンス、電圧、実数値および／または複素数値であり得る。出力信号は、固定小数点表現または浮動小数点表現をもつ数値であり得る。出力信号２０８は、次いで、同じニューラルシステムの他のニューロンへの入力信号として、または同じニューロン２０２への入力信号として、またはニューラルシステムの出力として伝達され得る。

[0036]処理ユニット（ニューロン）２０２は電気回路によってエミュレートされ得、それの入力接続および出力接続は、シナプス回路をもつ電気接続によってエミュレートされ得る。処理ユニット２０２ならびにそれの入力接続および出力接続はまた、ソフトウェアコードによってエミュレートされ得る。処理ユニット２０２はまた、電気回路によってエミュレートされ得るが、それの入力接続および出力接続はソフトウェアコードによってエミュレートされ得る。一態様では、計算ネットワーク中の処理ユニット２０２はアナログ電気回路であり得る。別の態様では、処理ユニット２０２はデジタル電気回路であり得る。さらに別の態様では、処理ユニット２０２は、アナログ構成要素とデジタル構成要素の両方をもつ混合信号電気回路であり得る。計算ネットワークは、上述の形態のいずれかにおける処理ユニットを含み得る。そのような処理ユニットを使用した計算ネットワーク（ニューラルシステムまたはニューラルネットワーク）は、たとえば画像およびパターン認識、機械学習、モータ制御など、かなりの適用範囲において利用され得る。

[0037]ニューラルネットワークをトレーニングする過程で、シナプス重み（たとえば、図１の重み

および／または図２の重み２０６₁〜２０６_N）がランダム値により初期化され得、学習ルールに従って増加または減少し得る。学習ルールの例は、これに限定されないが、スパイクタイミング依存可塑性（ＳＴＤＰ）学習ルール、Ｈｅｂｂ則、Ｏｊａ則、Ｂｉｅｎｅｎｓｔｏｃｋ−Ｃｏｐｐｅｒ−Ｍｕｎｒｏ（ＢＣＭ）則等を含むことを当業者は理解するだろう。いくつかの態様では、重みは、２つの値のうちの１つに安定または収束し得る（すなわち、重みの双峰分布）。この効果が利用されて、シナプス重みごとのビット数を低減し、シナプス重みを記憶するメモリとの間の読取りおよび書込みの速度を上げ、シナプスメモリの電力および／またはプロセッサ消費量を低減し得る。
シナプスタイプ
[0038]ニューラルネットワークのハードウェアおよびソフトウェアモデルでは、シナプス関係機能の処理がシナプスタイプに基づき得る。シナプスタイプは、非塑性シナプス（non-plastic synapse）（重みおよび遅延の変化がない）と、可塑性シナプス（重みが変化し得る）と、構造遅延可塑性シナプス（重みおよび遅延が変化し得る）と、完全可塑性シナプス（重み、遅延および結合性が変化し得る）と、それの変形（たとえば、遅延は変化し得るが、重みまたは結合性の変化はない）とを含み得る。複数のタイプの利点は、処理が再分割され得ることである。たとえば、非塑性シナプスは、可塑性機能を実行すること（またはそのような機能が完了するのを待つこと）がない場合がある。同様に、遅延および重み可塑性は、一緒にまたは別々に、順にまたは並列に動作し得る動作に再分割され得る。異なるタイプのシナプスは、適用される異なる可塑性タイプの各々の異なるルックアップテーブルまたは式およびパラメータを有し得る。したがって、本方法は、シナプスのタイプについての関連する表、式、またはパラメータにアクセスする。様々なシナプスタイプの使用は、人工ニューラルネットワークに柔軟性と設定可能性を追加し得る。

[0039]スパイクタイミング依存構造可塑性がシナプス可塑性とは無関係に実行されるという含意がある。構造可塑性（すなわち、遅延量の変化）は前後スパイク時間差（pre-post spike time difference）の直接関数であり得るので、構造可塑性は、重みの大きさに変化がない場合（たとえば、重みが最小値または最大値に達したか、あるいはそれが何らかの他の理由により変更されない場合）でも実行され得る。代替的に、構造可塑性は、重み変化量に応じて、または重みもしくは重み変化の限界に関係する条件に基づいて設定され得る。たとえば、重み変化が生じたとき、または重みが最大値になるのではなく、重みがゼロに達した場合のみ、シナプス遅延が変化し得る。しかしながら、これらのプロセスが並列化され、メモリアクセスの数および重複を低減し得るように、独立した機能を有することが有利であり得る。
シナプス可塑性の決定
[0040]神経可塑性（または単に「可塑性」）は、脳内のニューロンおよびニューラルネットワークがそれらのシナプス結合と挙動とを新しい情報、感覚上の刺激、発展、損傷または機能不全に応答して変える能力である。可塑性は、生物学における学習および記憶にとって、また計算論的神経科学およびニューラルネットワークにとって重要である。（たとえば、Ｈｅｂｂ則理論による）シナプス可塑性、スパイクタイミング依存可塑性（ＳＴＤＰ）、非シナプス可塑性、活性依存可塑性、構造可塑性および恒常的可塑性など、様々な形の可塑性が研究されている。

[0041]ＳＴＤＰは、ニューロン間のシナプス結合の強さを調整する学習プロセスである。結合強度は、特定のニューロンの出力スパイクおよび受信入力スパイク（すなわち、活動電位）の相対的タイミングに基づいて調整される。ＳＴＤＰプロセスの下で、あるニューロンに対する入力スパイクが、平均して、そのニューロンの出力スパイクの直前に生じる傾向がある場合、長期増強（ＬＴＰ）が生じ得る。その場合、その特定の入力はいくらか強くなる。一方、入力スパイクが、平均して、出力スパイクの直後に生じる傾向がある場合、長期抑圧（ＬＴＤ）が生じ得る。その場合、その特定の入力はいくらか弱くなるので、「スパイクタイミング依存可塑性」と呼ばれる。したがって、シナプス後ニューロンの興奮の原因であり得る入力は、将来的に寄与する可能性がさらに高くなる一方、シナプス後スパイクの原因ではない入力は、将来的に寄与する可能性が低くなる。結合の初期セットのサブセットが残る一方で、その他の部分の影響がわずかなレベルまで低減されるまで、このプロセスは続く。

[0042]ニューロンは一般に出力スパイクを、それの入力の多くが短い期間内に生じる（すなわち、出力をもたらすのに十分に累積している入力）ときに生成するので、通常残っている入力のサブセットは、時間的に相関する傾向のあった入力を含む。さらに、出力スパイクの前に生じる入力は強化されるので、最も早い十分に累積的な相関指示を提供する入力は結局、ニューロンへの最終入力となる。

[0043]ＳＴＤＰ学習ルールは、シナプス前ニューロンのスパイク時間ｔ_preとシナプス後ニューロンのスパイク時間ｔ_postとの間の時間差（すなわち、ｔ＝ｔ_post−ｔ_pre）に応じて、シナプス前ニューロンをシナプス後ニューロンに結合するシナプスのシナプス重みを効果的に適合させ得る。ＳＴＤＰの通常の公式化は、時間差が正である（シナプス前ニューロンがシナプス後ニューロンの前に発火する）場合にシナプス重みを増加させ（すなわち、シナプスを増強し）、時間差が負である（シナプス後ニューロンがシナプス前ニューロンの前に発火する）場合にシナプス重みを減少させる（すなわち、シナプスを抑制する）ことである。

[0044]ＳＴＤＰプロセスでは、経時的なシナプス重みの変化は通常、以下の式によって与えられるように、指数関数的減衰を使用して達成され得る。

ここで、ｋ₊およびｋ_-τ_sign(Δt)はそれぞれ、正の時間差および負の時間差の時間定数であり、ａ₊およびａ_-は対応するスケーリングの大きさであり、μは正の時間差および／または負の時間差に適用され得るオフセットである。

[0045]図３は、ＳＴＤＰによる、シナプス前スパイクおよびシナプス後スパイクの相対的タイミングに応じたシナプス重み変化の例示的な図３００を示す。シナプス前ニューロンがシナプス後ニューロンの前に発火する場合、グラフ３００の部分３０２に示すように、対応するシナプス重みは増加し得る。この重み増加は、シナプスのＬＴＰと呼ばれ得る。グラフ部分３０２から、シナプス前スパイク時間とシナプス後スパイク時間との間の時間差に応じて、ＬＴＰの量がほぼ指数関数的に減少し得ることが観測され得る。グラフ３００の部分３０４に示すように、発火の逆の順序は、シナプス重みを減少させ、シナプスのＬＴＤをもたらし得る。

[0046]図３のグラフ３００に示すように、ＳＴＤＰグラフのＬＴＰ（原因）部分３０２に負のオフセットμが適用され得る。ｘ軸の交差３０６のポイント（ｙ＝０）は、層ｉ−１からの原因入力の相関を考慮して、最大タイムラグと一致するように構成され得る。フレームベースの入力（すなわち、スパイクまたはパルスの特定の持続時間のフレームの形態である入力）の場合、オフセット値μは、フレーム境界を反映するように計算され得る。直接的にシナプス後電位によってモデル化されるように、またはニューラル状態に対する影響の点で、フレームにおける第１の入力スパイク（パルス）が経時的に減衰することが考慮され得る。フレームにおける第２の入力スパイク（パルス）が特定の時間フレームの相関したまたは関連したものと考えられる場合、フレームの前および後の関連する時間は、その時間フレーム境界で分離され、関連する時間の値が異なり得る（たとえば、１つのフレームよりも大きい場合は負、１つのフレームよりも小さい場合は正）ように、ＳＴＤＰ曲線の１つまたは複数の部分をオフセットすることによって、可塑性の点で別様に扱われ得る。たとえば、曲線が、フレーム時間よりも大きい前後の時間で実際にゼロよりも下になり、結果的にＬＴＰの代わりにＬＴＤの一部であるようにＬＴＰをオフセットするために負のオフセットμが設定され得る。
ニューロンモデルおよび演算
[0047]有用なスパイキングニューロンモデルを設計するための一般的原理がいくつかある。良いニューロンモデルは、２つの計算レジーム、すなわち、一致検出および関数計算の点で豊かな潜在的挙動を有し得る。その上、良いニューロンモデルは、時間コーディングを可能にするための２つの要素を有する必要がある。たとえば、入力の到着時間は出力時間に影響を与え、一致検出は狭い時間ウィンドウを有し得る。加えて、計算上魅力的であるために、良いニューロンモデルは、連続時間に閉形式解と、ニアアトラクター（near attractor）と鞍点とを含む安定した挙動とを有し得る。言い換えれば、有用なニューロンモデルは、実用的なニューロンモデルであり、豊かで、現実的で、生物学的に一貫した挙動をモデル化するために使用され得、神経回路のエンジニアリングとリバースエンジニアリングの両方を行うために使用され得るニューロンモデルである。

[0048]ニューロンモデルは事象、たとえば入力の到着、出力スパイク、または内部的であるか外部的であるかを問わず他の事象に依存し得る。豊かな挙動レパートリーを実現するために、複雑な挙動を示すことができる状態機械が望まれ得る。入力寄与（ある場合）とは別個の事象の発生自体が状態機械に影響を与え、事象の後のダイナミクスを制限し得る場合、システムの将来の状態は、単なる状態および入力の関数ではなく、むしろ状態、事象および入力の関数である。

[0049]一態様では、ニューロンｎは、下記のダイナミクスによって決定される膜電圧ｖ_n（ｔ）によるスパイキングリーキー積分発火ニューロンとしてモデル化され得る。

ここでαおよびβはパラメータであり、ｗ_m,nは、シナプス前ニューロンｍをシナプス後ニューロンｎに結合するシナプスのシナプス重みであり、ｙ_m（ｔ）は、ニューロンｎの細胞体に到着するまでΔｔ_m,nに従って樹状遅延または軸索遅延によって遅延し得るニューロンｍのスパイキング出力である。

[0050]シナプス後ニューロンへの十分な入力が達成された時間からシナプス後ニューロンが実際に発火する時間までの遅延があることに留意されたい。イジケヴィッチの単純モデルなど、動的スパイキングニューロンモデルでは、脱分極しきい値ｖ_tとピークスパイク電圧ｖ_peakとの間に差がある場合、時間遅延が生じ得る。たとえば、単純モデルでは、電圧および復元のための１対の微分方程式、すなわち、

によってニューロン細胞体ダイナミクス（neuron soma dynamics）が決定され得る。ここでｖは膜電位であり、ｕは、膜復元変数であり、ｋは、膜電位ｖの時間スケールを記述するパラメータであり、ａは、復元変数ｕの時間スケールを記述するパラメータであり、ｂは、膜電位ｖのしきい値下変動に対する復元変数ｕの感度を記述するパラメータであり、ｖ_rは、膜静止電位であり、Ｉは、シナプス電流であり、Ｃは、膜のキャパシタンスである。このモデルによれば、ニューロンはｖ＞ｖ_peakのときにスパイクすると定義される。
ＨｕｎｚｉｎｇｅｒＣｏｌｄモデル
[0051]ＨｕｎｚｉｎｇｅｒＣｏｌｄニューロンモデルは、豊かな様々な神経挙動を再生し得る最小二重レジームスパイキング線形動的モデルである。モデルの１次元または２次元の線形ダイナミクスは２つのレジームを有することができ、時間定数（および結合）はレジームに依存し得る。しきい値下レジームでは、時間定数は、慣例により負であり、一般に生物学的に一貫した線形方式で静止状態に細胞を戻す役目を果たすリーキーチャネルダイナミクスを表す。しきい値上レジームにおける時間定数は、慣例により正であり、一般にスパイク生成のレイテンシを生じさせる一方でスパイク状態に細胞を駆り立てる反リーキーチャネルダイナミクスを反映する。

[0052]図４に示すように、モデル４００のダイナミクスは２つの（またはそれよりも多くの）レジームに分割され得る。これらのレジームは、負レジーム４０２（互換的に（リーキー積分発火（ＬＩＦ）ニューロンモデルとは異なる）ＬＩＦレジームとも呼ばれる）および正レジーム４０４（反リーキー積分発火（ＡＬＩＦ）ニューロンモデルと混同されないように互換的にＡＬＩＦレジームとも呼ばれる））と呼ばれ得る。負レジーム４０２では、状態は将来の事象の時点における静止（ｖ_-）の傾向がある。この負レジームでは、モデルは一般に、時間的入力検出特性と他のしきい値下挙動とを示す。正レジーム４０４では、状態はスパイキング事象（ｖ_s）の傾向がある。この正レジームでは、モデルは、後続の入力事象に応じてスパイクにレイテンシを生じさせるなどの計算特性を示す。事象の点からのダイナミクスの公式化およびこれら２つのレジームへのダイナミクスの分離は、モデルの基本的特性である。

[0053]線形二重レジーム２次元ダイナミクス（状態ｖおよびｕの場合）は、慣例により次のように定義され得る。

ここでｑ_ρおよびｒは、結合のための線形変換変数である。

[0054]シンボルρは、ダイナミクスレジームを示すためにここで使用され、特定のレジームの関係を論述または表現するときに、それぞれ負レジームおよび正レジームについて符号「−」または「＋」にシンボルρを置き換える慣例がある。

[0055]モデル状態は、膜電位（電圧）ｖおよび復元電流ｕによって定義される。基本形態では、レジームは基本的にモデル状態によって決定される。正確で一般的な定義の微妙だが重要な側面があるが、差し当たり、モデルが、電圧ｖがしきい値（ｖ₊）を上回る場合に正レジーム４０４にあり、そうでない場合に負レジーム４０２にあると考える。

[0056]レジーム依存時間定数は、負レジーム時間定数であるτ_-と正レジーム時間定数であるτ₊とを含む。復元電流時間定数τ_uは通常、レジームから独立している。便宜上、τ_uと同様に、指数およびτ₊が一般に正となる正レジームの場合に、電圧発展（voltage evolution）に関する同じ表現が使用され得るように、減衰を反映するために負の量として負レジーム時間定数τ_-が一般に指定される。

[0057]２つの状態要素のダイナミクスは、事象において、ヌルクラインから状態をオフセットする変換によって結合され得、ここで変換変数は、

であり、δ、ε、βおよびｖ_-、ｖ₊はパラメータである。ｖ_ρのための２つの値は、２つのレジームのための参照電圧のベースである。パラメータｖ_-は、負レジームのためのベース電圧であり、膜電位は一般に、負レジームにおいてｖ_-に減衰することになる。パラメータｖ₊は、正レジームのためのベース電圧であり、膜電位は一般に、正レジームにおいてｖ₊から離れる傾向となる。

[0058]ｖおよびｕのためのヌルクラインは、それぞれ変換変数ｑ_ρおよびｒの負によって与えられる。パラメータδは，ｕヌルクラインの傾きを制御するスケール係数である。パラメータεは通常、−ｖ_-に等しく設定される。パラメータβは、両方のレジームにおいてｖヌルクラインの傾きを制御する抵抗値である。τ_ρ時間定数パラメータは、指数関数的減衰だけでなく、各レジームにおいて別個にヌルクラインの傾きを制御する。

[0059]モデルは、電圧ｖが値ｖ_sに達したときにスパイクするように定義され得る。続いて、状態は（スパイク事象と同じ１つのものであり得る）リセット事象でリセットされ得る。

ここで、

およびΔｕはパラメータである。リセット電圧

は通常、ｖ_-にセットされる。

[0060]瞬時結合の原理によって、状態について（また、単一の指数項による）だけではなく、特定の状態に到達するために必要とされる時間についても、閉形式解が可能である。近い形式状態解は、次のとおりである。

[0061]したがって、モデル状態は、入力（シナプス前スパイク）または出力（シナプス後スパイク）などの事象に伴ってのみ更新され得る。また、演算が（入力があるか、出力があるかを問わず）任意の特定の時間に実行され得る。

[0062]その上、瞬時結合原理によって、反復的技法または数値解法（たとえば、オイラー数値解法）なしに、特定の状態に到達する時間が事前に決定され得るように、シナプス後スパイクの時間が予想され得る。前の電圧状態ｖ₀を踏まえ、電圧状態ｖ_fに到達するまでの時間遅延は、次の式によって与えられる。

[0063]スパイクが、電圧状態ｖがｖ_sに到達する時間に生じると定義される場合、電圧が所与の状態ｖにある時間から測定されたスパイクが生じるまでの時間量、または相対的遅延に関する閉形式解は、次のとおりである。

ここで、

は通常、パラメータｖ₊にセットされるが、他の変形も可能であり得る。

[0064]モデルダイナミクスの上記の定義は、モデルが正レジームにあるか、それとも負レジームにあるかに依存する。上述のように、結合およびレジームρは、事象に伴って計算され得る。状態の伝搬のために、レジームおよび結合（変換）変数は、最後の（前の）事象の時間における状態に基づいて定義され得る。続いてスパイク出力時間を予想するために、レジームおよび結合変数は、次の（最新の）事象の時間における状態に基づいて定義され得る。

[0065]Ｃｏｌｄモデルの、適時にシミュレーション、エミュレーションまたはモデルを実行するいくつかの可能な実装形態がある。これは、たとえば、事象更新モード、ステップ事象更新モード、およびステップ更新モードを含む。事象更新は、（特定の瞬間における）事象または「事象更新」に基づいて状態が更新される更新である。ステップ更新は、間隔（たとえば、１ｍｓ）をおいてモデルが更新される更新である。これは必ずしも、反復的技法または数値解法を必要とするとは限らない。また、事象がステップもしくはステップ間で生じる場合または「ステップ事象」更新によってモデルを更新するのみによって、ステップベースのシミュレータにおいて限られた時間分解能で事象ベースの実装形態が可能である。
パラメータ評価
[0066]ニューラルネットワークモデルの開発は、パラメータの様々な組合せを評価するための仕様を含み得る。たとえば、ニューラルネットワークは、設計プロセスの間に、ニューラルネットワークの設計を改善するために様々なパラメータを用いて検査され得る。パラメータは、シナプスの重み、遅延、ニューロンモデルパラメータ、スパイクしきい値および／または最大コンダクタンスなどの要素を記述するパラメータ、使用される画像および／またはオーディオファイルの数などの入力を記述するパラメータ、学習パラメータ、ならびに／あるいはニューラルネットワークの他の変数を含み得る。パラメータを異なる値に設定して、それらの異なる値で検査を実行することによって、ニューラルネットワークは、ニューラルネットワークの効率などの様々な基準に基づいて評価され得る。

[0067]一例として、例示的なニューラルネットワークのパラメータがパラメータＡ〜Ｄとして設定され得る。ニューラルネットワークは、パラメータを評価するために関数（Ｆ）を使用し得る。たとえば、関数Ｆ（Ａ，Ｂ，Ｃ，Ｄ）はパラメータＡ〜Ｄを評価し、パラメータはＡ＝１、２、・・・１０などの任意の値を与えられ得る。ニューラルネットワークを評価するために、可能な限り多くのパラメータの組合せを試すことが望ましい。

[0068]典型的なニューラルネットワークでは、パラメータ検索は組合せ爆発に悩まされる。すなわち、関数（Ｆ）などの関数を評価するための時間の量は、パラメータ（Ａ）などの第１のパラメータのすべての変数を評価するための時間の量、パラメータ（Ｂ）などの第２のパラメータのすべての変数を評価するための時間の量などの積と等しい。この例では、関数（Ｆ）全体の評価時間の式は、Ｔ（Ｆ）＝Ｔ（Ａ）＊Ｔ（Ｂ）＊Ｔ（Ｃ）＊Ｔ（Ｄ）として表され得、Ｔは時間を表す。パラメータ検索は、パラメータスイープと呼ばれ得る。パラメータごとの潜在的な値の数に応じて、Ｔ（Ｆ）は非常に大きくなり得る。

[0069]図５Ａは、ニューラルネットワーク５００の例を示している。図５Ａに示されるように、ニューラルネットワークは、シナプス５０４を介して相互接続される複数のニューロン５０２を含み得る。場合によっては、相互接続されたニューロンの第１のグループは、相互接続されたニューロンの第２のグループとフィードフォワード接続を有し得る。すなわち、相互接続されたニューロンの第２のグループは、相互接続されたニューロンの第１のグループとの一方向の依存関係を有する。より詳細には、相互接続されたニューロンの第１のグループの出力は、相互接続されたニューロンの第２のグループに影響を与える。さらに、相互接続されたニューロンの第２のグループの出力は、相互接続されたニューロンの第１のグループに影響を与えない。したがって、相互接続されたニューロンの第１のグループはニューロンの第１の隠されたサブシステムとして指定され得、相互接続されたニューロンの第２のグループはニューロンの第２の隠されたサブシステムであり得る。

[0070]図５Ｂは、隠されたサブシステムに区分化された、例示的なニューラルネットワークを示している。特に、図５Ａのニューラルネットワークは、図５Ｂの例示的なニューラルネットワーク５３０を作成するために、隠されたサブシステムに区分化されている。本開示のある態様に基づいて、ニューラルネットワーク５３０は、ニューラルネットワーク５３０の隠されたサブシステム５０６、５０８、５１０を決定するために分析され得る。

[0071]３つの隠されたサブシステム５０６、５０８、５１０は、サブシステムは、ニューラルネットワークの開発者、および／または訓練を受けていない眼には容易に決定されないため、隠されたサブシステムと呼ばれ得る。サブシステムは、構成要素または限定されたセットと呼ばれ得る。図５Ａおよび図５Ｂは、各隠されたサブシステム５０６、５１０から第２の隠されたサブシステム５０８への１つのフィードフォワード接続５２０、５２２だけを示しているが、本出願は、１つのフィードフォワード接続を有するサブシステムだけに限定されるものではなく、複数のフィードフォワード接続も企図される。

[0072]特に、図５Ｂに示されるように、第１の隠されたサブシステム５０６の相互接続されたニューロンは、第２の隠されたサブシステム５０８の相互接続されたニューロンへのフィードフォワード接続５２０を有する。すなわち、第１の隠されたサブシステム５０６の出力は、第２の隠されたサブシステム５０８に影響を与える。さらに、第３の隠されたサブシステム５１０の相互接続されたニューロンは、第２の隠されたサブシステム５０８の相互接続されたニューロンへのフィードフォワード接続５２２を有する。すなわち、第３の隠されたサブシステム５１０の出力は、第２の隠されたサブシステム５０８に影響を与える。すなわち、ニューラルネットワーク５３０は、相互接続されたニューロンの３つの隠されたサブシステム５０６、５０８、５１０に区分化され得る。

[0073]本実施例では、各サブシステムは、１０個の可能な値（１から１０）を有する、対象の２つのパラメータ、ＡおよびＢを有する。パラメータのうちの１つのための、可能な値のうちの１つを有する１つのサブシステムを評価するための単一の検査の実行は、１分かかり得る。したがって、ニューラルネットワーク５３０内のすべてのパラメータのすべての可能な組合せを評価するためには２年（すなわち、１０⁶回の実行）かかることになる。これは明らかに非現実的である。したがって、ニューラルネットワークのすべての可能なパラメータを評価するための時間を短縮する必要がある。

[0074]本開示のある態様によれば、ニューラルネットワークの可能なパラメータの評価時間を改善するために、図５Ｂに示されるように、ネットワークは機能的に隔離されたサブネットワークに分離され得る。一構成では、サブシステムのパラメータは、刈り込まれ（たとえば、除去され）得るパラメータを決定するために分析され得る。

[0075]図６Ａ〜図６Ｄは、本開示のある態様による、機能的に隔離されたサブネットワークにニューラルネットワークを分離するためのブロック図を示している。

[0076]図６Ａに示されるように、ニューラルネットワーク（Ｆ）６０２は、パラメータＡ、Ｂ、Ｃ、およびＤの入力を受信する。さらに、ニューラルネットワーク６０２は出力６０４を有し得る。図６Ｂに示されるように、ニューラルネットワーク６０２およびパラメータ入力Ａ〜Ｄを識別した後、ニューラルネットワーク６０２は、ニューラルネットワーク６０２のレイヤを決定するために直列化され得る。ニューラルネットワークのレイヤは、図５Ｂの隠されたサブシステムと類似している。レイヤは、第１のレイヤ（たとえば、入力レイヤ）、および第２のレイヤ、第３のレイヤなどの下方レイヤを含み得る。

[0077]第１のレイヤは、内部入力を有しない、相互接続されたニューロンのグループを指し、相互接続されたニューロンの別のグループに投影する。図６Ｂで、第１の直列化されたレイヤ（Ｓ１）６０６は、内部入力を有しない、相互接続されたニューロンの第１のグループである。第１の直列化されたレイヤ６０６は、第２の直列化されたレイヤ（Ｓ２）６０８（たとえば、下方レイヤ）に投影し得る。下方レイヤは、上方レイヤから入力を受信する相互接続されたニューロンの第２のグループを指す。すなわち、第２の直列化されたレイヤ６０８は、第１の直列化されたレイヤ６０６から入力を受信する、相互接続されたニューロンのグループである。さらに、第２の直列化されたレイヤ６０８は、第１の直列化されたレイヤ６０６に入力しない。図６のニューラルネットワーク６０２などのニューラルネットワークは、多くの直列化されたレイヤを有し得る。この例では、２つの直列化されたレイヤ６０６および６０８だけが示されている。

[0078]図６Ｃに示されるように、レイヤを直列化した後、各直列化されたレイヤ６０６、６０８が並列化され得る。すなわち、相互的な（reciprocal）接続を使用して、各直列化されたレイヤにおいてニューロンのグループまたは島（island）が決定され得る。特に、並列化のために、レイヤ、または直列化されたレイヤの相互依存関係が決定される。これらの相互依存関係に基づいて、ニューロンは並列化されたクラスタにグループ化され得、ある並列化されたクラスタの出力は、別の並列化されたクラスタの出力とは無関係である。このように、ニューロンは、直列化されたレイヤ内の並列クラスタにグループ化され得る。ニューロンはまた、レイヤを直列化せずに、並列化されたクラスタにグループ化され得る。

[0079]たとえば、図６Ｃに示されるように、第１の直列化されたレイヤ６０６は、第１の並列化されたクラスタ（Ｓ１１）６１０および第２の並列化されたクラスタ（Ｓ１２）６１２に並列化され得る。この構成では、第１の並列化されたクラスタ６１０および第２の並列化されたクラスタ６１２は、第１の直列化されたレイヤ６０６の一部である。依然として、第１の並列化されたクラスタ６１０のニューロンの出力は、第２の並列化された６１２内のニューロンの出力とは無関係なので、第１の直列化されたレイヤ６０６のニューロンは、上述の並列化されたクラスタに並列化され得る。第１の並列化されたクラスタ６１０および第２の並列化されたクラスタ６１２は、並列化されたブロック（Ｐ１）６１４と呼ばれ得る。

[0080]直列化されたレイヤおよび並列化されたクラスタは、サブシステムと呼ばれ得る。一構成では、ニューロンネットワークのサブシステムが一旦決定されると、ニューラルネットワークのパラメータが刈り込まれる。すなわち、パラメータがサブシステムの出力に影響を与えるかどうかを決定するために、各サブシステムのパラメータが分析される。パラメータがサブシステムに影響を与えない場合、そのパラメータの値はそれぞれのサブシステムの最終的な出力を変更しないので、パラメータはそれぞれのサブシステムを評価する目的で刈り込まれ得る。

[0081]図６Ｄに示されるように、第１の並列化されたクラスタ６１０、第２の並列化されたクラスタ６１２、および第２の直列化されたレイヤ６０８（たとえば、サブシステム）への入力が刈り込まれる。この例では、システムは、パラメータＡは第１の並列化されたクラスタ６１０だけに影響を与え、パラメータＢおよびＤは第２の並列化されたクラスタ６１２だけに影響を与え、パラメータＣおよびＤは第２の直列化されたレイヤ６０８だけに影響を与えると決定し得る。したがって、特定のサブシステムに影響を与えないパラメータが、それぞれのサブシステムへの入力として刈り込まれて、除去される。

[0082]一構成では、レイヤの識別は再帰的に実行され得る。すなわち、各直列化されたレイヤは、他の直列化されたレイヤを決定するために、直列化された入力レイヤとして扱われ得る。特に、上述のように、第１のレイヤは、内部入力を有しない相互接続されたニューロンのグループを指す。第１のレイヤはまた、相互接続されたニューロンの別のグループ（たとえば、相互接続されたニューロンの第２のレイヤ）に出力する。すなわち、ニューロンの第１のレイヤは、ネットワーク内の他のニューロンのうちのいずれかの出力によって影響されない。さらに、ニューロンの第１のレイヤは、ニューラルネットワークの外部から入力を受信し得る。

[0083]たとえば、ユーザは、ニューラルスパイキング表示に変換された画像ファイルを第１のレイヤに入力し得る。ニューロンの第１のレイヤを識別した後、第１のレイヤ内のニューロンから入力を受信するニューロンの第２のレイヤが識別される。ニューロンの第２のレイヤは、ニューロンの第１のレイヤからの入力だけを受信する。すなわち、ニューロンの第１のレイヤの入力は外部入力として扱われる。したがって、ニューロンの異なるレイヤの検索は、前のレイヤからの入力だけを受信して、他の内部入力を有しないレイヤに基づいて再帰的に実行される。

[0084]本開示は、レイヤを直列化することとレイヤを並列化することとの両方に限定されない。一構成では、ニューラルネットワークは単に直列化されて刈り込まれる。代替で、別の構成では、ニューラルネットワークは単に並列化されて刈り込まれる。別の構成では、ユーザはサブシステムを識別し得る。別の構成では、サブシステムの識別は、ニューラルネットワークがコンパイルされるときにコンパイラによって識別され得る。

[0085]上述のように、サブシステムはネットワーク接続性に基づいて定義され得る。追加で、または代替で、一構成では、サブシステムはスイープの活動レベルを監視することによって定義され得る。すなわち、第１のレイヤサブシステムが第２のレイヤサブシステムから入力を受信すると、第１のレイヤサブシステムが、下方レイヤのすべての記憶された出力を介してその出力を計算する。第１のレイヤの出力のうちのいくつか（たとえば、第２のレイヤへの入力）が相互に類似している場合（たとえば、特定のパラメータ範囲のスパイキング出力がない）、システムは、すべての劣化した（degenerate）入力について一度計算を実行し得る。さらに、１つの実行のための第２のレイヤの出力は、第１のレイヤから劣化した出力を生成した全範囲のための組み合わせられた実行の出力として記憶され得る。

[0086]さらに、一構成では、スイープにおける各ステップの後、各サブシステムの出力が記憶される。すなわち、パラメータスイープは、組み合わされたシステムの出力の大規模な収集を生成するためにあり得る。したがって、ユーザは、組み合わされたネットワークの出力上で定義された機能に応じて出力を分析することを望む場合がある。たとえば、ユーザは、ニューロンが最後の直列化されたレイヤの個々のニューロンのスパイキング出力のパターンに選択的に反応するかどうかを分析することを望む場合がある。

[0087]図７は、本開示のある態様による、ニューラルネットワークのパラメータ評価を改善するための方法７００を示している。ブロック７０２で、本方法は、ニューラルネットワークをレイヤに直列化する。一構成では、直列化はパラメータの入力を受信するが他の内部の入力を有しない、第１のレイヤ（たとえば、入力レイヤ）を決定する。さらに、この構成では、ブロック７０２の直列化は、第１のレイヤから入力を受信する第２のレイヤも決定する。レイヤを直列化した後、直列化されたレイヤはブロック７０４で並列化される。一構成では、並列化は、直列化されたレイヤ内のニューロンのクラスタを決定するために相互的な接続を使用する。直列化されたレイヤ内のニューロンの各クラスタは、並列化されたクラスタと呼ばれ得る。

[0088]ブロック７０６で、ニューラルネットワークのパラメータが刈り込まれる。刈り込むことは、特定の並列化されたクラスタおよび／または直列化されたレイヤによって使用されないパラメータを除去することを指す。上述のように、ニューラルネットワークの並列化されたクラスタおよび直列化されたレイヤは、サブシステム、限定されたセット、または構成要素と呼ばれ得る。ブロック７０８で、サブシステムごとの計算時間（Ｔｅ）およびストレージ要件（Ｓ、Ｔａ）が決定される。一構成では、ブロック７０８でサブシステムごとの計算時間（Ｔｅ）および記憶要件（Ｓ、Ｔａ）を決定した後、追加のセット（並列化された、および／または直列化された）を決定するためにブロック７０２〜７０６が再帰的に実行され得る。別の構成では、ブロック７１０で、目的関数が、アクセス時間、メモリアクセス時間、および／または計算時間に基づいてキャッシュするべきサブシステムを決定する。

[0089]図８は、本開示のある態様に基づいてパラメータを評価するための関数を示している。図８の流れ図は、図６Ａ〜図６Ｄのブロック図に基づいている。ブロック８０２に示されるように、ニューラルネットワークのパラメータ（Ａ、Ｂ、Ｃ、およびＤ）は、関数Ｆ（Ａ，Ｂ，Ｃ，Ｄ）に基づいて評価され得、Ｆはパラメータを評価するための関数である。第１の直列化されたレイヤ（Ｓ１）６０６の出力は、その入力、パラメータＡ、Ｂ、Ｃ、およびＤの関数であり、したがってＳ１（Ａ，Ｂ，Ｃ，Ｄ）と表され得る。第２の直列化されたレイヤ６０８の出力もまた、その入力の関数として表され得る。第２の直列化されたレイヤへの入力はパラメータＡ、Ｂ、Ｃ、およびＤであるので、第１の直列化されたレイヤ６０６からの出力に加えて、第２の直列化されたレイヤの出力がＳ２（Ｓ１（Ａ，Ｂ，Ｃ，Ｄ），Ａ，Ｂ，Ｃ，Ｄ）と表され得る。ブロック８０２に示されるように、第２の直列化されたレイヤ６０８がシステムの最後のレイヤであるので、関数Ｆ（Ａ，Ｂ，Ｃ，Ｄ）は第２の直列化されたレイヤ６０８の出力と等しい。したがって、システム関数Ｆ（Ａ，Ｂ，Ｃ，Ｄ）の出力は、Ｓ２（Ｓ１（Ａ，Ｂ，Ｃ，Ｄ），Ａ，Ｂ，Ｃ，Ｄ）と等しいと言われ得る。

[0090]ブロック８０４で、第１の直列化されたレイヤ６０６の関数が決定される。すなわち、第１の直列化されたレイヤ６０６は、並列化されたブロック６１４（Ｐ１）の関数と等しいＳ１（Ａ，Ｂ，Ｃ，Ｄ）の関数を有する。並列化されたブロック６１４は、第１の並列化されたクラスタ６１０（Ｓ１１）と第２の並列化されたクラスタ６１２（Ｓ１２）とを含む。図６Ａ〜図６Ｄに示されるように、第１の並列化されたクラスタ６１０と第２の並列化されたクラスタ６１２とは、それぞれパラメータＡ、Ｂ、Ｃ、およびＤの入力を有する。したがって、第１の直列化されたレイヤ６０６は、関数Ｐ１（Ｓ１１（Ａ，Ｂ，Ｃ，Ｄ），Ｓ１２（Ａ，Ｂ，Ｃ，Ｄ））と等しくてよい。

[0091]ブロック８０６で、パラメータの評価を改善するために、刈込みが実行される。
第１の並列化されたクラスタ（Ｓ１１）６１０は、パラメータＡの関数になるためだけに刈り込まれ得、したがって、第１の並列化されたクラスタ６１０はＳ１１（Ａ）と等しい。さらに、第２の並列化されたクラスタ（Ｓ１２）６１２は、パラメータＢおよびＤの関数になるためだけに刈り込まれ得る。したがって、第２の並列化されたクラスタ６１２はＳ１２（Ｂ，Ｄ）と等しい。さらに、入力はパラメータＣおよびＤだけであるように、第２の直列化されたレイヤ６０８が刈り込まれる。

[0092]刈込みの後、第１の並列化されたブロック６２０の関数はＰ１（（Ｓ１１（Ａ），Ｓ１２（Ｂ，Ｄ））である。同様に、第２の直列化されたレイヤの関数はＳ２（Ｐ１（Ｓ１１（Ａ），Ｓ１２（Ｂ，Ｄ）），Ｃ，Ｄ）である。刈込みの後、ブロック８０８で、レイヤとニューラルネットワークとの評価時間（Ｔｅ）が決定される。すなわち、第１の直列化されたレイヤ６０６（Ｓ１）の評価時間は、第１の並列化されたクラスタ６１０と第２の並列化されたクラスタ６１２（Ｓ１２）との評価の合計である。さらに、ニューラルネットワーク（Ｆ）は、第１の直列化されたレイヤ６０６（Ｓ１）と第２の直列化されたレイヤ６０８（Ｓ２）との評価時間の積である。

[0093]一構成では、ブロック８１０で、アクセス時間、メモリアクセス時間、および／または計算時間に基づいてキャッシュするべきサブシステムを決定するために最適化関数が実行される。最適化関数は、以下の式に基づき得る。

[0094]式（１５）において、Ｏは最適化関数であり、Ｎは第１の直列化されたレイヤ６０６などの識別されたサブシステムである。Ｔｅは入力パラメータの評価時間である。Ｔａはメモリからのパラメータアクセスの評価時間である。

[0095]式（１５）において、Ｓはサブシステムごとに指定されたメモリストレージの量の測定である。サブシステムごとに、Ｔｅはそのサブシステムの実行時間である。実行時間は、出力を生成して記憶することに加えて、サブシステムの入力にアクセスすることを含む。Ｔａは、システムの出力がそれらの入力から再計算されずメモリに記憶された場合、それらにアクセスするための時間である。メモリ空間が問題ではない場合、システムが特定のサブシステムから出力をキャッシュするべきかどうかを決定するために、システムは依然としてメモリアクセス時間を計算し得る。

[0096]一構成では、計算時間またはメモリストレージに関連付けられる異なるコストがあり得るので、異なる次元に沿って計算を改善するために刈込みが実行され得る。たとえば、ユーザは、ユーザがより多くの計算能力とより少ないメモリストレージとを割り当てられている場合、出力を記憶するのではなく、サブシステムの出力を再計算することを選択し得る。この例では、計算能力とメモリストレージとの間のトレードオフは、式（１５）における「アルファ」として設定され得る。別の構成では、システムは、出力Ｔａにアクセスするための時間が出力Ｔｅを再計算するための時間よりも少ないサブシステムの出力をキャッシュすると決定する。この構成では、式（１５）におけるデフォルト設定は、アルファは１と等しく、Ｓは０と等しい。

[0097]図９は、本開示のいくつかの態様による、上述の汎用プロセッサ９０２を使用してニューラルダイナミクスを変更することの例示的な実装形態９００を示している。変数（ニューラル信号）、シナプスの重み、計算ネットワーク（ニューラルネットワーク）に関連付けられるシステムパラメータ、遅延、および／または周波数ビン情報は、メモリブロック９０４に記憶され得、汎用プロセッサ９０２で実行される命令はプログラムメモリ９０９からロードされ得る。本開示の一態様では、汎用プロセッサ９０２にロードされた命令は、原型ニューロンダイナミクスを取得するための、および／または、ニューロンモデルが原型ニューロンダイナミクスに適合するようにニューロンモデルのパラメータを変更するためのコードを備え得る。

[0098]図１０は、本開示のいくつかの態様による、メモリ１００２が相互接続ネットワーク１００４を介して計算ネットワーク（ニューラルネットワーク）の個々の（分散型）処理ユニット（ニューラルプロセッサ）１００６とインターフェースされ得る上述したニューラルダイナミクスを変更することの例示的な実装形態１０００を示す。計算ネットワーク（ニューラルネットワーク）遅延に関連する変数（ニューラル信号）、シナプス重み、システムパラメータ、および／または周波数ビン情報は、メモリ１００２に記憶されてよく、相互接続ネットワーク１００４の接続を介してメモリ１００２から各処理ユニット（ニューラルプロセッサ）１００６にロードされ得る。本開示のある態様では、処理ユニット１００６は、原型ニューロンダイナミクスを取得する、および／またはニューロンモデルのパラメータを変更するように構成され得る。

[0099]図１１は、上述したニューラルダイナミクスを変更することの例示的な実装形態１１００を示す。図１１に示すように、１つのメモリバンク１１０２が、計算ネットワーク（ニューラルネットワーク）の１つの処理ユニット１１０４と直接インターフェースされてよい。各メモリバンク１００２は、変数（ニューラル信号）、シナプスの重み、および／または対応する処理ユニット（ニューラルプロセッサ）１００４遅延に関連付けられるシステムパラメータ、ならびに周波数ビン情報を記憶し得る。本開示のある態様では、処理ユニット１００４は、原型ニューロンダイナミクスを取得する、および／またはニューロンモデルのパラメータを変更するように構成され得る。

[00100]図１２は、本開示のいくつかの態様による、ニューラルネットワーク１２００の例示的な実装形態を示す。図１２に示すように、ニューラルネットワーク１２００は、上述した方法の様々な動作を実行し得る複数のローカル処理ユニット１２０２を有することができる。各処理ユニット１２０２は、ニューラルネットワークの状態およびパラメータを記憶する、ローカルステートメモリ１２０４およびローカルパラメータメモリ１２０６であり得る。さらに、処理ユニット１２０２は、ローカル（ニューロン）モデルプログラムを記憶するメモリ１２０８と、ローカル学習プログラムを記憶するメモリ１２１０と、ローカル接続メモリ１２１２とを有することができる。さらに、図１２に示すように、各ローカル処理ユニット１２０２は、ローカル処理ユニットのローカルメモリのための設定を提供し得る設定処理のためのユニット１２１４と、またローカル処理ユニット１２０２間のルーティングを提供するルーティング接続処理要素１２１６とインターフェースされ得る。

[00101]本開示のいくつかの態様によれば、各ローカル処理ユニット１２０２は、ニューラルネットワークの所望の１つまたは複数の機能的特徴に基づいて、ニューラルネットワークのパラメータを決定するように構成され得る。各ローカル処理ユニットは、決定されたパラメータがさらに適合され、調整され、そして更新されるにつれて、所望の機能的特徴を目指して１つまたは複数の機能的特徴を開発し得る。
[00102]図１３は、一方向の依存関係を有するサブシステムを有するシステム上でパラメータスイープを実行するための方法１３００を示している。一構成では、ブロック１３０２で、ニューロンモデルが、サブシステム間の一方向の依存関係を決定することによって、システムのサブシステムを直列化する。さらに、ブロック１３０２の直列化に加えて、またはその代わりに、ブロック１３０４で、ニューロンモデルが、各サブシステム内の独立性を決定することによって、サブシステムを並列化する。すなわち、一構成では、ニューロンモデルがブロック１３０２の直列化またはブロック１３０４の並列化のいずれかを実行し得る。別の構成では、ニューロンモデルは、ブロック１３０２の直列化およびブロック１３０４の並列化の両方を実行し得る。最後に、ブロック１３０６で、ニューロンモデルが、各入力パラメータが各サブシステムに影響を与えるかどうかに基づいて、各サブシステムの入力パラメータを刈り込む。

[00103]一構成では、本開示の態様のニューラルネットワークなどのニューラルネットワークは、ニューラルダイナミクスを変更するように構成される。ニューラルネットワークは、並列化するための手段、直列化するための手段、および／または刈り込むための手段を含み得る。一態様では、並列化するための手段、直列化するための手段、および／または刈り込むための手段は、プログラムメモリ９０６、メモリブロック１２０４、メモリ１００２、相互接続ネットワーク１００４、処理ユニット１００６、処理ユニット１１０４、ローカル処理ユニット１２０２、およびまたは、並列化するための手段、直列化するための手段、および／または刈り込むための手段によって記載された機能を実行するように構成されたルーティング接続処理要素９１６であり得る。

[00104]上述した方法の様々な動作は、対応する機能を実行することが可能な任意の好適な手段によって実行され得る。それらの手段は、限定はしないが、回路、特定用途向け集積回路（ＡＳＩＣ）、またはプロセッサを含む、様々なハードウェアおよび／またはソフトウェア構成要素および／またはモジュールを含み得る。概して、図に示されている動作がある場合、それらの動作は、同様の番号をもつ対応するカウンターパートのミーンズプラスファンクション構成要素を有し得る。

[00105]本明細書で使用する「決定」という用語は、多種多様なアクションを包含する。たとえば、「決定」は、計算すること、算出すること、処理すること、導出すること、調査すること、ルックアップすること（たとえば、テーブル、データベースまたは別のデータ構造においてルックアップすること）、確認することなどを含み得る。さらに、「決定」は、受信すること（たとえば、情報を受信すること）、アクセスすること（たとえば、メモリ中のデータにアクセスすること）などを含み得る。さらに、「決定」は、解決すること、選択すること、選定すること、確立することなどを含み得る。

[00106]本明細書で使用する、項目のリスト「のうちの少なくとも１つ」を指す句は、単一のメンバーを含む、それらの項目の任意の組合せを指す。一例として、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、ａ、ｂ、ｃ、ａ−ｂ、ａ−ｃ、ｂ−ｃ、およびａ−ｂ−ｃを包含するものとする。

[00107]本開示に関連して説明した様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ信号（ＦＰＧＡ）または他のプログラマブル論理デバイス（ＰＬＤ）、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の市販のプロセッサ、コントローラ、マイクロコントローラまたは状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。

[00108]本開示に関連して説明した方法またはアルゴリズムのステップは、ハードウェアで直接実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその２つの組合せで実施され得る。ソフトウェアモジュールは、当技術分野で知られている任意の形態の記憶媒体中に常駐し得る。使用され得る記憶媒体のいくつかの例としては、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、フラッシュメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭなどを含む。ソフトウェアモジュールは、単一の命令、または多数の命令を備えることができ、いくつかの異なるコードセグメント上で、異なるプログラム間で、複数の記憶媒体にわたって分散され得る。記憶媒体は、プロセッサがその記憶媒体から情報を読み取ることができ、その記憶媒体に情報を書き込むことができるように、プロセッサに結合され得る。代替として、記憶媒体はプロセッサと一体化され得る。

[00109]本明細書で開示する方法は、説明した方法を達成するための１つまたは複数のステップまたはアクションを備える。本方法のステップおよび／またはアクションは、特許請求の範囲から逸脱することなく互いに交換され得る。言い換えれば、ステップまたはアクションの特定の順序が指定されない限り、特定のステップおよび／またはアクションの順序および／または使用は、特許請求の範囲から逸脱することなく変更され得る。

[00110]説明した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ハードウェアで実装される場合、例示的なハードウェア構成はデバイス中に処理システムを備え得る。処理システムは、バスアーキテクチャを用いて実装され得る。バスは、処理システムの特定の適用例および全体的な設計制約に応じて、任意の数の相互接続バスとブリッジとを含み得る。バスは、プロセッサと、機械可読媒体と、バスインターフェースとを含む様々な回路を互いにリンクし得る。バスインターフェースは、ネットワークアダプタを、特に、バスを介して処理システムに接続するために使用され得る。ネットワークアダプタは、信号処理機能を実装するために使用され得る。いくつかの態様では、ユーザインターフェース（たとえば、キーパッド、ディスプレイ、マウス、ジョイスティックなど）もバスに接続され得る。バスはまた、タイミングソース、周辺機器、電圧調整器、電力管理回路などの様々な他の回路にリンクし得るが、それらは当技術分野でよく知られており、したがってこれ以上は説明されない。

[00111]プロセッサは、機械可読媒体に記憶されたソフトウェアの実行を含む、バスおよび一般的な処理を管理することを担当し得る。プロセッサは、１つまたは複数の汎用および／または専用プロセッサを用いて実装され得る。例としては、マイクロプロセッサ、マイクロコントローラ、ＤＳＰプロセッサ、およびソフトウェアを実行し得る他の回路を含む。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語などの名称にかかわらず、命令、データ、またはそれらの任意の組合せを意味すると広く解釈されたい。機械可読媒体は、例として、ＲＡＭ（ランダムアクセスメモリ）、フラッシュメモリ、ＲＯＭ（読取り専用メモリ）、ＰＲＯＭ（プログラマブル読取り専用メモリ）、ＥＰＲＯＭ（消去可能プログラマブル読取り専用メモリ）、ＥＥＰＲＯＭ（電気消去可能プログラマブル読取り専用メモリ）、レジスタ、磁気ディスク、光ディスク、ハードドライブ、または任意の他の好適な記憶媒体、あるいはそれらの任意の組合せを含み得る。機械可読媒体はコンピュータプログラム製品において実施され得る。コンピュータプログラム製品はパッケージング材料を備え得る。

[00112]ハードウェア実装形態では、機械可読媒体は、プロセッサとは別個の処理システムの一部であり得る。しかしながら、当業者なら容易に理解するように、機械可読媒体またはその任意の部分は処理システムの外部にあり得る。例として、機械可読媒体は、すべてバスインターフェースを介してプロセッサによってアクセスされ得る、伝送線路、データによって変調された搬送波、および／またはデバイスとは別個のコンピュータ製品を含み得る。代替的に、または追加で、機械可読媒体またはその任意の部分は、キャッシュおよび／または汎用レジスタファイルがそうであり得るように、プロセッサに統合され得る。論じた様々な構成要素は、ローカル構成要素などの特定の位置を有するものとして説明され得るが、それらはまた、分散コンピューティングシステムの一部として構成されているいくつかの構成要素などの様々な方法で構成され得る。

[00113]処理システムは、すべて外部バスアーキテクチャを介して他のサポート回路と互いにリンクされる、プロセッサ機能を提供する１つまたは複数のマイクロプロセッサと、機械可読媒体の少なくとも一部分を提供する外部メモリとをもつ汎用処理システムとして構成され得る。あるいは、処理システムは、本明細書に記載のニューロンモデルとニューラルシステムのモデルとを実装するための１つまたは複数のニューロモルフィックプロセッサを備え得る。別の代替として、処理システムは、プロセッサをもつＡＳＩＣ（特定用途向け集積回路）と、バスインターフェースと、ユーザインターフェースと、サポート回路と、単一のチップに統合された機械可読媒体の少なくとも一部分とを用いて、あるいは１つまたは複数のＦＰＧＡ（フィールドプログラマブルゲートアレイ）、ＰＬＤ（プログラマブル論理デバイス）、コントローラ、状態機械、ゲート論理、個別ハードウェア構成要素、もしくは他の好適な回路、または本開示全体にわたって説明した様々な機能を実行し得る回路の任意の組合せを用いて、実装され得る。当業者なら、特定の適用例と、全体的なシステムに課される全体的な設計制約とに応じて、どのようにしたら処理システムについて説明した機能を最も良く実装し得るかを理解されよう。

[00114]機械可読媒体はいくつかのソフトウェアモジュールを備え得る。ソフトウェアモジュールは、プロセッサによって実行されたときに、処理システムに様々な機能を実行させる命令を含む。ソフトウェアモジュールは、送信モジュールと受信モジュールとを含み得る。各ソフトウェアモジュールは、単一の記憶デバイス中に常駐するか、または複数の記憶デバイスにわたって分散され得る。例として、トリガイベントが発生したとき、ソフトウェアモジュールがハードドライブからＲＡＭにロードされ得る。ソフトウェアモジュールの実行中、プロセッサは、アクセス速度を高めるために、命令のいくつかをキャッシュにロードし得る。次いで、１つまたは複数のキャッシュラインが、プロセッサによる実行のために汎用レジスタファイルにロードされ得る。以下でソフトウェアモジュールの機能に言及する場合、そのような機能は、そのソフトウェアモジュールからの命令を実行したときにプロセッサによって実装されることが理解されよう。

[00115]ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体と通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気記憶デバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。さらに、いかなる接続もコンピュータ可読媒体を適切に名づけられる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線（ＩＲ）、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）、およびＢｌｕ−ｒａｙ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。したがって、いくつかの態様では、コンピュータ可読媒体は非一時的コンピュータ可読媒体（たとえば、有形媒体）を備え得る。さらに、他の態様では、コンピュータ可読媒体は一時的コンピュータ可読媒体（たとえば、信号）を備え得る。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。

[00116]したがって、いくつかの態様は、本明細書で提示する動作を実行するためのコンピュータプログラム製品を備え得る。たとえば、そのようなコンピュータプログラム製品は、本明細書で説明する動作を実行するために１つまたは複数のプロセッサによって実行可能である命令を記憶した（および／または符号化した）コンピュータ可読媒体を備え得る。いくつかの態様では、コンピュータプログラム製品はパッケージング材料を含み得る。

[00117]さらに、本明細書で説明した方法および技法を実行するためのモジュールおよび／または他の適切な手段は、適用可能な場合にユーザ端末および／または基地局によってダウンロードされ、および／または他の方法で取得され得ることを諒解されたい。たとえば、そのようなデバイスは、本明細書で説明した方法を実施するための手段の転送を可能にするためにサーバに結合され得る。代替的に、本明細書で説明した様々な方法は、ユーザ端末および／または基地局が記憶手段をデバイスに結合または提供すると様々な方法を得ることができるように、記憶手段（たとえば、ＲＡＭ、ＲＯＭ、コンパクトディスク（ＣＤ）またはフロッピーディスクなどの物理記憶媒体など）によって提供され得る。その上、本明細書で説明した方法および技法をデバイスに与えるための任意の他の好適な技法が利用され得る。

[00118]特許請求の範囲は、上記で示した厳密な構成および構成要素に限定されないことを理解されたい。上記で説明した方法および装置の構成、動作および詳細において、特許請求の範囲から逸脱することなく、様々な改変、変更および変形が行われ得る。

[00118]特許請求の範囲は、上記で示した厳密な構成および構成要素に限定されないことを理解されたい。上記で説明した方法および装置の構成、動作および詳細において、特許請求の範囲から逸脱することなく、様々な改変、変更および変形が行われ得る。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１] 一方向の依存関係を有するサブシステムを有するシステム上でパラメータスイープを実行する方法であって、
前記サブシステム間の前記一方向の依存関係を決定することによって前記システムのサブシステムを直列化することと、各サブシステム内の独立性を決定することによって前記サブシステムを並列化することとのうちの少なくとも１つを実行することと、
各入力パラメータが各サブシステムに影響を与えるかどうかに基づいて、各サブシステムの入力パラメータを刈り込むことと、を備える、方法。
[Ｃ２] 並列化すること、直列化すること、および／または刈り込むことが、メモリストレージ要件、メモリアクセス時間、および／または計算時間に少なくとも部分的に依存する、Ｃ１に記載の方法。
[Ｃ３] ネットワークの接続性、および／または前記パラメータスイープの活動レベルを監視することに基づいてサブシステムを定義すること、をさらに備える、Ｃ１に記載の方法。
[Ｃ４] 前記スイープのすべてのステップについて、各サブシステムの出力を記憶することをさらに備える、Ｃ３に記載の方法。
[Ｃ５] パラメータ値の所望のセットを決定するために、前記システムの出力を評価することをさらに備える、Ｃ１に記載の方法。
[Ｃ６] 一方向の依存関係を有するサブシステムを有するシステム上でパラメータスイープを実行するための装置であって、
メモリモジュールと、
前記メモリモジュールに結合された少なくとも１つのプロセッサと、を備え、前記少なくとも１つのプロセッサが、
前記サブシステム間の前記一方向の依存関係を決定することによって前記システムのサブシステムを直列化することと、各サブシステム内の独立性を決定することによって前記サブシステムを並列化することとのうちの少なくとも１つを実行し、
各入力パラメータが各サブシステムに影響を与えるかどうかに基づいて、各サブシステムの入力パラメータを刈り込む、ように構成される、装置。
[Ｃ７] 前記少なくとも１つのプロセッサが、メモリストレージ要件、メモリアクセス時間、および／または計算時間に少なくとも部分的に基づいて、並列化する、直列化する、および／または刈り込むようにさらに構成される、Ｃ６に記載の装置。
[Ｃ８] 前記少なくとも１つのプロセッサが、ネットワークの接続性、および／または前記パラメータスイープの活動レベルを監視することに少なくとも部分的に基づいてサブシステムを定義するようにさらに構成される、Ｃ６に記載の装置。
[Ｃ９] 前記少なくとも１つのプロセッサが、前記スイープのすべてのステップについて、各サブシステムの出力を記憶するようにさらに構成される、Ｃ８に記載の装置。
[Ｃ１０] 前記少なくとも１つのプロセッサが、パラメータ値の所望のセットを決定するために、前記システムの出力を評価するようにさらに構成される、Ｃ６に記載の装置。
[Ｃ１１] 一方向の依存関係を有するサブシステムを有するシステム上でパラメータスイープを実行するための装置であって、
前記サブシステム間の前記一方向の依存関係を決定することによって前記システムのサブシステムを直列化するための手段と各サブシステム内の独立性を決定することによって前記サブシステムを並列化するための手段とのうちの少なくとも１つと、
各入力パラメータが各サブシステムに影響を与えるかどうかに基づいて、各サブシステムの入力パラメータを刈り込むための手段と、を備える、装置。
[Ｃ１２] 並列化するための前記手段、直列化するための手段、および／または刈り込むための手段が、メモリストレージ要件、メモリアクセス時間、および／または計算時間に少なくとも部分的に基づく、Ｃ１１に記載の装置。
[Ｃ１３] ネットワークの接続性、および／または前記パラメータスイープの活動レベルを監視することに少なくとも部分的に基づいてサブシステムを定義するための手段をさらに備える、Ｃ１１に記載の装置。
[Ｃ１４] 前記スイープのすべてのステップについて、各サブシステムの出力を記憶するための手段をさらに備える、Ｃ１３に記載の装置。
[Ｃ１５] パラメータ値の所望のセットを決定するために、前記システムの出力を評価するための手段をさらに備える、Ｃ１１に記載の装置。
[Ｃ１６] 一方向の依存関係を有するサブシステムを有するシステム上でパラメータスイープを実行するためのコンピュータプログラム製品であって、前記コンピュータプログラム製品が、
プログラムコードを記録した非一時的コンピュータ可読媒体を備え、前記プログラムコードが、
前記サブシステム間の前記一方向の依存関係を決定することによって前記システムのサブシステムを直列化することと、各サブシステム内の独立性を決定することによって前記サブシステムを並列化することとのうちの少なくとも１つを実行するためのプログラムコードと、
各入力パラメータが各サブシステムに影響を与えるかどうかに基づいて、各サブシステムの入力パラメータを刈り込むためのプログラムコードと、を備える、コンピュータプログラム製品。
[Ｃ１７] 並列化して、直列化して、および／または刈り込むための前記プログラムコードが、メモリストレージ要件、メモリアクセス時間、および／または計算時間に少なくとも部分的に基づく、Ｃ１６に記載のコンピュータプログラム製品。
[Ｃ１８] 前記プログラムコードが、ネットワークの接続性、および／または前記パラメータスイープの活動レベルを監視することに少なくとも基づいてサブシステムを定義するためのプログラムコードをさらに備える、Ｃ１６に記載のコンピュータプログラム製品。
[Ｃ１９] 前記プログラムコードが、前記スイープのすべてのステップについて、各サブシステムの出力を記憶するためのプログラムコードをさらに備える、Ｃ１８に記載のコンピュータプログラム製品。
[Ｃ２０] 前記プログラムコードが、パラメータ値の所望のセットを決定するために、前記システムの出力を評価するためのプログラムコードをさらに備える、Ｃ１６に記載のコンピュータプログラム製品。

Claims

一方向の依存関係を有するサブシステムを有するシステム上でパラメータスイープを実行する方法であって、
前記サブシステム間の前記一方向の依存関係を決定することによって前記システムのサブシステムを直列化することと、各サブシステム内の独立性を決定することによって前記サブシステムを並列化することとのうちの少なくとも１つを実行することと、
各入力パラメータが各サブシステムに影響を与えるかどうかに基づいて、各サブシステムの入力パラメータを刈り込むことと、
を備える、方法。
並列化すること、直列化すること、および／または刈り込むことが、メモリストレージ要件、メモリアクセス時間、および／または計算時間に少なくとも部分的に依存する、請求項１に記載の方法。
ネットワークの接続性、および／または前記パラメータスイープの活動レベルを監視することに基づいてサブシステムを定義すること、をさらに備える、請求項１に記載の方法。
前記スイープのすべてのステップについて、各サブシステムの出力を記憶することをさらに備える、請求項３に記載の方法。
パラメータ値の所望のセットを決定するために、前記システムの出力を評価することをさらに備える、請求項１に記載の方法。
一方向の依存関係を有するサブシステムを有するシステム上でパラメータスイープを実行するための装置であって、
メモリモジュールと、
前記メモリモジュールに結合された少なくとも１つのプロセッサと、を備え、前記少なくとも１つのプロセッサが、
前記サブシステム間の前記一方向の依存関係を決定することによって前記システムのサブシステムを直列化することと、各サブシステム内の独立性を決定することによって前記サブシステムを並列化することとのうちの少なくとも１つを実行し、
各入力パラメータが各サブシステムに影響を与えるかどうかに基づいて、各サブシステムの入力パラメータを刈り込む、
ように構成される、装置。
前記少なくとも１つのプロセッサが、メモリストレージ要件、メモリアクセス時間、および／または計算時間に少なくとも部分的に基づいて、並列化する、直列化する、および／または刈り込むようにさらに構成される、請求項６に記載の装置。
前記少なくとも１つのプロセッサが、ネットワークの接続性、および／または前記パラメータスイープの活動レベルを監視することに少なくとも部分的に基づいてサブシステムを定義するようにさらに構成される、請求項６に記載の装置。
前記少なくとも１つのプロセッサが、前記スイープのすべてのステップについて、各サブシステムの出力を記憶するようにさらに構成される、請求項８に記載の装置。
前記少なくとも１つのプロセッサが、パラメータ値の所望のセットを決定するために、前記システムの出力を評価するようにさらに構成される、請求項６に記載の装置。
一方向の依存関係を有するサブシステムを有するシステム上でパラメータスイープを実行するための装置であって、
前記サブシステム間の前記一方向の依存関係を決定することによって前記システムのサブシステムを直列化するための手段と各サブシステム内の独立性を決定することによって前記サブシステムを並列化するための手段とのうちの少なくとも１つと、
各入力パラメータが各サブシステムに影響を与えるかどうかに基づいて、各サブシステムの入力パラメータを刈り込むための手段と、
を備える、装置。
並列化するための前記手段、直列化するための手段、および／または刈り込むための手段が、メモリストレージ要件、メモリアクセス時間、および／または計算時間に少なくとも部分的に基づく、請求項１１に記載の装置。
ネットワークの接続性、および／または前記パラメータスイープの活動レベルを監視することに少なくとも部分的に基づいてサブシステムを定義するための手段をさらに備える、請求項１１に記載の装置。
前記スイープのすべてのステップについて、各サブシステムの出力を記憶するための手段をさらに備える、請求項１３に記載の装置。
パラメータ値の所望のセットを決定するために、前記システムの出力を評価するための手段をさらに備える、請求項１１に記載の装置。
一方向の依存関係を有するサブシステムを有するシステム上でパラメータスイープを実行するためのコンピュータプログラム製品であって、前記コンピュータプログラム製品が、
プログラムコードを記録した非一時的コンピュータ可読媒体を備え、前記プログラムコードが、
前記サブシステム間の前記一方向の依存関係を決定することによって前記システムのサブシステムを直列化することと、各サブシステム内の独立性を決定することによって前記サブシステムを並列化することとのうちの少なくとも１つを実行するためのプログラムコードと、
各入力パラメータが各サブシステムに影響を与えるかどうかに基づいて、各サブシステムの入力パラメータを刈り込むためのプログラムコードと、
を備える、コンピュータプログラム製品。
並列化して、直列化して、および／または刈り込むための前記プログラムコードが、メモリストレージ要件、メモリアクセス時間、および／または計算時間に少なくとも部分的に基づく、請求項１６に記載のコンピュータプログラム製品。
前記プログラムコードが、ネットワークの接続性、および／または前記パラメータスイープの活動レベルを監視することに少なくとも基づいてサブシステムを定義するためのプログラムコードをさらに備える、請求項１６に記載のコンピュータプログラム製品。
前記プログラムコードが、前記スイープのすべてのステップについて、各サブシステムの出力を記憶するためのプログラムコードをさらに備える、請求項１８に記載のコンピュータプログラム製品。
前記プログラムコードが、パラメータ値の所望のセットを決定するために、前記システムの出力を評価するためのプログラムコードをさらに備える、請求項１６に記載のコンピュータプログラム製品。