CN105580031B - 在多维范围上对包括可分离子系统的系统的评估 - Google Patents

在多维范围上对包括可分离子系统的系统的评估 Download PDF

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Abstract

人工神经网络可被配置成测试特定输入参数的影响。为改进测试效率以及避免可能不会更改系统性能的测试运行，输入参数对神经元或神经元群的影响可被确定，以便基于特定参数对各群的影响来将神经元归类到那些群中。可以基于群的互连性质以及一个群中的神经元的输出是否会影响另一群的操作来将群串行和/或并行地排序。在运行系统测试之前，可以修剪不影响群性能的参数以不作为至该特定群的输入，由此节省测试期间的处理资源。

Description

在多维范围上对包括可分离子系统的系统的评估
背景
领域
本公开的某些方面一般涉及神经系统工程，且更具体地涉及通过改进参数搜索的执行时间来进行神经网络的发展和测试。
背景
人工神经网络可为其中传统计算技术是麻烦的、不切实际的、或不胜任的某些应用提供创新且有用的计算技术。人工神经网络可具有生物学神经网络中的对应的结构和/或功能。可以是一群互连的人工神经元(即神经元模型)的人工神经网络是一种计算设备或者表示将由计算设备执行的方法。由于人工神经网络能从观察中推断出功能，因此这样的网络在因任务或数据的复杂度使得通过常规技术来设计该功能较为麻烦的应用中是特别有用的。
概述
在一个方面，公开了一种无线通信方法。该方法包括通过确定该系统的子系统之间的单向依赖性来将这些子系统串行化和/或通过确定每个子系统内的独立性来将这些子系统并行化。该方法进一步包括基于每个输入参数是否影响每个子系统来修剪每个子系统的输入参数。
另一方面公开了一种设备，包括用于通过确定系统的子系统之间的单向依赖性来将这些子系统串行化的装置和/或用于通过确定每个子系统内的独立性来将这些子系统并行化的装置。该设备进一步包括用于基于每个输入参数是否影响每个子系统来修剪每个子系统的输入参数的装置。
在另一方面，公开了一种具有非瞬态计算机可读介质的用于无线网络中的无线通信的计算机程序产品。该计算机可读介质具有记录于其上的非瞬态程序代码，该程序代码在由(诸)处理器执行时使(诸)处理器执行以下操作：通过确定系统的子系统之间的单向依赖性来将这些子系统串行化和/或通过确定每个子系统内的独立性来将这些子系统并行化。该程序代码还使该处理器基于每个输入参数是否影响每个子系统来修剪每个子系统的输入参数。
另一方面公开了具有存储器以及耦合至该存储器的至少一个处理器的无线通信。该处理器被配置成通过确定系统的子系统之间的单向依赖性来将这些子系统串行化和/或通过确定每个子系统内的独立性来将这些子系统并行化。该处理器还被配置成基于每个输入参数是否影响每个子系统来修剪每个子系统的输入参数。
本发明的其他特征和优点将在下文描述。本领域技术人员应该领会，本发明可容易地被用作改动或设计用于实施与本发明相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本发明的教导。被认为是本发明的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本发明的限定的定义。
附图简述
在结合附图理解下面阐述的详细描述时，本发明的特征、本质和优点将变得更加明显，在附图中，相同附图标记始终作相应标识。
图1解说根据本公开的某些方面的示例神经元网络。
图2解说根据本公开的某些方面的计算网络(神经系统或神经网络)的处理单元(神经元)的示例。
图3解说根据本公开的某些方面的尖峰定时依赖可塑性(STDP)曲线的示例。
图4解说根据本公开的某些方面的用于定义神经元模型的行为的正态相和负态相的示例。
图5A-5B解说根据本公开各方面的神经网络的示例。
图6A-6D解说根据本公开各方面的神经网络的示例。
图7是解说根据本公开的一方面的用于改进神经网络的参数评估的方法的框图。
图8是解说根据本公开的一方面的用于改进神经网络的参数评估的函数的框图。
图9解说根据本公开的某些方面的使用通用处理器来设计神经网络的示例实现。
图10解说根据本公开的某些方面的设计其中存储器可以与各个分布式处理单元对接的神经网络的示例实现。
图11解说根据本公开的某些方面的基于分布式存储器和分布式处理单元来设计神经网络的示例实现。
图12解说根据本公开的某些方面的神经网络的示例实现。
图13是解说用于在具有带有单向依赖性的子系统的系统上执行参数扫掠的方法的框图。
具体实施方式
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。
基于教导，本领域技术人员应领会，本公开的范围旨在覆盖本公开的任何方面，不论其是与本公开的任何其他方面相独立地还是组合地实现的。例如，可以使用所阐述的任何数目的方面来实现装置或实践方法。另外，本公开的范围旨在覆盖使用作为所阐述的本公开的各个方面的补充或者与之不同的其他结构、功能性、或者结构及功能性来实践的此类装置或方法。应当理解，所披露的本公开的任何方面可由权利要求的一个或多个元素来实施。
措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必被解释为优于或胜过其他方面。
尽管本文描述了特定方面，但这些方面的众多变体和置换落在本公开的范围之内。虽然提到了优选方面的一些益处和优点，但本公开的范围并非旨在被限定于特定益处、用途或目标。相反，本公开的各方面旨在能宽泛地应用于不同的技术、系统配置、网络和协议，其中一些作为示例在附图以及以下对优选方面的描述中解说。该详细描述和附图仅仅解说本公开而非限定本公开，本公开的范围由所附权利要求及其等效技术方案来定义。
示例神经系统、训练及操作
图1解说根据本公开的某些方面的具有多级神经元的示例人工神经系统100。神经系统100可具有一级神经元102，该级神经元102通过突触连接网络104(即，前馈连接)来连接到另一级神经元106。为简单起见，图1中仅解说了两级神经元，尽管神经系统中可存在更少或更多级神经元。应注意，一些神经元可通过侧向连接来连接至同层中的其他神经元。此外，一些神经元可通过反馈连接来后向连接至先前层中的神经元。
如图1所解说的，级102中的每一个神经元可以接收可由前一级的神经元(未在图1中示出)生成的输入信号108。信号108可表示级102的神经元的输入电流。该电流可在神经元膜上累积以对膜电位进行充电。当膜电位达到其阈值时，该神经元可激发并生成输出脉冲，该输出脉冲将被传递到下一级神经元(例如，级106)。在某些情况下，神经元可以连续地向下一级神经元传送信号。所传送的信号可以是膜电位的函数。此类行为可在硬件和/或软件(包括模拟和数字实现，诸如以下所述那些实现)中进行仿真或模拟。
在生物学神经元中，在神经元激发时生成的输出尖峰被称为动作电位。该电信号是相对迅速、瞬态的神经脉冲，其具有约为100mV的振幅和约为1ms的历时。在具有一系列连通的神经元(例如，尖峰从图1中的一级神经元传递至另一级神经元)的神经系统的特定实施例中，每个动作电位都具有基本上相同的振幅和历时，因此该信号中的信息可仅由尖峰的频率和数目、或尖峰的时间来表示，而不由振幅来表示。动作电位所携带的信息可由尖峰、发放尖峰的神经元、以及该尖峰相对于一个或多个其他尖峰的时间来决定。尖峰的重要性可由向各神经元之间的连接应用的权重来确定，如以下所解释的。
尖峰从一级神经元向另一级神经元的传递可通过突触连接(或简称“突触”)网络104来达成，如图1所解说的。关于突触104，级102的神经元可被视为突触前神经元，而级106的神经元可被视为突触后神经元。突触104可接收来自级102的神经元的输出信号(即，尖峰)，并根据可调节突触权重来按比例缩放那些信号，其中P是级102的神经元与级106的神经元之间的突触连接的总数，并且i是神经元级的指示符。例如，在图1的示例中，i表示神经元级102并且i+1表示神经元级106。此外，经按比例缩放的信号可被组合以作为级106中每个神经元的输入信号。级106中的每个神经元可基于对应的组合输入信号来生成输出尖峰110。可使用另一突触连接网络(图1中未示出)将这些输出尖峰110传递到另一级神经元。
生物学突触可以仲裁突触后神经元中的兴奋性或抑制性(超级化)动作，并且还可用于放大神经元信号。兴奋性信号使膜电位去极化(即，相对于静息电位增大膜电位)。如果在某个时间段内接收到足够的兴奋性信号以使膜电位去极化到高于阈值，则在突触后神经元中发生动作电位。相反，抑制性信号一般使膜电位超极化(即，降低膜电位)。抑制性信号如果足够强则可抵消掉兴奋性信号之和并阻止膜电位到达阈值。除了抵消掉突触兴奋以外，突触抑制还可对自发活动神经元施加强力的控制。自发活动神经元是指在没有进一步输入的情况下(例如，由于其动态或反馈而)发放尖峰的神经元。通过压制这些神经元中的动作电位的自发生成，突触抑制可对神经元中的激发模式进行定形，这一般被称为雕刻。取决于期望的行为，各种突触104可充当兴奋性或抑制性突触的任何组合。
神经系统100可通过通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件(PLD)、分立的门或晶体管逻辑、分立的硬件组件、由处理器执行的软件模块、或其任何组合来仿真。神经系统100可用在大范围的应用中，诸如图像和模式识别、机器学习、电机控制、及类似应用等。神经系统100中的每一神经元可被实现为神经元电路。被充电至发起输出尖峰的阈值的神经元膜可被实现为例如对流经其的电流进行积分的电容器。
在一方面，电容器作为神经元电路的电流积分器件可被除去，并且可使用较小的忆阻器元件来替代它。这种办法可应用于神经元电路中，以及其中大容量电容器被用作电流积分器的各种其他应用中。另外，每个突触104可基于忆阻器元件来实现，其中突触权重改变可与忆阻器电阻的变化有关。使用纳米特征尺寸的忆阻器，可显著地减小神经元电路和突触的面积，这可使得实现大规模神经系统硬件实现更为切实可行。
对神经系统100进行仿真的神经处理器的功能性可取决于突触连接的权重，这些权重可控制神经元之间的连接的强度。突触权重可存储在非易失性存储器中以在掉电之后保留该处理器的功能性。在一方面，突触权重存储器可实现在与主神经处理器芯片分开的外部芯片上。突触权重存储器可与神经处理器芯片分开地封装成可更换的存储卡。这可向神经处理器提供多种多样的功能性，其中特定功能性可基于当前附连至神经处理器的存储卡中所存储的突触权重。
图2解说根据本公开的某些方面的计算网络(例如，神经系统或神经网络)的处理单元(例如，神经元或神经元电路)202的示例性示图200。例如，神经元202可对应于来自图1的级102和106的任一个神经元。神经元202可接收多个输入信号2041-204N(X19N)，这些输入信号可以是该神经系统外部的信号、或是由同一神经系统的其他神经元所生成的信号、或这两者。输入信号可以是实数值和/或复数值的电流、电导、电压。输入信号可包括具有定点或浮点表示的数值。可以通过突触连接将这些输入信号传递到神经元202，突触连接根据可调节突触权重2061-206N(W1-WN)对这些信号按比例缩放，其中N可以是神经元202的输入连接总数。
神经元202可组合这些经按比例缩放的输入信号，并且使用组合的经按比例缩放的输入来生成输出信号208(即，信号Y)。输出信号208可以是实数值和/或复数值的电流、电导、电压。输出信号可以是具有定点或浮点表示的数值。随后该输出信号208可作为输入信号传递至同一神经系统的其他神经元、或作为输入信号传递至同一神经元202、或作为该神经系统的输出传递。
处理单元(神经元)202可由电路来仿真，并且其输入和输出连接可由具有突触电路的电连接来仿真。处理单元202及其输入和输出连接也可由软件代码来仿真。处理单元202还可由电子电路来仿真，而其输入和输出连接可由软件代码来仿真。在一方面，计算网络中的处理单元202可以是模拟电路。在另一方面，处理单元202可以是数字电路。在又一方面，处理单元202可以是具有模拟和数字组件两者的混合信号电路。计算网络可包括任何前述形式的处理单元。使用这样的处理单元的计算网络(神经系统或神经网络)可用在大范围的应用中，诸如图像和模式识别、机器学习、电机控制等。
在神经网络的训练过程期间，突触权重(例如，来自图1的权重 和/或来自图2的权重2061-206N)可用随机值来初始化并根据学习规则而增大或减小。本领域技术人员将领会，学习规则的示例包括但不限于尖峰定时依赖可塑性(STDP)学习规则、Hebb规则、Oja规则、Bienenstock-Copper-Munro(BCM)规则等。在某些方面，这些权重可稳定或收敛至两个值(即，权重的双峰分布)之一。该效应可被用于减少每个突触权重的位数、提高从/向存储突触权重的存储器读取和写入的速度、以及降低突触存储器的功率和/或处理器消耗。
突触类型
在神经网络的硬件和软件模型中，突触相关功能的处理可基于突触类型。突触类型可包括非可塑突触(对权重和延迟没有改变)、可塑突触(权重可改变)、结构化延迟可塑突触(权重和延迟可改变)、全可塑突触(权重、延迟和连通性可改变)、以及基于此的变型(例如，延迟可改变，但在权重或连通性方面没有改变)。多种类型的优点在于处理可以被细分。例如，非可塑突触可不执行可塑性功能(或等待此类功能完成)。类似地，延迟和权重可塑性可被细分成可一起或分开地、顺序地或并行地运作的操作。不同类型的突触对于适用的每一种不同的可塑性类型可具有不同的查找表或公式以及参数。因此，这些方法将针对该突触的类型来访问相关的表、公式或参数。对变化的突触类型的使用会向人工神经网络添加灵活性和可配置性。
还存在尖峰定时依赖结构化可塑性独立于突触可塑性而执行的暗示。结构化可塑性即使在权重幅值没有改变的情况下(例如，如果权重已达最小或最大值、或者其由于某种其他原因而不改变)也可执行，因为结构化可塑性(即，延迟改变的量)可以是前-后尖峰时间差的直接函数。替换地，结构化可塑性可被设为权重改变量的函数或者可基于与权重或权重改变的界限有关的条件来设置。例如，突触延迟可仅在权重改变发生时或者在权重到达0的情况下才改变，但在这些权重为最大值时不改变。然而，具有独立函数以使得这些过程能被并行化从而减少存储器访问的次数和交叠可能是有利的。
突触可塑性的确定
神经元可塑性(或简称“可塑性”)是大脑中的神经元和神经网络响应于新的信息、感官刺激、发展、损坏、或机能障碍而改变其突触连接和行为的能力。可塑性对于生物学中的学习和记忆、以及对于计算神经元科学和神经网络是重要的。已经研究了各种形式的可塑性，诸如突触可塑性(例如，根据赫布理论)、尖峰定时依赖可塑性(STDP)、非突触可塑性、活动性依赖可塑性、结构化可塑性和自身稳态可塑性。
STDP是调节神经元之间的突触连接的强度的学习过程。连接强度是基于特定神经元的输出与收到输入尖峰(即，动作电位)的相对定时来调节的。在STDP过程下，如果至某个神经元的输入尖峰平均而言倾向于紧挨在该神经元的输出尖峰之前发生，则可发生长期增强(LTP)。于是使得该特定输入在一定程度上更强。另一方面，如果输入尖峰平均而言倾向于紧接在输出尖峰之后发生，则可发生长期抑压(LTD)。于是使得该特定输入在一定程度上更弱，并由此得名为“尖峰定时依赖可塑性”。因此，使得可能是突触后神经元兴奋原因的输入甚至更有可能在将来作出贡献，而使得不是突触后尖峰的原因的输入较不可能在将来作出贡献。该过程继续，直至初始连接集的子集保留，而所有其他连接的影响减轻至无关紧要的水平。
由于神经元一般在其许多输入都在一短时段内发生(即，输入被累积到足以引起输出)时产生输出尖峰，因此通常保留下来的输入子集包括倾向于在时间上相关的那些输入。另外，由于在输出尖峰之前发生的输入被加强，因此提供对相关性的最早充分累积指示的输入将最终变成至该神经元的最后输入。
STDP学习规则可因变于突触前神经元的尖峰时间tpre与突触后神经元的尖峰时间tpost之间的时间差(即，t＝tpost-tpre)来有效地适配将该突触前神经元连接到该突触后神经元的突触的突触权重。STDP的典型公式是若该时间差为正(突触前神经元在突触后神经元之前激发)则增大突触权重(即，增强该突触)，以及若该时间差为负(突触后神经元在突触前神经元之前激发)则减小突触权重(即，抑压该突触)。
在STDP过程中，突触权重随时间推移的改变可通常使用指数衰退来达成，如由下式给出的：
其中k+和k_τsign(Δt)分别是针对正和负时间差的时间常数，a+和a_是对应的比例缩放幅值，以及μ是可应用于正时间差和/或负时间差的偏移。
图3解说了根据STDP，突触权重因变于突触前(pre)和突触后(post)尖峰的相对定时而改变的示例性曲线图300。如果突触前神经元在突触后神经元之前激发，则可使对应的突触权重增大，如曲线图300的部分302中所解说的。该权重增大可被称为突触的LTP。从曲线图部分302可观察到，LTP的量可因变于突触前和突触后尖峰时间之差而大致呈指数地下降。相反的激发次序可减小突触权重，如曲线图300的部分304中所解说的，从而导致突触的LTD。
如图3中的曲线图300中所解说的，可向STDP曲线图的LTP(因果性)部分302应用负偏移μ。x轴的交越点306(y＝0)可被配置成与最大时间滞后重合以考虑到来自层i-1的各因果性输入的相关性。在基于帧的输入(即，按尖峰或脉冲的特定历时的帧的形式的输入)的情形中，可计算偏移值μ以反映帧边界。该帧中的第一输入尖峰(脉冲)可被视为随时间衰退，要么如直接由突触后电位所建模地、要么以对神经状态的影响的形式而随时间衰退。如果该帧中的第二输入尖峰(脉冲)被视为与特定时间帧关联或相关，则该帧之前和之后的相关时间可通过偏移STDP曲线的一个或多个部分以使得相关时间中的值可以不同(例如，对于大于一个帧为负，而对于小于一个帧为正)来在该时间帧边界处被分开并在可塑性方面被不同地对待。例如，负偏移μ可被设为偏移LTP以使得曲线实际上在大于帧时间的前－后时间处变得低于零并且它由此为LTD而非LTP的一部分。
神经元模型及操作
存在一些用于设计有用的尖峰神经元模型的一般原理。良好的神经元模型在以下两个计算态相(regime)方面可具有丰富的潜在行为：一致性检测和功能计算。此外，良好的神经元模型应当具有允许时间编码的两个要素。例如，输入的抵达时间影响输出时间并且一致性检测能具有窄时间窗。另外，为了在计算上是有吸引力的，良好的神经元模型在连续时间上可具有闭合形式解，并且具有稳定的行为，包括在靠近吸引子和鞍点之处。换言之，有用的神经元模型是可实践且可被用于建模丰富的、现实的且生物学一致的行为并且可被用于对神经电路进行工程设计和反向工程两者的神经元模型。
神经元模型可取决于事件，诸如输入抵达、输出尖峰或其他事件，无论这些事件是内部的还是外部的。为了达成丰富的行为技能集合，能展现复杂行为的状态机可能是期望的。如果事件本身的发生在撇开输入贡献(若有)的情况下能影响状态机并约束该事件之后的动态，则该系统的将来状态并非仅是状态和输入的函数，而是状态、事件和输入的函数。
在一方面，神经元n可被建模为尖峰带泄漏积分激发神经元，其膜电压vn(t)由以下动态来支配：
其中α和β是参数，wm,nwm，n是将突触前神经元m连接至突触后神经元n的突触的突触权重，以及ym(t)是神经元m的尖峰输出，其可根据Δtm,n被延迟达树突或轴突延迟才抵达神经元n的胞体。
应注意，从建立了对突触后神经元的充分输入的时间直至突触后神经元实际上激发的时间之间存在延迟。在动态尖峰神经元模型(诸如Izhikevich简单模型)中，如果在去极化阈值vt与峰值尖峰电压vpeak之间有差量，则可能招致时间延迟。例如，在该简单模型中，神经元胞体动态可由关于电压和恢复的微分方程对来支配，即：
其中v是膜电位，u是膜恢复变量，k是描述膜电位v的时间尺度的参数，a是描述恢复变量u的时间尺度的参数，b是描述恢复变量u对膜电位v的阈下波动的敏感度的参数，vr是膜静息电位，I是突触电流，以及C是膜的电容。根据该模型，神经元被定义为在v＞vpeak时发放尖峰。
Hunzinger Cold模型
Hunzinger Cold神经元模型是能再现丰富多样的各种神经行为的最小双态相尖峰线性动态模型。该模型的一维或二维线性动态可具有两个态相，其中时间常数(以及耦合)可取决于态相。在阈下态相中，时间常数(按照惯例为负)表示泄漏通道动态，其一般作用于以生物学一致的线性方式使细胞返回到静息。阈上态相中的时间常数(按照惯例为正)反映抗泄漏通道动态，其一般驱动细胞发放尖峰，而同时在尖峰生成中引发等待时间。
如图4中所解说的，该模型400的动态可被划分成两个(或更多个)态相。这些态相可被称为负态相402(也可互换地称为带泄漏积分激发(LIF)态相(其与LIF神经元模型不同))以及正态相404(也可互换地称为抗泄漏积分激发(ALIF)态相，勿与ALIF神经元模型混淆)。在负态相402中，状态在将来事件的时间趋向于静息(v-)。在该负态相中，该模型一般展现出时间输入检测性质及其他阈下行为。在正态相404中，状态趋向于尖峰发放事件(vs)。在该正态相中，该模型展现出计算性质，诸如取决于后续输入事件而引发发放尖峰的等待时间。在事件方面对动态进行公式化以及将动态分成这两个态相是该模型的基础特性。
线性双态相二维动态(对于状态v和u)可按照惯例定义为：
其中qρ和r是用于耦合的线性变换变量。
符号ρ在本文中用于标示动态态相，在讨论或表达具体态相的关系时，按照惯例对于负态相和正态相分别用符号“-”或“+”来替换符号ρ。
模型状态通过膜电位(电压)v和恢复电流u来定义。在基本形式中，态相在本质上是由模型状态来决定的。该精确和通用的定义存在一些细微却重要的方面，但目前考虑该模型在电压v高于阈值(v+)的情况下处于正态相404中，否则处于负态相402中。
态相依赖时间常数包括负态相时间常数τ-和正态相时间常数τ+。恢复电流时间常数τu通常是与态相无关的。出于方便起见，负态相时间常数τ-通常被指定为反映衰退的负量，从而用于电压演变的相同表达式可用于正态相，在正态相中指数和τ+将一般为正，正如τu那样。
这两个状态元素的动态可在发生事件之际通过使状态偏离其零倾线(null-cline)的变换来耦合，其中变换变量为：
qρ＝-τρβu-vρ (7)
r＝δ(v+ε) (8)
其中δ、ε、β和v-、v+是参数。vρ的两个值是这两个态相的参考电压的基数。参数v-是负态相的基电压，并且膜电位在负态相中一般将朝向v-衰退。参数v+是正态相的基电压，并且膜电位在正态相中一般将趋向于背离v+。
v和u的零倾线分别由变换变量qρ和r的负数给出。参数δ是控制u零倾线的斜率的比例缩放因子。参数ε通常被设为等于-v-。参数β是控制这两个态相中的v零倾线的斜率的电阻值。τρ时间常数参数不仅控制指数衰退，还单独地控制每个态相中的零倾线斜率。
该模型可被定义为在电压v达到值vS时发放尖峰。随后，状态可在发生复位事件(其可以与尖峰事件完全相同)之际被复位：
u＝u+Δu (10)
其中和Δu是参数。复位电压通常被设为v-。
依照瞬时耦合的原理，闭合形式解不仅对于状态是可能的(且具有单个指数项)，而且对于到达特定状态所需的时间也是可能的。闭合形式状态解为：
因此，模型状态可仅在发生事件之际被更新，诸如在输入(突触前尖峰)或输出(突触后尖峰)之际被更新。还可在任何特定时间(无论是否有输入或输出)执行操作。
而且，依照瞬时耦合原理，可以预计突触后尖峰的时间，因此到达特定状态的时间可提前被确定而无需迭代技术或数值方法(例如，欧拉数值方法)。给定了先前电压状态v0，直至到达电压状态vf之前的时间延迟由下式给出：
如果尖峰被定义为发生在电压状态v到达vS的时间，则从电压处于给定状态v的时间起测量的直至发生尖峰前的时间量或即相对延迟的闭合形式解为：
其中通常被设为参数v+，但其他变型可以是可能的。
模型动态的以上定义取决于该模型是在正态相还是负态相中。如所提及的，耦合和态相ρ可基于事件来计算。出于状态传播的目的，态相和耦合(变换)变量可基于在上一个(先前)事件的时间的状态来定义。出于随后预计尖峰输出时间的目的，态相和耦合变量可基于在下一个(当前)事件的时间的状态来定义。
存在对该Cold模型、以及在时间上执行模拟、仿真、或模型的若干可能实现。这包括例如事件-更新、步点-事件更新、以及步点-更新模式。事件更新是其中基于事件或“事件更新”(在特定时刻)来更新状态的更新。步点更新是以间隔(例如，1ms)来更新模型的更新。这不一定要求迭代方法或数值方法。通过仅在事件发生于步点处或步点间的情况下才更新模型或即通过“步点-事件”更新，基于事件的实现以有限的时间分辨率在基于步点的模拟器中也是可能的。
参数评估
神经网络模型的发展可以包括用于评估各个参数组合的规范。例如，在设计过程期间，可以用各个参数来测试神经网络以改进神经网络的设计。这些参数可以包括：突触的权重、延迟、神经元模型参数、描述诸如尖峰阈值和/或最大电导等元素的参数、描述诸如所使用的数个图像和/或音频文件等输入的参数、学习参数、和/或神经网络的其他变量。通过将这些参数设为不同的值并且用那些不同的值来执行测试，可以基于各个准则(诸如神经网络的效率)来评估神经网络。
作为示例，可以将用于示例性神经网络的参数设为参数A-D。神经网络可以使用函数(F)来评估这些参数。例如，函数F(A,B,C,D)评估参数A-D，其中这些参数可以被给予任何值，诸如A＝1，2，…10等。为评估神经网络，尝试尽可能多的参数组合是合乎需要的。
在典型的神经网络中，参数搜索遭受组合爆炸。即，用于评估函数(诸如函数(F))的时间量等于用于评估第一参数(诸如参数(A))的所有变量的时间量、用于评估第二参数(诸如参数(B))的所有变量的时间量等等之积。在该示例中，整个函数(F)的评估时间的方程可被表达为T(F)＝T(A)*T(B)*T(C)*T(D)，其中T表示时间。参数搜索可被称为参数扫掠。取决于每个参数的可能值的数目，T(F)可能变得非常大。
图5A解说神经网络500的示例。如图5A中所示，神经网络可以包括经由突触504互连的多个神经元502。在某些情况下，第一群互连神经元可以具有与第二群互连神经元的前馈连接。即，第二群互连神经元具有与第一群互连神经元的单向依赖性。更具体地，第一群互连神经元的输出影响第二群互连神经元。另外，第二群互连神经元的输出不影响第一群互连神经元。因此，第一群互连神经元可以被指定为第一隐藏神经元子系统，而第二群互连神经元可以是第二隐藏神经元子系统。
图5B解说已被划分成各隐藏子系统的示例神经网络。具体地，图5A的神经网络已被划分成各隐藏子系统以创建图5B的示例性神经网络530。基于本公开的一方面，可以分析神经网络530以确定神经网络530的隐藏子系统506、508、510。
三个隐藏子系统506、508、510可被称为隐藏子系统，因为对于神经网络的开发者和/或外行人而言,这些子系统不能被容易地确定。这些子系统可被称为分量或受限集。尽管图5A和5B仅解说了从每个隐藏子系统506、510至第二隐藏子系统508的一个前馈连接520、522，但本申请不限于仅具有一个前馈连接的子系统而是还构想了多个前馈连接。
具体地，如图5B中所示，第一隐藏子系统506的互连神经元具有至第二隐藏子系统508的互连神经元的前馈连接520。即，第一隐藏子系统506的输出影响第二隐藏子系统508。另外，第三隐藏子系统510的互连神经元具有至第二隐藏子系统508的互连神经元的前馈连接522。即，第三隐藏子系统510的输出影响第二隐藏子系统508。因此，神经网络530可以被划分成三个隐藏互连神经元子系统506、508、510。
在当前示例中，每个子系统具有两个感兴趣的参数：A和B，其具有十个可能值(1至10)。用其中一个参数的可能值之一来评估一个子系统的单次测试运行可能花费一分钟。因此，评估神经网络530中所有参数的所有可能组合将花费两年(即，106次运行)。这显然是不切实际的。因此，需要减少用于评估神经网络的所有可能参数的时间。
根据本公开的一方面，为了改进神经网络的可能参数的评估时间，如图5B中所示，该网络可被分割成在功能上隔离的子网络。在一种配置中，可以分析这些子系统的参数以确定可被修剪(例如，移除)的参数。
图6A-6D解说根据本公开的一方面的用于将神经网络分割成在功能上隔离的子网络的框图。
如图6A中所示，神经网络(F)602接收参数A、B、C和D的输入。此外，神经网络602可以具有输出604。如图6B中所示，在标识神经网络602和参数输入A-D之后，神经网络602可被串行化以确定神经网络602的各层。神经网络的各层类似于图5B的隐藏子系统。这些层可以包括第一层(例如，输入层)以及较低层(诸如第二层、第三层等)。
第一层是指一群互连神经元，这群互连神经元不具有内部输入并且伸展到另一群互连神经元。在图6B中，第一串行化层(S1)606是不具有内部输入的第一群互连神经元。第一串行化层606可以伸展到第二串行化层(S2)608(例如，较低层)。较低层是指从较高层接收输入的第二群互连神经元。即，第二串行化层608是从第一串行化层606接收输入的一群互连神经元。此外，第二串行化层608不输入到第一串行化层606。神经网络(诸如图6的神经网络602)可具有许多串行化层。在该示例中，仅解说了两个串行化层606和608。
如图6C中所示，在将这些层串行化之后，每个串行化层606、608可被并行化。即，使用互易连接，可以确定每个串行化层中的神经元群或岛。具体地，为了并行化，层或串行化层的相互依赖性被确定。基于这些相互依赖性，神经元可被编组成并行化群集，其中一个并行化群集的输出独立于另一并行化群集的输出。以此方式，神经元可被编组成串行化层内的并行群集。神经元还可在不对各层进行串行化的情况下被编组成并行化群集。
例如，如图6C中所示，第一串行化层606可被并行化成第一并行化群集(S11)610和第二并行化群集(S12)612。在该配置中，第一并行化群集610和第二并行化群集612是第一串行化层606的一部分。尽管如此，由于第一并行化群集610中的神经元的输出独立于第二并行化群集612中的神经元的输出，因此第一串行化层606的神经元可被并行化为上述并行化群集。第一并行化群集610和第二并行化群集612可被称为并行化块(P1)614。
串行化层和并行化群集可被称为子系统。在一种配置中，一旦确定了神经网络的子系统，就修剪神经网络的参数。即，分析每个子系统的参数以确定这些参数是否影响该子系统的输出。如果参数不影响子系统，则可以出于评估相应子系统的目的修剪该参数，因为该参数的值不更改相应子系统的最终输出。
如图6D中所示，至第一并行化群集610、第二并行化群集612以及第二串行化层608(例如，子系统)的输入被修剪。在该示例中，系统可以确定参数A仅影响第一并行化群集610，参数B和D仅影响第二并行化群集612，并且参数C和D仅影响第二串行化层608。因此，不影响特定子系统的这些参数被修剪并移除以不被作为至相应子系统的输入。
在一种配置中，可以递归地执行对各层的标识。即，每个串行化层可被当作串行化输入层以确定其他串行化层。具体地，如先前讨论的，第一层是指不具有内部输入的一群互连神经元。第一层还向另一群互连神经元(例如，第二层互连神经元)输出。即，第一层神经元不受网络中任一个其他神经元的输出的影响。此外，第一层神经元可以接收来自神经网络外部的输入。
例如，用户可以向第一层输入被换能成神经尖峰表示的图像文件。在标识第一层神经元之后，标识从第一层中的神经元接收输入的第二层神经元。第二层神经元仅从第一层神经元接收输入。即，第一层神经元的输入被当作外部输入。因此，对不同层神经元的搜索是基于仅从先前层接收输入并且不具备其他内部输入的那些层来递归地执行的。
本公开不限于将层串行化和将层并行化两者。在一种配置中，神经网络仅被串行化和修剪。或者，在另一种配置中，神经网络仅被并行化和修剪。在另一种配置中，用户可以标识子系统。在又一种配置中，对子系统的标识可以由编译器在编译神经网络时标识。
如上所述，可以基于网络连通性来定义子系统。另外地或替换地，在一种配置中，可以通过监视扫掠的活跃性水平来定义子系统。即，当第一层子系统从第二层子系统接收输入时，第一层子系统在所有存储的较低层输出上计算其输出。如果第一层的输出中的某些(例如，至第二层的输入)彼此相似(例如，对于特定参数范围没有尖峰输出)，则系统可以对于所有退化输入运行计算一次。此外，可以存储第二层对于一次运行的输出，作为对于从第一层产生退化输出的整个范围的组合运行的输出。
此外，在一种配置中，在扫掠中的每一步骤之后，存储每个子系统的输出。即，参数扫掠可以产生组合系统的较大的输出集合。因而，用户可能期望根据在组合网络的输出上定义的函数来分析输出。例如，用户可能期望分析神经元是否选择性地对最终串行化层中的个体神经元的尖峰输出模式作出响应。
图7解说根据本公开的一方面的用于改进神经网络的参数评估的方法700。在框702，该方法将神经网络串行化为各层。在一种配置中，串行化确定接收参数的输入但不具有其他内部输入的第一层(例如，输入层)。另外，在该配置中，框702的串行化还确定从第一层接收输入的第二层。在将层串行化之后，该串行化层在框704中被并行化。在一种配置中，并行化使用互易连接来确定串行化层内的神经元群集。串行化层内的每个神经元群集可被称为并行化群集。
在框706中，修剪神经网络的参数。修剪是指移除特定并行化群集和/或串行化层不使用的参数。如先前讨论的，神经网络的并行化群集和串行化层可被称为子系统、受限集、或分量。在框708，确定每个子系统的计算时间(Te)和存储要求(S，Ta)。在一种配置中，在框708处为每个子系统确定计算时间(Te)和存储要求(S，Ta)之后，可以递归地执行框702-706以确定(被并行化和/或串行化的)附加集。在另一种配置中，在框710处，目标函数基于访问时间、存储器访问时间、和/或计算时间来确定要高速缓存的子系统。
图8解说了基于本公开一方面的用于评估参数的函数。图8的流程图基于图6A-D的框图。如框802中所示，可以基于函数F(A,B,C,D)来评估神经网络的参数(A、B、C和D)，其中F是用于评估参数的函数。第一串行化层(S1)606的输出是其输入即参数A、B、C和D的函数，并且因此可被表达为S1(A,B,C,D)。第二串行化层608的输出也可被表达为其输入的函数。由于除了来自第一串行化层606的输出以外，至第二串行化层的输入还有参数A、B、C和D，因此第二串行化层的输出可被表达为S2(S1(A,B,C,D)，A,B,C,D)。如框802中所示，因为第二串行化层608是系统的最后一层，所以函数F(A,B,C,D)等于第二串行化层608的输出。因此，系统函数F(A,B,C,D)的输出可被认为等于S2(S1(A,B,C,D)，A,B,C,D)。
在框804处，确定用于第一串行化层606的函数。即，第一串行化层606具有函数S1(A,B,C,D)，该函数S1(A,B,C,D)等于并行化框614的函数(P1)。并行化框614包括第一并行化群集610(S11)以及第二并行化群集612(S12)。如图6A-D中所示，第一并行化群集610和第二并行化群集612各自具有参数A、B、C和D的输入。因此，第一串行化层606可以等于函数P1(S11(A,B,C,D)，S12(A,B,C,D))。
在框806，执行修剪以改进参数的评估。可以将第一并行化群集(S11)610修剪成仅为参数A的函数，因此，第一并行化群集610等于S11(A)。另外，可以将第二并行化群集(S12)612修剪成仅为参数B和D的函数。因此，第二并行化群集612等于S12(B,D)。另外，可以修剪第二串行化层608，以使得输入仅为参数C和D。
在修剪之后，用于第一并行化块620的函数是P1((S11(A)，S12(B,D))。同样，用于第二串行化层的函数是S2(P1(S11(A)，S12(B,D)),C,D)。在修剪之后，在框808处，确定用于这些层和神经网络的评估时间(Te)。即，用于第一串行化层606(S1)的评估时间是第一并行化群集610和第二并行化群集612(S12)的评估之和。此外，神经网络(F)是用于第一串行化层606(S1)和第二串行化层608(S2)的评估时间之积。
在一种配置中，在框810处，执行优化函数以基于访问时间、存储器访问时间、和/或计算时间来确定要高速缓存的子系统。该优化函数可以基于以下方程：
O(N)＝α*(Te-Ta)-S (15)
在方程(15)中，O是该优化函数，并且N是所标识的子系统(诸如第一串行化层606)。Te是输入参数的评估时间。Ta是从存储器访问参数的评估时间。
在方程(15)中，S是对为每个子系统指定的存储器存储量的测量。对于每个子系统，Te是该子系统的执行时间。除了生成和存储输出以外，执行时间还包括访问子系统的输入。Ta是在系统输出被存储在存储器中而不是根据其输入重新计算的情况下访问系统输出的时间。如果存储器空间不是考虑因素，则系统仍可计算存储器访问时间以确定系统是否应高速缓存来自特定子系统的输出。
在一种配置中，可以执行修剪以改进沿不同维度的计算，因为可能存在与计算时间或存储器存储相关联的不同成本。例如，在用户被分配有较多计算功率和较少存储器存储的情况下，用户可以选择重新计算子系统的输出而不是存储输出。在该示例中，可以将计算功率与存储器存储之间的折衷设为方程(15)中的“α”。在另一种配置中，系统确定要高速缓存针对其访问输出的时间Ta小于重新计算输出的时间Te的子系统的输出。在该配置中，方程(15)中的默认设置为：α等于1，并且S等于0。
图9解说了根据本公开的某些方面的使用通用处理器902进行前述修改神经动态的示例实现900。与计算网络(神经网络)相关联的变量(神经信号)、突触权重、系统参数，延迟，和/或频率槽信息可被存储在存储器块904中，而在通用处理器902处执行的指令可从程序存储器909中加载。在本公开的一方面，加载到通用处理器902中的指令可以包括用于获得原型神经元动态和/或修改神经元模型的参数以使得该神经元模型与该原型神经元动态相匹配的代码。
图10解说了根据本公开的某些方面的前述修改神经动态的示例实现1000，其中存储器1002可以经由互连网络1004与计算网络(神经网络)的个体(分布式)处理单元(神经处理器)1006对接。与计算网络(神经网络)相关联的变量(神经信号)、突触权重、系统参数，延迟，和/或频率槽信息可被存储在存储器1002中，并且可从存储器1002经由互连网络1004的连接被加载到每个处理单元(神经处理器)1006中。在本公开的一方面，处理单元1006可被配置成获得原型神经元动态和/或修改神经元模型的参数。
图11解说前述修改神经动态的示例实现1100。如图11中所解说的，一个存储器组1102可与计算网络(神经网络)的一个处理单元1104直接对接。每一个存储器组1102可存储与对应的处理单元(神经处理器)1104相关联的变量(神经信号)、突触权重、和/或系统参数，延迟，以及频率槽信息。在本公开的一方面，处理单元1104可被配置成获得原型神经元动态和/或修改神经元模型的参数。
图12解说根据本公开的某些方面的神经网络1200的示例实现。如图12中所解说的，神经网络1200可具有多个局部处理单元1202，它们可执行上述方法的各种操作。每个处理单元1202可以是存储该神经网络的状态和参数的局部状态存储器1204和局部参数存储器1206。另外，处理单元1202可具有存储局部(神经元)模型程序的存储器1208、存储局部学习程序的存储器1210、以及局部连接存储器1212。此外，如图12中所解说的，每个局部处理单元1202可与用于配置处理的单元1214对接并且与路由连接处理元件1216对接，单元1214可提供对局部处理单元的局部存储器的配置，元件1216提供局部处理单元1202之间的路由。
根据本公开的某些方面，每个局部处理单元1202可被配置成基于神经网络的一个或多个期望功能特征来确定神经网络的参数。每个局部处理单元可以随着所确定的参数被进一步适配、调谐和更新而使该一个或多个功能特征朝着期望的功能特征发展。
图13解说用于在具有带有单向依赖性的子系统的系统上执行参数扫掠的方法1300。在一种配置中，在框1302，神经元模型通过确定系统的子系统之间的单向依赖性来将这些子系统串行化。此外，作为框1302的串行化的补充或替换，在框1304，神经元模型通过确定每个子系统内的独立性来将子系统并行化。即，在一种配置中，神经元模型可以执行框1302的串行化或框1304的并行化。在另一种配置中，神经元模型可以执行框1302的串行化和框1304的并行化两者。最后，在框1306，神经元模型基于每个输入参数是否影响每个子系统来修剪每个子系统的输入参数。
在一种配置中，神经网络(诸如本公开的各方面的神经网络)被配置成修改神经动态。神经网络可以包括用于并行化的装置、用于串行化的装置、和/或用于修剪的装置。在一方面，并行化装置、串行化装置、和/或修剪装置可以是被配置成执行由并行化装置、串行化装置、和/或修剪装置所述的功能的程序存储器906、存储器块1204、存储器1002、互连网络1004、处理单元1006、处理单元1104、局部处理单元1202、和/或路由连接处理元件916。
以上所描述的方法的各种操作可由能够执行相应功能的任何合适的装置来执行。这些装置可包括各种硬件和/或软件组件和/或模块，包括但不限于电路、专用集成电路(ASIC)、或处理器。一般而言，在附图中解说操作的场合，那些操作可具有带相似编号的相应配对装置加功能组件。
如本文所使用的，术语“确定”涵盖各种各样的动作。例如，“确定”可包括演算、计算、处理、推导、研究、查找(例如，在表、数据库或其他数据结构中查找)、探知及诸如此类。另外，“确定”可包括接收(例如接收信息)、访问(例如访问存储器中的数据)、及类似动作。而且，“确定”可包括解析、选择、选取、确立及类似动作。
如本文中所使用的，引述一列项目中的“至少一个”的短语是指这些项目的任何组合，包括单个成员。作为示例，“a、b或c中的至少一个”旨在涵盖：a、b、c、a-b、a-c、b-c、以及a-b-c。
结合本公开所描述的各种解说性逻辑框、模块、以及电路可用设计成执行本文所描述功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列信号(FPGA)或其他可编程逻辑器件(PLD)、分立的门或晶体管逻辑、分立的硬件组件或其任何组合来实现或执行。通用处理器可以是微处理器，但在替换方案中，该处理器可以是任何市售的处理器、控制器、微控制器、或状态机。处理器还可以被实现为计算设备的组合，例如DSP与微处理器的组合、多个微处理器、与DSP核心协同的一个或多个微处理器或任何其它此类配置。
结合本公开所描述的方法或算法的步骤可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在本领域所知的任何形式的存储介质中。可使用的存储介质的一些示例包括随机存取存储器(RAM)、只读存储器(ROM)、闪存、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM，等等。软件模块可包括单条指令、或许多条指令，且可分布在若干不同的代码段上，分布在不同的程序间以及跨多个存储介质分布。存储介质可被耦合到处理器以使得该处理器能从/向该存储介质读写信息。替换地，存储介质可以被整合到处理器。
本文所公开的方法包括用于实现所描述的方法的一个或多个步骤或动作。这些方法步骤和/或动作可以彼此互换而不会脱离权利要求的范围。换言之，除非指定了步骤或动作的特定次序，否则具体步骤和/或动作的次序和/或使用可以改动而不会脱离权利要求的范围。
所描述的功能可在硬件、软件、固件或其任何组合中实现。如果以硬件实现，则示例硬件配置可包括设备中的处理系统。处理系统可以用总线架构来实现。取决于处理系统的具体应用和整体设计约束，总线可包括任何数目的互连总线和桥接器。总线可将包括处理器、机器可读介质、以及总线接口的各种电路链接在一起。总线接口可用于尤其将网络适配器等经由总线连接至处理系统。网络适配器可用于实现信号处理功能。对于某些方面，用户接口(例如，按键板、显示器、鼠标、操纵杆等)也可被连接至总线。总线还可链接各种其他电路(诸如定时源、外围设备、稳压器、电源管理电路等)，这些电路在本领域中是众所周知的，因此将不再赘述。
处理器可负责管理总线和一般处理，包括执行存储在机器可读介质上的软件。处理器可用一个或多个通用和/或专用处理器来实现。示例包括微处理器、微控制器、DSP处理器、以及其他能执行软件的电路系统。软件应当被宽泛地解释成意指指令、数据、或其任何组合，无论是被称作软件、固件、中间件、微代码、硬件描述语言、或其他。作为示例，机器可读介质可以包括RAM(随机存取存储器)、闪存、ROM(只读存储器)、PROM(可编程只读存储器)、EPROM(可擦式可编程只读存储器)、EEPROM(电可擦式可编程只读存储器)、寄存器、磁盘、光盘、硬驱动器、或者任何其他合适的存储介质、或其任何组合。机器可读介质可被实施在计算机程序产品中。该计算机程序产品可以包括包装材料。
在硬件实现中，机器可读介质可以是处理系统中与处理器分开的一部分。然而，如本领域技术人员将容易领会的，机器可读介质、或其任何部分可在处理系统外部。作为示例，机器可读介质可包括传输线、由数据调制的载波、和/或与设备分开的计算机产品，所有这些都可由处理器通过总线接口来访问。替换地或补充地，机器可读介质、或其任何部分可被集成到处理器中，诸如高速缓存和/或通用寄存器文件可能就是这种情形。虽然所讨论的各种组件可被描述为具有特定位置，诸如局部组件，但它们也可按各种方式来配置，诸如某些组件被配置成分布式计算系统的一部分。
处理系统可以被配置为通用处理系统，该通用处理系统具有一个或多个提供处理器功能性的微处理器、和提供机器可读介质中的至少一部分的外部存储器，它们都通过外部总线架构与其他支持电路系统链接在一起。替换地，该处理系统可以包括一个或多个神经元形态处理器以用于实现本文所述的神经元模型和神经系统模型。作为另一替代方案，处理系统可以用带有集成在单块芯片中的处理器、总线接口、用户接口、支持电路系统、和至少一部分机器可读介质的ASIC(专用集成电路)来实现，或者用一个或多个FPGA(现场可编程门阵列)、PLD(可编程逻辑器件)、控制器、状态机、门控逻辑、分立硬件组件、或者任何其他合适的电路系统、或者能执行本公开通篇所描述的各种功能性的电路的任何组合来实现。取决于具体应用和加诸于整体系统上的总设计约束，本领域技术人员将认识到如何最佳地实现关于处理系统所描述的功能性。
机器可读介质可包括数个软件模块。这些软件模块包括当由处理器执行时使处理系统执行各种功能的指令。这些软件模块可包括传输模块和接收模块。每个软件模块可以驻留在单个存储设备中或者跨多个存储设备分布。作为示例，当触发事件发生时，可以从硬驱动器中将软件模块加载到RAM中。在软件模块执行期间，处理器可以将一些指令加载到高速缓存中以提高访问速度。随后可将一个或多个高速缓存行加载到通用寄存器文件中以供由处理器执行。在以下谈及软件模块的功能性时，将理解此类功能性是在处理器执行来自该软件模块的指令时由该处理器来实现的。
如果以软件实现，则各功能可作为一条或多条指令或代码存储在计算机可读介质上或藉其进行传送。计算机可读介质包括计算机存储介质和通信介质两者，这些介质包括促成计算机程序从一地向另一地转移的任何介质。存储介质可以是能被计算机访问的任何可用介质。作为示例而非限定，这样的计算机可读介质可包括RAM、ROM、EEPROM、CD-ROM或其它光盘存储、磁盘存储或其它磁存储设备、或能被用来携带或存储指令或数据结构形式的期望程序代码且能被计算机访问的任何其它介质。另外，任何连接也被正当地称为计算机可读介质。例如，如果软件是使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)、或无线技术(诸如红外(IR)、无线电、以及微波)从web网站、服务器、或其他远程源传送而来，则该同轴电缆、光纤电缆、双绞线、DSL或无线技术(诸如红外、无线电、以及微波)就被包括在介质的定义之中。如本文中所使用的盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘、和碟，其中盘(disk)常常磁性地再现数据，而碟(disc)用激光来光学地再现数据。因此，在一些方面，计算机可读介质可包括非瞬态计算机可读介质(例如，有形介质)。另外，对于其他方面，计算机可读介质可包括瞬态计算机可读介质(例如，信号)。上述的组合也应被包括在计算机可读介质的范围内。
因此，某些方面可包括用于执行本文中给出的操作的计算机程序产品。例如，此类计算机程序产品可包括其上存储(和/或编码)有指令的计算机可读介质，这些指令能由一个或多个处理器执行以执行本文中所描述的操作。对于某些方面，计算机程序产品可包括包装材料。
此外，应当领会，用于执行本文中所描述的方法和技术的模块和/或其它恰适装置能由用户终端和/或基站在适用的场合下载和/或以其他方式获得。例如，此类设备能被耦合至服务器以促成用于执行本文中所描述的方法的装置的转移。替换地，本文所述的各种方法能经由存储装置(例如，RAM、ROM、诸如压缩碟(CD)或软盘等物理存储介质等)来提供，以使得一旦将该存储装置耦合至或提供给用户终端和/或基站，该设备就能获得各种方法。此外，能利用适于向设备提供本文中所描述的方法和技术的任何其他合适的技术。
应该理解的是，权利要求并不被限定于以上所解说的精确配置和组件。可在以上所描述的方法和设备的布局、操作和细节上作出各种改动、更换和变形而不会脱离权利要求的范围。

Claims (20)

1.一种在神经网络上执行参数扫掠的方法，包括：
通过确定所述神经网络的第一群互连神经元的输入与第二群互连神经元的输出之间的单向依赖性来将所述神经网络串行化成所述第一群互连神经元和所述第二群互连神经元，所述单向依赖性是基于所述第一群互连神经元的输入不同于所述第二群互连神经元的输出来确定的；
基于所述第一群互连神经元的第一输入参数是否影响所述第一群互连神经元来修剪所述第一输入参数；以及
基于所述第二群互连神经元的第二输入参数是否影响所述第二群互连神经元来修剪所述第二输入参数。
2.如权利要求1所述的方法，其特征在于，所述串行化和/或所述修剪至少部分地取决于存储器存储要求、存储器访问时间和/或计算时间。
3.如权利要求1所述的方法，其特征在于，进一步包括基于以下各项来定义所述第一群互连神经元和所述第二群互连神经元：所述神经网络的连通性和/或监视所述参数扫掠的活跃性水平。
4.如权利要求3所述的方法，其特征在于，进一步包括：对于所述扫掠的每一步骤，存储所述第一群互连神经元的输出和所述第二群互连神经元的所述输出。
5.如权利要求1所述的方法，其特征在于，进一步包括评估所述神经网络的输出以确定期望的参数值集。
6.一种在神经网络上执行参数扫掠的装置，包括：
存储器模块；以及
耦合至所述存储器模块的至少一个处理器，所述至少一个处理器被配置成：
通过确定所述神经网络的第一群互连神经元的输入与第二群互连神经元的输出之间的单向依赖性来将所述神经网络串行化成所述第一群互连神经元和所述第二群互连神经元，所述单向依赖性是基于所述第一群互连神经元的输入不同于所述第二群互连神经元的输出来确定的；
基于所述第一群互连神经元的第一输入参数是否影响所述第一群互连神经元来修剪所述第一输入参数；以及
基于所述第二群互连神经元的第二输入参数是否影响所述第二群互连神经元来修剪所述第二输入参数。
7.如权利要求6所述的装置，其特征在于，所述至少一个处理器被进一步配置成至少部分地取决于存储器存储要求、存储器访问时间和/或计算时间来进行串行化和/或修剪。
8.如权利要求6所述的装置，其特征在于，所述至少一个处理器被进一步配置成至少部分地基于所述神经网络的连通性和/或监视所述参数扫掠的活跃性水平来定义所述第一群互连神经元和所述第二群互连神经元。
9.如权利要求8所述的装置，其特征在于，所述至少一个处理器被进一步配置成对于所述扫掠的每一步骤，存储所述第一群互连神经元的输出和所述第二群互连神经元的所述输出。
10.如权利要求6所述的装置，其特征在于，所述至少一个处理器被进一步配置成评估所述神经网络的输出以确定期望的参数值集。
11.一种在神经网络上执行参数扫掠的设备，包括：
用于通过确定所述神经网络的第一群互连神经元的输入与第二群互连神经元的输出之间的单向依赖性来将所述神经网络串行化成所述第一群互连神经元和所述第二群互连神经元的装置，所述单向依赖性是基于所述第一群互连神经元的输入不同于所述第二群互连神经元的输出来确定的；
用于基于所述第一群互连神经元的第一输入参数是否影响所述第一群互连神经元来修剪所述第一输入参数的装置；以及
用于基于所述第二群互连神经元的第二输入参数是否影响所述第二群互连神经元来修剪所述第二输入参数的装置。
12.如权利要求11所述的设备，其特征在于，用于串行化的装置和/或用于修剪的装置至少部分地取决于存储器存储要求、存储器访问时间和/或计算时间。
13.如权利要求11所述的设备，其特征在于，进一步包括：用于至少部分地基于所述神经网络的连通性和/或监视所述参数扫掠的活跃性水平来定义所述第一群互连神经元和所述第二群互连神经元的装置。
14.如权利要求13所述的设备，其特征在于，进一步包括：用于对于所述扫掠的每一步骤存储所述第一群互连神经元的输出和所述第二群互连神经元的所述输出的装置。
15.如权利要求11所述的设备，其特征在于，进一步包括：用于评估所述神经网络的输出以确定期望的参数值集的装置。
16.一种用于在神经网络上执行参数扫掠的其上记录有程序代码的非瞬态计算机可读介质，所述程序代码由处理器执行并且包括：
其上记录有程序代码的非瞬态计算机可读介质，所述程序代码包括：
用于通过确定所述神经网络的第一群互连神经元的输入与第二群互连神经元的输出之间的单向依赖性来将所述神经网络串行化成所述第一群互连神经元和所述第二群互连神经元的程序代码，所述单向依赖性是基于所述第一群互连神经元的输入不同于所述第二群互连神经元的输出来确定的；
用于基于所述第一群互连神经元的第一输入参数是否影响所述第一群互连神经元来修剪所述第一输入参数的程序代码；以及
用于基于所述第二群互连神经元的第二输入参数是否影响所述第二群互连神经元来修剪所述第二输入参数的程序代码。
17.如权利要求16所述的非瞬态计算机可读介质，其特征在于，所述用于执行串行化和/或修剪的程序代码至少部分地取决于存储器存储要求、存储器访问时间和/或计算时间。
18.如权利要求16所述的非瞬态计算机可读介质，其特征在于，所述程序代码进一步包括：用于至少部分地基于所述神经网络的连通性和/或监视所述参数扫掠的活跃性水平来定义所述第一群互连神经元和所述第二群互连神经元的程序代码。
19.如权利要求18所述的非瞬态计算机可读介质，其特征在于，所述程序代码进一步包括：用于对于所述扫掠的每一步骤存储所述第一群互连神经元的输出和所述第二群互连神经元的所述输出的程序代码。
20.如权利要求16所述的非瞬态计算机可读介质，其特征在于，所述程序代码进一步包括：用于评估所述神经网络的输出以确定期望的参数值集的程序代码。
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