JP2016521461A - MOS type field effect transistor and manufacturing method thereof - Google Patents

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Abstract

本発明では、金属酸化物半導体電界効果トランジスタ用の基板と、金属酸化物半導体電界効果トランジスタとを開示する。前記基板は、ｎ型ドープされたエピタキシャルのドリフト領域（１０）と、前記ドリフト領域（１０）上に配置された、ｐ−型ドープされたエピタキシャルの第１の層（２０）と、前記第１の層上に配置された、高濃度ｎ型ドープされた第２の層（２０）と、ｐ＋型注入により形成された接続部（４１）とを有し、前記第１の層（２０）は前記接続部（４１）に電気的にコンタクトしており、かつ、前記第１の層（２０）は横方向では、当該接続部（４１）とトレンチとの間に配置されており、前記トレンチは、前記ドリフト領域と、前記第１の層（２０）と、前記第２の層（３０）とに形成されている。前記基板は、前記ｐ＋型注入の注入深さ（Ｐ）が少なくとも、前記トレンチの深さに等しいことを特徴とする。このように深いｐ＋型注入により、電界がゲート酸化物を迂回するので、当該ｐ＋型注入は、ゲート酸化物に電界が作用することがなくなるように、隣接するトレンチ同士を離隔することができる。The present invention discloses a substrate for a metal oxide semiconductor field effect transistor and a metal oxide semiconductor field effect transistor. The substrate includes an n-type doped epitaxial drift region (10), a p-type doped epitaxial first layer (20) disposed on the drift region (10), and the first A highly n-type doped second layer (20) and a connection (41) formed by p + type implantation, the first layer (20) comprising: The contact portion (41) is in electrical contact, and the first layer (20) is disposed between the connection portion (41) and the trench in the lateral direction. The drift region, the first layer (20), and the second layer (30) are formed. The substrate is characterized in that an implantation depth (P) of the p + type implantation is at least equal to the depth of the trench. Since the electric field bypasses the gate oxide due to the deep p + type implantation in this way, the p + type implantation can separate adjacent trenches so that the electric field does not act on the gate oxide.

Description

本発明は、金属酸化物半導体電界効果トランジスタと、金属酸化物半導体電界効果トランジスタの製造方法とに関する。   The present invention relates to a metal oxide semiconductor field effect transistor and a method for manufacturing the metal oxide semiconductor field effect transistor.

従来技術
炭化シリコン層を含む基板が、標準的な部品にますます使用されてきている。たとえば阻止できる最大電圧が１．２ｋＶを上回るパワー半導体は、炭化シリコン層を含む基板を用いて、トレンチ金属酸化物半導体電界効果トランジスタ（Trench-MOSFET）として実現される。このようなパワー半導体はたとえば、電気自動車、すなわちたとえばリチウムイオン電池型のバッテリー等のバッテリーを備えた自動車や、太陽電池設備に用いられる。マイクロメカニカルシステムも、炭化シリコン層を含む基板を用いて実現することができる。マイクロメカニカルシステムの場合には、基板はさらに、二酸化シリコン層、硝酸ケイ素層、または、シリコン層に炭化シリコン層を成膜したものを含むことができる。 Prior art Substrates containing silicon carbide layers are increasingly used in standard components. For example, a power semiconductor with a maximum voltage that can be blocked exceeds 1.2 kV is realized as a trench metal oxide semiconductor field effect transistor (Trench-MOSFET) using a substrate including a silicon carbide layer. Such power semiconductors are used in, for example, electric vehicles, that is, automobiles equipped with a battery such as a lithium ion battery type battery, and solar cell equipment. A micromechanical system can also be realized using a substrate including a silicon carbide layer. In the case of a micromechanical system, the substrate can further include a silicon dioxide layer, a silicon nitrate layer, or a silicon layer formed with a silicon carbide layer.

トレンチＭＯＳＦＥＴを実現するためには、たとえば、炭化シリコン層が六方晶結晶構造を有しかつｎ型ドープされている基板（ｎ型ドープ４Ｈ‐ＳｉＣ基板）が用いられる。その炭化シリコン層と、低濃度ｎ型ドープされたエピタキシャル炭化シリコンドリフト領域（ｎ型ドリフト領域）との間に、ｎ型ドープされたエピタキシャル炭化シリコンバッファ層が配置されている。   In order to realize the trench MOSFET, for example, a substrate in which a silicon carbide layer has a hexagonal crystal structure and is n-type doped (n-type doped 4H-SiC substrate) is used. An n-type doped epitaxial silicon carbide buffer layer is disposed between the silicon carbide layer and a low-concentration n-type doped epitaxial silicon carbide drift region (n-type drift region).

従来技術のトレンチＭＯＳＦＥＴ１００の上述の構成を、図１に示す。ｎ型ドープされた４Ｈ‐ＳｉＣ基板１０上に、高濃度ｐ型ドープ炭化シリコン層（ｐ−型層）２０が配置されている。この高濃度ｐ型ドープ炭化シリコン層（ｐ−型層）２０は、エピタキシャル成長または注入によって作製することができる。ｐ−型層２０の一部分に、高濃度ｎ型ドープ炭化シリコン層（ｎ＋型ソース）３０が配置されている。この高濃度ｎ型ドープ炭化シリコン層（ｎ＋型ソース）３０もエピタキシャル成長または注入によって作製することができ、ソース端子として機能する。その際には、４Ｈ‐ＳｉＣ基板１０の裏面がドレイン端子として機能する。ｎ＋型ソース３０の隣には、ｐ−型層２０内部まで注入を行うことによりｐ＋型端子（ｐ＋型プラグ）４０が形成されており、これにより、ｐ＋型プラグ４０の上面がｎ＋型ソース３０の上面と繋がり、このｐ＋型プラグ４０がチャネル電位を規定するように機能することができる。ｐ−型層２０およびｎ＋型ソース３０は、１つの開口部によってパターニングされている。この開口部は、ｎ型ドリフト領域１０をパターニングするためのトレンチの上方に位置する。この開口部の断面の幅は一定である。トレンチも、底部分を除いて一定の幅を有する。底部分においてだけは、トレンチの幅は上記パターニングに起因して細くなっているので、このトレンチの断面の形状はポット形になっている。したがって、トレンチの断面は凸形である。 The above-described configuration of the prior art trench MOSFET 100 is shown in FIG. A high-concentration p-type doped silicon carbide layer (p − -type layer) 20 is disposed on the n-type doped 4H—SiC substrate 10. This high-concentration p-type doped silicon carbide layer (p − -type layer) 20 can be produced by epitaxial growth or implantation. A high-concentration n-type doped silicon carbide layer (n + -type source) 30 is disposed in a part of the p − -type layer 20. This high-concentration n-type doped silicon carbide layer (n + -type source) 30 can also be produced by epitaxial growth or implantation, and functions as a source terminal. In that case, the back surface of the 4H-SiC substrate 10 functions as a drain terminal. Next to the n + -type source 30, a p + -type terminal (p + -type plug) 40 is formed by injecting into the p − -type layer 20, whereby the upper surface of the p + -type plug 40 is The p + -type plug 40 is connected to the upper surface of the n + -type source 30 and can function to define the channel potential. The p − type layer 20 and the n + type source 30 are patterned by one opening. This opening is located above the trench for patterning the n-type drift region 10. The width of the cross section of the opening is constant. The trench also has a certain width except for the bottom portion. Only at the bottom part, the width of the trench is narrowed due to the patterning, so that the shape of the cross section of the trench is a pot shape. Therefore, the cross section of the trench is convex.

トレンチには、パターニングに応じてゲート酸化物を被膜することができる。これに代えて択一的に、またはこれと併用して、トレンチの底部に高濃度ドープされた注入部（６０）を設けることも可能である。その後、トレンチ内にゲート電極５０を成膜する。このようにすると、ｐ−型層２０内に縦方向チャネル領域が形成される。このことにより、並列接続される複数のトランジスタの実装密度を、チャネル領域が横方向であるトランジスタよりも高密度化することができる。 The trench can be coated with a gate oxide according to patterning. Alternatively or in combination, a heavily doped implant (60) can be provided at the bottom of the trench. Thereafter, a gate electrode 50 is formed in the trench. In this way, a longitudinal channel region is formed in the p − -type layer 20. Thus, the mounting density of a plurality of transistors connected in parallel can be made higher than that of a transistor having a channel region in the horizontal direction.

使用時には、パターニングに起因して生じた、トレンチの側壁から当該トレンチの底部までの上述の移行部分により、この領域において非常に高い電界強度が生じ、この電界強度は、逆方向時に酸化物層が電気的に降伏する降伏閾値を上回り、これによって素子が損傷してしまう。   In use, the above-mentioned transition from the trench sidewall to the bottom of the trench caused by patterning produces a very high electric field strength in this region, and this field strength is It exceeds the breakdown threshold for electrical breakdown, thereby damaging the device.

発明の開示
本発明では、請求項１に記載の、金属酸化物半導体電界効果トランジスタ用の基板と、請求項２に記載の当該基板の製造方法とを開示する。本発明ではさらに、請求項８に記載の金属酸化物半導体電界効果トランジスタと、請求項９に記載の金属酸化物半導体電界効果トランジスタ製造方法とを開示する。最後に本発明では、請求項１０に記載の自動車も開示する。 DISCLOSURE OF THE INVENTION The present invention discloses a substrate for a metal oxide semiconductor field effect transistor according to claim 1 and a method for producing the substrate according to claim 2. The present invention further discloses the metal oxide semiconductor field effect transistor according to claim 8 and the metal oxide semiconductor field effect transistor manufacturing method according to claim 9. Finally, the present invention also discloses an automobile according to claim 10.

本発明にて開示する基板は、
ｎ型ドープされたエピタキシャルドリフト領域と、
前記ドリフト領域上に配置された、ｐ−型ドープされた第１のエピタキシャル層と、
前記第１の層上に配置された、高濃度ｎ型ドープされた第２の層と、
ｐ＋型注入により形成された接続部と
を有し、
前記第１の層は前記接続部に電気的にコンタクトし、横方向では当該接続部とトレンチとの間に配置されており、
前記トレンチは、前記第１の層と、前記第２の層と、前記ドリフト領域との間に形成されている。前記基板は、前記ｐ＋型注入の注入深さが少なくとも、前記トレンチの深さに等しいことを特徴とする。 The substrate disclosed in the present invention is:
an n-type doped epitaxial drift region;
A p - type doped first epitaxial layer disposed on the drift region;
A heavily n-doped second layer disposed on the first layer;
a connection formed by p + type implantation,
The first layer is in electrical contact with the connection portion, and is disposed between the connection portion and the trench in the lateral direction;
The trench is formed between the first layer, the second layer, and the drift region. The substrate is characterized in that an implantation depth of the p + type implantation is at least equal to a depth of the trench.

このように深いｐ＋型注入により、電界がゲート酸化物を迂回するので、当該ｐ＋型注入は、ゲート酸化物に電界が作用することがなくなるように、隣接するトレンチ同士を離隔することができる。さらに、ボディダイオードを純粋なｐｎ接合ダイオードとすることもできる。 Since the electric field bypasses the gate oxide by such a deep p + type implantation, the p + type implantation can separate adjacent trenches so that the electric field does not act on the gate oxide. it can. Further, the body diode can be a pure pn junction diode.

上述の基板を金属酸化物半導体電界効果トランジスタとして用いるためには、一実施形態では、前記第１の層内に縦方向チャネル領域が形成されるように、前記トレンチ内にゲート電極を配置することができる。   In order to use the above-described substrate as a metal oxide semiconductor field effect transistor, in one embodiment, a gate electrode is disposed in the trench such that a longitudinal channel region is formed in the first layer. Can do.

その際にはゲート電極は、前記トレンチの少なくとも底部を覆う酸化物層上に形成することができる。このようにして、前記縦方向チャネル領域とゲート端子との間に電流が流れるのを防止することができる。   In that case, the gate electrode can be formed on an oxide layer covering at least the bottom of the trench. In this way, current can be prevented from flowing between the vertical channel region and the gate terminal.

前記接続部は、前記第１の層とドリフト領域とに形成することができる。とりわけ前記接続部は、第１の層とドリフト領域とにのみ形成することができ、第１の層のうち、当該第１の層が第２の層により覆われていない領域に形成される。その際には第２の層はこの領域において、凹部を形成するように一部除去されている。このようにすると、接続部の総厚が薄くなり、注入深さがより浅い注入装置を用いることができる。   The connection portion can be formed in the first layer and the drift region. In particular, the connection portion can be formed only in the first layer and the drift region, and the first layer is formed in a region of the first layer that is not covered by the second layer. In this case, the second layer is partially removed in this region so as to form a recess. In this way, the total thickness of the connecting portion is reduced, and an injection device having a shallower injection depth can be used.

また、前記接続部を更に第２の層にも形成することが可能である。このことにより、従来技術の金属酸化物半導体電界効果トランジスタ用に設計された部品との両立性を実現することができる。   Further, the connection portion can be further formed in the second layer. This can achieve compatibility with components designed for prior art metal oxide semiconductor field effect transistors.

注入深さは、トレンチの深さより１００ｎｍまたは数百ｎｍ深くすることができる。このようにすると、ゲート酸化物の特に良好な遮蔽を実現できる。   The implantation depth can be 100 nm or several hundred nm deeper than the trench depth. In this way, particularly good shielding of the gate oxide can be realized.

本発明にて開示している金属酸化物半導体電界効果トランジスタは、ｎ型ドープされたエピタキシャルドリフト領域と、当該ドリフト領域上に配置された、ｐ−型ドープされた第１のエピタキシャル層と、当該第１の層上に配置された第２の高濃度ｎ型ドープ層とを含む。さらに、ｐ＋型注入により形成された接続部も備えられており、当該接続部には前記第１の層が電気的コンタクトしている。前記第１の層と、前記第２の層と、前記ドリフト領域とにトレンチが形成されており、第１の層が横方向ではトレンチと接続部との間に配置されて、第１の層内に縦方向チャネル領域を形成できるように、このトレンチ内に酸化物層が配置され、その上にゲート電極が配置されている。前記金属酸化物半導体電界効果トランジスタは、ｐ＋型注入の注入深さが少なくとも、トレンチの深さと等しいことを特徴とする。 The metal oxide semiconductor field effect transistor disclosed in the present invention includes an n-type doped epitaxial drift region, a p − type doped first epitaxial layer disposed on the drift region, And a second heavily doped n-type layer disposed on the first layer. Further, a connection portion formed by p + type implantation is also provided, and the first layer is in electrical contact with the connection portion. A trench is formed in the first layer, the second layer, and the drift region, and the first layer is disposed between the trench and the connection portion in the lateral direction, and the first layer An oxide layer is disposed in the trench and a gate electrode is disposed thereon so that a longitudinal channel region can be formed therein. The metal oxide semiconductor field effect transistor is characterized in that the implantation depth of the p + type implantation is at least equal to the depth of the trench.

このように深いｐ＋型注入により、電界がゲート酸化物を迂回するので、当該ｐ＋型注入は、ゲート酸化物に電界が作用することがなくなるように、隣接するトレンチ同士を離隔することができる。さらに、ボディダイオードを純粋なｐｎ接合ダイオードとすることもできる。 Since the electric field bypasses the gate oxide by such a deep p + type implantation, the p + type implantation can separate adjacent trenches so that the electric field does not act on the gate oxide. it can. Further, the body diode can be a pure pn junction diode.

本発明にて開示している金属酸化物半導体電界効果トランジスタの製造方法は、
ｎ型ドープされたエピタキシャルドリフト領域を設けるステップと、
前記ドリフト領域上に、ｐ−型ドープされた第１のエピタキシャル層を配置し、当該第１の層上に、高濃度ｎ型ドープされた第２の層を配置するステップと、
前記第１の層が接続部と電気的にコンタクトするように、ｐ＋型注入によって当該接続部を形成するステップと
を含む。
他のステップとして、
前記第１の層と、前記第２の層と、前記ドリフト領域とにトレンチを形成するステップ、および、
前記第１の層が横方向では前記トレンチと前記接続部との間に位置し、当該第１の層に縦方向チャネル領域を形成できるように、当該トレンチ内にゲート酸化物を形成し、当該トレンチ内にゲート電極を配置するステップ
がある。
前記製造方法は、前記ｐ＋型注入の注入深さを少なくとも、前記トレンチの深さに等しくすることを特徴とする。 The manufacturing method of the metal oxide semiconductor field effect transistor disclosed in the present invention is as follows.
providing an n-type doped epitaxial drift region;
Disposing a p - type doped first epitaxial layer on the drift region, and disposing a heavily n-type doped second layer on the first layer;
Forming the connection by p + -type implantation so that the first layer is in electrical contact with the connection.
As another step,
Forming a trench in the first layer, the second layer, and the drift region; and
Forming a gate oxide in the trench so that the first layer is laterally located between the trench and the connection, and a vertical channel region can be formed in the first layer; There is a step of disposing a gate electrode in the trench.
The manufacturing method is characterized in that an implantation depth of the p + type implantation is at least equal to a depth of the trench.

本発明の自動車は、本発明の金属酸化物半導体電界効果トランジスタを含む電力用スイッチを備えている。   The automobile of the present invention includes a power switch including the metal oxide semiconductor field effect transistor of the present invention.

本発明の有利な実施形態は従属請求項に記載されており、これについて本明細書にて説明する。   Advantageous embodiments of the invention are described in the dependent claims, which are described here.

従来技術のトレンチＭＯＳＦＥＴを示す図である。It is a figure which shows the trench MOSFET of a prior art. 本発明の第１の実施例のトレンチＭＯＳＦＥＴを示す図である。It is a figure which shows the trench MOSFET of the 1st Example of this invention. 本発明の第２の実施例のトレンチＭＯＳＦＥＴを示す図である。It is a figure which shows the trench MOSFET of the 2nd Example of this invention. 本発明の第３の実施例のトレンチＭＯＳＦＥＴを示す図である。It is a figure which shows the trench MOSFET of the 3rd Example of this invention.

図面と、下記の記載とに基づいて、本発明の実施例を詳細に説明する。   Examples of the present invention will be described in detail based on the drawings and the following description.

本発明の種々の対象において用いられるような、トレンチの深さに少なくとも等しい大きさのｐ＋型注入部を実現できる態様は、種々存在する。 There are various ways in which p + -type implants of a size at least equal to the depth of the trench, as used in various subjects of the present invention, can be realized.

図２，３および４に、本発明のトレンチＭＯＳＦＥＴ１０１，１０２，１０３の実施例を示す。このトレンチＭＯＳＦＥＴ１０１，１０２，１０３はたとえば、自動車の電力用スイッチにおいて用いることができる。   2, 3 and 4 show embodiments of the trench MOSFETs 101, 102 and 103 of the present invention. The trench MOSFETs 101, 102, and 103 can be used, for example, in an automobile power switch.

本発明の本実施形態のトレンチＭＯＳＦＥＴ１０１，１０２，１０３に用いられる材料例は、六方晶結晶構造のｎ型ドープ炭化シリコン層（４Ｈ‐ＳｉＣ基板）および低濃度ｎ型ドープされたエピタキシャル炭化シリコンドリフト領域（ｎ型ドリフト領域）１０であり、これらの間にｎ型ドープされた炭化シリコンバッファ層が介挿されている。これをベースとして、その上に、高濃度ｐ型ドープされたエピタキシャル炭化シリコン層（ｐ−型層）２０が設けられている。次の層として、高濃度ｎ型ドープされた炭化シリコン層（ｎ＋型ソース）３０をエピタキシャル成長または注入によって作製する。このｎ型ドープ炭化シリコン層３０は、ソース端子として機能する。４Ｈ‐ＳｉＣ基板１０の裏面は、ドレイン端子として機能する。 Examples of materials used for the trench MOSFETs 101, 102, 103 of the present embodiment of the present invention are an n-type doped silicon carbide layer (4H-SiC substrate) having a hexagonal crystal structure and a low concentration n-type doped epitaxial silicon carbide drift region. (N-type drift region) 10 between which an n-type doped silicon carbide buffer layer is interposed. Based on this, an epitaxial silicon carbide layer (p − -type layer) 20 that is heavily p-type doped is provided thereon. As the next layer, a heavily n-type doped silicon carbide layer (n + type source) 30 is produced by epitaxial growth or implantation. This n-type doped silicon carbide layer 30 functions as a source terminal. The back surface of the 4H—SiC substrate 10 functions as a drain terminal.

基板の横方向領域において、少なくとも第１の層２０とドリフト領域１０とに、ｐ＋型注入によって接続部４１，４２が形成されており、この接続部４１，４２は第１の層２０と電気的にコンタクトしている。基板の他の横方向領域に、トレンチが形成されている。前記横方向領域と前記他の横方向領域との間に、（ｐ−型層）２０およびｎ＋型ソース３０が位置している。少なくともトレンチの底部にゲート酸化物５５が成膜されており、このゲート酸化物５５上に、たとえば多結晶シリコンから成るゲート電極５０が配置されている。前記ｐ＋型注入の注入深さＰは、少なくとも前記トレンチの深さと等しい。 In the lateral region of the substrate, connection portions 41 and 42 are formed by p + type implantation at least in the first layer 20 and the drift region 10, and the connection portions 41 and 42 are electrically connected to the first layer 20. In contact. A trench is formed in another lateral region of the substrate. A (p − -type layer) 20 and an n + -type source 30 are located between the lateral region and the other lateral region. A gate oxide 55 is formed at least on the bottom of the trench, and a gate electrode 50 made of, for example, polycrystalline silicon is disposed on the gate oxide 55. The implantation depth P of the p + type implantation is at least equal to the depth of the trench.

さらに、トレンチの側壁にもゲート酸化物５５を成膜することが可能である。   Furthermore, a gate oxide 55 can be deposited on the sidewall of the trench.

図２は、本発明の第１の実施例のトレンチＭＯＳＦＥＴ１０１を示す図である。同図では接続部４１は、ドリフト領域１０内と第１の層２０内と第２の層３０内とに注入することによって作製されている。よって、前記接続部４１の上面は横方向に、ｎ＋型ソース３０の上面と繋がっている。 FIG. 2 is a diagram showing the trench MOSFET 101 according to the first embodiment of the present invention. In the figure, the connection part 41 is produced by injecting into the drift region 10, the first layer 20, and the second layer 30. Therefore, the upper surface of the connection portion 41 is connected to the upper surface of the n + -type source 30 in the lateral direction.

図３は、本発明の第２の実施例のトレンチＭＯＳＦＥＴ１０１を示す図である。同図では、接続部４２はドリフト領域１０内と第１の層２０内とにのみ注入されることによって作製されている。第２の層３０と第１の層２０の一部とが、この注入前に除去されている。よって、接続部４２の上面はｎ＋型ソース３０の上面より低位置にあり、かつ、ｐ−型層２０の上面よりも低位置にある。 FIG. 3 is a diagram showing a trench MOSFET 101 according to a second embodiment of the present invention. In the figure, the connecting portion 42 is produced by being injected only into the drift region 10 and the first layer 20. The second layer 30 and a portion of the first layer 20 have been removed before this implantation. Therefore, the upper surface of the connection portion 42 is located lower than the upper surface of the n + type source 30 and is located lower than the upper surface of the p − type layer 20.

図４は、本発明の第３の実施例のトレンチＭＯＳＦＥＴ１０１を示す図である。同図でも接続部４３は、ドリフト領域１０内と第１の層２０内と第２の層３０内とに注入することによって作製されている。よって、接続部４３の上面は第１の実施例と同様、横方向ではｎ＋型ソース３０の上面に繋がっている。第３の実施例ではさらに、少なくともトレンチの底部においてゲート酸化物５５の厚さが増大している。 FIG. 4 is a diagram showing a trench MOSFET 101 according to a third embodiment of the present invention. Also in the figure, the connection portion 43 is produced by injecting into the drift region 10, the first layer 20, and the second layer 30. Therefore, the upper surface of the connecting portion 43 is connected to the upper surface of the n + -type source 30 in the lateral direction as in the first embodiment. In the third embodiment, the thickness of the gate oxide 55 is increased at least at the bottom of the trench.

ｎ型ドープされた六方晶結晶構造の炭化シリコン層（４Ｈ−ＳｉＣ基板）と低濃度ｎ型ドープされたエピタキシャル炭化シリコンドリフト領域（ｎ型ドリフト領域）１０との間にｎ型ドープされた炭化シリコンバッファ層を介挿したものを備えた上記の初期材料例は、特に、本発明の製造方法の実施例において使用することができる。まず最初に、この初期材料をベースとして、その上に、高濃度ｐ型ドープされた炭化シリコン層（ｐ−型層）２０がエピタキシャル成長または注入によって作製されている。次の層として、高濃度ｎ型ドープされた炭化シリコン層（ｎ＋型ソース）３０をエピタキシャル成長または注入によって作製する。このｎ型ドープ炭化シリコン層３０は、ソース端子として機能する。４Ｈ‐ＳｉＣ基板１０の裏面は、ドレイン端子として機能する。 n-type doped silicon carbide between the n-type doped hexagonal crystal structure silicon carbide layer (4H-SiC substrate) and the lightly doped n-type doped epitaxial silicon carbide drift region (n-type drift region) 10 The above-mentioned initial material examples provided with a buffer layer interposed can be used in particular in the embodiment of the production method of the present invention. First, on the basis of this initial material, a heavily doped p-type doped silicon carbide layer (p − type layer) 20 is formed by epitaxial growth or implantation. As the next layer, a heavily n-type doped silicon carbide layer (n + type source) 30 is produced by epitaxial growth or implantation. This n-type doped silicon carbide layer 30 functions as a source terminal. The back surface of the 4H—SiC substrate 10 functions as a drain terminal.

オプションとして、前記横方向領域においてｎ＋型ソース３０を完全に除去し、かつ、ｐ−型層２０を一部除去する。その後、この横方向領域においてｐ＋型注入によって接続部を形成する。ここで使用される注入装置は、当該接続部がｐ−型層２０を完全に貫通してドリフト領域１０内部まで達するほど深い注入深さで注入を実現することができる。注入欠陥を完全に治癒するため、および／または、注入物質を活性化するため、高温処理を行うことができる。 Optionally, in the lateral region, the n + type source 30 is completely removed and the p − type layer 20 is partially removed. Thereafter, a connection is formed by p + type implantation in this lateral region. The implantation apparatus used here can realize the implantation with such a deep implantation depth that the connecting portion completely penetrates the p − -type layer 20 and reaches the inside of the drift region 10. A high temperature treatment can be performed to completely heal the implantation defect and / or to activate the implanted material.

ここで、前記他の横方向領域においてトレンチを形成する。こうするためにはたとえば、マスク材料を堆積し、トレンチの幅に応じて当該マスク材料をパターニングし、パターニングした当該マスク材料を用いて前記トレンチをエッチング形成する。その際にはこのトレンチは、ｎ＋型ソース３０とｐ−型層２０とを貫通してドリフト領域１０内にまで達するように形成される。このエッチング深さは、トレンチがドリフト領域１０内に進入する距離が最大でも接続部４３と等しくなるように選択される。有利には、接続部４３がドリフト領域１０内に侵入する深さはトレンチより深く、たとえば、トレンチより１００ｎｍまたは数百ｎｍ深い。 Here, a trench is formed in the other lateral region. In order to do this, for example, a mask material is deposited, the mask material is patterned according to the width of the trench, and the trench is etched using the patterned mask material. In this case, the trench is formed so as to penetrate the n + -type source 30 and the p − -type layer 20 and reach the drift region 10. The etching depth is selected so that the distance at which the trench enters the drift region 10 is equal to the connection portion 43 at the maximum. Advantageously, the depth at which the connection 43 penetrates into the drift region 10 is deeper than the trench, for example 100 nm or several hundred nm deeper than the trench.

トレンチ形状を適合調整するため、上記のトレンチ形成は更に高温処理工程を含むことができる。   In order to adapt the trench shape, the trench formation may further include a high temperature processing step.

次に、ゲート酸化物５５をトレンチ内に堆積させる。これに代えて択一的に、またはこれと併用して、ガス雰囲気中に置くことにより熱酸化を行うことができる。このガス雰囲気はたとえば、一酸化窒素および／または一酸化二窒素を含有するガス雰囲気等である。オプションとして、トレンチの底部領域においてゲート酸化物５５の厚さを増大することができる。   Next, gate oxide 55 is deposited in the trench. Instead of this, thermal oxidation can be performed by placing it in a gas atmosphere alternatively or in combination. This gas atmosphere is, for example, a gas atmosphere containing nitrogen monoxide and / or dinitrogen monoxide. Optionally, the thickness of the gate oxide 55 can be increased in the bottom region of the trench.

次に、このゲート酸化物５５上にゲート電極５０を配置する。このゲート電極５０はたとえば、多結晶シリコンから成る。ゲート電極５０を更にパターニングすることも可能である。   Next, the gate electrode 50 is disposed on the gate oxide 55. The gate electrode 50 is made of, for example, polycrystalline silicon. The gate electrode 50 can be further patterned.

上述のようにして製造されたトレンチ金属酸化物半導体電界効果トランジスタは、電動自動車または太陽電池設備用のパワー半導体部品において使用することができる。   The trench metal oxide semiconductor field effect transistor manufactured as described above can be used in a power semiconductor component for an electric vehicle or a solar cell facility.

Claims (10)

ｎ型ドープされたエピタキシャルのドリフト領域（１０）と、
前記ドリフト領域（１０）上に配置された、ｐ−型ドープされたエピタキシャルの第１の層（２０）と、
前記第１の層（２０）上に配置された、高濃度ｎ型ドープされた第２の層（３０）と、
ｐ＋型注入により形成された接続部（４１，４２，４３）と
を有する金属酸化物半導体電界効果トランジスタ用の基板であって、
前記第１の層（２０）は前記接続部（４１，４２，４３）に電気的にコンタクトしており、かつ、前記第１の層（２０）は横方向では、当該接続部（４１，４２，４３）とトレンチとの間に配置されており、
前記トレンチは、前記第１の層（２０）と、前記第２の層（３０）と、前記ドリフト領域（１０）とに形成されている基板において、
前記ｐ＋型注入の注入深さ（Ｐ）は、少なくとも、前記トレンチの深さと等しい
ことを特徴とする基板。 an n-type doped epitaxial drift region (10);
A p - type doped epitaxial first layer (20) disposed on the drift region (10);
A highly n-doped second layer (30) disposed on the first layer (20);
a substrate for a metal oxide semiconductor field effect transistor having a connection (41, 42, 43) formed by p + type implantation,
The first layer (20) is in electrical contact with the connecting portion (41, 42, 43), and the first layer (20) is laterally connected to the connecting portion (41, 42). , 43) and the trench,
The trench is formed in the substrate formed in the first layer (20), the second layer (30), and the drift region (10).
The p + type implantation depth (P) is at least equal to the depth of the trench. 前記第１の層（２０）内に縦方向のチャネル領域（２５）が形成されるように、前記トレンチ内にゲート電極（５０）が配置されている、
請求項１記載の基板。 A gate electrode (50) is disposed in the trench such that a longitudinal channel region (25) is formed in the first layer (20);
The substrate according to claim 1. 前記ゲート電極（５０）は、少なくとも前記トレンチ（９０）の底部を覆う酸化物層（５５）上に形成されている、
請求項２記載の基板。 The gate electrode (50) is formed on an oxide layer (55) covering at least the bottom of the trench (90),
The substrate according to claim 2. 前記接続部（４１，４２，４３）は、前記第１の層（２０）内と前記ドリフト領域内とに形成されている、
請求項１から３までのいずれか１項記載の基板。 The connecting portions (41, 42, 43) are formed in the first layer (20) and in the drift region,
The substrate according to any one of claims 1 to 3. 前記接続部（４１，４３）は、前記第２の層（３０）内にも形成されている、
請求項４記載の基板。 The connection portions (41, 43) are also formed in the second layer (30).
The substrate according to claim 4. 前記接続部（４２）は、前記第１の層（２０）のうち前記第２の層（３０）に覆われていない領域に形成されており、
凹部が生じるように、前記第２の層（３０）は当該領域において一部除去されている、
請求項４記載の基板。 The connecting portion (42) is formed in a region of the first layer (20) that is not covered by the second layer (30),
The second layer (30) is partially removed in the region so that a recess is formed,
The substrate according to claim 4. 前記注入深さは、前記トレンチの深さより数百ｎｍ深い、
請求項１から６までのいずれか１項記載の基板。 The implantation depth is several hundred nm deeper than the trench depth,
The substrate according to any one of claims 1 to 6. ｎ型ドープされたエピタキシャルのドリフト領域（１０）と、
前記ドリフト領域（１０）上に配置された、ｐ−型ドープされたエピタキシャルの第１の層（２０）と、
前記第１の層（２０）上に配置された、高濃度ｎ型ドープされた第２の層（３０）と、
前記第１の層（２０）に電気的にコンタクトする、ｐ＋型注入により形成された接続部（４１，４２，４３）と
を有する金属酸化物半導体電界効果トランジスタであって、
前記第１の層（２０）と前記第２の層（３０）と前記ドリフト領域（１０）とにトレンチが形成されており、
前記第１の層（２０）が横方向では前記トレンチと前記接続部（４１，４２，４３）との間に位置し、当該第１の層（２０）に縦方向のチャネル領域（２５）が形成されるように、前記トレンチ内に酸化物層が配置されており、当該酸化物層上にゲート電極（５０）が配置されている、金属酸化物半導体電界効果トランジスタにおいて、
前記ｐ＋型注入の注入深さは、少なくとも、前記トレンチの深さに等しい
ことを特徴とする金属酸化物半導体電界効果トランジスタ。 an n-type doped epitaxial drift region (10);
A p - type doped epitaxial first layer (20) disposed on the drift region (10);
A highly n-doped second layer (30) disposed on the first layer (20);
A metal oxide semiconductor field effect transistor having a connection (41, 42, 43) formed by p + type implantation in electrical contact with the first layer (20),
A trench is formed in the first layer (20), the second layer (30), and the drift region (10),
The first layer (20) is positioned between the trench and the connecting portion (41, 42, 43) in the lateral direction, and a vertical channel region (25) is formed in the first layer (20). In a metal oxide semiconductor field effect transistor, wherein an oxide layer is disposed in the trench as formed, and a gate electrode (50) is disposed on the oxide layer.
The metal oxide semiconductor field effect transistor, wherein an implantation depth of the p + type implantation is at least equal to a depth of the trench. ａ．ｎ型ドープされたエピタキシャルのドリフト領域（１０）を設けるステップと、
ｂ．前記ドリフト領域（１０）上に、ｐ−型ドープされたエピタキシャルの第１の層（２０）を配置し、当該第１の層（２０）上に、高濃度ｎ型ドープされた第２の層（３０）を配置するステップと、
ｃ．前記第１の層（２０）が接続部（４１，４２，４３）に電気的にコンタクトするように、ｐ＋型注入によって当該接続部（４１，４２，４３）を形成するステップと、
ｄ．前記第１の層（２０）と前記第２の層（３０）と前記ドリフト領域（１０）とにトレンチを形成するステップと、
ｅ．前記第１の層（２０）が横方向では前記トレンチと前記接続部（４１，４２，４３）との間に位置し、当該第１の層（２０）に縦方向のチャネル領域（２５）が形成されるように、前記トレンチ内にゲート酸化物を形成し、当該トレンチ内にゲート電極（５０）を配置するステップと
を有する、金属酸化物半導体電界効果トランジスタ（１０１，１０２，１０３）の製造方法において、
前記ｐ＋型注入の注入深さを、少なくとも、前記トレンチの深さと等しくする
ことを特徴とする製造方法。 a. providing an n-type doped epitaxial drift region (10);
b. A p - type doped epitaxial first layer (20) is disposed on the drift region (10), and a heavily n-type doped second layer is disposed on the first layer (20). Arranging (30);
c. Forming the connection (41, 42, 43) by p + type implantation such that the first layer (20) is in electrical contact with the connection (41, 42, 43);
d. Forming a trench in the first layer (20), the second layer (30), and the drift region (10);
e. The first layer (20) is positioned between the trench and the connecting portion (41, 42, 43) in the lateral direction, and a vertical channel region (25) is formed in the first layer (20). Forming a metal oxide semiconductor field effect transistor (101, 102, 103), comprising: forming a gate oxide in the trench, and disposing a gate electrode (50) in the trench. In the method
A manufacturing method, wherein an implantation depth of the p + type implantation is at least equal to a depth of the trench. 請求項８記載の金属酸化物半導体電界効果トランジスタを有する電力用スイッチを備えていることを特徴とする自動車。   An automobile comprising a power switch having the metal oxide semiconductor field effect transistor according to claim 8.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014200429A1 (en) 2014-01-13 2015-07-16 Robert Bosch Gmbh Trench MOSFET transistor device, substrate for trench MOSFET transistor device and corresponding manufacturing method

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098188A (en) * 1996-08-01 1998-04-14 Kansai Electric Power Co Inc:The Insulated gate semiconductor device
JP2000509559A (en) * 1996-06-06 2000-07-25 クリー リサーチ インコーポレイテッド Silicon carbide metal insulator semiconductor field effect transistor
JP2002026324A (en) * 2000-04-04 2002-01-25 Internatl Rectifier Corp Improved low voltage power mosfet device and process for its manufacturing
JP2003347545A (en) * 2002-05-29 2003-12-05 Nec Electronics Corp Vertical field effect transistor
JP2006514443A (en) * 2003-01-29 2006-04-27 インターナショナル レクティフィアー コーポレイション Trench MOSFET technology for use with DC-DC converters
JP2009043966A (en) * 2007-08-09 2009-02-26 Toshiba Corp Semiconductor apparatus and method of manufacturing the same
JP2009260253A (en) * 2008-03-26 2009-11-05 Rohm Co Ltd Semiconductor device and method for manufacturing the same
JP2010258386A (en) * 2009-04-28 2010-11-11 Fuji Electric Systems Co Ltd Silicon carbide semiconductor device, and method of manufacturing the same
JP2013084899A (en) * 2011-08-24 2013-05-09 Rohm Co Ltd Semiconductor device and method of manufacturing the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6110799A (en) 1997-06-30 2000-08-29 Intersil Corporation Trench contact process
EP1670902A4 (en) * 2003-09-08 2008-05-07 Univ Texas METHOD AND COMPOSITION FOR ENHANCING i IN VITRO /i EMBRYO DEVELOPMENT BY SUPPLEMENTING CULTURE MEDIUM WITH PROSTAGLANDIN OR A PROSTAGLANDIN ANALOG
CN100502036C (en) * 2003-12-22 2009-06-17 松下电器产业株式会社 Vertical gate semiconductor device and process for fabricating the same
JP2006026324A (en) 2004-07-21 2006-02-02 Koshioka Sangyo Kk Height adjusting device for portable toilet
JP4775102B2 (en) * 2005-05-09 2011-09-21 住友電気工業株式会社 Manufacturing method of semiconductor device
JP2008016747A (en) * 2006-07-10 2008-01-24 Fuji Electric Holdings Co Ltd Trench-mos silicon carbide semiconductor device and method for manufacturing the same
US20080116512A1 (en) * 2006-11-21 2008-05-22 Kabushiki Kaisha Toshiba Semiconductor device and method of making the same
US8421148B2 (en) * 2007-09-14 2013-04-16 Cree, Inc. Grid-UMOSFET with electric field shielding of gate oxide
JP4798119B2 (en) * 2007-11-06 2011-10-19 株式会社デンソー Silicon carbide semiconductor device and manufacturing method thereof
JP5729331B2 (en) * 2011-04-12 2015-06-03 株式会社デンソー Semiconductor device manufacturing method and semiconductor device

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000509559A (en) * 1996-06-06 2000-07-25 クリー リサーチ インコーポレイテッド Silicon carbide metal insulator semiconductor field effect transistor
JPH1098188A (en) * 1996-08-01 1998-04-14 Kansai Electric Power Co Inc:The Insulated gate semiconductor device
JP2002026324A (en) * 2000-04-04 2002-01-25 Internatl Rectifier Corp Improved low voltage power mosfet device and process for its manufacturing
JP2003347545A (en) * 2002-05-29 2003-12-05 Nec Electronics Corp Vertical field effect transistor
JP2006514443A (en) * 2003-01-29 2006-04-27 インターナショナル レクティフィアー コーポレイション Trench MOSFET technology for use with DC-DC converters
JP2009043966A (en) * 2007-08-09 2009-02-26 Toshiba Corp Semiconductor apparatus and method of manufacturing the same
JP2009260253A (en) * 2008-03-26 2009-11-05 Rohm Co Ltd Semiconductor device and method for manufacturing the same
JP2010258386A (en) * 2009-04-28 2010-11-11 Fuji Electric Systems Co Ltd Silicon carbide semiconductor device, and method of manufacturing the same
JP2013084899A (en) * 2011-08-24 2013-05-09 Rohm Co Ltd Semiconductor device and method of manufacturing the same

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