JP2016511880A - 保証された過渡期限とともに中央処理装置の電力を制御するためのシステムおよび方法 - Google Patents
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Abstract
Description
本出願は、2012年11月5日に出願された、“System and Method for Controlling Central Processing Unit Power with Guaranteed Transient Deadlines”という表題の米国特許出願第13/669,043号の一部継続出願であり、上記の出願は、2010年11月11日に出願された、“System and Method for Controlling Central Processing Unit Power with Guaranteed Transient Deadlines”という表題の米国特許出願第12/944,467号の一部継続出願であり、上記の出願は、2009年12月16日に出願された、“System and Method of Dynamically Controlling Power in a Central Processing Unit”という表題の米国仮出願第61/286,991号に対する優先権の利益を主張し、これらの出願のすべての全体が参照によって組み込まれる。
本出願は、Rychlik他による、“System And Method For Controlling Central Processing Unit Power Based On Inferred Workload Parallelism”という表題の米国特許出願第12/944,140号、Rychlik他による、“System and Method for Controlling Central Processing Unit Power in a Virtualized System”という表題の米国特許出願第12/944,202号、Rychlik他による、“System and Method for Asynchronously and Independently Controlling Core Clocks in a Multicore Central Processing Unit”という表題の米国特許出願第12/944,321号、Thomson他による、“System and Method for Controlling Central Processing Unit Power with Reduced Frequency Oscillations”という表題の米国特許出願第12/944,378号、Thomson他による、“System and Method for Controlling Central Processing Unit Power With Guaranteed Steady State Deadlines”という表題の米国特許出願第12/944,561号、およびSur他による、“System and Method for Dynamically Controlling a Plurality of Cores in a Multicore Central Processing Unit based on Temperature”という表題の米国特許出願第12/944,564号に関連し、これらを参照によって組み込む。
EffectiveTransientBudget=(TransientResponseDeadline×NextCPUFreq)/(NextCPUFreq-CPUFreq)
ここで、
TransientResponseDeadline=過渡応答期限、すなわちスラック(slack)バジェット、
NextCPUFreq=達しつつあるCPU周波数よりも一段高い周波数である次のCPU周波数、かつ、
CPUFreq=達しつつあるCPU周波数(CPUFreq)
である。
102 筐体
104 上側筐体部分
108 ディスプレイ
110 トラックボール入力デバイス
112 電源投入ボタン
114 電源切断ボタン
116 インジケータライト
118 スピーカー
120 マルチボタンキーボード
122 リセットボタン
320 ポータブルコンピューティングデバイス
322 オンチップシステム
324 マルチコアCPU
325 第0のコア
326 第1のコア
327 第Nのコア
328 ディスプレイコントローラ
330 タッチスクリーンコントローラ
332 ディスプレイ/タッチスクリーン
334 ビデオエンコーダ
336 ビデオ増幅器
338 ビデオポート
340 USBコントローラ
342 USB
344 メモリ
346 SIMカード
348 CCD/CMOSカメラ
350 ステレオオーディオコーデック
352 オーディオ増幅器
354 ステレオスピーカー
356 ステレオスピーカー
358 マイクロフォン増幅器
360 マイクロフォン
362 FMチューナー
364 FMアンテナ
366 ステレオヘッドフォン
368 RF送受信機
370 RFスイッチ
372 RFアンテナ
374 キーパッド
376 マイクロフォンを備えたモノヘッドセット
378 バイブレータ
380 電源
388 ネットワークカード
400 処理システム
402 マルチコアCPU
404 メモリ
410 第0のコア
412 第1のコア
414 第Nのコア
416 第0のDCVS
417 第1のDCVS
418 第NのDCVS
420 オペレーティングシステム
422 スケジューラ
424 第1の実行キュー
426 第2の実行キュー
428 第Nの実行キュー
430 第1のアプリケーション
432 第2のアプリケーション
434 第Nのアプリケーション
436 タスク/スレッド
440 並列処理モニタ
500 方法
600 方法
1000 コンピューティングデバイス
1002 ハードウェア
1004 ソフトウェア
1006 ソフトウェア
1008 アイドル状態統計デバイス
1010 入力イベント
1012 CPU要求統計
1014 タイマードライバ
1016 DCVS制御モジュール
1018 CPU周波数ホットプラグ
1020 クロック、PMIC、SPM
1100 方法
1200 方法
1300 方法
1400 ポータブルコンピューティングデバイス
1401 複数のプロセッサ
1402 メモリ
1403 ディスプレイ
1404 アンテナ
1405 送受信機
1406 メニュー選択ボタンまたはロッカースイッチ
1500 サーバ
1501 プロセッシングコア
1502 揮発性メモリ
1503 ディスクドライブ
1504 ネットワークアクセスポート
1505 ネットワーク
1506 CDまたはDVDディスクドライブ
1511 マルチプロセッサシステム
1521 マルチプロセッサシステム
1531 マルチプロセッサシステム
1600 ラップトップコンピュータ
1601 プロセッシングコア
1602 揮発性メモリ
1604 ディスクドライブ
1606 フロッピーディスクドライブ
1608 CDドライブ
1610 プロセッシングコア
1616 タッチパッド
1618 キーボード
1620 ディスプレイ
1700 方法
1704 20msの過渡期限
1706 20msの過渡期限
1800 方法
1804 20msの過渡期限
1900 方法
Claims (40)
- 複数のプロセッサを有するコンピューティングデバイス上での性能を向上させる方法であって、
第1のプロセッサの安定状態の作業負荷を決定するステップと、
前記第1のプロセッサ上の前記決定された安定状態の作業負荷を実行するのに必要とされる作業の量を決定するステップと、
前記第1のプロセッサおよび第2のプロセッサを含むプロセッシンググループに対して性能保証値を計算するステップと、
アイドル状態からビジー状態に前記第1のプロセッサを移行するステップと、
動的クロックおよび電圧スケーリング動作を実行して、前記第1のプロセッサの実際の作業負荷に基づいて前記第1のプロセッサの周波数をスケーリングするステップと、
前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっているかどうかを判定するステップと、
前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっていると判定されたときに、前記第1のプロセッサおよび前記第2のプロセッサのうちの1つの前記周波数を上げるステップとを含む、方法。 - 前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっていると判定されたときに、前記第1のプロセッサおよび前記第2のプロセッサのうちの1つの前記周波数を上げるステップが、
前記第1のプロセッサまたは前記第2のプロセッサの前記周波数を最大のプロセッサ周波数に上げるステップを含む、請求項1に記載の方法。 - 前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっていると判定されたときに、前記第1のプロセッサおよび前記第2のプロセッサのうちの1つの前記周波数を上げるステップが、前記第1のプロセッサまたは前記第2のプロセッサの前記周波数を段階的に上げるステップを含み、
スケーリングされた周波数に基づいて前記性能保証値を更新し、
前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっているかどうかを判定し、
前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっていると判定されたときに、前記第1のプロセッサおよび前記第2のプロセッサのうちの1つの前記周波数を上げる
動作を繰り返し実行するステップをさらに含む、請求項1に記載の方法。 - 前記第1のプロセッサおよび前記第2のプロセッサを含むプロセッシンググループに対する性能保証値を計算するステップが、期限値を計算するステップを含む、請求項1に記載の方法。
- 前記第1のプロセッサおよび前記第2のプロセッサを含むプロセッシンググループに対する性能保証値を計算するステップが、バジェット値を計算するステップを含む、請求項1に記載の方法。
- 前記第1のプロセッサおよび前記第2のプロセッサを含むプロセッシンググループに対する性能保証値を計算するステップが、前記第1のプロセッサ上で実行されるようにスケジューリングされるタスクの要件を決定するステップを含む、請求項1に記載の方法。
- ビジー状態とアイドル状態との間の移行をサンプリングすることによって、パルス列を生成するステップをさらに含む、請求項1に記載の方法。
- 前記第1のプロセッサの安定状態の作業負荷を決定し、前記第1のプロセッサ上で安定状態の作業負荷を実行するために必要とされる作業の量を決定し、前記第1のプロセッサおよび前記第2のプロセッサを含むプロセッシンググループに対する性能保証値を計算する前記動作が、単一のスレッドによって実行される、請求項1に記載の方法。
- 前記単一のスレッドが前記第1のプロセッサ上で実行される、請求項8に記載の方法。
- 前記単一のスレッドが前記コンピューティングデバイスの前記第2のプロセッサ上で実行される、請求項8に記載の方法。
- 第1のプロセッサと、
第2のプロセッサと、
前記第1のプロセッサの安定状態の作業負荷を決定するための手段と、
前記第1のプロセッサ上の前記決定された安定状態の作業負荷を実行するのに必要とされる作業の量を決定するための手段と、
前記第1のプロセッサおよび前記第2のプロセッサを含むプロセッシンググループに対して性能保証値を計算するための手段と、
アイドル状態からビジー状態に前記第1のプロセッサを移行するための手段と、
動的クロックおよび電圧スケーリング動作を実行して、前記第1のプロセッサの実際の作業負荷に基づいて前記第1のプロセッサの周波数をスケーリングするための手段と、
前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっているかどうかを判定するための手段と、
前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっていると判定されたときに、前記第1のプロセッサおよび前記第2のプロセッサのうちの1つの前記周波数を上げるための手段とを含む、コンピューティングデバイス。 - 前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっていると判定されたときに、前記第1のプロセッサおよび前記第2のプロセッサのうちの1つの前記周波数を上げるための手段が、
前記第1のプロセッサまたは前記第2のプロセッサの前記周波数を最大のプロセッサ周波数に上げるための手段を含む、請求項11に記載のコンピューティングデバイス。 - 前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっていると判定されたときに、前記第1のプロセッサおよび前記第2のプロセッサのうちの1つの前記周波数を上げるための手段が、前記第1のプロセッサまたは前記第2のプロセッサの前記周波数を段階的に上げるための手段を含み、
スケーリングされた周波数に基づいて前記性能保証値を更新し、
前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっているかどうかを判定し、
前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっていると判定されたときに、前記第1のプロセッサおよび前記第2のプロセッサのうちの1つの前記周波数を上げる
動作を繰り返し実行するための手段をさらに含む、請求項11に記載のコンピューティングデバイス。 - 前記第1のプロセッサおよび前記第2のプロセッサを含むプロセッシンググループに対する性能保証値を計算するための手段が、期限値を計算するための手段を含む、請求項11に記載のコンピューティングデバイス。
- 前記第1のプロセッサおよび前記第2のプロセッサを含むプロセッシンググループに対する性能保証値を計算するための手段が、バジェット値を計算するための手段を含む、請求項11に記載のコンピューティングデバイス。
- 前記第1のプロセッサおよび前記第2のプロセッサを含むプロセッシンググループに対する性能保証値を計算するための手段が、前記第1のプロセッサ上で実行されるようにスケジューリングされるタスクの要件を決定するための手段を含む、請求項11に記載のコンピューティングデバイス。
- ビジー状態とアイドル状態との間の移行をサンプリングすることによって、パルス列を生成するための手段をさらに含む、請求項11に記載のコンピューティングデバイス。
- 前記第1のプロセッサの安定状態の作業負荷を決定し、安定状態の作業負荷を実行するために必要とされる作業の量を決定し、性能保証値を計算する前記動作を、単一のスレッドを介して遂行するための手段をさらに含む、請求項11に記載のコンピューティングデバイス。
- 前記第1のプロセッサ上で単一のスレッドを実行するための手段をさらに含む、請求項18に記載のコンピューティングデバイス。
- 前記コンピューティングデバイスの前記第2のプロセッサ上で前記単一のスレッドを実行するための手段をさらに含む、請求項18に記載のコンピューティングデバイス。
- 第1のプロセッサと、
第2のプロセッサと、
動作を実行するようにプロセッサ実行可能命令によって構成された一次プロセッサとを含む、コンピューティングデバイスであって、前記動作が、
前記第1のプロセッサの安定状態の作業負荷を決定するステップと、
前記第1のプロセッサ上の前記決定された安定状態の作業負荷を実行するのに必要とされる作業の量を決定するステップと、
前記第1のプロセッサおよび前記第2のプロセッサを含むプロセッシンググループに対して性能保証値を計算するステップと、
アイドル状態からビジー状態に前記第1のプロセッサを移行するステップと、
動的クロックおよび電圧スケーリング動作を実行して、前記第1のプロセッサの実際の作業負荷に基づいて前記第1のプロセッサの周波数をスケーリングするステップと、
前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっているかどうかを判定するステップと、
前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっていると判定されたときに、前記第1のプロセッサおよび前記第2のプロセッサのうちの1つの前記周波数を上げるステップと
を含む、コンピューティングデバイス。 - 前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっていると判定されたときに、前記第1のプロセッサおよび前記第2のプロセッサのうちの1つの前記周波数を上げるステップが、
前記第1のプロセッサまたは前記第2のプロセッサの前記周波数を最大のプロセッサ周波数に上げるステップを含むように動作を実行するように、前記一次プロセッサがプロセッサ実行可能命令によって構成される、請求項21に記載のコンピューティングデバイス。 - 前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっていると判定されたときに、前記第1のプロセッサおよび前記第2のプロセッサのうちの1つの前記周波数を上げるステップが、前記第1のプロセッサまたは前記第2のプロセッサの前記周波数を段階的に上げるステップを含むように動作を実行するように、前記一次プロセッサがプロセッサ実行可能命令によって構成され、
前記一次プロセッサが、
スケーリングされた周波数に基づいて前記性能保証値を更新し、
前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっているかどうかを判定し、
前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっていると判定されたときに、前記第1のプロセッサおよび前記第2のプロセッサのうちの1つの前記周波数を上げる
動作を繰り返し実行するようにプロセッサ実行可能命令によって構成される、請求項21に記載のコンピューティングデバイス。 - 前記第1のプロセッサおよび前記第2のプロセッサを含むプロセッシンググループに対する性能保証値を計算するステップが期限値を計算するステップを含むように動作を実行するように、前記一次プロセッサがプロセッサ実行可能命令によって構成される、請求項21に記載のコンピューティングデバイス。
- 前記第1のプロセッサおよび前記第2のプロセッサを含むプロセッシンググループに対する性能保証値を計算するステップがバジェット値を計算するステップを含むように動作を実行するように、前記一次プロセッサがプロセッサ実行可能命令によって構成される、請求項21に記載のコンピューティングデバイス。
- 前記第1のプロセッサおよび前記第2のプロセッサを含むプロセッシンググループに対する性能保証値を計算するステップが前記第1のプロセッサ上で実行されるようにスケジューリングされるタスクの要件を決定するステップを含むように動作を実行するように、前記一次プロセッサがプロセッサ実行可能命令によって構成される、請求項21に記載のコンピューティングデバイス。
- 前記一次プロセッサが、
ビジー状態とアイドル状態との間の移行をサンプリングすることによって、パルス列を生成するステップをさらに含む動作を実行するように、プロセッサ実行可能命令によって構成される、請求項21に記載のコンピューティングデバイス。 - 前記第1のプロセッサの安定状態の作業負荷を決定し、前記第1のプロセッサ上で安定状態の作業負荷を実行するために必要とされる作業の量を決定し、前記第1のプロセッサおよび前記第2のプロセッサを含むプロセッシンググループに対する性能保証値を計算する前記動作が、単一のスレッドによって実行されるように動作を実行するように、前記一次プロセッサがプロセッサ実行可能命令によって構成される、請求項21に記載のコンピューティングデバイス。
- 前記第1のプロセッサが前記一次プロセッサである、請求項28に記載のコンピューティングデバイス。
- 前記第2のプロセッサが前記一次プロセッサである、請求項28に記載のコンピューティングデバイス。
- 一次プロセッサに動作を実行させるように構成される、プロセッサ実行可能ソフトウェア命令が記憶された、非一時的コンピュータ可読記憶媒体であって、前記動作が、
第1のプロセッサの安定状態の作業負荷を決定するステップと、
前記第1のプロセッサ上の前記決定された安定状態の作業負荷を実行するのに必要とされる作業の量を決定するステップと、
前記第1のプロセッサおよび第2のプロセッサを含むプロセッシンググループに対して性能保証値を計算するステップと、
アイドル状態からビジー状態に前記第1のプロセッサを移行するステップと、
動的クロックおよび電圧スケーリング動作を実行して、前記第1のプロセッサの実際の作業負荷に基づいて前記第1のプロセッサの周波数をスケーリングするステップと、
前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっているかどうかを判定するステップと、
前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっていると判定されたときに、前記第1のプロセッサおよび前記第2のプロセッサのうちの1つの前記周波数を上げるステップとを含む、非一時的コンピュータ可読記憶媒体。 - 前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっていると判定されたときに、前記第1のプロセッサおよび前記第2のプロセッサのうちの1つの前記周波数を上げるステップが、
前記第1のプロセッサまたは前記第2のプロセッサの前記周波数を最大のプロセッサ周波数に上げるステップを含むように、前記一次プロセッサに動作を実行させるように、前記記憶されたプロセッサ実行可能ソフトウェア命令が構成される、請求項31に記載の非一時的コンピュータ可読記憶媒体。 - 前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっていると判定されたときに、前記第1のプロセッサおよび前記第2のプロセッサのうちの1つの前記周波数を上げるステップが、前記第1のプロセッサまたは前記第2のプロセッサの前記周波数を段階的に上げるステップを含むように、前記一次プロセッサに動作を実行させるように、前記記憶されたプロセッサ実行可能ソフトウェア命令が構成され、
前記記憶されたプロセッサ実行可能ソフトウェア命令が、
スケーリングされた周波数に基づいて前記性能保証値を更新し、
前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっているかどうかを判定し、
前記決定された作業の量と前記性能保証値の合計以上である組み合わされた期間、前記第1のプロセッサおよび前記第2のプロセッサが前記ビジー状態に留まっていると判定されたときに、前記第1のプロセッサおよび前記第2のプロセッサのうちの1つの前記周波数を上げる
動作を前記一次プロセッサに繰り返し実行させるように構成される、請求項31に記載の非一時的コンピュータ可読記憶媒体。 - 前記第1のプロセッサおよび前記第2のプロセッサを含むプロセッシンググループに対する性能保証値を計算するステップが期限値を計算するステップを含むように、前記一次プロセッサに動作を実行させるように、前記記憶されたプロセッサ実行可能ソフトウェア命令が構成される、請求項31に記載の非一時的コンピュータ可読記憶媒体。
- 前記第1のプロセッサおよび前記第2のプロセッサを含むプロセッシンググループに対する性能保証値を計算するステップがバジェット値を計算するステップを含むように、前記一次プロセッサに動作を実行させるように、前記記憶されたプロセッサ実行可能ソフトウェア命令が構成される、請求項31に記載の非一時的コンピュータ可読記憶媒体。
- 前記第1のプロセッサおよび前記第2のプロセッサを含むプロセッシンググループに対する性能保証値を計算するステップが前記第1のプロセッサ上で実行されるようにスケジューリングされるタスクの要件を決定するステップを含むように、前記一次プロセッサに動作を実行させるように、前記記憶されたプロセッサ実行可能ソフトウェア命令が構成される、請求項31に記載の非一時的コンピュータ可読記憶媒体。
- 前記記憶されたプロセッサ実行可能ソフトウェア命令が、
ビジー状態とアイドル状態との間の移行をサンプリングすることによって、パルス列を生成するステップをさらに含む動作を前記一次プロセッサに実行させるように構成される、請求項31に記載の非一時的コンピュータ可読記憶媒体。 - 前記第1のプロセッサの安定状態の作業負荷を決定し、前記第1のプロセッサ上で安定状態の作業負荷を実行するために必要とされる作業の量を決定し、前記第1のプロセッサおよび前記第2のプロセッサを含むプロセッシンググループに対する性能保証値を計算する動作が単一のスレッドによって実行されるように、前記一次プロセッサに動作を実行させるように、前記記憶されたプロセッサ実行可能ソフトウェア命令が構成される、請求項31に記載の非一時的コンピュータ可読記憶媒体。
- 前記記憶されたプロセッサ実行可能ソフトウェア命令が、前記第1のプロセッサが前記一次プロセッサであるように前記一次プロセッサに動作を実行させるように構成される、請求項38に記載の非一時的コンピュータ可読記憶媒体。
- 前記記憶されたプロセッサ実行可能ソフトウェア命令が、前記第2のプロセッサが前記一次プロセッサであるように前記一次プロセッサに動作を実行させるように構成される、請求項38に記載の非一時的コンピュータ可読記憶媒体。
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Cited By (2)
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---|---|---|---|---|
JP2020505703A (ja) * | 2017-01-26 | 2020-02-20 | エーティーアイ・テクノロジーズ・ユーエルシーAti Technologies Ulc | 適応電力制御ループ |
WO2023238276A1 (ja) * | 2022-06-08 | 2023-12-14 | 三菱電機株式会社 | 情報処理装置および情報処理方法 |
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US20160224053A1 (en) * | 2015-01-30 | 2016-08-04 | Qualcomm Incorporated | Timer-based processing unit operational scaling employing timer resetting on idle process scheduling |
US9886081B2 (en) * | 2015-09-16 | 2018-02-06 | Qualcomm Incorporated | Managing power-down modes |
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CN113031736A (zh) | 2019-12-09 | 2021-06-25 | 华为技术有限公司 | 一种电压调节方法和电子设备 |
US11449125B1 (en) * | 2021-04-01 | 2022-09-20 | Qualcomm Incorporated | Adaptive dynamic clock and voltage scaling |
CN114785376B (zh) * | 2022-05-06 | 2023-07-21 | Oppo广东移动通信有限公司 | 频压预配置方法和相关装置 |
US20240111560A1 (en) * | 2022-09-30 | 2024-04-04 | Subhankar Panda | Workload linked performance scaling for servers |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009110509A (ja) * | 2007-09-28 | 2009-05-21 | Intel Corp | プロセッサハードウェアフィードバックメカニズムを用いた最適プロセッサ性能レベルを選択するためのシステムおよび方法 |
JP2011521350A (ja) * | 2008-05-13 | 2011-07-21 | ブイエル シー.ブイ. | 電源マネージャ及び電源管理方法 |
WO2012086040A1 (ja) * | 2010-12-22 | 2012-06-28 | 富士通株式会社 | マルチコアプロセッサシステム、および電力制御方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9519300B2 (en) * | 2007-12-20 | 2016-12-13 | Ken Tsz Kin Mok | Reducing cross-regulation interferences between voltage regulators |
US20110145559A1 (en) * | 2009-12-16 | 2011-06-16 | Thomson Steven S | System and method for controlling central processing unit power with guaranteed steady state deadlines |
US9128705B2 (en) * | 2009-12-16 | 2015-09-08 | Qualcomm Incorporated | System and method for controlling central processing unit power with reduced frequency oscillations |
US8909962B2 (en) * | 2009-12-16 | 2014-12-09 | Qualcomm Incorporated | System and method for controlling central processing unit power with guaranteed transient deadlines |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009110509A (ja) * | 2007-09-28 | 2009-05-21 | Intel Corp | プロセッサハードウェアフィードバックメカニズムを用いた最適プロセッサ性能レベルを選択するためのシステムおよび方法 |
JP2011521350A (ja) * | 2008-05-13 | 2011-07-21 | ブイエル シー.ブイ. | 電源マネージャ及び電源管理方法 |
WO2012086040A1 (ja) * | 2010-12-22 | 2012-06-28 | 富士通株式会社 | マルチコアプロセッサシステム、および電力制御方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020505703A (ja) * | 2017-01-26 | 2020-02-20 | エーティーアイ・テクノロジーズ・ユーエルシーAti Technologies Ulc | 適応電力制御ループ |
WO2023238276A1 (ja) * | 2022-06-08 | 2023-12-14 | 三菱電機株式会社 | 情報処理装置および情報処理方法 |
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