JP2016225611A - Chip inductor - Google Patents
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Abstract
Description
本発明は、実装型（ＳＭＤ Ｔｙｐｅ）チップインダクター、特に、１００ＭＨｚ以上の高周波帯で用いられるチップインダクターに関する。 The present invention relates to a mount type (SMD Type) chip inductor, and particularly to a chip inductor used in a high frequency band of 100 MHz or higher.
チップインダクターは、回路基板に実装されるＳＭＤ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）形態のインダクター部品である。 The chip inductor is an SMD (Surface Mount Device) type inductor component mounted on a circuit board.
中でも、高周波用インダクターは、１００ＭＨｚ以上の高周波で用いられる製品のことである。 Among them, the high-frequency inductor is a product used at a high frequency of 100 MHz or higher.
この高周波用インダクターは、主にインピーダンスマッチング（Ｉｍｐｅｄａｎｃｅ ｍａｔｃｈｉｎｇ）用のＬＣ回路で多く用いられる。近年、無線通信市場のマルチバンド化の傾向に伴い様々な周波数が用いられており、これにより、マッチング（ｍａｔｃｈｉｎｇ）回路の数が増大し、高周波用インダクターの使用も増加している。 This high frequency inductor is mainly used in an LC circuit mainly for impedance matching. In recent years, various frequencies have been used in accordance with the trend toward multiband in the wireless communication market, which has increased the number of matching circuits and the use of high-frequency inductors.
高周波用インダクターにおける最も重要な技術的動向は、Ｈｉｇｈ‐Ｑ特性を有することである。この際、Ｑ＝ｗＬ／Ｒと表される。すなわち、Ｑ値は、与えられた周波数帯におけるインダクタンス（Ｌ）と抵抗（Ｒ）との比率を意味する。特に、電子部品の小型化の傾向により、素子のサイズは小さくし、且つＱ値は大きくすることが重要である。 The most important technical trend in high frequency inductors is to have a High-Q characteristic. At this time, Q = wL / R. That is, the Q value means a ratio of inductance (L) and resistance (R) in a given frequency band. In particular, due to the trend toward miniaturization of electronic components, it is important to reduce the element size and increase the Q value.
インピーダンスマッチング（Ｉｍｐｅｄａｎｃｅ Ｍａｔｃｈｉｎｇ）回路に用いられる部品であるため、高周波用インダクターは、特定の規格容量（Ｉｎｄｕｃｔａｎｃｅ、Ｌ）に応じて製品を製造する。 Since it is a component used in an impedance matching circuit, the high-frequency inductor manufactures a product according to a specific standard capacity (Inductance, L).
Ｈｉｇｈ‐Ｑ特性を実現するということは、一定の規格容量（Ｌ）で、より高いＱ値を有する素子部品を作製するということである。 Realizing the High-Q characteristic means that an element part having a higher Q value is produced with a constant standard capacity (L).
ところで、Ｑ＝ｗＬ／Ｒの式から分かるように、同一の容量でＱを高めるためには、使用周波数帯における抵抗（Ｒ）を低くすることが必要である。 Incidentally, as can be seen from the equation Q = wL / R, in order to increase Q with the same capacity, it is necessary to reduce the resistance (R) in the used frequency band.
特に、高周波用インダクターが主に用いられる１００ＭＨｚ〜５ＧＨｚ程度の高周波帯における抵抗を低くしなければならない。 In particular, the resistance in a high frequency band of about 100 MHz to 5 GHz where a high frequency inductor is mainly used must be lowered.
抵抗を低くするためには、回路コイル導線の厚さを厚くしたり、線幅を大きくしたりしなければならない。 In order to reduce the resistance, it is necessary to increase the thickness of the circuit coil conductor or increase the line width.
線幅を大きくすると、磁束が流れる内部コアの面積が減少して、Ｌが低くなるという負の効果が発生する。 Increasing the line width reduces the area of the inner core through which the magnetic flux flows, resulting in a negative effect that L is lowered.
したがって、コイル導線の厚さを大きくし、且つコイル間の層間距離を減少させる方法により抵抗を低くすることが好ましい。 Therefore, it is preferable to reduce the resistance by increasing the thickness of the coil conductor and reducing the interlayer distance between the coils.
しかし、コイル導線の厚さを厚くすることは、それ自体で技術的に難しい課題であり、コイルの厚さにより、積層される各層においてコイルのある部位とコイルのない部位との高さ段差が生じるため、この段差を解消するための特別な方法が必要である。 However, increasing the thickness of the coil lead wire is a technically difficult problem in itself, and the height difference between the portion where the coil is present and the portion where the coil is not present in each layer to be laminated depends on the thickness of the coil. Therefore, a special method for eliminating this step is necessary.
従来は、高周波用チップインダクターを主に積層セラミック技術を用いて製作していた。 Conventionally, high-frequency chip inductors have been manufactured mainly using multilayer ceramic technology.
すなわち、フェライトまたはガラスセラミック材料である誘電体粉末をスラリーに製作し、シートを製造した後、銀（Ａｇ）成分の導電性材料を用いてスクリーン印刷法により回路コイル（導線）を形成して各層（Ｌａｙｅｒ）を製作し、製作された各層を一括積層した後、焼結工程及び外部端子電極の形成工程を行うことでチップインダクターを製作した。 That is, a dielectric powder, which is a ferrite or glass ceramic material, is made into a slurry and a sheet is produced. Then, a circuit coil (conductor) is formed by screen printing using a conductive material of silver (Ag) component to form each layer. (Layer) was manufactured, and the manufactured layers were collectively laminated, and then a chip inductor was manufactured by performing a sintering process and an external terminal electrode forming process.
従来のセラミックインダクターでは、スクリーン印刷法（Ｓｃｒｅｅｎ Ｐｒｉｎｔｉｎｇ）により回路コイル（導線）を形成していた。 In a conventional ceramic inductor, a circuit coil (conductive wire) is formed by a screen printing method (Screen Printing).
そのため、導線の厚さを増大させて印刷するのに限界があり、焼結工程中に導線の厚さが減少するため、導線の厚さを厚くすることが困難であった。 For this reason, there is a limit in printing by increasing the thickness of the conductive wire, and the thickness of the conductive wire is reduced during the sintering process, so it is difficult to increase the thickness of the conductive wire.
さらに、導線の厚さを増大させたとしても、各層を一括積層する際に段差が生じるが、セラミックシートを用いる従来の方法では、このような段差の問題を解決するために非回路部の印刷、段差吸収シートなどの別の工程及び材料が必要である。このような別の工程は、収率と生産性を低下させる。 Further, even if the thickness of the conductive wire is increased, a step is generated when the layers are laminated at once. However, in the conventional method using a ceramic sheet, printing of a non-circuit portion is performed in order to solve the problem of such a step. Another process and material such as a step absorbing sheet is required. Such another process reduces yield and productivity.
本発明は、チップインダクター、特に高周波用チップインダクターに関する。 The present invention relates to a chip inductor, and more particularly to a high frequency chip inductor.
上述のように、従来の積層セラミック技術では、導線の厚さを厚くし、段差を解消することが困難であった。 As described above, with the conventional multilayer ceramic technology, it is difficult to increase the thickness of the conducting wire and eliminate the step.
本発明は、積層セラミック技術とは異なる、有機絶縁体を用いた工法を提示し、このような工法により、回路コイル（導線）の厚さの増大及び段差解消などの技術的難題を解決することができるチップインダクター、特に高周波用チップインダクターに関する。 The present invention presents a method using an organic insulator, which is different from the multilayer ceramic technology, and solves technical problems such as increasing the thickness of a circuit coil (conductor) and eliminating a step by using such a method. In particular, the present invention relates to a high frequency chip inductor.
本発明の一実施形態によるチップインダクターは、有機物及びコイル部を含むボディを含み、上記コイル部は導電性パターンと導電性ビアを有し、上記導電性ビアは、金属成分としてスズ（Ｓｎ）またはスズ（Ｓｎ）系のＩＭＣ（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）を含む。 A chip inductor according to an embodiment of the present invention includes a body including an organic material and a coil part, the coil part having a conductive pattern and a conductive via, and the conductive via is tin (Sn) as a metal component. Alternatively, tin (Sn) -based IMC (Intermetallic Compound) is included.
上記ＩＭＣは、導電性ビアの内部またはコイル部とビアとの境界面に形成され、Ｃｕ３Ｓｎ、Ｃｕ６Ｓｎ５、Ａｇ３Ｓｎなどであることができる。 The IMC is formed inside the conductive via or at the boundary surface between the coil portion and the via, and may be Cu 3 Sn, Cu 6 Sn 5 , Ag 3 Sn, or the like.
本発明の一実施形態によれば、銀（Ａｇ）焼結電極材料に代えて銅（Ｃｕ）メッキ電極材料を用いることで、高周波におけるＱ値を増加させることができる。 According to one embodiment of the present invention, the Q value at a high frequency can be increased by using a copper (Cu) plating electrode material instead of the silver (Ag) sintered electrode material.
銅メッキ電極は、純粋な材料の比抵抗の点では銀（Ａｇ）焼結電極材料に比べて不利であるが、メッキ電極という特性上、粒界（Ｇｒａｉｎ ｂｏｕｎｄａｒｙ）による抵抗の増加が焼結電極に比べて小さいため、抵抗の点では銀焼結電極に比べて有利である。 The copper plated electrode is disadvantageous in comparison with the silver (Ag) sintered electrode material in terms of the specific resistance of the pure material, but due to the characteristics of the plated electrode, the increase in resistance due to the grain boundary is a sintered electrode. Therefore, it is more advantageous than the silver sintered electrode in terms of resistance.
通常、銅メッキ電極の比抵抗は１．７〜１．８μΩｃｍ程度であるのに対し、積層セラミック工法に用いられる銀（Ａｇ）焼結電極の比抵抗は２．０〜２．２μΩｃｍ程度である。 Usually, the specific resistance of the copper-plated electrode is about 1.7 to 1.8 μΩcm, whereas the specific resistance of the silver (Ag) sintered electrode used in the multilayer ceramic method is about 2.0 to 2.2 μΩcm. .
また、本発明の一実施形態によれば、銅メッキ／銅箔エッチングにより回路パターンを形成するため、導線の厚さを自由に調節することができる。 Moreover, according to one embodiment of the present invention, the circuit pattern is formed by copper plating / copper foil etching, so that the thickness of the conductive wire can be freely adjusted.
回路コイル（導線）を形成する方法としては、銅箔エッチングを用いるテンティング（Ｔｅｎｔｉｎｇ）法、銅メッキを用いるＳＡＰ（Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）などが挙げられ、本発明の一実施形態では何れの方法を用いてもよく、特に制限されない。 Examples of the method for forming the circuit coil (conductive wire) include a tenting method using copper foil etching, SAP (Semi Additive Process) using copper plating, MSAP (Modified Semi Additive Process), and the like. In one embodiment, any method may be used and is not particularly limited.
従来のセラミックインダクターでは、スクリーン印刷法（Ｓｃｒｅｅｎ Ｐｒｉｎｔｉｎｇ）により回路コイル（導線）を形成していたため、導線の厚さを増大させて印刷するのに限界があり、焼結工程中に厚さが減少するため、導線の厚さを増大させることが困難であった。 In the conventional ceramic inductor, since the circuit coil (conductor) is formed by the screen printing method (Screen Printing), there is a limit in printing by increasing the thickness of the conductor, and the thickness is increased during the sintering process. Due to the decrease, it was difficult to increase the thickness of the conducting wire.
これに対し、本発明の一実施形態による回路コイル（導線）の形成方法によれば、メッキの厚さと銅箔の厚さを容易に調節することができるため、銅（Ｃｕ）回路コイルの厚さを自由に増大させることで、抵抗を低くしてＱ値を増加させることができる。 In contrast, according to the method for forming a circuit coil (conductor) according to an embodiment of the present invention, the thickness of the copper (Cu) circuit coil can be easily adjusted because the thickness of the plating and the thickness of the copper foil can be easily adjusted. By freely increasing the thickness, the resistance can be lowered and the Q value can be increased.
また、本発明の一実施形態によれば、銅箔エッチングにより導線パターンを形成するため、導線の厚さを自由に調節することができる。導線の厚さを調節することで、抵抗を低くしてＱ値を増加させることができる。 Moreover, according to one Embodiment of this invention, since a conducting wire pattern is formed by copper foil etching, the thickness of a conducting wire can be adjusted freely. By adjusting the thickness of the conducting wire, the resistance can be lowered and the Q value can be increased.
また、本発明の一実施形態によれば、誘電体材料としてポリマー（Ｐｏｌｙｍｅｒ）などの有機物を主成分とする材料を用いるため、低い誘電率を実現することができる。 In addition, according to an embodiment of the present invention, a low dielectric constant can be realized because a material mainly composed of an organic substance such as a polymer is used as the dielectric material.
従来のセラミックインダクターに用いていたガラスセラミック材料の誘電率が５〜１０程度であり、フェライト材料の誘電率が１５程度であるのに対し、有機物を主成分とする誘電体は、通常、５以下の誘電率を有する。 Whereas the dielectric constant of the glass ceramic material used in the conventional ceramic inductor is about 5 to 10 and the dielectric constant of the ferrite material is about 15, the dielectric material mainly composed of an organic substance is usually 5 It has the following dielectric constant.
これにより、Ｑ特性に悪影響を与える自己共振（Ｓｅｌｆ ｒｅｓｏｎａｎｃｅ）現象による影響を低減することができる。 Thereby, the influence by the self-resonance (Self resonance) phenomenon which has a bad influence on Q characteristic can be reduced.
すなわち、低い誘電率により、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）が従来のセラミックインダクターより高くなるため、数ＧＨｚの周波数帯域でも自己共振現象による影響が減少し、これにより、安定したＱ特性を実現することができる。 That is, since the self-resonant frequency (SRF) is higher than that of the conventional ceramic inductor due to the low dielectric constant, the influence of the self-resonance phenomenon is reduced even in the frequency band of several GHz, and thereby stable Q characteristics. Can be realized.
また、セラミックシートに比べて無機物の含量が低く、且つ流れ性の良い有機絶縁材料を用いることで、積層時に生じる段差を効果的に抑制することができる。 Moreover, the step which arises at the time of lamination | stacking can be effectively suppressed by using the organic insulating material with low content of an inorganic substance compared with a ceramic sheet | seat, and favorable flowability.
本発明では、段差を解消するための方法として、各層を形成する時に有機絶縁材料の流れ性を用いて実質的に段差のない形態の層を形成する方法、または一括積層する時に有機絶縁材料の流れ性を用いて段差を解消する方法という二つの方法を提示する。 In the present invention, as a method for eliminating the step, a method of forming a layer having a substantially step-free form by using the flowability of the organic insulating material when forming each layer, or a method of forming the organic insulating material at the time of stacking together. Two methods of eliminating the step using flowability are presented.
二つの方法では、両方とも、半硬化状態の有機絶縁材料の流れ性を用いて段差を解消する。 In both methods, the steps are eliminated by using the flowability of the semi-cured organic insulating material.
半硬化状態は、プリプレグ（Ｐｒｅｐｒｅｇ）、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ‐Ｔｒｉａｚｉｎｅ）樹脂などのＢステージ（Ｂ‐ｓｔａｇｅ）を有する熱硬化性樹脂材料を用いて具現してもよく、ＵＶ硬化及び／または熱硬化のメカニズムをともに有する樹脂材料を用いて具現してもよい。 The semi-cured state may be realized using a thermosetting resin material having a B-stage such as a prepreg or a BT (Bismaleimide-Triazine) resin, and UV curing and / or thermosetting. You may implement using the resin material which has a mechanism together.
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。 Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention can be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for a clearer description.
図１は本発明の一実施形態によるチップインダクターの内部を示した投影斜視図である。 FIG. 1 is a projected perspective view showing the inside of a chip inductor according to an embodiment of the present invention.
図２は本発明の他の実施形態によるチップインダクターの内部を示した投影斜視図である。 FIG. 2 is a projected perspective view showing the inside of a chip inductor according to another embodiment of the present invention.
図３は本発明の他の実施形態によるチップインダクターの内部を示した投影斜視図である。 FIG. 3 is a perspective view illustrating the inside of a chip inductor according to another embodiment of the present invention.
図１を参照すれば、本発明の一実施形態によるチップインダクターは、有機物及びコイル部２０を含むボディ１０と、上記ボディ１０の両側に配置された外部電極３１、３２と、を含む。
Referring to FIG. 1, a chip inductor according to an embodiment of the present invention includes a
また、上記コイル部２０は、導電性パターン２１及び導電性ビア４１を有する。
The
上記ボディ１０は有機成分を含む有機物を含むことができる。
The
上記有機物は、Ｂステージを有する熱硬化性有機物またはＵＶ硬化及び熱硬化のメカニズムをともに有する感光性有機物であり、フィラー（Ｆｉｌｌｅｒ）成分として、ＳｉＯ２／Ａｌ２Ｏ３／ＢａＳＯ４／Ｔａｌｃなどの無機成分をさらに含むことができる。 The organic material is a thermosetting organic material having a B stage or a photosensitive organic material having both UV curing and thermal curing mechanisms, and a filler component such as SiO 2 / Al 2 O 3 / BaSO 4 / Talc is used. An inorganic component can be further included.
これに対し、従来のチップインダクターのボディは、ガラスセラミック（Ｇｌａｓｓ Ｃｅｒａｍｉｃ）、Ａｌ２Ｏ３、フェライト（Ｆｅｒｒｉｔｅ）などのセラミック材料で形成され、８００℃以上の焼結工程を経るため、実質的に有機成分を含まない。 On the other hand, the body of the conventional chip inductor is made of a ceramic material such as glass ceramic, Al 2 O 3 , ferrite (ferrite), etc. Does not contain organic components.
一方、上記導電性パターン２１は銅（Ｃｕ）配線からなる。導線回路を形成する方法としては、銅箔エッチング（Ｃｕ ｆｏｉｌ ｅｔｃｈｉｎｇ）を用いるテンティング（Ｔｅｎｔｉｎｇ）法、銅メッキを用いるＳＡＰ（Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）などが挙げられ、本発明では何れの方法を用いてもよい。
On the other hand, the
導電性ビア４１は、有機物と金属とを混合したペーストまたはメッキ方法により形成された金属であることができ、金属成分として、ＳｎまたはＳｎ系金属間化合物（ＩＭＣ、Ｉｎｔｅｒｍｅｔａｌｌｉｃ ｃｏｍｐｏｕｎｄ）を含む。 The conductive via 41 may be a paste formed by mixing an organic substance and a metal or a metal formed by a plating method, and includes Sn or an Sn-based intermetallic compound (IMC, Intermetallic compound) as a metal component.
本発明の一実施形態によれば、上記導電性パターン２１と上記導電性ビア４１との間に接着層が形成されており、上記接着層は、上記導電性パターン２１及び上記導電性ビア４１と異なる物質で形成される。
According to an embodiment of the present invention, an adhesive layer is formed between the
上記接着層は、上記導電性パターン２１及び上記導電性ビア４１より低い融点の物質からなることができる。
The adhesive layer may be made of a material having a lower melting point than the
上記導電性パターン２１及び上記導電性ビア４１は銅（Ｃｕ）を含み、上記接着層はスズ（Ｓｎ）を含むことができ、例えば、上記導電性パターン２１と導電性ビア４１との界面にはＳｎ系金属間化合物が形成され、上記Ｓｎ系金属間化合物としては、Ｃｕ３Ｓｎ、Ｃｕ６Ｓｎ５、Ａｇ３Ｓｎなどが挙げられる。
The
上記Ｓｎ系金属間化合物は、上記導電性パターン２１と上記導電性ビア４１との界面には必ず形成されるが、上記導電性ビア４１の内部には、形成されても形成されなくてもよい。
The Sn-based intermetallic compound is necessarily formed at the interface between the
セラミック技術を用いた従来のチップインダクターの導電性パターンは、銀／銅（Ａｇ／Ｃｕ）の焼結体の形態に製作され、導電性ビアも、導電性パターンと類似に銀／銅（Ａｇ／Ｃｕ）の焼結体の形態に製作される。 The conductive pattern of a conventional chip inductor using ceramic technology is manufactured in the form of a sintered body of silver / copper (Ag / Cu), and the conductive via is similar to the conductive pattern in silver / copper (Ag). / Cu) in the form of a sintered body.
焼結添加物などによって、導電性ビアと導電性パターンの成分が微細に変わり得るが、８０ｗｔ％以上の主成分は金属焼結体であり、この金属焼結体が焼結工程により形成される間に有機物が焼失するため、実質的に有機物を含まない。 Depending on the sintering additive, the components of the conductive via and the conductive pattern may change finely, but the main component of 80 wt% or more is a metal sintered body, and this metal sintered body is formed by the sintering process. Since the organic matter is burnt out in between, the organic matter is not substantially contained.
一方、本発明の一実施形態における導電性ビア４１は、焼結された金属電極でなく、有機物を含む金属ペースト（Ｐａｓｔｅ）またはメッキ法により形成された金属柱である。 On the other hand, the conductive via 41 according to an embodiment of the present invention is not a sintered metal electrode but a metal paste (Paste) containing an organic substance or a metal column formed by a plating method.
導電性ビア４１は、金属成分としてＳｎまたはＳｎ系金属間化合物（ＩＭＣ、Ｉｎｔｅｒｍｅｔａｌｌｉｃ ｃｏｍｐｏｕｎｄ）を含むことを特徴とする。 The conductive via 41 includes Sn or an Sn-based intermetallic compound (IMC, Intermetallic compound) as a metal component.
本発明の一実施形態によれば、上記導電性パターン２１は、メッキ及び圧延などの方法により製造された銅（Ｃｕ）配線からなるのに対し、上記導電性ビア４１は、有機物と金属とを混合したペーストまたはメッキ方法により形成される。
According to an embodiment of the present invention, the
上記ペーストは、体積比で２０〜８０％程度の有機物を含む。 The paste contains about 20 to 80% organic matter by volume.
また、上記メッキ方法により形成された導電性ビア４１は、実質的に純粋な金属である。より詳細には、上記有機物‐金属複合材料で形成されたビアまたはメッキ方法により形成されたビアの両方ともにおいて金属はスズ（Ｓｎ）またはスズ（Ｓｎ）系混合金属を含むことができる。 Further, the conductive via 41 formed by the plating method is substantially pure metal. More specifically, the metal may include tin (Sn) or a tin (Sn) based mixed metal in both the via formed of the organic-metal composite material or the via formed by the plating method.
本発明の一実施形態によれば、上記導電性パターン２１と導電性ビア４１は、一括積層工程により直接接触し、その界面に金属間化合物層が形成される。
According to an embodiment of the present invention, the
上記金属間化合物層を容易に形成するために、一括積層工程とは別の熱処理工程を追加することができる。 In order to easily form the intermetallic compound layer, a heat treatment step different from the batch lamination step can be added.
通常のビルドアップ（Ｂｕｉｌｄ‐ｕｐ）方式のＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）技術では、導電性ビアを導電性パターンと同一の材質の金属材料で形成するため、ＩＭＣ層が形成されない。 In a normal build-up (PCB) printed circuit board (PCB) technique, the conductive via is formed of a metal material of the same material as the conductive pattern, and thus the IMC layer is not formed.
本発明の一実施形態による方式では、通常のビルドアップ（Ｂｕｉｌｄ‐ｕｐ）方式とは異なり、新しい方法を用いて導電性パターン２１と導電性ビア４１とを接続させる。より詳細には、導電性パターン２１を構成する金属と導電性ビア４１を構成する金属との間の拡散（ｄｉｆｆｕｓｉｏｎ）結合により導電性パターン２１と導電性ビア４１とが電気的に接続されるようにする方法を用いる。
In the method according to an embodiment of the present invention, the
本発明の一実施形態によれば、上記導電性パターン２１と導電性ビア４１との電気的接続のために、導電性ビア４１の構成物としてスズ（Ｓｎ）を含ませる。
According to an embodiment of the present invention, tin (Sn) is included as a constituent of the conductive via 41 for electrical connection between the
スズ（Ｓｎ）を含むことで、導電性パターン２１の主成分として用いられた銅（Ｃｕ）との反応により、金属間化合物を容易に形成することができる。
By including tin (Sn), an intermetallic compound can be easily formed by reaction with copper (Cu) used as the main component of the
金属間化合物が形成されるようにすることで、導電性ビア４１と導電性パターン２１との接触を、単なる物理的接触でなく、化学的結合による接触に変えることができる。
By forming the intermetallic compound, the contact between the conductive via 41 and the
導電性ビア４１において、スズが含まれた部分は、導電性ビア４１の全体領域であってもよく、一括積層工程で接触される導電性パターン２１との界面付近にのみスズ成分が含まれるようにしてもよい。
In the conductive via 41, the portion containing tin may be the entire region of the conductive via 41, and the tin component is included only in the vicinity of the interface with the
導電性ビア４１と導電性パターン２１の一括積層工程で接触される界面付近にのみスズ成分を配置しようとする際に、スズ（Ｓｎ）メッキを用いてその界面部分にのみスズ層を配置することもできる。
When the tin component is to be disposed only in the vicinity of the interface that is in contact with the conductive via 41 and the
上記導電性パターン２１と上記接着層との間には、スズ（Ｓｎ）と銅（Ｃｕ）を含む化合物が形成されることができ、上記導電性ビア４１と上記接着層との間には、スズ（Ｓｎ）と銅（Ｃｕ）を含む化合物が形成されることができる。
A compound containing tin (Sn) and copper (Cu) may be formed between the
本発明の一実施形態によれば、ＰＣＢ基板またはＰＣＢ基板内に内蔵されるインダクターとは異なり、上記ボディ１０の両側に外部電極３１、３２が配置される。
According to an embodiment of the present invention, unlike the PCB substrate or the inductor built in the PCB substrate, the
上記外部電極３１、３２は一対で構成され、上記ボディ１０の長さ方向に対称な位置に配置される。より詳細には、上記外部電極３１、３２の最外層はスズ（Ｓｎ）メッキ層であり、その下部にニッケル（Ｎｉ）メッキ層が配置されることができる。
The
図１を参照すれば、本発明の一実施形態によるチップインダクターにおいて、外部電極３１、３２は「Ｌ」字状を有することができる。
Referring to FIG. 1, in the chip inductor according to an embodiment of the present invention, the
すなわち、上記外部電極３１、３２は、上記ボディ１０の長さ方向に対称な位置で、ボディ１０の下面に延びて配置された形状を有する。
In other words, the
上記のように外部電極３１、３２が「Ｌ」字状を有する場合、従来のチップインダクターにおけるボディの長さ方向の両側面と上下面に配置される外部電極に比べて、寄生キャパシタンスの発生を最小化することができ、Ｑ特性が向上する効果がある。
When the
また、後述する図２の外部電極の形状に比べて、基板への実装時に半田の塗布面積が広くなって、チップインダクターの基板への実装時における固着強度が向上する効果もある。 Further, compared to the shape of the external electrode shown in FIG. 2 described later, the solder application area is widened when mounted on the substrate, and there is an effect that the fixing strength when the chip inductor is mounted on the substrate is improved.
図２を参照すれば、本発明の他の実施形態によるチップインダクターにおいて、外部電極３１´、３２´は上記ボディ１０の下面に配置されることができる。
Referring to FIG. 2, in the chip inductor according to another embodiment of the present invention, the
上記のように、外部電極３１´、３２´がボディ１０の下面に配置される場合、従来のチップインダクターにおいてボディの長さ方向の両側面と上下面に配置される外部電極や、上記図１に示したように「Ｌ」字状を有する外部電極に比べて、寄生キャパシタンスの発生を最小化することができて、Ｑ特性が向上する効果がある。
As described above, when the
図３を参照すれば、本発明の他の実施形態によるチップインダクターにおいて、外部電極３１´´、３２´´は、上記ボディ１０の長さ方向の両側面と上下面を含む領域に配置されることができる。
Referring to FIG. 3, in the chip inductor according to another embodiment of the present invention, the
一方、図１〜図３を参照すれば、上記コイル部２０は、チップインダクターの実装面に垂直な形態に配置されることができる。
Meanwhile, referring to FIGS. 1 to 3, the
本発明の一実施形態によれば、上記ボディ１０は、有機物を含む複数の層が積層されて形成されることができる。
According to an embodiment of the present invention, the
別のコア層を有し、そのコア層に積層される２層以下の薄膜型パワーインダクター、またはコア（Ｃｏｒｅ）層とビルドアップ（Ｂｕｉｌｄ‐ｕｐ）層が互いに異なる誘電体材料で構成される薄膜型コモンモードフィルター（ＣＭＦ）とは異なり、本発明の一実施形態によるチップインダクターのボディ１０は、有機物を含む複数の層のみで構成され、コア層に該当する部分がない。
Two or less thin film power inductors that have another core layer and are stacked on the core layer, or the core layer and the build-up layer are made of different dielectric materials Unlike a thin film common mode filter (CMF), the
より詳細には、上記複数の層の一層の厚さは５０μｍ以下であることができる。 More specifically, the thickness of each of the plurality of layers may be 50 μm or less.
また、上記有機物を含む複数の層は、互いに直接接触することができる。 In addition, the plurality of layers containing the organic substance can be in direct contact with each other.
本発明の一実施形態によれば、上記ボディ１０は無機物をさらに含み、上記無機物の含量は上記有機物の含量より少ない。
According to an embodiment of the present invention, the
通常、チップインダクターのボディは、ガラスセラミック（Ｇｌａｓｓ Ｃｅｒａｍｉｃ）、Ａｌ２Ｏ３、フェライト（Ｆｅｒｒｉｔｅ）などのセラミック材料で形成され、実質的に有機成分は含まない。 In general, the body of the chip inductor is formed of a ceramic material such as glass ceramic, Al 2 O 3 , or ferrite, and substantially does not include an organic component.
上記導電性ビア４１の形状は、その断面が四角形状であることができるが、必ずしもこれに制限されるものではない。 The shape of the conductive via 41 may be a square shape in cross section, but is not necessarily limited thereto.
一般のビルドアップ（Ｂｕｉｌｄ‐ｕｐ）方法で順に積層して製作するインダクターはビアの断面形状が台形状であるが、本発明の一実施形態によるチップインダクターはビアの断面形状が四角形状であることができる。 An inductor manufactured by sequentially stacking using a general build-up method has a trapezoidal cross-sectional shape of a via, but a chip inductor according to an embodiment of the present invention has a square cross-sectional shape of a via. be able to.
本発明の一実施形態によれば、上記導電性パターン２１と導電性ビア４１との間にスズ（Ｓｎ）層がさらに配置されることができる。
According to an embodiment of the present invention, a tin (Sn) layer may be further disposed between the
上記スズ（Ｓｎ）層は、メッキにより形成されることができるが、必ずしもこれに制限されるものではない。 The tin (Sn) layer can be formed by plating, but is not necessarily limited thereto.
上記スズ（Ｓｎ）層は、上記導電性パターン２１と導電性ビア４１との接着のために、その間に配置されることができる。
The tin (Sn) layer may be disposed between the
図４は本発明の他の実施形態によるチップインダクターの内部を示した投影斜視図である。 FIG. 4 is a perspective view showing the inside of a chip inductor according to another embodiment of the present invention.
図４を参照すれば、本発明の他の実施形態によるチップインダクターにおいて、上記導電性パターン２１と導電性ビア４１を含むコイル部２０は、上記チップインダクターの基板実装面に水平な形態に配置されることができ、その他には、上述の本発明の一実施形態によるチップインダクターの特徴と同一である。
Referring to FIG. 4, in a chip inductor according to another embodiment of the present invention, the
以下に、本発明の一実施形態によるチップインダクターを製作する様々な実施例について説明するが、本発明がこの実施例に限定されるものではない。 Hereinafter, various examples for fabricating a chip inductor according to an embodiment of the present invention will be described, but the present invention is not limited to these examples.
図５ａ〜図５ｇは本発明の第１実施例によるチップインダクターの製造工程図である。 5a to 5g are manufacturing process diagrams of the chip inductor according to the first embodiment of the present invention.
図６ａ〜図６ｋは本発明の第２実施例によるチップインダクターの製造工程図である。 6a to 6k are process diagrams for manufacturing a chip inductor according to a second embodiment of the present invention.
図７ａ〜図７ｌは本発明の第３実施例によるチップインダクターの製造工程図である。 7a to 7l are process diagrams for manufacturing a chip inductor according to a third embodiment of the present invention.
図８ａ〜図８ｍは本発明の第４実施例によるチップインダクターの製造工程図である。 8a to 8m are manufacturing process diagrams of a chip inductor according to a fourth embodiment of the present invention.
図９ａ〜図９ｍは本発明の第５実施例によるチップインダクターの製造工程図である。 9a to 9m are manufacturing process diagrams of a chip inductor according to a fifth embodiment of the present invention.
図１０ａ〜図１０ｍは本発明の第６実施例によるチップインダクターの製造工程図である。 10a to 10m are manufacturing process diagrams of a chip inductor according to a sixth embodiment of the present invention.
第１実施例
１．キャリアフィルム（Ｃａｒｒｉｅｒ ｆｉｌｍ）に半硬化状態の誘電体フィルム（ｆｉｌｍ）をラミネート（Ｌａｍｉｎａｔｉｏｎ）する段階
First Embodiment Laminating a semi-cured dielectric film (lamination) on a carrier film (Carrier film)
キャリアフィルム（Ｃａｒｒｉｅｒ ｆｉｌｍ）１１０´は、誘電体フィルム（ｆｉｌｍ）１１１を各工程段階でハンドリング（Ｈａｎｄｌｉｎｇ）できるようにし、且つ誘電体を保護するための目的に用いられる樹脂フィルムであって、誘電体フィルム１１１の両面に接着される。
The
キャリアフィルム１１０´は、ＰＥＴ（Ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ）、ＰＥＮ（Ｐｏｌｙｅｔｈｙｌｅｎｅ‐ｎａｐｈｔｈａｌａｔｅ）、ＰＣ（Ｐｏｌｙｃａｒｂｏｎａｔｅ）などの樹脂材料からなる、１０〜２００μｍ程度の厚さの資材である。
The
本実施例では５０μｍのＰＥＴキャリアフィルムを用いた。 In this example, a 50 μm PET carrier film was used.
キャリアフィルム１１０´は、粘着力を有し、且つ除去過程で容易に剥離される性質を有しなければならない。 The carrier film 110 'should have adhesive properties and be easily peeled off during the removal process.
そのために、高温発泡型接着剤、ＵＶ硬化型接着剤などを用いて、粘着と剥離を調節することができる。 Therefore, sticking and peeling can be adjusted using a high-temperature foaming adhesive, a UV curable adhesive, or the like.
本実施例では、１００℃に加熱すると粘着力が失われる高温発泡型接着剤を用いてキャリアフィルム１１０´と誘電体フィルム１１１とを接着した。
In this example, the
誘電体フィルム１１１は、半硬化状態を有する熱硬化性樹脂材料からなる。
The
本実施例では、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ‐Ｔｒｉａｚｉｎｅ）樹脂を用いた。ラミネート段階で誘電体フィルム１１１は半硬化状態である。半硬化状態を具現するために、熱硬化性樹脂材料を用いてもよく、ＵＶ硬化／熱硬化のメカニズムをともに有する材料を用いてもよい。
In this example, BT (Bismaleimide-Triazine) resin was used. At the laminating stage, the
本実施例において、誘電体フィルム１１１の厚さは１０μｍであった。
In this example, the thickness of the
２．レーザー打ち抜き（Ｌａｓｅｒ Ｐｕｎｃｈｉｎｇ）を用いてビアホール（Ｖｉａ Ｈｏｌｅ）を形成する段階
キャリアフィルム１１０´に誘電体フィルム１１１をラミネートした状態で、レーザー打ち抜き（Ｌａｓｅｒ Ｐｕｎｃｈｉｎｇ）法によりビアホール（Ｖｉａ Ｈｏｌｅ）１４０を形成する。
2. Forming via holes using laser punching Via
レーザー打ち抜き（Ｌａｓｅｒ Ｐｕｎｃｈｉｎｇ）では、ＣＯ２レーザーや固体レーザーの何れを用いてもよく、ホールの直径が１０〜２００μｍ範囲内となるように施すことができる。 In laser punching, either a CO 2 laser or a solid laser may be used, and the hole diameter may be within a range of 10 to 200 μm.
本実施例では、固体ＵＶレーザーを用いて、直径４０μｍのビアホール１４０を形成した。
In this example, a via
３．ビアホールに金属ペーストを充填する段階
ペースト印刷法によりビアホール１４０に金属ペーストを充填することで、ビア導体１４１を形成する。ここで、金属ペーストは、導電性金属と有機バインダーの分散物の形態である。本実施例では、体積比で２０〜８０ｖｏｌ％の導電性金属を含む金属ペーストを用いた。
3. Step of Filling Via Hole with Metal Paste Filling the via
金属の比率が低い場合には、電気伝導度が低下して、インダクターの抵抗及び品質係数に悪影響を与える恐れがある。反対に、金属の比率が高すぎる場合には、分散及び印刷工程が困難となる恐れがある。 If the metal ratio is low, the electrical conductivity can be reduced, adversely affecting the resistance and quality factor of the inductor. On the other hand, if the metal ratio is too high, the dispersion and printing process may be difficult.
４．キャリアフィルムを除去して銅箔をラミネートする段階
キャリアフィルム１１０´を除去し、銅箔１２０をラミネートする。１００℃で３０秒間加熱して発泡テープの接着力を除去してからキャリアフィルム１１０´を除去する。キャリアフィルム１１０´を除去した後、銅箔１２０を付着する。この際、銅箔１２０の厚さは、３〜５０μｍと様々な厚さに調節可能である。本実施例では、８μｍの銅箔１２０を用いた。
4). The step of removing the carrier film and laminating the copper foil The
５．パターンエッチング（Ｐａｔｔｅｒｎ Ｅｔｃｈｉｎｇ）方法を用いて回路パターンを形成する段階
ドライフィルムレジスト（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を用いて露光及び現像エッチングを施す。ネガ型ドライフィルム（Ｎｅｇａｔｉｖｅ Ｄｒｙ Ｆｉｌｍ）を両面に付着した後、露光及び現像を施して、ドライフィルムが除去された部分を介して銅箔をエッチングする。この際、回路パターン１２１の幅を１５μｍに形成する。回路パターン１２１を形成する時に、回路パターン１２１とビア導体１４１とが接続される部分であるビアパッド１２１´をともに形成する。ビアパッド１２１´のサイズは５０μｍとする。
5. A step of forming a circuit pattern using a pattern etching method Exposure and development etching are performed using a dry film resist (Dry Film Resist). After a negative dry film (Negative Dry Film) is attached to both sides, exposure and development are performed, and the copper foil is etched through the portion where the dry film is removed. At this time, the width of the
６．個別形成された各層（Ｌａｙｅｒ）を積層する段階
上記段階で製作されたパターンを有する層（Ｏｄｄ ｎｕｍｂｅｒ ｌａｙｅｒ）１１１ｂ、１１１ｄ、１１１ｆとは別に、ビアのみを有する層（Ｅｖｅｎ ｎｕｍｂｅｒ ｌａｙｅｒ）１１１ｃ、１１１ｅを製作する。ビアのみが存在する層は、上記４段階でキャリアフィルムを除去するだけで簡単に製作することができる。
6). Step of laminating each layer (Layer) formed individually In addition to layers (Odd number layer) 111b, 111d, 111f having a pattern manufactured in the above step, layers (Even number layer) 111c, 111e having only vias are formed. To manufacture. A layer having only vias can be easily manufactured by removing the carrier film in the above four steps.
各層を積層する時に、最外側層１１１ａ、１１１ｇは、導電体を外部から遮断させる層であって、絶縁体からなる層を用いることができる。本実施例では、内層の誘電体フィルムと同一の材質からなるフィルムを用いて、カバー用フィルムを製作した。カバー層用フィルムの厚さは３０μｍであった。
When laminating each layer, the
上記のように個別形成された各層を一括積層して圧着することで、図５ｇに示したように、内部に回路パターン１２１及びビア導体１４１が配置されたボディ１１０を製作することができる。
By individually laminating and pressing the layers individually formed as described above, the
次の工程は、一般のチップインダクターの製作工程と類似し、具体的には、切断、研磨、外部電極の形成、及びその外側にニッケル／スズメッキ工程が行われることができ、最後に、測定工程及びテーピング（Ｔａｐｉｎｇ）工程がさらに行われることができる。 The next process is similar to the general chip inductor manufacturing process, specifically, cutting, polishing, external electrode formation, and nickel / tin plating process on the outside can be performed, and finally the measurement A process and a taping process may be further performed.
第２実施例
１．誘電体フィルムに銅箔をラミネート（Ｌａｍｉｎａｔｉｏｎ）する段階
誘電体フィルム２１１に銅箔２２０をラミネートする。銅箔２２０及び誘電体フィルム２１１は、上記第１実施例と同一である。
２．キャリアフィルムをラミネートする段階
本実施例では、キャリアフィルム２１０´として２０μｍのＰＥＴフィルムを用いた。第１実施例と同様に、キャリアフィルム２１０´は、接着力を調節することができるメカニズムを有する接着剤を用いて付着する。
2. Step of Laminating Carrier Film In this example, a 20 μm PET film was used as the
３．レーザー穴あけ（Ｌａｓｅｒ Ｄｒｉｌｌｉｎｇ）を用いてビアホール（Ｖｉａ Ｈｏｌｅ）を形成する段階
ビアホール２４０の直径は、第１実施例と同様に４０μｍとする。
3. A step of forming a via hole using laser drilling The diameter of the via
４．スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）によりシード層（Ｓｅｅｄ Ｌａｙｅｒ）を形成する段階
チタン（Ｔｉ）薄膜２５１をスパッタリング法により形成する。薄膜の厚さは１μｍに形成する。
4). A step of forming a seed layer by sputtering (sputtering) A titanium (Ti)
５．キャリアフィルムを除去する段階
第１実施例と同様に、接着力調節器具を用いてキャリアフィルム２１０´を除去する。
5. Step of removing carrier film As in the first embodiment, the carrier film 210 'is removed using an adhesive force adjusting device.
６．電解メッキ法によりビア導体を形成する段階
銅（Ｃｕ）電解メッキによりビアホール２４０をメッキすることでビア導体２４１を形成する。
6). Step of forming via conductor by electrolytic plating method The via
７．電解メッキ法によりスズ（Ｓｎ）をメッキする段階
層間接続信頼性を確保するために、ビア導体２４１上にスズ（Ｓｎ）メッキを施すことで、スズメッキ層２６１を形成する。
7). Step of plating tin (Sn) by electrolytic plating In order to ensure interlayer connection reliability,
スズメッキは、後続する一括積層工程で他の層と接触することになる界面にのみ施す。 Tin plating is applied only to the interface that will be in contact with other layers in the subsequent batch lamination process.
８．保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）２７０を付着する段階
8). A step of attaching a
９．ドライフィルムレジスト（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）の付着／露光／現像／エッチングにより回路パターン２２１を形成する段階
9. A step of forming a
１０．マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）を除去し、各層を積層する段階 10. The step of removing the masking film and laminating each layer
マスキングフィルム２７０を除去し、各層２１１ａ〜２１１ｆを積層する。ビア導体２４１の円滑な接続のためにＳｎ‐Ｃｕ間金属化合物を形成すべきであるため、２３０℃で１時間真空加圧（Ｖａｃｕｕｍ Ｐｒｅｓｓ）する。加温することで、金属化合物が形成されるとともに、半硬化状態の樹脂が完全硬化される。
The
メッキされたスズ層、回路層、及び銅ビア導体２４１の安定した電気的接続のために別に熱処理を施す。
A separate heat treatment is applied for stable electrical connection of the plated tin layer, circuit layer, and copper via
最高熱処理温度を２６０℃として、１秒間熱処理を行う。 Heat treatment is performed at a maximum heat treatment temperature of 260 ° C. for 1 second.
このような追加の熱処理により、スズと回路導体との間の金属間化合物（ｉｎｔｅｒｍｅｔａｌｌｉｃ ｃｏｍｐｏｕｎｄ）が十分に形成されるようにする。 Such additional heat treatment ensures that an intermetallic compound between tin and the circuit conductor is sufficiently formed.
上記のように個別形成された各層２１１ａ〜２１１ｆを一括積層して圧着することで、図６ｋに示したように、内部に回路パターン２２１及びビア導体２４１が配置されたボディ２１０を製作することができる。
As shown in FIG. 6k, the
１１．後続の外部端子電極形成工程は、通常のチップインダクターの製作工程と類似する。 11. The subsequent external terminal electrode formation process is similar to a normal chip inductor manufacturing process.
第３実施例
１．キャリアフィルムと銅箔を接合する段階
キャリアフィルム（Ｃａｒｒｉｅｒ ｆｉｌｍ）３１０´は、誘電体フィルム（ｆｉｌｍ）を各工程段階でハンドリング（Ｈａｎｄｌｉｎｇ）できるようにし、且つ誘電体を保護するための目的に用いられる樹脂フィルムであって、銅箔３２０に接着される。
Third Embodiment Step of bonding carrier film and copper foil Carrier film 310 'is used for the purpose of enabling handling of dielectric film (film) at each process step and protecting the dielectric. A resin film that is bonded to the
キャリアフィルム３１０´は、ＰＥＴ（Ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ）、ＰＥＮ（Ｐｏｌｙｅｔｈｙｌｅｎｅ‐ｎａｐｈｔｈａｌａｔｅ）、ＰＣ（Ｐｏｌｙｃａｒｂｏｎａｔｅ）などの樹脂材料からなる１０〜２００μｍ程度の厚さの資材である。
The
本実施例では５０μｍのＰＥＴキャリアフィルムを用いた。 In this example, a 50 μm PET carrier film was used.
キャリアフィルム３１０´は、粘着力を有し、且つ除去過程で容易に剥離される性質を有するべきである。
The
そのために、高温発泡型接着剤、ＵＶ硬化型接着剤などを用いて粘着と剥離を調節することができる。 Therefore, adhesion and peeling can be adjusted using a high-temperature foaming adhesive, a UV curable adhesive, or the like.
本実施例では、１００℃に加熱すると粘着力が失われる高温発泡型接着剤を用いてキャリアフィルム３１０´と銅箔３２０を接着した。
In this example, the
本実施例では、第１、２実施例とは異なり、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ‐Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）方式で回路を形成するため、薄い厚さの銅箔３２０を用いた。
In this embodiment, unlike the first and second embodiments, a
本実施例では２μｍの銅箔３２０を用いた。
In this example, a 2
２．銅箔にＤＦＲ（ＰＲ）をラミネート（Ｌａｍｉｎａｔｉｏｎ）する段階
回路パターンを形成するために、銅箔３２０にドライフィルムレジスト（ＤＦＲ）３３０をラミネートする。ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）３３０は、露光／現像のための副資材である。
2. Laminating DFR (PR) on Copper Foil Laminate dry film resist (DFR) 330 on
３．露光／現像する段階
露光／現像工程によりドライフィルムパターン（Ｄｒｙ Ｆｉｌｍ Ｐａｔｔｅｒｎ）３３１を形成する。
3. Step of exposure / development A dry film pattern (Dry Film Pattern) 331 is formed by an exposure / development process.
４．電解メッキする段階
電解メッキにより回路パターン３２１を形成する（Ｃｕメッキ）。メッキの厚さは８μｍに形成する。
4). Step of electrolytic plating
５．ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を剥離する段階
ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）３３０を除去して各層の回路パターン３２１を完成する。
5. Step of peeling DFR (Dry Film Resist) The DFR (Dry Film Resist) 330 is removed to complete the
６．ペーストバンプ（Ｐａｓｔｅ Ｂｕｍｐ）を形成する段階
金属マスク（Ｍｅｔａｌ Ｍａｓｋ）を用いて、印刷方式によりビア用金属ペーストバンプ（Ｍｅｔａｌ Ｐａｓｔｅ Ｂｕｍｐ）を形成する。バンプ３４１の直径は３０μｍであり、印刷直後の高さは２０μｍとなるように形成する。
6). Step of Forming Paste Bump Metal via bumps (Metal Paste Bumps) are formed by a printing method using a metal mask (Metal Mask). The diameter of the
用いられたペーストの金属材料として、スズ‐ビスマス合金（Ｓｎ‐Ｂｉ Ａｌｌｏｙ）５０ｗｔ％と銅（Ｃｕ）５０ｗｔ％からなる混合金属を用い、バインダーとしてエポキシ樹脂を用いる。ペーストの粘度は２００Ｐａ・ｓであり、印刷後に６０℃で３０分間乾燥して溶媒成分を蒸発させる。 A mixed metal composed of 50 wt% tin-bismuth alloy (Sn—Bi Alloy) and 50 wt% copper (Cu) is used as the metal material of the paste used, and an epoxy resin is used as the binder. The viscosity of the paste is 200 Pa · s, and after printing, the solvent component is evaporated by drying at 60 ° C. for 30 minutes.
７．誘電層をラミネートする段階
バンプ３４１が形成された銅箔３２０及び回路パターン３２１上に誘電体フィルム３１１をラミネートする。第１実施例と同様にＢＴ樹脂を用い、誘電体フィルム３１１の厚さは２０μｍに形成する。
7). Laminating a dielectric layer
８．保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）を付着する段階
保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）３７０を付着する。
8). A step of attaching a protective masking film (Masking Film) A protective masking film (Masking Film) 370 is attached.
９．キャリアフィルムを除去する段階
キャリアフィルム３１０´を除去する。第１実施例と同一のフィルムを同一の方法で除去する。
9. Step of removing the carrier film The carrier film 310 'is removed. The same film as in the first embodiment is removed by the same method.
１０．銅箔をエッチングする段階
電気メッキのためのシード層として用いられた銅箔３２０をエッチングにより除去する。エッチング溶液としては、Ｈ２ＳＯ４＋Ｈ２Ｏ２を用いる。
10. Etching the copper foil The
１１．一括積層する段階
マスキングフィルム３７０を除去し、各層３１１ａ〜３１１ｇを積層する。ビアの円滑な接続のためにＳｎ‐Ｃｕ間金属化合物を形成すべきであるため、１８０℃で１時間真空加圧（Ｖａｃｕｕｍ Ｐｒｅｓｓ）する。加温することで、金属化合物が形成されるとともに、誘電体樹脂が完全硬化される。第２実施例とは異なり、融点の低いスズ‐ビスマス合金（Ｓｎ‐Ｂｉ Ａｌｌｏｙ）を用いるため、金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）が生成される温度が低い。したがって、低温で加圧する。
11 The step of batch lamination The
上記のように個別形成された各層３１１ａ〜３１１ｇを一括積層して圧着することで、図７ｌに示したように、内部に回路パターン３２１及びバンプ３４１が配置されたボディ３１０を製作することができる。
As shown in FIG. 7L, the
１２．後続の外部端子電極形成工程は、通常のチップインダクターの製作工程と類似する。 12 The subsequent external terminal electrode formation process is similar to a normal chip inductor manufacturing process.
第４実施例
１．キャリアフィルムと銅箔を接合する段階
第３実施例と同様にキャリアフィルム４１０´と銅箔４２０を接合する。
Fourth Embodiment The step of joining the carrier film and the copper foil The carrier film 410 'and the
２．銅箔にＤＦＲ（ＰＲ）をラミネート（Ｌａｍｉｎａｔｉｏｎ）する段階
第３実施例と同様に銅箔４２０にＤＦＲ（ＰＲ）４３０をラミネート（Ｌａｍｉｎａｔｉｏｎ）する。
2. Laminating DFR (PR) on Copper Foil Laminating DFR (PR) 430 on
３．露光／現像する段階
露光／現像工程によりドライフィルムパターン（Ｄｒｙ Ｆｉｌｍ Ｐａｔｔｅｒｎ）４３１を形成する。
3. Step of exposing / developing A dry film pattern (Dry Film Pattern) 431 is formed by an exposing / developing process.
４．電解メッキする段階
電解メッキにより回路パターン４２１を形成する（Ｃｕメッキ）。メッキの厚さは８μｍに形成する。
4). Step of electrolytic plating
５．ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を剥離する段階
ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を除去して各層の回路パターン４２１を完成する。
5. Step of peeling DFR (Dry Film Resist) The DFR (Dry Film Resist) is removed to complete the
６．誘電層を付着する段階
誘電体フィルム４１１をラミネートする段階である。本実施例では、回路の最上端より平均７μｍ高いように誘電層の高さを設定した。誘電体材料としては、ＵＶ硬化及び現像が可能な材料を用いた。
6). A step of attaching a dielectric layer is a step of laminating a
７．露光／現像する段階
マスクを用いてビアが形成されるべき部分を覆って露光した後、現像することでビアホール４４０を形成する。ビアの直径は３０μｍにする。
7). Step of exposing / developing After exposing a portion where a via is to be formed using a mask, the via
８．フォトビアを形成（Ｍｅｔａｌ Ｍａｓｋ Ｐｒｉｎｔｉｎｇ）する段階
金属マスク（Ｍｅｔａｌ Ｍａｓｋ）を用いて、ビア４４１を印刷方法により充填する。
8). Step of Forming Photo Via (Metal Mask Printing) Via 441 is filled by a printing method using a metal mask (Metal Mask).
９．保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）を付着する段階
保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）４７０を付着する。
9. A step of attaching a protective masking film (Masking Film) A protective masking film (Masking Film) 470 is attached.
１０．キャリアフィルムを除去する段階
キャリアフィルム４１０´を除去する。第１実施例と同一のフィルムを同一の方法で除去する。
10. Step of removing the carrier film The carrier film 410 'is removed. The same film as in the first embodiment is removed by the same method.
１１．銅箔をエッチングする段階
電気メッキのためのシード層として用いられた銅箔４２０をエッチングにより除去する。エッチング溶液としては、Ｈ２ＳＯ４＋Ｈ２Ｏ２を用いる。
11 Etching the copper foil The
１２．一括積層する段階
第３実施例と同様に行う。
12 Batch stacking The same process as in the third embodiment is performed.
マスキングフィルム４７０を除去し、各層４１１ａ〜４１１ｇを積層する。
The
上記のように個別形成された各層４１１ａ〜４１１ｇを一括積層して圧着することで、図８ｍに示したように、内部に回路パターン４２１及びビア４４１が配置されたボディ４１０を製作することができる。
As shown in FIG. 8m, the
１３．後続の外部端子電極形成工程は、通常のチップインダクターの製作工程と類似する。 13. The subsequent external terminal electrode formation process is similar to a normal chip inductor manufacturing process.
第５実施例
１．キャリアフィルムと銅箔を接合する段階
第３実施例と同様にキャリアフィルム５１０´と銅箔５２０を接合する。
本実施例では回路形成方法としてＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ‐Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）方法を用いたが、必ずしもこれに制限されるものではなく、サブトラクティブエッチング（Ｓｕｂｔｒａｃｔｉｖｅ Ｅｔｃｈｉｎｇ）方法を用いてもよい。
Fifth Embodiment The step of joining the carrier film and the copper foil The carrier film 510 'and the
In this embodiment, an MSAP (Modified Semi-Additive Process) method is used as a circuit formation method, but the present invention is not necessarily limited to this, and a subtractive etching (Subtractive Etching) method may be used.
２．銅箔にＤＦＲ（ＰＲ）をラミネート（Ｌａｍｉｎａｔｉｏｎ）する段階
第３実施例と同様に銅箔５２０にＤＦＲ（ＰＲ）５３０をラミネート（Ｌａｍｉｎａｔｉｏｎ）する。
2. Laminating DFR (PR) on Copper Foil Laminating DFR (PR) 530 on
３．露光／現像する段階
露光／現像工程によりドライフィルムパターン（Ｄｒｙ Ｆｉｌｍ Ｐａｔｔｅｒｎ）５３１を形成する。
3. Step of exposure / development A
４．電解メッキする段階
電解メッキにより回路パターン５２１を形成する（Ｃｕメッキ）。メッキの厚さは８μｍに形成する。
4). Step of electrolytic plating
５．ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を剥離する段階
ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を除去して各層の回路パターン５２１を完成する。
5. Step of peeling DFR (Dry Film Resist) The DFR (Dry Film Resist) is removed to complete the
６．誘電層を付着する段階
フィルム形態の誘電層をラミネートする段階である。本実施例では、回路パターン５２１上に誘電体フィルム５１１をラミネートする。誘電体材料としては、ＵＶ硬化及び現像が可能な感光性誘電体を用いる。
6). The step of depositing the dielectric layer is the step of laminating the dielectric layer in film form. In this embodiment, a
７．露光／現像する段階
マスクを用いてビアが形成されるべき部分を覆って感光性誘電体に露光した後、現像することでビアホール５４０を形成する。本実施例では、ビア５４１の直径を３０μｍとし、露光方向を基準として表面側の直径が３０μｍ程度となるように露光／現像した。ビア５４１の全体断面形状はテーパ状を有する。
7). Step of exposing / developing After exposing a photosensitive dielectric covering a portion where a via is to be formed using a mask, a via
８．現像されたビアの内部に銅充填（Ｃｕ Ｆｉｌｌ）メッキを施す段階
現像されたビア５４１内に銅充填（Ｃｕ Ｆｉｌｌ）メッキを施す。メッキを施した後、メッキビアの上面の平坦化のために、ラッピング（Ｌａｐｐｉｎｇ）またはブラシ（Ｂｒｕｓｈ）研磨などを施してもよい。
8). Step of applying copper fill (Cu Fill) plating to the inside of the developed via The copper fill (Cu Fill) plating is applied to the developed via 541. After the plating, lapping or brushing may be applied to flatten the upper surface of the plated via.
９．銅充填（Ｃｕ Ｆｉｌｌ）メッキ上にスズ（Ｓｎ）メッキを施す段階
ビアホールに形成した銅充填（Ｃｕ Ｆｉｌｌ）メッキの上面にスズ（Ｓｎ）メッキ層５４２を形成する。この際、スズ（Ｓｎ）メッキ層５４２の厚さは１〜１０μｍ程度であることが適当である。本実施例では、厚さ３μｍのスズ（Ｓｎ）メッキ層を形成した。
9. Step of performing tin (Sn) plating on copper filling (Cu Fill) plating A tin (Sn)
１０．保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）を付着する段階
保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）５７０を付着する。
10. A step of attaching a protective masking film (Masking Film) A protective masking film (Masking Film) 570 is attached.
１１．キャリアフィルムを除去する段階
キャリアフィルム５１０´を除去する。第１実施例と同一のフィルムを同一の方法で除去する。
11 Step of removing the carrier film The carrier film 510 'is removed. The same film as in the first embodiment is removed by the same method.
１２．銅箔をエッチングする段階
電気メッキのためのシード層として用いられた銅箔５２０をエッチングにより除去する。エッチング溶液としては、Ｈ２ＳＯ４＋Ｈ２Ｏ２を用いる。
12 Etching the copper foil The
１３．一括積層する段階
マスキングフィルム５７０を除去し、各層を積層する。ビアの円滑な接続のためにＳｎ‐Ｃｕ間金属化合物を形成すべきであるため、２００℃で１時間真空加圧（Ｖａｃｕｕｍ Ｐｒｅｓｓ）する。加温することで、金属化合物が形成されるとともに、誘電体樹脂が完全硬化される。スズ（Ｓｎ）メッキを銅充填（Ｃｕ Ｆｉｌｌ）メッキ上に施したため、Ｓｎ‐Ｃｕ界面に金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）５４３が生成される。この際、生成される金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）としては、Ｃｕ６Ｓｎ５、Ｃｕ３Ｓｎなどが挙げられる。
13. The step of batch lamination The
上記のように個別形成された各層を一括積層して圧着することで、図９ｍに示したように、内部に回路パターン５２１、ビア５４１、スズ（Ｓｎ）メッキ層５４２、及びＳｎ‐Ｃｕ界面に形成された金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）５４３が配置されたボディ５１０を製作することができる。
As shown in FIG. 9m, the individual layers formed as described above are laminated and pressed together to form a
１４．後続の外部端子電極形成工程は、通常のチップインダクターの製作工程と類似する。 14 The subsequent external terminal electrode formation process is similar to a normal chip inductor manufacturing process.
第６実施例
１．キャリアフィルムと銅箔を接合する段階
第５実施例と同様にキャリアフィルム６１０´と銅箔６２０を接合する。
Sixth Embodiment The step of joining the carrier film and the copper foil The carrier film 610 'and the
２．銅箔にＤＦＲ（ＰＲ）をラミネート（Ｌａｍｉｎａｔｉｏｎ）する段階
第５実施例と同様に銅箔６２０にＤＦＲ（ＰＲ）６３０をラミネート（Ｌａｍｉｎａｔｉｏｎ）する。
2. Laminating DFR (PR) on Copper Foil Laminating DFR (PR) 630 on
３．露光／現像する段階
露光／現像工程によりドライフィルムパターン（Ｄｒｙ Ｆｉｌｍ Ｐａｔｔｅｒｎ）６３１を形成する。
3. Stage of exposure / development A
４．電解メッキする段階
電解メッキにより回路パターン６２１を形成する（Ｃｕメッキ）。メッキの厚さは８μｍに形成する。
4). Step of electrolytic plating
５．ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を剥離する段階
ＤＦＲ（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）を除去して各層の回路パターン６２１を完成する。
5. Step of peeling DFR (Dry Film Resist) The DFR (Dry Film Resist) is removed to complete the
６．誘電層を付着する段階
回路パターン６２１上に誘電体フィルム６１１をラミネートする段階である。誘電体としては、熱硬化により半硬化状態とすることができる材料を用いる。誘電体フィルムは、半硬化状態を有する熱硬化性樹脂材料である。かかる材料として、プリプレグ、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ‐Ｔｒｉａｚｉｎｅ）樹脂などが挙げられる。本実施例ではＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ‐Ｔｒｉａｚｉｎｅ）樹脂を用いた。
6). A step of attaching a dielectric layer is a step of laminating a
７．レーザー打ち抜き（Ｌａｓｅｒ Ｐｕｎｃｈｉｎｇ）を用いてビアホールを形成する段階
レーザーを用いてビアホール６４０を加工する。本実施例では、ビアの直径を３０μｍにした。レーザー打ち抜き（Ｌａｓｅｒ Ｐｕｎｃｈｉｎｇ）ではＣＯ２レーザーや固体レーザーの何れを用いてもよく、ビアホールの直径は１０〜２００μｍの範囲から選択されることができる。本実施例では、ＣＯ２レーザーを用いて、直径３０μｍのビアホール６４０を形成した。
7). A step of forming a via hole using laser punching The via
８．ビアの内部に銅充填（Ｃｕ Ｆｉｌｌ）メッキを施す段階
ビア６４１の内部に銅充填（Ｃｕ Ｆｉｌｌ）メッキを施す。メッキを施した後、メッキビアの上面の平坦化のために、ラッピング（Ｌａｐｐｉｎｇ）またはブラシ（Ｂｒｕｓｈ）研磨などを施してもよい。
8). Step of performing copper filling (Cu Fill) plating inside the via The copper filling (Cu Fill) plating is performed inside the via 641. After the plating, lapping or brushing may be applied to flatten the upper surface of the plated via.
この段階で、ビアの内部への銅充填（Ｃｕ Ｆｉｌｌ）メッキを省略し、次の段階であるスズメッキのみを施してビア導体を形成してもよい。 At this stage, copper filling (Cu Fill) plating inside the via may be omitted, and only the tin plating as the next stage may be performed to form the via conductor.
９．銅充填（Ｃｕ Ｆｉｌｌ）メッキ上にスズ（Ｓｎ）メッキを施す段階
ビアホール６４０に形成した銅充填（Ｃｕ Ｆｉｌｌ）メッキの上面にスズ（Ｓｎ）メッキ層６４２を形成する。この際、スズ（Ｓｎ）メッキ層６４２の厚さは１〜１０μｍ程度であることが適当である。本実施例では、突出高さ３μｍの厚さのスズ（Ｓｎ）メッキ層６４２を形成した。
9. Step of performing tin (Sn) plating on copper filling (Cu Fill) plating A tin (Sn)
１０．保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）を付着する段階
保護用マスキングフィルム（Ｍａｓｋｉｎｇ Ｆｉｌｍ）６７０を付着する。ビア６４１を保護するためにマスキングフィルムを付着する。
10. A step of attaching a protective masking film (Masking Film) A protective masking film (Masking Film) 670 is attached. A masking film is attached to protect the via 641.
１１．キャリアフィルムを除去する段階
キャリアフィルム６１０´を除去する。キャリアフィルムとして熱発泡型フィルムを用い、１００℃で加熱してキャリアフィルムを除去する。
11 Step of removing the carrier film The carrier film 610 'is removed. A heat-foamed film is used as the carrier film and heated at 100 ° C. to remove the carrier film.
１２．銅箔をエッチングする段階
電気メッキのためのシード層として用いられた銅箔６２０をエッチングにより除去する。エッチング溶液としては、Ｈ２ＳＯ４＋Ｈ２Ｏ２を用いる。
12 Etching the copper foil The
１３．一括積層する段階
マスキングフィルム６７０を除去し、各層を積層する。ビア６４１の円滑な接続のためにＳｎ‐Ｃｕ間金属化合物を形成すべきであるため、２００℃で１時間真空加圧（Ｖａｃｕｕｍ Ｐｒｅｓｓ）する。加温することで、金属化合物が形成されるとともに、誘電体樹脂が完全硬化される。スズ（Ｓｎ）メッキを銅充填（Ｃｕ Ｆｉｌｌ）メッキ上に施したため、Ｓｎ‐Ｃｕ界面に金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）６４３が生成される。この際、生成される金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）としては、Ｃｕ６Ｓｎ５、Ｃｕ３Ｓｎなどが挙げられる。
13. Step of batch lamination The
第２実施例及び第５実施例と同様に、メッキされたスズ層、回路層、及びビア６４１の安定した電気的接続のために、別の熱処理を施す。 Similar to the second and fifth embodiments, another heat treatment is performed for stable electrical connection of the plated tin layer, circuit layer, and via 641.
最高熱処理温度は２６０℃として、１秒間熱処理を行った。 The maximum heat treatment temperature was 260 ° C., and heat treatment was performed for 1 second.
このような熱処理により、スズと回路導体との金属間化合物（ｉｎｔｅｒｍｅｔａｌｌｉｃ ｃｏｍｐｏｕｎｄ）６４３が十分に形成されるようにする。
By such heat treatment, an
上記のように個別形成された各層を一括積層して圧着することで、図１０ｍに示したように、内部に回路パターン６２１、ビア６４１、スズ（Ｓｎ）メッキ層６４２、及びＳｎ‐Ｃｕ界面に形成された金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ）６４３が配置されたボディ６１０を製作することができる。
As shown in FIG. 10m, the individual layers individually formed as described above are laminated and bonded together to form a
１４．後続の外部端子電極形成工程は、通常のチップインダクターの製作工程と類似する。 14 The subsequent external terminal electrode formation process is similar to a normal chip inductor manufacturing process.
以下では、本発明の第１実施例により製作されたチップインダクターと、通常の工法により製作されたチップインダクターのＱ値及びインダクタンスをシミュレーションして比較した。 Hereinafter, the Q value and the inductance of the chip inductor manufactured according to the first embodiment of the present invention are compared with those of the chip inductor manufactured by a normal method by simulation.
本発明の第１実施例により製作されたチップインダクターでは銅（Ｃｕ）メッキ電極を用いており、比較例は、通常の工法により、銀（Ａｇ）焼結電極を用いて製作したチップインダクターである。 The chip inductor manufactured according to the first embodiment of the present invention uses a copper (Cu) plated electrode, and the comparative example uses a silver (Ag) sintered electrode manufactured by an ordinary method. It is.
上記表１を参照すれば、通常の工法により銀（Ａｇ）焼結電極を用いて製作した比較例に比べて、銅（Ｃｕ）メッキ電極を用いて製作した第１実施例は、Ｑ値が大きく向上することが分かる。 Referring to Table 1 above, the first example manufactured using a copper (Cu) plating electrode has a Q value compared to a comparative example manufactured using a silver (Ag) sintered electrode by a normal method. It turns out that it improves greatly.
第２実施例の場合、ビア導体も銅（Ｃｕ）メッキ電極であるため、Ｑ値の上昇効果においてより優れる。 In the case of the second embodiment, since the via conductor is also a copper (Cu) plating electrode, the effect of increasing the Q value is more excellent.
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。 As mentioned above, although embodiment of this invention was described in detail, the scope of the present invention is not limited to this, and various correction and deformation | transformation are within the range which does not deviate from the technical idea of this invention described in the claim. It will be apparent to those having ordinary knowledge in the art.
１０ ボディ
２０ コイル部
２１ 導電性パターン
３１、３２ 外部電極
４１ ビア
10
Claims (28)
前記コイル部は、導電性パターン及び導電性ビアを有し、前記導電性パターンと前記導電性ビアとの間に接着層が形成されており、
前記接着層は、前記導電性パターン及び前記導電性ビアと異なる物質で形成される、チップインダクター。 A body including an organic substance and a coil part; and an external electrode disposed outside the body and connected to the coil part,
The coil portion has a conductive pattern and a conductive via, and an adhesive layer is formed between the conductive pattern and the conductive via,
The adhesive layer is formed of a material different from that of the conductive pattern and the conductive via.
前記接着層はスズ（Ｓｎ）を含む、請求項８に記載のチップインダクター。 The conductive pattern and the conductive via include copper (Cu),
The chip inductor according to claim 8, wherein the adhesive layer includes tin (Sn).
前記ボディの内部に配置され、導電性パターン、及び前記導電性パターンの領域と連結された複数のビアを含むコイル部と、
を含み、
前記複数のビアのそれぞれは有機物と金属の混合物を含む、チップインダクター。 Body,
A coil part that is disposed inside the body and includes a conductive pattern and a plurality of vias connected to a region of the conductive pattern;
Including
Each of the plurality of vias includes a mixture of an organic material and a metal.
前記複数の誘電体フィルムを積層及び圧着してインダクターを形成する段階と、
を含み、
前記導電性パターンと導電性ビアを有する複数の誘電体フィルムを設ける段階は、
各誘電体フィルムを貫通して導電性ビアを形成する段階と、
各誘電体フィルムの一面に導電性パターンを形成する段階と、を含み、
前記導電性パターンは前記誘電体フィルムの一面上で導電性ビアの一つの位置に拡張される、チップインダクターの製造方法。 Providing a plurality of dielectric films having a conductive pattern formed on one surface, and conductive vias penetrating each of the plurality of dielectric films and connected to the conductive patterns;
Laminating and crimping the plurality of dielectric films to form an inductor;
Including
Providing the plurality of dielectric films having the conductive pattern and the conductive vias;
Forming a conductive via through each dielectric film;
Forming a conductive pattern on one surface of each dielectric film,
A method of manufacturing a chip inductor, wherein the conductive pattern is extended to one position of a conductive via on one surface of the dielectric film.
前記複数の誘電体フィルムを積層及び圧着する段階は、一面と他面に導電性パターンを有する複数の誘電体フィルムと、内部を貫通して延びる導電性ビアを有する複数の他の誘電体フィルムを交互に積層する段階と、交互に積層された誘電体フィルムを圧着する段階と、を含む、請求項２３に記載のチップインダクターの製造方法。 Forming the conductive pattern includes forming a conductive pattern on one surface of the dielectric film and the other surface facing the one surface;
The step of laminating and crimping the plurality of dielectric films includes: a plurality of dielectric films having a conductive pattern on one side and the other side; and a plurality of other dielectric films having conductive vias extending through the inside. The method of manufacturing a chip inductor according to claim 23, comprising: alternately laminating and alternately crimping alternately laminated dielectric films.
各誘電体フィルムを貫通してビアホールを形成する段階と、
スパッタリング法を用いて前記ビアホール内に薄膜シード層を形成する段階と、
前記ビアホールを充填するように前記薄膜シード層上に銅を電解メッキする段階と、
前記ビアホールを充填するように前記銅上にスズ（Ｓｎ）を電解メッキする段階と、
を含む、請求項２３または２４に記載のチップインダクターの製造方法。 Forming conductive vias through each dielectric film includes:
Forming a via hole through each dielectric film; and
Forming a thin film seed layer in the via hole using a sputtering method;
Electrolytically plating copper on the thin film seed layer to fill the via hole;
Electroplating tin (Sn) on the copper to fill the via hole;
The manufacturing method of the chip inductor of Claim 23 or 24 containing these.
導電性パターンを形成する段階と、
前記導電性パターンを形成する段階の後に、前記導電性パターン上に印刷法により導電性ビア用金属ペーストバンプを形成する段階と、
前記金属ペーストバンプを形成する段階の後に、前記金属ペーストバンプが形成された導電性パターン上に誘電体フィルムをラミネートする段階と、
を含む、請求項２３から２５のいずれか一項に記載のチップインダクターの製造方法。 Providing the plurality of dielectric films having the conductive pattern and the conductive vias;
Forming a conductive pattern;
After forming the conductive pattern, forming a conductive via metal paste bump on the conductive pattern by a printing method;
After the step of forming the metal paste bump, laminating a dielectric film on the conductive pattern on which the metal paste bump is formed;
The manufacturing method of the chip inductor as described in any one of Claim 23 to 25 containing this.
導電性パターンを形成する段階と、
前記導電性パターンを形成する段階の後に、前記導電性パターンを覆うように誘電体フィルムをラミネートする段階と、
前記誘電体フィルムをラミネートする段階の後に、前記導電性パターンと重なる位置に誘電体フィルムを貫通してビアホールを形成する段階と、
前記ビアホールを金属で充填して導電性ビアを形成する段階と、
を含む、請求項２３から２５のいずれか一項に記載のチップインダクターの製造方法。 Providing the plurality of dielectric films having the conductive pattern and the conductive vias;
Forming a conductive pattern;
After the step of forming the conductive pattern, laminating a dielectric film so as to cover the conductive pattern;
After the step of laminating the dielectric film, forming a via hole through the dielectric film at a position overlapping the conductive pattern;
Filling the via hole with metal to form a conductive via;
The manufacturing method of the chip inductor as described in any one of Claim 23 to 25 containing this.
前記ビアホールの内部に銅充填（Ｃｕ Ｆｉｌｌ）メッキを行う段階と、
前記銅充填（Ｃｕ Ｆｉｌｌ）メッキ上にスズ（Ｓｎ）メッキを行う段階と、
を含む、請求項２７に記載のチップインダクターの製造方法。 Forming the conductive via comprises:
Performing copper fill (Cu Fill) plating inside the via hole;
Performing tin (Sn) plating on the copper filling (Cu Fill) plating;
The method for manufacturing a chip inductor according to claim 27, comprising:
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