JP2016212943A - 半導体装置、又は該半導体装置を有する電子部品 - Google Patents
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Abstract
Description
本発明の一態様は、メモリセルと、回路と、第1配線と、を有する半導体装置であって、回路は、バッファ回路と、第1スイッチと、第1乃至第pスイッチ回路と、第1乃至第p容量素子と、を有し(pは2以上の整数)、第1乃至第pスイッチ回路は、それぞれ、第1乃至第3端子と、第2スイッチと、第3スイッチと、を有し、第1乃至第pスイッチ回路において、第1端子は、第2スイッチを介して、第2端子と電気的に接続され、第1乃至第pスイッチ回路において、第1端子は、第3スイッチを介して、第3端子と電気的に接続され、第1容量素子の第1電極は、メモリセルと電気的に接続され、バッファ回路の入力端子は、第1スイッチを介して、メモリセルと電気的に接続され、第i容量素子の第2電極は、第iスイッチ回路の第1端子と、第i+1容量素子の第1電極と、に電気的に接続され(iは1以上かつp−1以下の整数)、第p容量素子の第2電極は、第pスイッチ回路の第1端子と電気的に接続され、バッファ回路の出力端子は、第1乃至第pスイッチ回路のそれぞれの第2端子と電気的に接続され、第1乃至第pスイッチ回路のそれぞれの第3端子は、低レベル電位を与える第1配線と電気的に接続されることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)において、メモリセルは、バッファ回路と、第1乃至第3スイッチと、の上方に位置することを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)又は前記(2)において、メモリセルは、第1トランジスタを有し、第1トランジスタのチャネル形成領域は、酸化物半導体で構成されることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)乃至(3)のいずれか一において、第1乃至第3スイッチは、それぞれ、第2トランジスタを有し、第2トランジスタのチャネル形成領域は、シリコンで構成されることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)乃至前記(3)のいずれか一において、第1乃至第3スイッチは、それぞれ、第2トランジスタを有し、第2トランジスタのチャネル形成領域は、酸化物半導体で構成されることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)又は前記(2)において、メモリセルは、第1トランジスタを有し、第1乃至第3スイッチは、それぞれ、第2トランジスタを有し、第1トランジスタ、及び第2トランジスタのチャネル形成領域は、シリコンで構成されることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)乃至(6)のいずれか一において、回路は、第p+1容量素子を有し、バッファ回路の入力端子は、第p+1容量素子の第1電極と電気的に接続されていることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(7)において、第p+1容量素子は、第1乃至第3スイッチの上方に位置することを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)乃至(8)において、メモリセルは、保持容量を有し、第1乃至第p容量素子と保持容量は、第1乃至第3スイッチの上方に位置することを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)乃至(9)のいずれか一の半導体装置と、プロセッサコアと、を有することを特徴とする電子部品である。
本実施の形態では、開示する発明の構成例と動作例について説明する。
本発明の一態様である半導体装置の構成例を図1に示す。半導体装置100は、メモリセルアレイMCAと、メモリセルアレイMCA内のメモリセルを選択するローデコーダ101及びカラムデコーダ102と、配線WL[1]乃至配線WL[m]と、配線BL[1]乃至配線BL[n]と、配線OUT[1]乃至配線OUT[n]と、読み出し書き戻し回路RWCと、を有している(mは1以上の整数であり、nは1以上の整数である)。
次に、動作例について説明する。
上述では、本発明の一態様として、構成例1と動作例1について述べた。ここでは、構成例1とは別の一例について、説明する。
構成例1では、スイッチSW[1]乃至スイッチSW[n]、スイッチSWa[1,1]乃至スイッチSWa[p,n]、スイッチSWb[1,1]乃至スイッチSWb[p,n]のスイッチを用いている。これらのスイッチとして、電気的スイッチ、機械的スイッチ、又はMEMS(Micro Electro Mechanical Systems)素子などを用いることができる。例えば、電気的スイッチとしては、トランジスタを用いることが好ましい。
読み出し書き戻し回路RWCを構成するスイッチ及びバッファ回路は、全て同じ材料で形成されるトランジスタを有することが好ましい。例えば、該トランジスタは、チャネル形成領域にシリコンを有するトランジスタであることがより好ましい。また、該トランジスタの極性をpチャネル型又はnチャネル型のどちらか一方のみにすることが更に好ましい。このように、読み出し書き戻し回路RWCが有するトランジスタが形成される材料を同じすることで、半導体装置100の製造コストを低くすることができる。
半導体装置100は、回路が積層されている構成を有してもよい。積層の構成を有している半導体装置100を図4に示す。半導体装置120は、メモリセルアレイMCAが読み出し書き戻し回路RWCの上方に位置する構成となっている。
半導体装置100は、読み出し書き戻し回路RWCにサンプルホールド回路を設けた構成であってもよい。図8は、サンプルホールド回路を有した半導体装置140を示している。バッファ回路Buff[1]乃至バッファ回路Buff[n]の入力端子は、それぞれ容量素子CSH[1]乃至容量素子CSH[n]の第1端子と電気的に接続され、容量素子CSH[1]乃至容量素子CSH[n]の第2端子は、配線GNDと電気的に接続されている。
本発明の一態様に係る記憶装置の構成の一例について説明する。
本実施の形態では、上記実施の形態に示した半導体装置を適用したCPU(Central Processor Unit)について説明する。
本実施の形態では、開示する発明の一態様に係るトランジスタについて説明する。
図11(A)乃至図11(C)は、トランジスタ1400aの上面図及び断面図である。図11(A)は上面図である。図11(B)は、図11(A)に示す一点鎖線A1−A2に対応する断面図であり、図11(C)は、図11(A)に示す一点鎖線A3−A4に対応する断面図である。なお、図11(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線A1−A2をトランジスタ1400aのチャネル長方向、一点鎖線A3−A4をトランジスタ1400aのチャネル幅方向と呼ぶ場合がある。
まず、金属酸化物1431乃至金属酸化物1433に適用可能な金属酸化物について説明を行う。
基板1450としては、例えば、絶縁体基板、半導体基板又は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばSOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などがある。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
絶縁膜1401は、基板1450と導電膜1414を電気的に分離させる機能を有する。
導電膜1411乃至導電膜1414して、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)、ルテニウム(Ru)、白金(Pt)、イリジウム(Ir)、ストロンチウム(Sr)の低抵抗材料からなる単体、合金、又はこれらを主成分とする化合物を含む導電膜の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Cu−Mn合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。
導電膜1421乃至導電膜1424として、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)、ルテニウム(Ru)、白金(Pt)、イリジウム(Ir)、ストロンチウム(Sr)の低抵抗材料からなる単体、合金、又はこれらを主成分とする化合物を含む導電膜の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Cu−Mn合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。
領域1441、領域1442は、例えば、導電膜1421、導電膜1423が、金属酸化物1431、金属酸化物1432の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、領域1441、領域1442には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域1441、領域1442に含まれるキャリア濃度が増加する。その結果、領域1441、領域1442が低抵抗化する。
絶縁膜1406は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁膜1406は、酸化ガリウム、酸化ハフニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、又はシリコン及びハフニウムを有する酸化窒化物などを有することが好ましい。
図11に示すトランジスタ1400aは、導電膜1414及び絶縁膜1402、絶縁膜1403を省略してもよい。その場合の例を図14に示す。
図11に示すトランジスタ1400aにおいて、導電膜1421、導電膜1423は、ゲート電極(導電膜1411乃至導電膜1413)と重なる部分の膜厚を薄くしてもよい。その場合の例を図15に示す。
図15に示すトランジスタ1400cにおいて、A3−A4方向に、金属酸化物1431、1432の幅を広げてもよい。その場合の例を図16に示す。
図15に示すトランジスタ1400cにおいて、A3−A4方向に、金属酸化物1431、金属酸化物1432から成る領域(以下、フィンと呼ぶ)を複数設けてもよい。その場合の例を図17に示す。
図18(A)乃至図18(D)は、トランジスタ1400fの上面図及び断面図である。図18(A)は、トランジスタ1400fの上面図であり、図18(B)は図18(A)に示す一点鎖線A1−A2に対応する断面図であり、図18(C)は一点鎖線A3−A4に対応する断面図である。なお、一点鎖線A1−A2をチャネル長方向、一点鎖線A3−A4をチャネル幅方向という場合がある。トランジスタ1400fもトランジスタ1400a等と同様に、s−channel構造のトランジスタである。トランジスタ1400fでは、ゲート電極を構成する導電膜1412の側面に接して、絶縁膜1409が設けられている。絶縁膜1409及び導電膜1412が絶縁膜1407に覆われている。絶縁膜1407は、絶縁膜1408に覆われている。絶縁膜1409はトランジスタ1400fのサイドウォール絶縁膜として機能する。トランジスタ1400aと同様に、ゲート電極を導電膜1411乃至導電膜1413の積層としてもよい。
図19(A)及び図19(B)は、トランジスタ1680の上面図及び断面図である。図19(A)は上面図であり、図19(A)に示す一点鎖線A−B方向の断面が図19(B)に相当する。なお、図19(A)及び図19(B)では、図の明瞭化のために一部の要素を拡大、縮小、又は省略して図示している。また、一点鎖線A−B方向をチャネル長方向と呼称する場合がある。
本実施の形態では、上記実施の形態に示す半導体装置100、半導体装置110、半導体装置120、半導体装置130、半導体装置140(以下、まとめて半導体装置SCDと呼称する)に適用可能なデバイスの構成例について、図20乃至図23を用いて説明を行う。
図20(A)、図20(B)は半導体装置SCDの断面図の一部を示している。図20(A)は、半導体装置SCDのメモリセルアレイMCA及び読み出し書き戻し回路RWCを構成するトランジスタのチャネル長方向の断面図を表している。また、図20(B)は、半導体装置SCDのメモリセルアレイMCA及び読み出し書き戻し回路RWCを構成するトランジスタのチャネル幅方向の断面図を表している。
半導体装置SCDは、半導体装置SCDが有する全てのOSトランジスタを、同一の層に形成してもよい。その場合の例を、図21(A)、図21(B)に示す。図20と同様に、図21(A)は半導体装置SCDのメモリセルアレイMCA及び読み出し書き戻し回路RWCを構成するトランジスタのチャネル長方向の断面図を表し、図21(B)は半導体装置SCDのメモリセルアレイMCA及び読み出し書き戻し回路RWCを構成するトランジスタのチャネル幅方向の断面図を表している。
本実施の形態では、上記実施の形態で説明したOSトランジスタに適用可能な酸化物半導体膜の構造について説明する。
以下では、酸化物半導体の構造について説明する。
まずは、CAAC−OSについて説明する。
次に、nc−OSについて説明する。
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図29、図30を用いて説明する。
図29(A)では上述の実施の形態で説明し半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はIC用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
次に上述した電子部品を適用した電子機器について説明する。
本実施の形態では、本発明の一態様の記憶装置を備えることができるRFタグの使用例について図31を用いながら説明する。RFタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図31(A)参照)、記録媒体(DVDやビデオテープ等、図31(B)参照)、包装用容器類(包装紙やボトル等、図31(C)参照)、乗り物類(自転車等、図31(D)参照)、身の回り品(鞄や眼鏡等)、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、又は電子機器(液晶表示装置、EL表示装置、テレビジョン装置、又は携帯電話)等の物品、若しくは各物品に取り付ける荷札(図31(E)、図31(F)参照)等に設けて使用することができる。
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、1つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
本明細書等において、「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第2」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、上記に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」(又は第1電極、又は第1端子)と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」(又は第2電極、又は第2端子)と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言い換えることができる。
以下では、上記実施の形態中で言及した語句の定義について説明する。
本明細書において、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領域又はドレイン電極)とソース(ソース端子、ソース領域又はソース電極)の間にチャネル形成領域を有しており、ドレインとチャネル形成領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
本明細書等において、スイッチとは、導通状態(オン状態)、又は、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体(又はトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソース(ソース領域又はソース電極)とドレイン(ドレイン領域又はドレイン電極)との間の距離をいう。
本明細書等において、チャネル幅とは、例えば、上面図において半導体(又はトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお、本明細書等において、XとYとが接続されている、と記載する場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
本明細書において、「平行」とは、二つの直線が−10°以上かつ10°以下の角度で配置されている状態をいう。したがって、−5°以上かつ5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上かつ30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上かつ100°以下の角度で配置されている状態をいう。したがって、85°以上かつ95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上かつ120°以下の角度で配置されている状態をいう。
本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
MC[1,1] メモリセル
MC[m,1] メモリセル
MC[1,n] メモリセル
MC[m,n] メモリセル
WL[1] 配線
WL[m] 配線
BL[1] 配線
BL[n] 配線
OUT[1] 配線
OUT[n] 配線
GND 配線
Tr[1,1] トランジスタ
Tr[m,1] トランジスタ
Tr[1,n] トランジスタ
Tr[m,n] トランジスタ
CS[1,1] 容量素子
CS[m,1] 容量素子
CS[1,n] 容量素子
CS[m,n] 容量素子
CSH[1] 容量素子
CSH[n] 容量素子
CB[1] 容量素子
CB[n] 容量素子
CR[1,1] 容量素子
CR[p,1] 容量素子
CR[1,n] 容量素子
CR[p,n] 容量素子
RWC 読み出し書き戻し回路
SW[1] スイッチ
SW[n] スイッチ
SWa[1,1] スイッチ
SWa[p,1] スイッチ
SWa[1,n] スイッチ
SWa[p,n] スイッチ
SWb[1,1] スイッチ
SWb[p,1] スイッチ
SWb[1,n] スイッチ
SWb[p,n] スイッチ
SWC[1,1] スイッチ
SWC[p,1] スイッチ
SWC[1,n] スイッチ
SWC[p,n] スイッチ
ND[1,1] ノード
ND[p,1] ノード
ND[1,n] ノード
ND[p,n] ノード
Buff[1] バッファ回路
Buff[n] バッファ回路
REN 信号
FEN[1,1] 信号
FEN[p,1] 信号
FEN[1,n] 信号
FEN[p,n] 信号
T0 時刻
T1 時刻
T2 時刻
T3 時刻
T4 時刻
T5 時刻
TrL 層
CL 層
CL1 層
CL2 層
ADDR アドレス信号
RDATA データ信号
WDATA データ信号
CE 制御信号
WE 制御信号
RE 制御信号
SCD 半導体装置
L1 層
L2 層
L3 層
L4 層
L5 層
L6 層
L7 層
L8 層
L9 層
L10 層
L11 層
L12 層
C1 容量素子
TrA トランジスタ
TrB トランジスタ
TrC トランジスタ
100 半導体装置
101 ローデコーダ
102 カラムデコーダ
110 半導体装置
120 半導体装置
130 半導体装置
131 半導体装置
132 半導体装置
140 半導体装置
1400a トランジスタ
1400b トランジスタ
1400c トランジスタ
1400d トランジスタ
1400e トランジスタ
1400f トランジスタ
1401 絶縁膜
1402 絶縁膜
1403 絶縁膜
1404 絶縁膜
1405 絶縁膜
1406 絶縁膜
1407 絶縁膜
1408 絶縁膜
1409 絶縁膜
1411 導電膜
1412 導電膜
1413 導電膜
1414 導電膜
1415 開口部
1421 導電膜
1422 導電膜
1423 導電膜
1424 導電膜
1430 金属酸化物
1431 金属酸化物
1431a 金属酸化物
1431b 金属酸化物
1431c 金属酸化物
1432 金属酸化物
1432a 金属酸化物
1432b 金属酸化物
1432c 金属酸化物
1433 金属酸化物
1441 領域
1442 領域
1450 基板
1451 低抵抗領域
1452 低抵抗領域
1461 領域
1461a 領域
1461b 領域
1461c 領域
1461d 領域
1461e 領域
1462 領域
1463 領域
1680 トランジスタ
1681 絶縁膜
1682 半導体
1683 導電膜
1684 導電膜
1685 絶縁膜
1686 絶縁膜
1687 絶縁膜
1688 導電膜
1689 導電膜
1700 基板
1701 素子分離層
1702 絶縁体
1703 絶縁体
1704 絶縁体
1705 絶縁体
1706 絶縁体
1710 導電体
1711 導電体
1712 導電体
1713 導電体
1714 導電体
1715 導電体
1716 導電体
1717 導電体
1718 導電体
1719 導電体
1730 配線
1731 配線
1732 配線
1733 配線
1734 配線
1735 配線
1736 配線
1737 配線
1751 第1の電極
1752 第2の電極
1753 絶縁体
1790 ゲート電極
1792 ウェル
1793 チャネル形成領域
1794 低濃度不純物領域
1795 高濃度不純物領域
1796 導電性領域
1797 ゲート絶縁膜
1798 側壁絶縁層
1799 側壁絶縁層
2100 CPU
2101 基板
2102 プロセッサコア
2103 記憶装置
2104 PMU
2105 データバス
2106 端子
2600 記憶装置
2601 周辺回路
2610 メモリセルアレイ
2621 ローデコーダ
2622 ワード線ドライバ回路
2630 ビット線ドライバ回路
2631 カラムデコーダ
2632 プリチャージ回路
2633 センスアンプ
2634 書き込み回路
2640 出力回路
2660 コントロールロジック回路
4000 RFタグ
4700 電子部品
4701 リード
4702 プリント基板
4703 回路部
4704 回路基板
5201 筐体
5202 筐体
5203 表示部
5204 表示部
5205 マイクロホン
5206 スピーカー
5207 操作キー
5208 スタイラス
5301 筐体
5302 冷蔵室用扉
5303 冷凍室用扉
5401 筐体
5402 表示部
5403 キーボード
5404 ポインティングデバイス
5601 第1筐体
5602 第2筐体
5603 第1表示部
5604 第2表示部
5605 接続部
5606 操作キー
5701 車体
5702 車輪
5703 ダッシュボード
5704 ライト
5801 第1筐体
5802 第2筐体
5803 表示部
5804 操作キー
5805 レンズ
5806 接続部
Claims (10)
- メモリセルと、回路と、第1配線と、を有する半導体装置であって、
前記回路は、バッファ回路と、第1スイッチと、第1乃至第pスイッチ回路と、第1乃至第p容量素子と、を有し(pは2以上の整数)、
前記第1乃至第pスイッチ回路は、それぞれ、第1乃至第3端子と、第2スイッチと、第3スイッチと、を有し、
前記第1乃至第pスイッチ回路において、前記第1端子は、前記第2スイッチを介して、前記第2端子と電気的に接続され、
前記第1乃至第pスイッチ回路において、前記第1端子は、前記第3スイッチを介して、前記第3端子と電気的に接続され、
前記第1容量素子の第1電極は、前記メモリセルと電気的に接続され、
前記バッファ回路の入力端子は、前記第1スイッチを介して、前記メモリセルと電気的に接続され、
前記第i容量素子の第2電極は、前記第iスイッチ回路の前記第1端子と、前記第i+1容量素子の第1電極と、に電気的に接続され(iは1以上かつp−1以下の整数)、
前記第p容量素子の第2電極は、前記第pスイッチ回路の前記第1端子と電気的に接続され、
前記バッファ回路の出力端子は、前記第1乃至第pスイッチ回路のそれぞれの前記第2端子と電気的に接続され、
前記第1乃至第pスイッチ回路のそれぞれの前記第3端子は、低レベル電位を与える前記第1配線と電気的に接続されることを特徴とする半導体装置。 - 請求項1において、
前記メモリセルは、前記バッファ回路と、前記第1乃至第3スイッチと、の上方に位置することを特徴とする半導体装置。 - 請求項1又は請求項2において、
前記メモリセルは、第1トランジスタを有し、
前記第1トランジスタのチャネル形成領域は、酸化物半導体で構成されることを特徴とする半導体装置。 - 請求項1乃至請求項3のいずれか一において、
前記第1乃至第3スイッチは、それぞれ、第2トランジスタを有し、
前記第2トランジスタのチャネル形成領域は、シリコンで構成されることを特徴とする半導体装置。 - 請求項1乃至請求項3のいずれか一において、
前記第1乃至第3スイッチは、それぞれ、第2トランジスタを有し、
前記第2トランジスタのチャネル形成領域は、酸化物半導体で構成されることを特徴とする半導体装置。 - 請求項1又は請求項2において、
前記メモリセルは、第1トランジスタを有し、
前記第1乃至第3スイッチは、それぞれ、第2トランジスタを有し、
前記第1トランジスタ、及び前記第2トランジスタのチャネル形成領域は、シリコンで構成されることを特徴とする半導体装置。 - 請求項1乃至請求項6のいずれか一において、
前記回路は、第p+1容量素子を有し、
前記バッファ回路の入力端子は、前記第p+1容量素子の第1電極と電気的に接続されていることを特徴とする半導体装置。 - 請求項7において、
前記第p+1容量素子は、前記第1乃至第3スイッチの上方に位置することを特徴とする半導体装置。 - 請求項1乃至請求項8において、
前記メモリセルは、保持容量を有し、
前記第1乃至第p容量素子と前記保持容量は、前記第1乃至第3スイッチの上方に位置することを特徴とする半導体装置。 - 請求項1乃至請求項9のいずれか一の半導体装置と
プロセッサコアと、を有することを特徴とする電子部品。
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