JP2016198961A - インクジェットプリンタ - Google Patents

Abstract

【課題】電圧の印加開始、終了のシーケンス制御に異常が生じても、この異常に伴う故障を未然に防ぐ。
【解決手段】シーケンスコントローラは、第１乃至第３の電圧毎に、印加開始と印加終了とを制御する信号を予め設定されたシーケンスに従い出力する。供給回路は、電圧の印加開始を制御する信号に応じてインクジェットヘッドに第１乃至第３の電圧を選択的に供給する。放電回路は、電圧の印加終了を制御する信号に応じてインクジェットヘッドに供給された第１乃至第３の電圧を選択的に放電する。ゲート回路は、シーケンスコントローラからシーケンスとは異なる順序で電圧の印加開始を制御する信号が出力されると、当該信号よりも先に出力されるべき信号がシーケンスコントローラから出力されるまで当該信号が供給回路に出力されるのを阻止する。
【選択図】 図７

Description

本発明の実施形態は、インクジェットプリンタに関する。

正極性の駆動電圧（第１の電圧：１８Ｖ程度）と負極性の駆動電圧（第１の負電圧：−１８Ｖ程度）との印加によりアクチュエータを駆動してインクを吐出動作するインクジェットヘッド（以下、ヘッドと略称する）は、さらに前記第１の電圧よりも低い正極性の第２の電圧（５Ｖ程度）と、前記第１の電圧よりも高い正極性の第３の電圧（２４Ｖ程度）とを必要とする。第２の電圧は、主にロジック回路の動作電圧として用いられる。第３の電圧は、主にアナログ回路の動作電圧として用いられる。

このため、ヘッドからインクを吐出させて印刷を行うインクジェットプリンタは、４種類の電圧を供給する電源回路を備える。またインクジェットプリンタは、シーケンス制御回路を備える。シーケンス制御回路は、電源の立ち上がり時には予め設定されたシーケンスに従い４種類の電圧がヘッドに供給され、電源の遮断時には供給時とは逆の順序で各電圧の供給を停止するように動作する。

一般に、シーケンス制御回路は、ソフトウェアによって電圧の印加開始及び印加終了のシーケンスを制御する。このため、予期しないノイズ等によりソフトウェアが誤動作し、シーケンスとは異なる順番でヘッドに電圧が供給されたり、電圧供給が停止したりする可能性がある。電圧の供給または停止の順番が変わると、ヘッドに組み込まれた回路の出力が不安定になったり、半導体素子のラッチアップにより生じる貫通電流で回路が破壊されたりするおそれがある。

特開２０１０−１９８２０２号公報

本発明の実施形態が解決しようとする課題は、電圧の印加開始及び印加終了のシーケンス制御に異常が生じても、この異常に伴う故障を未然に防ぐことができ、信頼性に優れたインクジェットプリンタを提供しようとするものである。

一実施形態において、インクジェットプリンタは、インクジェットヘッドと、シーケンスコントローラと、供給回路と、放電回路と、ゲート回路と、を備える。インクジェットヘッドは、アクチュエータ駆動用の第１の電圧と、前記第１の電圧よりも値の小さい第２の電圧と、前記第１の電圧よりも値の大きい第５の電圧との印加により動作する。シーケンスコントローラは、前記第１乃至第３の電圧毎に、印加開始と印加終了とを制御する信号を予め設定されたシーケンスに従い出力する。供給回路は、前記シーケンスコントローラから出力される電圧の印加開始を制御する信号に応じて前記インクジェットヘッドに前記第１乃至第３の電圧を選択的に供給する。放電回路は、前記シーケンスコントローラから出力される電圧の印加終了を制御する信号に応じて前記インクジェットヘッドに供給された前記第１乃至第３の電圧を選択的に放電する。ゲート回路は、前記シーケンスコントローラから前記シーケンスとは異なる順序で電圧の印加開始を制御する信号が出力されると、当該信号よりも先に出力されるべき信号が前記シーケンスコントローラから出力されるまで当該信号が前記供給回路に出力されるのを阻止する。

インクジェットヘッドの一部を分解して示す斜視図。 インクジェットヘッドの前方部における横断面図。 インクジェットヘッドの前方部における縦断面図。 インクジェットヘッドの動作原理を説明するための図。 インクジェットプリンタのハードウェア構成を示すブロック図。 インクジェットプリンタにおけるヘッド駆動回路の具体的構成を示すブロック図。 インクジェットプリンタにおけるシーケンス制御回路の具体的構成を示すブロック図。 インクジェットプリンタにおける供給／放電回路の具体的構成を示すブロック図。 インクジェットプリンタにおける電源オン、オフシーケンスの一例を示すタイミング図。 供給／放電回路における電圧ＶＤＤ用回路の構成を示す回路図。 供給／放電回路における電圧ＶＡＡＮ用回路の構成を示す回路図。 供給／放電回路における電圧ＶＣＣ用回路の構成を示す回路図。 供給／放電回路における電圧ＶＡＡＰ用回路の構成を示す回路図。 制御信号ＶＣＣ＿ＯＮをオンするタイミングが、制御信号ＶＡＡＰ＿ＯＮをオンするタイミングよりも遅れた場合の各電源オン、オフのタイミングチャート。 制御信号ＶＡＡＮ＿ＯＮをオンするタイミングが、制御信号ＶＡＡＰ＿ＯＮをオンするタイミングよりも遅れた場合の各電源オン、オフのタイミングチャート。 制御信号ＶＤＤ＿ＯＮをオンするタイミングが、制御信号ＶＡＡＰ＿ＯＮをオンするタイミングよりも遅れた場合の各電源オン、オフのタイミングチャート。 制御信号ＶＣＣ＿ＯＮをオフするタイミングが制御信号ＶＡＡＰ＿ＯＮをオフするタイミングよりも早まった場合の各電源オン、オフのタイミングチャート。 制御信号ＶＡＡＮ＿ＯＮをオフするタイミングが制御信号ＶＡＡＰ＿ＯＮをオフするタイミングよりも早まった場合の各電源オン、オフのタイミングチャート。 制御信号ＶＤＤ＿ＯＮをオフするタイミングが制御信号ＶＡＡＰ＿ＯＮをオフするタイミングよりも早まった場合の各電源オン、オフのタイミングチャート。 電圧ＶＤＤ、電圧ＶＡＡＮ、電圧ＶＣＣまたは電圧ＶＡＡＮの供給が同時に停止したときの電圧ＶＤＤ、電圧ＶＡＡＮ、電圧ＶＣＣ及び電圧ＶＡＡＮの計時変化を示すグラフ。 供給／放電回路における電圧ＶＡＡＮ用回路の他の構成を示す回路図。 供給／放電回路における電圧ＶＣＣ用回路の他の構成を示す回路図。 供給／放電回路における電圧ＶＡＡＰ用回路の他の構成を示す回路図。

以下、電圧の印加開始及び印加終了のシーケンス制御に異常が生じても、この異常に伴う故障を未然に防ぐことができるインクジェットプリンタの実施形態について、図面を用いて説明する。
因みに、本実施形態では、シェアモードタイプのインクジェットヘッド１００（図１を参照：以下、ヘッド１００と略称する）を用いたインクジェットプリンタを例示する。

はじめに、ヘッド１００の構成について、図１乃至図３を用いて説明する。図１は、ヘッド１００の一部を分解して示す斜視図、図２は、ヘッド１００の前方部における横断面図、図３は、ヘッド１００の前方部における縦断面図である。

ヘッド１００は、ベース基板９を有する。ヘッド１００は、ベース基板９の前方側の上面に第１の圧電部材１を接合し、この第１の圧電部材１の上に第２の圧電部材２を接合する。接合された第１の圧電部材１と第２の圧電部材２とは、図３の矢印で示すように、板厚方向に沿って互いに相反する方向に分極する。

ヘッド１００は、接合された圧電部材１、２の先端側から後端側に向けて、多数の長尺な溝３を設ける。各溝３は、間隔が一定でありかつ平行である。各溝３は、先端が開口し、後端が上方に傾斜する。

ヘッド１００は、各溝３の側壁及び底面に電極４を設ける。電極４は、ニッケル（Ni）と金（Au）との二層構造となっている。またヘッド１００は、各溝３の後端から第２の圧電部材２の後部上面に向けて引出し電極１０を設ける。引出し電極１０は、前記電極４から延出する。

ヘッド１００は、天板６とオリフィスプレート７とを備える。天板６は、各溝３の上部を塞ぐ。オリフィスプレート７は、各溝３の先端を塞ぐ。ヘッド１００は、天板６とオリフィスプレート７とで囲まれた各溝３によって、複数の圧力室１５を形成する。このような圧力室１５は、インク室とも称される。

天板６は、その内側後方に共通インク室５を備える。オリフィスプレート７は、各溝３と対向する位置にノズル８を穿設する。ノズル８は、対向する溝３つまりは圧力室１５と連通する。ノズル８は、圧力室１５側から反対側のインク吐出側に向けて先細りの形状をなす。ノズル８は、隣り合う３つの圧力室１５に対応したものを１セットとし、溝３の高さ方向（図３の紙面の上下方向）に一定の間隔でずれて形成される。

ヘッド１００は、ベース基板９の後方側の上面に、導電パターン１３が形成されたプリント基板１１を接合する。そしてヘッド１００は、このプリント基板１１に、後述するヘッド駆動回路１０１が形成されたドライブＩＣ１２を搭載する。ドライブＩＣ１２は、導電パターン１３に接続する。導電パターン１３は、各引出し電極１０とワイヤボンディングにより導線１４で結合する。

ヘッド１００が有する圧力室１５、電極４及びノズル８の組をチャネルと称する。すなわちヘッド１００は、溝３の数Ｎだけチャネルch.1、ch.2、…、ch.Nを有する。

次に、上記の如く構成されたヘッド１００の動作原理について、図４を用いて説明する。
図４の（ａ）は、中央の圧力室１５ｂと、この圧力室１５ｂに隣接する両隣の圧力室１５ａ、１５ｃとの各壁面にそれぞれ配設された電極４の電位がいずれもグラウンド電位ＧＮＤである状態を示している。図４（ａ）の状態では、圧力室１５ａと圧力室１５ｂとで挟まれた隔壁１６ａ及び圧力室１５ｂと圧力室１５ｃとで挟まれた隔壁１６ｂは、いずれも何ら歪み作用を受けない。

図４の（ｂ）は、中央の圧力室１５ｂの電極４に負極性の電圧ＶＡＡＮが印加され、両隣の圧力室１５ａ、１５ｃの電極４に正極性の電圧ＶＡＡＰが印加された状態を示している。因みに、電圧ＶＡＡＮは、電圧値ＶＡＡの負極性を示す。電圧ＶＡＡＰは、電圧値ＶＡＡの正極性を示す。すなわち電圧ＶＡＡＮと電圧ＶＡＡＰとは、電圧値が等しく、極性が反転している。図４（ｂ）の状態では、各隔壁１６ａ、１６ｂに対して、圧電部材１、２の分極方向と直交する方向に電圧ＶＡＡの２倍の電界が作用する。この作用により、各隔壁１６ａ、１６ｂは、圧力室１５ｂの容積を拡張するようにそれぞれ外側に変形する。

図４の（ｃ）は、中央の圧力室１５ｂの電極４に正極性の電圧ＶＡＡＰが印加され、両隣の圧力室１５ａ、１５ｃの電極４に負極性の電圧ＶＡＡＮが印加された状態を示している。図４（ｃ）の状態では、各隔壁１６ａ、１６ｂに対して、図４（ｂ）のときとは逆の方向に電圧ＶＡＡの２倍の電界が作用する。この作用により、各隔壁１６ａ、１６ｂは、圧力室１５ｂの容積を収縮するようにそれぞれ内側に変形する。

圧力室１５ｂの容積が拡張または収縮された場合、圧力室１５ｂ内に圧力振動が発生する。この圧力振動により、圧力室１５ｂ内の圧力が高まり、圧力室１５ｂに連通するノズル８からインク滴が吐出される。

このように、各圧力室１５ａ、１５ｂ、１５ｃを隔てる隔壁１６ａ、１６ｂは、当該隔壁１６ａ、１６ｂを壁面とする圧力室１５ｂの内部に圧力振動を与えるためのアクチュエータとなる。つまり各圧力室１５は、それぞれ隣接する圧力室１５とアクチュエータを共有する。このため、ヘッド駆動回路１０１は、各圧力室１５を個別に駆動することができない。ヘッド駆動回路１０１は、各圧力室１５をｎ（ｎは２以上の整数）個おきに（ｎ＋１）個のグループに分割して駆動する。本実施形態では、ヘッド駆動回路１０１が、各圧力室１５を２つおきに３つの組に分けて分割駆動する、いわゆる３分割駆動の場合を例示する。なお、３分割駆動はあくまでも一例であり、４分割駆動または５分割駆動などであってもよい。

次に、インクジェットプリンタ２００（以下、プリンタ２００と略称する）の構成について、図５乃至図８を用いて説明する。図５は、プリンタ２００のハードウェア構成を示すブロック図、図６は、ヘッド駆動回路１０１の具体的構成を示すブロック図、図７は、シーケンス制御回路２１１（図５を参照）の具体的構成を示すブロック図、図８は、供給／放電回路２１１２（図７を参照）の具体的構成を示すブロック図である。プリンタ２００は、オフィス用プリンタ、バーコードプリンタ、ＰＯＳ用プリンタ、産業用プリンタ等に適用されるものである。

プリンタ２００は、ＣＰＵ（Central Processing Unit）２０１、ＲＯＭ（Read Only Memory）２０２、ＲＡＭ（Random Access Memory）２０３、操作パネル２０４、通信インターフェース２０５、搬送モータ２０６、モータ駆動回路２０７、ポンプ２０８、ポンプ駆動回路２０９、電源回路２１０、シーケンス制御回路２１１及びヘッド１００を備える。またプリンタ２００は、アドレスバス、データバスなどのバスライン２１２を含む。そしてプリンタ２００は、このバスライン２１２に、ＣＰＵ２０１、ＲＯＭ２０２、ＲＡＭ２０３、操作パネル２０４、通信インターフェース２０５、モータ駆動回路２０７、ポンプ駆動回路２０９、シーケンス制御回路２１１及びヘッド１００の駆動回路１０１をそれぞれ直接あるいは入出力回路を介して接続する。

ＣＰＵ２０１は、コンピュータの中枢部分に相当する。ＣＰＵ２０１は、オペレーティングシステムやアプリケーションプログラムに従って、プリンタ２００としての各種の機能を実現するべく各部を制御する。

ＲＯＭ２０２は、上記コンピュータの主記憶部分に相当する。ＲＯＭ２０２は、上記のオペレーティングシステムやアプリケーションプログラムを記憶する。ＲＯＭ２０２は、ＣＰＵ２０１が各部を制御するための処理を実行する上で必要なデータを記憶する場合もある。

ＲＡＭ２０３は、上記コンピュータの主記憶部分に相当する。ＲＡＭ２０３は、ＣＰＵ２０１が処理を実行する上で必要なデータを記憶する。またＲＡＭ２０３は、ＣＰＵ２０１によって情報が適宜書き換えられるワークエリアとしても利用される。ワークエリアは、印刷データが展開される画像メモリを含む。

操作パネル２０４は、操作部と表示部とを有する。操作部は、電源キー、用紙フィードキー、エラー解除キー等のファンクションキーを配置したものである。表示部は、プリンタ２００の種々の状態を表示可能なものである。

通信インターフェース２０５は、ＬＡＮ（Local Area Network）等のネットワークを介して接続されるクライアント端末から印刷データを受信する。通信インターフェース２０５は、例えばプリンタ２００にエラーが発生したとき、エラーを通知する信号をクライアント端末に送信する。

モータ駆動回路２０７は、搬送モータ２０６の駆動を制御する。搬送モータ２０６は、印刷用紙などの記録媒体を搬送する搬送機構の駆動源である。搬送モータ２０６が駆動すると、搬送機構が記録媒体の搬送を開始する。搬送機構は、記録媒体をヘッド１００による印刷位置まで搬送する。搬送機構は、印刷を終えた記録媒体を図示しない排出口からプリンタ２００の外部に排出する。

ポンプ駆動回路２０９は、ポンプ２０８の駆動を制御する。ポンプ２０８が駆動すると、図示しないインクタンク内のインクがヘッド１００に供給される。

ヘッド１００は、ヘッド駆動回路１０１を備える。ヘッド駆動回路１０１は、印刷データに基づきヘッド１００のチャネル群１０２を駆動する。ヘッド駆動回路１０１は、図６に示すように、パターンジェネレータ１０１１、ロジック回路１０１２、バッファ回路１０１３及びスイッチ回路１０１４を含む。

パターンジェネレータ１０１１は、吐出当該波形、吐出両隣波形、非吐出当該波形、非吐出両隣波形等の波形パターンを生成する。パターンジェネレータ１０１１で生成された波形パターンのデータは、ロジック回路１０１２に供給される。

ロジック回路１０１２は、画像メモリから１ラインずつ読み出される印刷データの入力を受け付ける。またロジック回路１０１２は、グラウンド電位ＧＮＤの電源ラインＬ１と、正極性電圧ＶＤＤの電源ラインＬ２とを接続する。正極性電圧ＶＤＤは、ロジック回路１０１２の動作電圧である。

ロジック回路１０１２は、ヘッド１００の隣り合う３つのチャネルch.(i-1)、ch.ｉ、ch.(i+1)を１セットとする。そして印刷データが入力されると、ロジック回路１０１２は、中央のチャネルch.ｉがインクを吐出する吐出チャネルなのか、インクを吐出しない非吐出チャネルなのかを決定する。
吐出チャネルの場合、ロジック回路１０１２は、このチャネルch.ｉに対して吐出当該波形のパターンデータを出力する。またロジック回路１０１２は、両隣のチャネルch.(i-1)、ch.(i+1)に対して吐出両隣波形のパターンデータを出力する。

非吐出チャネルの場合、ロジック回路１０１２は、このチャネルch.ｉに対して非吐出当該波形のパターンデータを出力する。またロジック回路１０１２は、両隣のチャネルch.(i-1)、ch.(i+1)に対して非吐出両隣波形のパターンデータを出力する。
ロジック回路１０１２から出力される各パターンデータは、バッファ回路１０１３に与えられる。

バッファ回路１０１３は、ヘッド１００の各チャネルch.1、ch.2、…、ch.Nにそれぞれ対応したＮ個のプリバッファを備える。またバッファ回路１０１３は、正極性電圧ＶＣＣの電源ラインＬ３と、負極性電圧ＶＡＡＮの電源ラインＬ４とを接続する。正極性電圧ＶＣＣと負極性電圧ＶＡＡＮとは、いずれもプリバッファの動作電圧である。

各プリバッファは、ロジック回路１０１２から与えられるパターンデータの信号レベルに応じて出力が変化する。各プリバッファには、対応するチャネルch.k（１≦ｋ≦Ｎ）が吐出チャネルなのか、非吐出チャネルなのか、吐出チャネルまたは非吐出チャネルに隣接するチャネルなのかによって、ロジック回路１０１２から異なるパターンデータが与えられる。パターンデータの信号レベルがハイレベルのとき、プリバッファは、正極性電圧ＶＣＣの信号を出力する。パターンデータの信号レベルがローレベルのとき、プリバッファは、負極性電圧ＶＡＡＮの信号を出力する。各プリバッファから出力される信号は、スイッチ回路１０１４に与えられる。

スイッチ回路１０１４は、ヘッド１００のチャネルch.1、ch.2、…、ch.Nにそれぞれ対応したＮ個のドライバを備える。各ドライバは、オン、オフのスイッチング素子として機能する電界効果トランジスタを含む。またスイッチ回路１０１４は、正極性電圧ＶＣＣの電源ラインＬ３と、正極性電圧ＶＡＡＰの電源ラインＬ５と、グラウンド電位ＧＮＤの電源ラインＬ１と、負極性電圧ＶＡＡＮの電源ラインＬ４とを接続する。正極性電圧ＶＣＣは、電界効果トランジスタの動作電圧である。正極性電圧ＶＡＡＰ、グラウンド電位ＧＮＤ及び負極性電圧ＶＡＡＮは、各ドライバの動作電圧である。

各ドライバは、それぞれ対応するチャネルch.1、ch.2、…、ch.Nのアクチュエータを駆動する。すなわち各ドライバは、プリバッファからの信号に応じて、図４で説明したように、対応するチャネルch.1、ch.2、…、ch.Nの電極に正極性電圧ＶＡＡＰ、グラウンド電位ＧＮＤまたは負極性電圧ＶＡＡＮを選択的に印加する。

電源回路２１０は、グラウンド電位ＧＮＤに対して正極性の３種類の電圧ＶＡＡＰ、ＶＤＤ及びＶＣＣと、負極性の１種類の電圧ＶＡＡＮとを生成する。３種類の電圧ＶＡＡＰ、ＶＤＤ及びＶＣＣの大小関係は、ＶＤＤ＜ＶＡＡＰ＜ＶＣＣとなる。例えば電圧ＶＤＤは、＋５Ｖであり、電圧ＶＡＡＰは、＋１８Ｖであり、電圧ＶＣＣは、＋２４Ｖである。電圧ＶＡＡＮは、電圧ＶＡＡＰと同値で逆極性なので、−１８Ｖとなる。電源回路２１０は、これらの電圧ＶＡＡＰ、ＶＤＤ、ＶＣＣ及びＶＡＡＮを、グラウンド電位ＧＮＤとともに、シーケンス制御回路２１１を含む各部に供給する。

ここに、電圧ＶＡＡＰを第１の電圧とすると、電圧ＶＡＡＮは、第１の電圧と同値で逆極性の第１の負電圧であり、電圧ＶＤＤは、第１の電圧よりも値が小さい同一極性の第２の電圧であり、電圧ＶＣＣは、第１の電圧よりも値が大きい同一極性の第３の電圧である。

シーケンス制御回路２１１は、図７に示すように、シーケンスコントローラ２１１１と供給／放電回路２１１２とを含む。
シーケンスコントローラ２１１１は、４種類の制御信号ＶＡＡＰ＿ＯＮ、ＶＤＤ＿ＯＮ、ＶＣＣ＿ＯＮ、ＶＡＡＮ＿ＯＮを生成する。シーケンスコントローラ２１１１は、各制御信号ＶＡＡＰ＿ＯＮ、ＶＤＤ＿ＯＮ、ＶＣＣ＿ＯＮ、ＶＡＡＮ＿ＯＮを、予め設定されたシーケンスに従い、供給／放電回路２１１２に出力する。

制御信号ＶＡＡＰ＿ＯＮは、ヘッド１００に対する電圧ＶＡＡＰの印加開始及び印加終了を制御する。制御信号ＶＤＤ＿ＯＮは、ヘッド１００に対する電圧ＶＤＤの印加開始及び印加終了を制御する。制御信号ＶＣＣ＿ＯＮは、ヘッド１００に対する電圧ＶＣＣの印加開始及び印加終了を制御する。制御信号ＶＡＡＮ＿ＯＮは、ヘッド１００に対する電圧ＶＡＡＮの印加開始及び印加終了を制御する。

供給／放電回路２１１２は、電源回路２１０とヘッド駆動回路１０１とを結ぶ５種類の電源ラインＬ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５に介在する。電源ラインＬ１は、グラウンド電位ＧＮＤのラインである。電源ラインＬ２は、正極性電圧ＶＤＤのラインである。電源ラインＬ３は、正極性電圧ＶＣＣのラインである。電源ラインＬ４は、負極性電圧ＶＡＡＮのラインである。電源ラインＬ５は、正極性電圧ＶＡＡＰのラインである。具体的には供給／放電回路２１１２は、図８に示すように、電源ラインＬ２に介在する電圧ＶＤＤ用回路３００と、電源ラインＬ４に介在する電圧ＶＡＡＮ用回路４００と、電源ラインＬ３に介在する電圧ＶＣＣ用回路５００と、電源ラインＬ５に介在する電圧ＶＡＡＰ用回路６００とを含む。電源ラインＬ１は、供給／放電回路２１１２をスルーする。

電圧ＶＤＤ用回路３００は、制御信号ＶＤＤ＿ＯＮがオンしている間、正極性電圧ＶＤＤをヘッド駆動回路１０１に供給する。制御信号ＶＤＤ＿ＯＮがオフすると、電圧ＶＤＤ用回路３００は、正極性電圧ＶＤＤの供給を停止する。

電圧ＶＡＡＮ用回路４００は、制御信号ＶＡＡＮ＿ＯＮがオンしている間、負極性電圧ＶＡＡＮをヘッド駆動回路１０１に供給する。制御信号ＶＡＡＮ＿ＯＮがオフすると、電圧ＶＡＡＮ用回路４００は、負極性電圧ＶＡＡＮの供給を停止する。

電圧ＶＣＣ用回路５００は、制御信号ＶＣＣ＿ＯＮがオンしている間、正極性電圧ＶＣＣをヘッド駆動回路１０１に供給する。制御信号ＶＣＣ＿ＯＮがオフすると、電圧ＶＣＣ用回路５００は、正極性電圧ＶＣＣの供給を停止する。

電圧ＶＡＡＰ用回路６００は、制御信号ＶＡＡＰ＿ＯＮがオンしている間、正極性電圧ＶＡＡＰをヘッド駆動回路１０１に供給する。制御信号ＶＡＡＰ＿ＯＮがオフすると、電圧ＶＡＡＰ用回路６００は、正極性電圧ＶＡＡＰの供給を停止する。

図９は、インクジェットプリンタ２００が、電源立ち上げ時に各電圧ＶＡＡＰ、ＶＤＤ、ＶＣＣ、ＶＡＡＮをヘッド駆動回路１０１に印加する際のシーケンスと、電源オフ時に各電圧ＶＡＡＰ、ＶＤＤ、ＶＣＣ、ＶＡＡＮの印加を終了する際のシーケンスとを示すタイミングチャートである。

電源オン時、インクジェットプリンタ２００は、先ず、電圧ＶＤＤをヘッド駆動回路１０１に印加する。次いで、インクジェットプリンタ２００は、電圧ＶＡＡＮをヘッド駆動回路１０１に印加する。次いで、インクジェットプリンタ２００は、電圧ＶＣＣをヘッド駆動回路１０１に印加する。最後に、インクジェットプリンタ２００は、電圧ＶＡＡＰをヘッド駆動回路１０１に印加する。

電源オフ時、インクジェットプリンタ２００は、先ず、電圧ＶＡＡＰの印加を終了する。次いで、インクジェットプリンタ２００は、電圧ＶＣＣの印加を停止する。次いで、インクジェットプリンタ２００は、電圧ＶＡＡＮの印加を停止する。最後に、インクジェットプリンタ２００は、電圧ＶＤＤの印加を停止する。

このような電圧の印加開始、印加終了のシーケンスは、シーケンスコントローラ２１１１によって制御される。すなわちシーケンスコントローラ２１１１は、ＣＰＵ２０１から電源オンのコマンドを受信すると、先ず、制御信号ＶＤＤ＿ＯＮをオンし、次いで、制御信号ＶＡＡＮ＿ＯＮをオンし、次いで、制御信号ＶＣＣ＿ＯＮをオンし、最後に、制御信号ＶＡＡＰ＿ＯＮをオンする。一方、ＣＰＵ２０１から電源オフのコマンドを受信すると、シーケンスコントローラ２１１１は、先ず、制御信号ＶＡＡＰ＿ＯＮをオフし、次いで、制御信号ＶＣＣ＿ＯＮをオフし、次いで、制御信号ＶＡＡＮ＿ＯＮをオフし、最後に、制御信号ＶＤＤ＿ＯＮをオフする。このような各制御信号のオン、オフの切り替えは、シーケンスコントローラ２１１１に予め設定されたソフトウェアによって制御される。

次に、電圧ＶＤＤ用回路３００、電圧ＶＡＡＮ用回路４００、電圧ＶＣＣ用回路５００及び電圧ＶＡＡＰ用回路６００の詳細について、図１０乃至図１３を用いて説明する。

図１０は、電圧ＶＤＤ用回路３００の構成を示す回路図である。電圧ＶＤＤ用回路３００は、供給回路３０１と、放電回路３０２と、充放電用のコンデンサ３０３と、１０メガオーム程度の抵抗３０４とを含む。コンデンサ３０３と抵抗３０４とは、いずれも供給回路３０１及び放電回路３０２よりもヘッド駆動回路１０１側において、電圧ＶＤＤの電源ラインＬ２とグラウンド電位ＧＮＤの端子との間に接続される。

供給回路３０１は、ＰＭＯＳトランジスタ３０１１と、ＮＰＮトランジスタ３０１２とを含む。ＰＭＯＳトランジスタ３０１１は、ソース−ドレイン間を電源ラインＬ２に接続し、ゲートをＮＰＮトランジスタ３０１２のコレクタに接続する。ＮＰＮトランジスタ３０１２は、エミッタをグラウンド電位ＧＮＤの端子に接続し、ベースを制御信号ＶＤＤ＿ＯＮの信号線Ｌ１１に接続する。

シーケンスコントローラ２１１１から信号線Ｌ１１に出力される制御信号ＶＤＤ＿ＯＮがオンすると、供給回路３０１では、ＮＰＮトランジスタ３０１２がオンし、ＰＭＯＳトランジスタ３０１１がオンする。その結果、ＰＭＯＳトランジスタ３０１１のソース−ドレイン間を電流が流れるため、電源ラインＬ２を介してヘッド駆動回路１０１に電圧ＶＤＤが供給される。

制御信号ＶＤＤ＿ＯＮがオフすると、供給回路３０１では、ＮＰＮトランジスタ３０１２がオフし、ＰＭＯＳトランジスタ３０１１がオフする。その結果、ＰＭＯＳトランジスタ３０１１のソース−ドレイン間が遮断されるため、ヘッド駆動回路１０１への電圧ＶＤＤの供給が停止する。

ここに、供給回路３０１のＰＭＯＳトランジスタ３０１１とＮＰＮトランジスタ３０１２とは、電圧ＶＤＤをヘッド駆動回路１０１に供給するか否かを制御信号ＶＤＤ＿ＯＮに応じて切り替えるスイッチとして機能する。

放電回路３０２は、放電抵抗３０２１と、ＮＭＯＳトランジスタ３０２２と、ＮＰＮトランジスタ３０２３とを含む。放電抵抗３０２１は、一端を電源ラインＬ２の前記ＰＭＯＳトランジスタ３０１１よりもヘッド駆動回路１０１側に接続し、他端をＮＭＯＳトランジスタ３０２２のドレインに接続する。ＮＭＯＳトランジスタ３０２２は、ソースをグラウンド電位ＧＮＤの端子に接続し、ゲートを電圧ＶＤＤの端子とＮＰＮトランジスタ３０２３のコレクタとの間に接続する。ＮＰＮトランジスタ３０２３は、エミッタをグラウンド電位ＧＮＤの端子に接続し、ベースを制御信号ＶＤＤ＿ＯＮの信号線Ｌ１１に接続する。

シーケンスコントローラ２１１１から信号線Ｌ１１に出力される制御信号ＶＤＤ＿ＯＮがオンすると、放電回路３０２では、ＮＰＮトランジスタ３０２３がオンし、ＮＭＯＳトランジスタ３０２２がオフする。その結果、放電抵抗３０２１に電流が流れない。

制御信号ＶＤＤ＿ＯＮがオフすると、放電回路３０２では、ＮＰＮトランジスタ３０２３がオフし、ＮＭＯＳトランジスタ３０２２がオンする。このとき、ＰＭＯＳトランジスタ３０１１により電源ラインＬ２が遮断されているため、電源ラインＬ２を介してヘッド駆動回路１０１から放電抵抗３０２１に電流が流れ込む。その結果、放電現象が生じ、ヘッド駆動回路１０１では、電圧ＶＤＤがグラウンド電位ＧＮＤまで低下する。このときの時定数は、コンデンサ３０３の容量と放電抵抗３０２１の抵抗値とによって決まる。

図１１は、電圧ＶＡＡＮ用回路４００の構成を示す回路図である。電圧ＶＡＡＮ用回路４００は、供給回路４０１と、放電回路４０２と、充放電用のコンデンサ４０３と、１０メガオーム程度の抵抗４０４と、アンドゲート４０５とを含む。コンデンサ４０３と抵抗４０４とは、いずれも供給回路４０１及び放電回路４０２よりもヘッド駆動回路１０１側において、電圧ＶＡＡＮの電源ラインＬ４とグラウンド電位ＧＮＤの端子との間に接続される。

供給回路４０１は、ＮＭＯＳトランジスタ４０１１と、ＰＮＰトランジスタ４０１２と、ＮＰＮトランジスタ４０１３とを含む。ＮＭＯＳトランジスタ４０１１は、ソース−ドレイン間を電源ラインＬ４に接続し、ゲートをＰＮＰトランジスタ４０１２のコレクタに接続する。ＰＮＰトランジスタ４０１２は、エミッタを電圧ＶＤＤの端子に接続し、ベースをＮＰＮトランジスタ４０１３のコレクタに接続する。ＮＰＮトランジスタ４０１３は、エミッタをグラウンド電位ＧＮＤの端子に接続し、ベースをアンドゲート４０５の出力端子に接続する。

アンドゲート４０５は、第１及び第２の２つの入力端子を備え、第１の入力端子を制御信号ＶＤＤ＿ＯＮの信号線Ｌ１１に接続し、第２の入力端子を制御信号ＶＡＡＮ＿ＯＮの信号線Ｌ１２に接続する。

シーケンスコントローラ２１１１から信号線Ｌ１２に出力される制御信号ＶＡＡＮ＿ＯＮがオンすると、信号線Ｌ１１に出力される制御信号ＶＤＤ＿ＯＮがオンしていることを条件に、アンドゲート４０５から制御信号ＶＡＡＮ＿ＯＮが出力される。

アンドゲート４０５から制御信号ＶＡＡＮ＿ＯＮが出力されると、供給回路４０１では、ＮＰＮトランジスタ４０１３がオンし、ＰＮＰトランジスタ４０１２がオンし、ＮＭＯＳトランジスタ４０１１がオンする。その結果、ＮＭＯＳトランジスタ４０１１のソース−ドレイン間を電流が流れるため、電源ラインＬ４を介してヘッド駆動回路１０１に電圧ＶＡＡＮが供給される。

制御信号ＶＡＡＮ＿ＯＮまたは制御信号ＶＤＤ＿ＯＮがオフすると、アンドゲート４０５から制御信号ＶＡＡＮ＿ＯＮが出力されなくなる。制御信号ＶＡＡＮ＿ＯＮが出力されなくなると、供給回路４０１では、ＮＰＮトランジスタ４０１３がオフし、ＰＮＰトランジスタ４０１２がオフし、ＮＭＯＳトランジスタ４０１１がオフする。その結果、ＮＭＯＳトランジスタ４０１１のソース−ドレイン間が遮断されるため、ヘッド駆動回路１０１への電圧ＶＡＡＮの供給が停止する。

ここに、アンドゲート４０５は、制御信号ＶＤＤ＿ＯＮと制御信号ＶＡＡＮ＿ＯＮとの論理積を演算する論理積回路を構成する。供給回路４０１のＮＭＯＳトランジスタ４０１１と、ＰＮＰトランジスタ４０１２と、ＮＰＮトランジスタ４０１３とは、電圧ＶＡＡＮをヘッド駆動回路１０１に供給するか否かを、制御信号ＶＤＤ＿ＯＮと制御信号ＶＡＡＮ＿ＯＮとの論理積に応じて切り替えるスイッチとして機能する。

放電回路４０２は、放電抵抗４０２１と、ＰＭＯＳトランジスタ４０２２と、ＮＰＮトランジスタ４０２３と、ＰＮＰトランジスタ４０２４とを含む。放電抵抗４０２１は、一端を電源ラインＬ４の前記ＮＭＯＳトランジスタ４０１１よりもヘッド駆動回路１０１側に接続し、他端をＰＭＯＳトランジスタ４０２２のドレインに接続する。ＰＭＯＳトランジスタ４０２２は、ソースをグラウンド電位ＧＮＤの端子に接続し、ゲートをグラウンド電位ＧＮＤの端子とＮＰＮトランジスタ４０２３のコレクタとの間に接続する。ＮＰＮトランジスタ４０２３は、エミッタを電圧ＶＡＡＮの端子に接続し、ベースをＰＮＰトランジスタ４０２４のコレクタに接続する。ＰＮＰトランジスタ４０２４は、エミッタを電圧ＶＤＤの端子に接続し、ベースをアンドゲート４０５の出力端子に接続する。

アンドゲート４０５から制御信号ＶＡＡＮ＿ＯＮが出力されると、放電回路４０２では、ＰＮＰトランジスタ４０２４がオフし、ＮＰＮトランジスタ４０２３がオフし、ＰＭＯＳトランジスタ４０２２がオフする。その結果、放電抵抗４０２１に電流は流れない。

アンドゲート４０５から制御信号ＶＡＡＮ＿ＯＮが出力されなくなると、放電回路４０２では、ＰＮＰトランジスタ４０２４がオンし、ＮＰＮトランジスタ４０２３がオンし、ＰＭＯＳトランジスタ４０２２がオンする。このとき、ＮＭＯＳトランジスタ４０１１により電源ラインＬ４が遮断されているため、電源ラインＬ４を介してヘッド駆動回路１０１から放電抵抗４０２１に電流が流れ込む。その結果、放電現象が生じ、ヘッド駆動回路１０１では、電圧ＶＡＡＮがグラウンド電位ＧＮＤまで上昇する。このときの時定数は、コンデンサ４０３の容量と放電抵抗４０２１の抵抗値とによって決まる。

図１２は、電圧ＶＣＣ用回路５００の構成を示す回路図である。電圧ＶＣＣ用回路５００は、供給回路５０１と、放電回路５０２と、充放電用のコンデンサ５０３と、１０メガオーム程度の抵抗５０４と、アンドゲート５０５とを含む。コンデンサ５０３と抵抗５０４とは、いずれも供給回路５０１及び放電回路５０２よりもヘッド駆動回路１０１側において、電圧ＶＣＣの電源ラインＬ３とグラウンド電位ＧＮＤの端子との間に接続される。

供給回路５０１は、ＰＭＯＳトランジスタ５０１１と、ＮＰＮトランジスタ５０１２とを含む。ＰＭＯＳトランジスタ５０１１は、ソース−ドレイン間を電源ラインＬ３に接続し、ゲートをＮＰＮトランジスタ５０１２のコレクタに接続する。ＮＰＮトランジスタ５０１２は、エミッタをグラウンド電位ＧＮＤの端子に接続し、ベースをアンドゲート５０５の出力端子に接続する。

アンドゲート５０５は、第１乃至第３の３つの入力端子を備え、第１の入力端子を制御信号ＶＤＤ＿ＯＮの信号線Ｌ１１に接続し、第２の入力端子を制御信号ＶＡＡＮ＿ＯＮの信号線Ｌ１２に接続し、第３の入力端子を制御信号ＶＣＣ＿ＯＮの信号線Ｌ１３に接続する。

シーケンスコントローラ２１１１から信号線Ｌ１３に出力される制御信号ＶＣＣ＿ＯＮがオンすると、信号線Ｌ１１に出力される制御信号ＶＤＤ＿ＯＮと信号線Ｌ１２に出力される制御信号ＶＡＡＮ＿ＯＮとがオンしていることを条件に、アンドゲート５０５から制御信号ＶＣＣ＿ＯＮが出力される。アンドゲート５０５から制御信号ＶＣＣ＿ＯＮが出力されると、供給回路５０１では、ＮＰＮトランジスタ５０１２がオンし、ＰＭＯＳトランジスタ５０１１がオンする。その結果、ＰＭＯＳトランジスタ５０１１のソース−ドレイン間を電流が流れるため、電源ラインＬ３を介してヘッド駆動回路１０１に電圧ＶＣＣが供給される。

制御信号ＶＣＣ＿ＯＮ、制御信号ＶＡＡＮ＿ＯＮ、制御信号ＶＤＤ＿ＯＮのうちいずれかの信号がオフすると、アンドゲート５０５から制御信号ＶＣＣ＿ＯＮが出力されなくなる。アンドゲート５０５から制御信号ＶＣＣ＿ＯＮが出力されなくなると、供給回路５０１では、ＮＰＮトランジスタ５０１２がオフし、ＰＭＯＳトランジスタ５０１１がオフする。その結果、ＰＭＯＳトランジスタ５０１１のソース−ドレイン間が遮断されるため、ヘッド駆動回路１０１への電圧ＶＣＣの供給が停止する。

ここに、アンドゲート５０５は、制御信号ＶＤＤ＿ＯＮと制御信号ＶＡＡＮ＿ＯＮと制御信号ＶＣＣ＿ＯＮとの論理積を演算する論理積回路を構成する。供給回路５０１のＰＭＯＳトランジスタ５０１１とＮＰＮトランジスタ５０１２とは、電圧ＶＣＣをヘッド駆動回路１０１に供給するか否かを、制御信号ＶＤＤ＿ＯＮと制御信号ＶＡＡＮ＿ＯＮと制御信号ＶＣＣ＿ＯＮとの論理積に応じて切り替えるスイッチとして機能する。

放電回路５０２は、放電抵抗５０２１と、ＮＭＯＳトランジスタ５０２２と、ＮＰＮトランジスタ５０２３とを含む。放電抵抗５０２１は、一端を電源ラインＬ３の前記ＰＭＯＳトランジスタ５０１１よりもヘッド駆動回路１０１側に接続し、他端をＮＭＯＳトランジスタ５０２２のドレインに接続する。ＮＭＯＳトランジスタ５０２２は、ソースをグラウンド電位ＧＮＤの端子に接続し、ゲートを電圧ＶＤＤの端子とＮＰＮトランジスタ５０２３のコレクタとの間に接続する。ＮＰＮトランジスタ５０２３は、エミッタをグラウンド電位ＧＮＤの端子に接続し、ベースをアンドゲート５０５の出力端子に接続する。

アンドゲート５０５から制御信号ＶＣＣ＿ＯＮが出力されると、放電回路５０２では、ＮＰＮトランジスタ５０２３がオンし、ＮＭＯＳトランジスタ５０２２がオフする。その結果、放電抵抗５０２１に電流は流れない。

アンドゲート５０５から制御信号ＶＣＣ＿ＯＮが出力されなくなると、放電回路５０２では、ＮＰＮトランジスタ５０２３がオフし、ＮＭＯＳトランジスタ５０２２がオンする。このとき、ＰＭＯＳトランジスタ５０１１により電源ラインＬ３が遮断されているため、電源ラインＬ３を介してヘッド駆動回路１０１から放電抵抗５０２１に電流が流れ込む。その結果、放電現象が生じ、ヘッド駆動回路１０１では、電圧ＶＣＣがグラウンド電位ＧＮＤまで低下する。このときの時定数は、コンデンサ５０３の容量と放電抵抗５０２１の抵抗値とによって決まる。

図１３は、電圧ＶＡＡＰ用回路６００の構成を示す回路図である。電圧ＶＡＡＰ用回路６００は、供給回路６０１と、放電回路６０２と、充放電用のコンデンサ６０３と、１０メガオーム程度の抵抗６０４と、アンドゲート６０５とを含む。コンデンサ６０３と抵抗６０４とは、いずれも供給回路６０１及び放電回路６０２よりもヘッド駆動回路１０１側において、電圧ＶＡＡＰの電源ラインＬ５とグラウンド電位ＧＮＤの端子との間に接続される。

供給回路６０１は、ＰＭＯＳトランジスタ６０１１と、ＮＰＮトランジスタ６０１２とを含む。ＰＭＯＳトランジスタ６０１１は、ソース−ドレイン間を電源ラインＬ５に接続し、ゲートをＮＰＮトランジスタ６０１２のコレクタに接続する。ＮＰＮトランジスタ６０１２は、エミッタをグラウンド電位ＧＮＤの端子に接続し、ベースをアンドゲート６０５の出力端子に接続する。

アンドゲート６０５は、第１乃至第４の４つの入力端子を備え、第１の入力端子を制御信号ＶＤＤ＿ＯＮの信号線Ｌ１１に接続し、第２の入力端子を制御信号ＶＡＡＮ＿ＯＮの信号線Ｌ１２に接続し、第３の入力端子を制御信号ＶＣＣ＿ＯＮの信号線Ｌ１３に接続し、第４の入力端子を制御信号ＶＡＡＰ＿ＯＮの信号線Ｌ１４に接続する。

シーケンスコントローラ２１１１から信号線Ｌ１４に出力される制御信号ＶＡＡＰ＿ＯＮがオンすると、信号線Ｌ１１に出力される制御信号ＶＤＤ＿ＯＮと信号線Ｌ１２に出力される制御信号ＶＡＡＮ＿ＯＮと信号線Ｌ１３に出力される制御信号ＶＣＣ＿ＯＮとがオンしていることを条件に、アンドゲート６０５から制御信号ＶＡＡＰ＿ＯＮが出力される。アンドゲート６０５から制御信号ＶＡＡＰ＿ＯＮが出力されると、供給回路６０１では、ＮＰＮトランジスタ６０１２がオンし、ＰＭＯＳトランジスタ６０１１がオンする。その結果、ＰＭＯＳトランジスタ６０１１のソース−ドレイン間を電流が流れるため、電源ラインＬ５を介してヘッド駆動回路１０１に電圧ＶＡＡＰが供給される。

制御信号ＶＡＡＰ＿ＯＮ、制御信号ＶＣＣ＿ＯＮ、制御信号ＶＡＡＮ＿ＯＮ、制御信号ＶＤＤ＿ＯＮのうちいずれかの信号がオフすると、アンドゲート６０５から制御信号ＶＡＡＰ＿ＯＮが出力されなくなる。アンドゲート６０５から制御信号ＶＡＡＰ＿ＯＮが出力されなくなると、供給回路６０１では、ＮＰＮトランジスタ６０１２がオフし、ＰＭＯＳトランジスタ６０１１がオフする。その結果、ＰＭＯＳトランジスタ６０１１のソース−ドレイン間が遮断されるため、ヘッド駆動回路１０１への電圧ＶＡＡＰの供給が停止する。

ここに、アンドゲート６０５は、制御信号ＶＤＤ＿ＯＮと制御信号ＶＡＡＮ＿ＯＮと制御信号ＶＣＣ＿ＯＮと制御信号ＶＡＡＰ＿ＯＮとの論理積を演算する論理積回路を構成する。供給回路６０１のＰＭＯＳトランジスタ６０１１とＮＰＮトランジスタ６０１２とは、電圧ＶＡＡＰをヘッド駆動回路１０１に供給するか否かを、制御信号ＶＤＤ＿ＯＮと制御信号ＶＡＡＮ＿ＯＮと制御信号ＶＣＣ＿ＯＮと制御信号ＶＡＡＰ＿ＯＮとの論理積に応じて切り替えるスイッチとして機能する。

放電回路６０２は、放電抵抗６０２１と、ＮＭＯＳトランジスタ６０２２と、ＮＰＮトランジスタ６０２３とを含む。放電抵抗６０２１は、一端を電源ラインＬ５の前記ＰＭＯＳトランジスタ６０１１よりもヘッド駆動回路１０１側に接続し、他端をＮＭＯＳトランジスタ６０２２のドレインに接続する。ＮＭＯＳトランジスタ６０２２は、ソースをグラウンド電位ＧＮＤの端子に接続し、ゲートを電圧ＶＤＤの端子とＮＰＮトランジスタ６０２３のコレクタとの間に接続する。ＮＰＮトランジスタ６０２３は、エミッタをグラウンド電位ＧＮＤの端子に接続し、ベースをアンドゲート６０５の出力端子に接続する。

アンドゲート６０５から制御信号ＶＡＡＰ＿ＯＮが出力されると、放電回路６０２では、ＮＰＮトランジスタ６０２３がオンし、ＮＭＯＳトランジスタ６０２２がオフする。その結果、放電抵抗６０２１に電流が流れない。

アンドゲート６０５から制御信号ＶＡＡＰ＿ＯＮが出力されなくなると、放電回路６０２では、ＮＰＮトランジスタ６０２３がオンし、ＮＭＯＳトランジスタ６０２２がオンする。このとき、ＰＭＯＳトランジスタ６０１１により電源ラインＬ５が遮断されているため、電源ラインＬ５を介してヘッド駆動回路１０１から放電抵抗６０２１に電流が流れ込む。その結果、放電現象が生じ、ヘッド駆動回路１０１では、電圧ＶＡＡＰがグラウンド電位ＧＮＤまで低下する。このときの時定数は、コンデンサ６０３の容量と放電抵抗６０２１の抵抗値とによって決まる。

次に、シーケンスコントローラ２１１１の異常により、通常のシーケンスとは異なる順番でヘッド１００に電圧が供給されたり、電圧の供給が停止したりした場合のプリンタ２００の動作について、図１４乃至図１９のタイミングチャートを用いて説明する。

前述したように、ヘッド１００に電圧を供給する際の通常のシーケンスは、先ず、電圧ＶＤＤを供給し、次いで電圧ＶＡＡＮを供給し、次いで電圧ＶＣＣを供給し、最後に電圧ＶＡＡＰを供給する。ヘッド１００に供給されている電圧を停止する際の通常のシーケンスは、先ず、電圧ＶＡＡＰの供給を停止し、次いで電圧ＶＣＣの供給を停止し、次いで電圧ＶＡＡＮの供給を停止し、最後に電圧ＶＤＤの供給を停止する。

図１４乃至図１９において、横軸は時間を示し、縦軸は電圧を示す。また、時間軸において、時点ｔ１は、通常のシーケンスにおいて、電圧ＶＤＤを供給するタイミングであり、時点ｔ２は、通常のシーケンスにおいて、電圧ＶＡＡＮを供給するタイミングであり、時点ｔ３は、通常のシーケンスにおいて、電圧ＶＣＣを供給するタイミングであり、時点ｔ４は、通常のシーケンスにおいて、電圧ＶＡＡＰを供給するタイミングである。同様に、時点ｔ５は、通常のシーケンスにおいて、電圧ＶＡＡＰの供給を停止するタイミングであり、時点ｔ６は、通常のシーケンスにおいて、電圧ＶＣＣの供給を停止するタイミングであり、時点ｔ７は、通常のシーケンスにおいて、電圧ＶＡＡＮの供給を停止するタイミングであり、時点ｔ８は、通常のシーケンスにおいて、電圧ＶＤＤの供給を停止するタイミングである。

すなわちシーケンスコントローラ２１１１は、時点ｔ１において制御信号ＶＤＤ＿ＯＮをオンし、時点ｔ２において制御信号ＶＡＡＮ＿ＯＮをオンし、時点ｔ３において制御信号ＶＣＣ＿ＯＮをオンし、時点ｔ４において制御信号ＶＡＡＰ＿ＯＮをオンする。またシーケンスコントローラ２１１１は、時点ｔ５において制御信号ＶＡＡＰ＿ＯＮをオフし、時点ｔ６において制御信号ＶＣＣ＿ＯＮをオフし、時点ｔ７において制御信号ＶＡＡＮ＿ＯＮをオフし、時点ｔ８において制御信号ＶＤＤ＿ＯＮをオフする。

図１４は、制御信号ＶＣＣ＿ＯＮをオンするタイミングが、制御信号ＶＡＡＰ＿ＯＮをオンするタイミング（時点ｔ４）よりも遅れた場合である。図１４において、時点ｔ１１は、制御信号ＶＣＣ＿ＯＮがオンしたタイミングを示す。

図１４の例の場合、時点ｔ１では、制御信号ＶＤＤ＿ＯＮがオンするため、電圧ＶＤＤ用回路３００のＰＭＯＳトランジスタ３０１１がオンする。その結果、ヘッド駆動回路１０１に電圧ＶＤＤが供給される。

時点ｔ２では、制御信号ＶＤＤ＿ＯＮがオンしている状態で制御信号ＶＡＡＮ＿ＯＮがオンするため、電圧ＶＡＡＮ用回路４００のＮＭＯＳトランジスタ４０１１がオンする。その結果、ヘッド駆動回路１０１に電圧ＶＡＡＮが供給される。

時点ｔ３では、制御信号ＶＤＤ＿ＯＮと制御信号ＶＡＡＮ＿ＯＮとがオンしていても制御信号ＶＣＣ＿ＯＮがオンしないため、電圧ＶＣＣ用回路５００のＰＭＯＳトランジスタ５０１１はオフのままである。その結果、ヘッド駆動回路１０１に電圧ＶＣＣは供給されない。

時点ｔ４では、制御信号ＶＤＤ＿ＯＮと制御信号ＶＡＡＮ＿ＯＮとがオンしている状態で制御信号ＶＡＡＰ＿ＯＮがオンするものの、制御信号ＶＣＣ＿ＯＮがオンしていないため、電圧ＶＡＡＰ用回路６００のＰＭＯＳトランジスタ６０１１はオフのままである。また、電圧ＶＣＣ用回路５００のＰＭＯＳトランジスタ５０１１もオフのままである。その結果、電圧ＶＣＣ及び電圧ＶＡＡＰはヘッド駆動回路１０１に供給されない。

時点ｔ１１では、制御信号ＶＤＤ＿ＯＮ、制御信号ＶＡＡＮ＿ＯＮ及び制御信号ＶＡＡＰ＿ＯＮがオンしている状態で制御信号ＶＣＣ＿ＯＮがオンするため、電圧ＶＡＡＰ用回路６００のＰＭＯＳトランジスタ６０１１がオンする。また、制御信号ＶＤＤ＿ＯＮ及び制御信号ＶＡＡＮ＿ＯＮがオンしている状態で制御信号ＶＣＣ＿ＯＮがオンするため、電圧ＶＣＣ用回路５００のＰＭＯＳトランジスタ５０１１もオンする。その結果、電圧ＶＣＣと電圧ＶＡＡＰとがヘッド駆動回路１０１に同時に供給される。

図１４の例の場合、ヘッド駆動回路１０１に対して時点ｔ１にて電圧ＶＤＤが供給され、時点ｔ２にて電圧ＶＣＣＮが印加された後、時点ｔ１１にて電圧ＶＣＣと電圧ＶＡＡＰとが同時に供給される。このように、制御信号ＶＣＣ＿ＯＮをオンするタイミングが、制御信号ＶＡＡＰ＿ＯＮをオンするタイミングよりも遅れたとしても、電圧ＶＣＣと電圧ＶＡＡＰとは同時に供給され、その順序は入れ替わらない。

図１５は、制御信号ＶＡＡＮ＿ＯＮをオンするタイミングが、制御信号ＶＡＡＰ＿ＯＮをオンするタイミングよりも遅れた場合である。図１５において、時点ｔ１２は、制御信号ＶＡＡＮ＿ＯＮがオンしたタイミングを示す。

図１５の例の場合、時点ｔ１では、制御信号ＶＤＤ＿ＯＮがオンするため、電圧ＶＤＤ用回路３００のＰＭＯＳトランジスタ３０１１がオンする。その結果、ヘッド駆動回路１０１に電圧ＶＤＤが供給される。

時点ｔ２では、制御信号ＶＤＤ＿ＯＮしているものの制御信号ＶＡＡＮ＿ＯＮがオンしないため、電圧ＶＡＡＮ用回路４００のＮＭＯＳトランジスタ４０１１はオフのままである。その結果、電圧ＶＡＡＮはヘッド駆動回路１０１に供給されない。

時点ｔ３では、制御信号ＶＤＤ＿ＯＮがオンしている状態で、制御信号ＶＣＣ＿ＯＮがオンするものの、制御信号ＶＡＡＮ＿ＯＮがオンしていないため、電圧ＶＣＣ用回路５００のＰＭＯＳトランジスタ５０１１はオフのままである。また、電圧ＶＡＡＮ用回路４００のＮＭＯＳトランジスタ４０１１もオフのままである。その結果、電圧ＶＡＡＮ及び電圧ＶＣＣはヘッド駆動回路１０１に供給されない。

時点ｔ４では、制御信号ＶＤＤ＿ＯＮと制御信号ＶＣＣ＿ＯＮとがオンしている状態で制御信号ＶＡＡＰ＿ＯＮがオンするものの、制御信号ＶＡＡＮ＿ＯＮがオンしていないため、電圧ＶＡＡＰ用回路６００のＰＭＯＳトランジスタ６０１１はオフのままである。また、電圧ＶＣＣ用回路５００のＰＭＯＳトランジスタ５０１１及び電圧ＶＡＡＮ用回路４００のＮＭＯＳトランジスタ４０１１もオフのままである。その結果、電圧ＶＡＡＮ、電圧ＶＣＣ及び電圧ＶＡＡＰはヘッド駆動回路１０１に供給されない。

時点ｔ１２では、制御信号ＶＤＤ＿ＯＮ、制御信号ＶＣＣ＿ＯＮ及び制御信号ＶＡＡＰ＿ＯＮがオンしている状態で制御信号ＶＡＡＮ＿ＯＮがオンするため、電圧ＶＡＡＰ用回路６００のＰＭＯＳトランジスタ６０１１がオンする。また、制御信号ＶＤＤ＿ＯＮ及び制御信号ＶＣＣ＿ＯＮがオンしている状態で制御信号ＶＡＡＮ＿ＯＮがオンするため、電圧ＶＣＣ用回路５００のＰＭＯＳトランジスタ５０１１もオンする。さらに、制御信号ＶＤＤ＿ＯＮがオンしている状態で制御信号ＶＡＡＮ＿ＯＮがオンするため、電圧ＶＡＡＮ用回路４００のＮＭＯＳトランジスタ４０１１もオンする。その結果、電圧ＶＡＡＮと電圧ＶＣＣと電圧ＶＡＡＰとがヘッド駆動回路１０１に同時に供給される。

図１５の例の場合、ヘッド駆動回路１０１に対して時点ｔ１にて電圧ＶＤＤが供給された後、時点ｔ１２にて電圧ＶＡＡＮと電圧ＶＣＣと電圧ＶＡＡＰとが同時に供給される。このように、制御信号ＶＡＡＮ＿ＯＮをオンするタイミングが、制御信号ＶＡＡＰ＿ＯＮをオンするタイミングよりも遅れたとしても、電圧ＶＡＡＮと電圧ＶＣＣと電圧ＶＡＡＰとは同時に供給され、その順序は入れ替わらない。

図１６は、制御信号ＶＤＤ＿ＯＮをオンするタイミングが、制御信号ＶＡＡＰ＿ＯＮをオンするタイミングよりも遅れた場合である。図１６において、時点ｔ１３は、制御信号ＶＤＤ＿ＯＮがオンしたタイミングを示す。

図１６の例の場合、時点ｔ１では、制御信号ＶＤＤ＿ＯＮがオンしないため、電圧ＶＤＤ用回路３００のＰＭＯＳトランジスタ３０１１はオフのままである。その結果、電圧ＶＤＤはヘッド駆動回路１０１に供給されない。

時点ｔ２では、制御信号ＶＡＡＮ＿ＯＮがオンするものの、制御信号ＶＤＤ＿ＯＮがオフのため、電圧ＶＡＡＮ用回路４００のＮＭＯＳトランジスタ４０１１はオフのままである。また、電圧ＶＤＤ用回路３００のＰＭＯＳトランジスタ３０１１もオフのままである。その結果、電圧ＶＤＤ及び電圧ＶＡＡＮはヘッド駆動回路１０１に供給されない。

時点ｔ３では、制御信号ＶＡＡＮ＿ＯＮがオンしている状態で、制御信号ＶＣＣ＿ＯＮがオンするものの、制御信号ＶＤＤ＿ＯＮがオンしていないため、電圧ＶＣＣ用回路５００のＰＭＯＳトランジスタ５０１１はオフのままである。また、電圧ＶＤＤ用回路３００のＰＭＯＳトランジスタ３０１１及び電圧ＶＡＡＮ用回路４００のＮＭＯＳトランジスタ４０１１もオフのままである。その結果、電圧ＶＤＤ、電圧ＶＡＡＮ及び電圧ＶＣＣはヘッド駆動回路１０１に供給されない。

時点ｔ４では、制御信号ＶＡＡＮ＿ＯＮと制御信号ＶＣＣ＿ＯＮとがオンしている状態で制御信号ＶＡＡＰ＿ＯＮがオンするものの、制御信号ＶＤＤ＿ＯＮがオンしていないため、電圧ＶＡＡＰ用回路６００のＰＭＯＳトランジスタ６０１１はオフのままである。また、電圧ＶＤＤ用回路３００のＰＭＯＳトランジスタ３０１１と、電圧ＶＡＡＮ用回路４００のＮＭＯＳトランジスタ４０１１と、電圧ＶＣＣ用回路５００のＰＭＯＳトランジスタ５０１１もオフのままである。その結果、電圧ＶＤＤ、電圧ＶＡＡＮ、電圧ＶＣＣ及び電圧ＶＡＡＰはヘッド駆動回路１０１に供給されない。

時点ｔ１３では、制御信号ＶＡＡＮ＿ＯＮ、制御信号ＶＣＣ＿ＯＮ及び制御信号ＶＡＡＰ＿ＯＮがオンしている状態で制御信号ＶＤＤ＿ＯＮがオンするため、電圧ＶＡＡＰ用回路６００のＰＭＯＳトランジスタ６０１１がオンする。また、制御信号ＶＡＡＮ＿ＯＮ及び制御信号ＶＣＣ＿ＯＮがオンしている状態で制御信号ＶＤＤ＿ＯＮがオンするため、電圧ＶＣＣ用回路５００のＰＭＯＳトランジスタ５０１１もオンする。さらに、制御信号ＶＡＡＮ＿ＯＮがオンしている状態で制御信号ＶＤＤ＿ＯＮがオンするため、電圧ＶＡＡＮ用回路４００のＮＭＯＳトランジスタ４０１１もオンする。また、制御信号ＶＤＤ＿ＯＮがオンするため、電圧ＶＤＤ用回路３００のＰＭＯＳトランジスタ３０１１もオンする。その結果、電圧ＶＤＤと電圧ＶＡＡＮと電圧ＶＣＣと電圧ＶＡＡＰとがヘッド駆動回路１０１に同時に供給される。

図１６の例の場合、ヘッド駆動回路１０１に対して時点ｔ１３にて電圧ＶＤＤと電圧ＶＡＡＮと電圧ＶＣＣと電圧ＶＡＡＰとが同時に供給される。このように、制御信号ＶＤＤ＿ＯＮをオンするタイミングが、制御信号ＶＡＡＰ＿ＯＮをオンするタイミングよりも遅れたとしても、電圧ＶＤＤと電圧ＶＡＡＮと電圧ＶＣＣと電圧ＶＡＡＰとは同時に供給され、その順序は入れ替わらない。

図１７は、制御信号ＶＣＣ＿ＯＮをオフするタイミングが制御信号ＶＡＡＰ＿ＯＮをオフするタイミングよりも早まった場合である。図１７において、時点ｔ２１は、制御信号ＶＣＣ＿ＯＮがオフしたタイミングを示す。

図１７の例の場合、時点ｔ２１では、制御信号ＶＣＣ＿ＯＮがオフするため、電圧ＶＣＣ用回路５００のＰＭＯＳトランジスタ５０１１がオフする。また、制御信号ＶＡＡＰ＿ＯＮはオンしているものの、制御信号ＶＣＣ＿ＯＮがオフするため、電圧ＶＡＡＰ用回路６００のＰＭＯＳトランジスタ６０１１もオフする。その結果、ヘッド駆動回路１０１に対して電圧ＶＣＣの供給が停止すると同時に電圧ＶＡＡＰの供給も停止する。

時点ｔ５では、制御信号ＶＡＡＰ＿ＯＮがオフする。ただし、電圧ＶＡＡＰ用回路６００のＰＭＯＳトランジスタ６０１１は、既にオフしているため、ヘッド駆動回路１０１に供給される電圧に変化はない。

時点ｔ６では、既に制御信号ＶＣＣ＿ＯＮがオフしている。このため、ヘッド駆動回路１０１に供給される電圧に変化はない。

時点ｔ７では、制御信号ＶＡＡＮ＿ＯＮがオフするため、電圧ＶＡＡＮ用回路４００のＮＭＯＳトランジスタ４０１１がオフする。その結果、ヘッド駆動回路１０１に対して電圧ＶＡＡＮの供給が停止する。

時点ｔ８では、制御信号ＶＤＤ＿ＯＮがオフするため、電圧ＶＤＤ用回路３００のＰＭＯＳトランジスタ３０１１がオフする。その結果、ヘッド駆動回路１０１に対して電圧ＶＤＤの供給が停止する。

図１７の例の場合、制御信号ＶＡＡＰ＿ＯＮがオンであるにも関わらず、時点ｔ２１にて制御信号ＶＣＣ＿ＯＮがオフすると、ヘッド駆動回路１０１に対して電圧ＶＣＣと電圧ＶＡＡＰとの供給が同時に停止する。その後、時点ｔ７にて電圧ＶＡＡＮの供給が停止され、時点ｔ８において電圧ＶＤＤの供給が停止される。このように、制御信号ＶＣＣ＿ＯＮをオフするタイミングが、制御信号ＶＡＡＰ＿ＯＮをオフするタイミングより早まったとしても、電圧ＶＡＡＰは電圧ＶＣＣと同時に供給が停止され、その順序は入れ替わらない。

図１８は、制御信号ＶＡＡＮ＿ＯＮをオフするタイミングが制御信号ＶＡＡＰ＿ＯＮをオフするタイミングよりも早まった場合である。図１８において、時点ｔ２２は、制御信号ＶＡＡＮ＿ＯＮがオフしたタイミングを示す。

図１８の例の場合、時点ｔ２２では、制御信号ＶＡＡＮ＿ＯＮがオフするため、電圧ＶＡＡＮ用回路４００のＮＭＯＳトランジスタ４０１１がオフする。また、制御信号ＶＡＡＰ＿ＯＮ及び制御信号ＶＣＣ＿ＯＮはオンしているものの、制御信号ＶＡＡＮ＿ＯＮがオフするため、電圧ＶＡＡＰ用回路６００のＰＭＯＳトランジスタ６０１１及び電圧ＶＣＣ用回路５００のＰＭＯＳトランジスタ５０１１もオフする。その結果、ヘッド駆動回路１０１に対して電圧ＶＡＡＮの供給が停止すると同時に電圧ＶＣＣと電圧ＶＡＡＰとの供給も停止する。

時点ｔ５では、制御信号ＶＡＡＰ＿ＯＮがオフする。ただし、電圧ＶＡＡＰ用回路６００のＰＭＯＳトランジスタ６０１１は、既にオフしているため、ヘッド駆動回路１０１に供給される電圧に変化はない。

時点ｔ６では、制御信号ＶＣＣ＿ＯＮがオフする。ただし、電圧ＶＣＣ用回路５００のＰＭＯＳトランジスタ５０１１は、既にオフしているため、ヘッド駆動回路１０１に供給される電圧に変化はない。

時点ｔ７では、既に制御信号ＶＡＡＮ＿ＯＮがオフしている。このため、ヘッド駆動回路１０１に供給される電圧に変化はない。

時点ｔ８では、制御信号ＶＤＤ＿ＯＮがオフするため、電圧ＶＤＤ用回路３００のＰＭＯＳトランジスタ３０１１がオフする。その結果、ヘッド駆動回路１０１に対して電圧ＶＤＤの供給が停止する。

図１８の例の場合、制御信号ＶＡＡＰ＿ＯＮ及び制御信号ＶＣＣ＿ＯＮがオンであるにも関わらず、時点ｔ２２にて制御信号ＶＡＡＮ＿ＯＮがオフすると、ヘッド駆動回路１０１に対して電圧ＶＡＡＮと電圧ＶＣＣと電圧ＶＡＡＰとの供給が同時に停止する。その後、時点ｔ８において電圧ＶＤＤの供給が停止される。このように、制御信号ＶＡＡＮ＿ＯＮをオフするタイミングが、制御信号ＶＡＡＰ＿ＯＮをオフするタイミングより早まったとしても、電圧ＶＡＡＰ及び電圧ＶＣＣは、電圧ＶＡＡＮと同時に供給が停止され、その順序は入れ替わらない。

図１９は、制御信号ＶＤＤ＿ＯＮをオフするタイミングが制御信号ＶＡＡＰ＿ＯＮをオフするタイミングよりも早まった場合である。図１９において、時点ｔ２３は、制御信号ＶＤＤ＿ＯＮがオフしたタイミングを示す。

図１９の例の場合、時点ｔ２３では、制御信号ＶＤＤ＿ＯＮがオフするため、電圧ＶＤＤ用回路３００のＰＭＯＳトランジスタ３０１１がオフする。また、制御信号ＶＡＡＰ＿ＯＮ、制御信号ＶＣＣ＿ＯＮ及び制御信号ＶＡＡＮ＿ＯＮはオンしているものの、制御信号ＶＤＤ＿ＯＮがオフするため、電圧ＶＡＡＰ用回路６００のＰＭＯＳトランジスタ６０１１、電圧ＶＣＣ用回路５００のＰＭＯＳトランジスタ５０１１及び電圧ＶＡＡＮ用回路４００のＮＭＯＳトランジスタ４０１１もオフする。その結果、ヘッド駆動回路１０１に対して電圧ＶＤＤの供給が停止すると同時に電圧ＶＡＡＮ、電圧ＶＣＣ及び電圧ＶＡＡＰの供給も停止する。

時点ｔ５では、制御信号ＶＡＡＰ＿ＯＮがオフする。ただし、電圧ＶＡＡＰ用回路６００のＰＭＯＳトランジスタ６０１１は、既にオフしているため、ヘッド駆動回路１０１に供給される電圧に変化はない。

時点ｔ６では、制御信号ＶＣＣ＿ＯＮがオフする。ただし、電圧ＶＣＣ用回路５００のＰＭＯＳトランジスタ５０１１は、既にオフしているため、ヘッド駆動回路１０１に供給される電圧に変化はない。

時点ｔ７では、制御信号ＶＡＡＮ＿ＯＮがオフする。ただし、電圧ＶＡＡＮ用回路４００のＮＭＯＳトランジスタ４０１１は、既にオフしているため、ヘッド駆動回路１０１に供給される電圧に変化はない。

時点ｔ８では、既に制御信号ＶＤＤ＿ＯＮがオフしている。このため、ヘッド駆動回路１０１に供給される電圧に変化はない。

図１９の例の場合、制御信号ＶＡＡＰ＿ＯＮ、制御信号ＶＣＣ＿ＯＮ及び制御信号ＶＡＡＮ＿ＯＮがオンであるにも関わらず、時点ｔ２３にて制御信号ＶＤＤ＿ＯＮがオフすると、ヘッド駆動回路１０１に対して電圧ＶＤＤと電圧ＶＡＡＮと電圧ＶＣＣと電圧ＶＡＡＰとの供給が同時に停止する。このように、制御信号ＶＤＤ＿ＯＮをオフするタイミングが、制御信号ＶＡＡＰ＿ＯＮをオフするタイミングより早まったとしても、電圧ＶＡＡＰ、電圧ＶＣＣ及び電圧ＶＡＡＮは、電圧ＶＤＤと同時に供給が停止され、その順序は入れ替わらない。

このように、プリンタ２００は、シーケンスコントローラ２１１１からシーケンスとは異なる順序で電圧の印加開始を制御する信号が出力されると、当該信号よりも先に出力されるべき信号がシーケンスコントローラ２１１１から出力されるまで当該信号が供給回路４０１，５０１，６０１に出力されるのを阻止するゲート回路（アンドゲート４０５、５０５，６０５）を備えている。このような構成により、図１４乃至図１６を用いて説明したように、プリンタ２００は、電圧オンのシーケンス制御に異常が生じても、ヘッド駆動回路１０１に供給される電圧の順番が入れ替わることはない。

また、プリンタ２００は、シーケンスコントローラ２１１１からシーケンスとは異なる順序で電圧の印加終了を制御する信号が出力されると、当該信号よりも先に出力されるべき信号がシーケンスコントローラ２１１１から出力されるまで当該制御信号が放電回路４０２，５０２，６０２に出力されるのを阻止するゲート回路（アンドゲート４０５、５０５，６０５）を備えている。このような構成により、図１７乃至図１９を用いて説明したように、プリンタ２００は、電圧オフのシーケンス制御に異常が生じても、ヘッド駆動回路１０１への供給が停止される電圧の順番が入れ替わることはない。

したがって本実施形態によれば、電源の立ち上がり時にヘッド１００に組み込まれた回路の出力が不安定になったり、半導体素子のラッチアップにより生じる貫通電流で回路が破壊されたりするおそれはない。また電源の遮断時においても、ヘッド１００に組み込まれた回路の出力が不安定になったり、半導体素子のラッチアップにより生じる貫通電流で回路が破壊されたりするおそれはない。

ところで、電圧ＶＤＤの供給が停止したとき、ヘッド駆動回路１０１において電圧ＶＤＤがゼロボルトまで放電するのに要する時間Ｔ１は、放電回路３０２の時定数、すなわちコンデンサ３０３の容量と放電抵抗３０２１の抵抗値とによって決まる。同様に、電圧ＶＡＡＮの供給が停止したとき、ヘッド駆動回路１０１において電圧ＶＡＡＮがゼロボルトまで放電するのに要する時間Ｔ２は、放電回路４０２の時定数、すなわちコンデンサ４０３の容量と放電抵抗４０２１の抵抗値とによって決まる。電圧ＶＣＣの供給が停止したとき、電圧ＶＣＣがゼロボルトまで放電するのに要する時間Ｔ３は、放電回路５０２の時定数、すなわちコンデンサ５０３の容量と放電抵抗５０２１の抵抗値とによって決まる。電圧ＶＡＡＰの供給が停止したとき、ヘッド駆動回路１０１において電圧ＶＡＡＰがゼロボルトまで放電するのに要する時間Ｔ４は、放電回路６０２の時定数、すなわちコンデンサ６０３の容量と放電抵抗６０２１の抵抗値とによって決まる。このため、Ｔ１＞Ｔ２＞Ｔ３＞Ｔ４の関係が満たされなければ、電圧ＶＤＤ、電圧ＶＡＡＮ、電圧ＶＣＣ及び電圧ＶＡＡＰの供給が同時に停止したときに、シーケンスが入れ替わるおそれがある。

そこで本実施形態では、Ｔ１＞Ｔ２＞Ｔ３＞Ｔ４の関係が満たされるように、電圧ＶＤＤ用回路３００、電圧ＶＡＡＮ用回路４００、電圧ＶＣＣ用回路５００及び電圧ＶＡＡＰ用回路６００の放電抵抗３０２１、４０２１、５０２１、６０２１の抵抗値と、コンデンサ３０３、４０３、５０３、６０３の容量とを決定する。ただし、コンデンサ３０３、４０３、５０３、６０３の容量は、ヘッド駆動回路１０１の駆動電流から一義的に決まる。このため、Ｔ１＞Ｔ２＞Ｔ３＞Ｔ４の関係が満たされるように、放電抵抗３０２１、４０２１、５０２１、６０２１の抵抗値を決定すればよい。

図２０（ａ）、（ｂ）は、電圧ＶＤＤ、電圧ＶＡＡＮ、電圧ＶＣＣまたは電圧ＶＡＡＰの供給が同時に停止したときの電圧ＶＤＤ、電圧ＶＡＡＮ、電圧ＶＣＣ及び電圧ＶＡＡＰの計時変化を示すグラフである。図２０において、（ａ）は横軸の時間のスパンを１秒単位としたグラフであり、（ｂ）は０．１秒単位としたグラフである。なお、各電圧の変化を比較しやすいように、電圧ＶＡＡＮに関しては負電圧を正電圧に置き換えて表わしている。

図２０のグラフの例は、電圧ＶＤＤが＋５Ｖ、電圧ＶＡＡＰが＋１８Ｖ、電圧ＶＣＣが＋２４Ｖ、電圧ＶＡＡＮが−１８Ｖの場合である。また、コンデンサ３０３の容量が４７μＦ、コンデンサ４０３の容量が２２０μＦ、コンデンサ５０３の容量が１００μＦ、コンデンサ６０３の容量が２２０μＦの場合である。この場合、放電抵抗３０２１を２２ｋΩとし、放電抵抗４０２１を６８０Ωとし、放電抵抗５０２１を８２０Ωとし、放電抵抗６０２１を３３０Ωとする。そうすると、図２０に示すように、先ず、電圧ＶＡＡＰがゼロボルトとなり、次いで電圧ＶＣＣがゼロボルトとなり、次いで電圧ＶＡＡＮがゼロボルトとなり、最後に電圧ＶＤＤがゼロボルトとなる。

このように本実施形態によれば、放電抵抗３０２１，４０２１，５０２１，６０２１の抵抗値を最適化することによって、電圧印加終了時のシーケンスを確実に守ることができる。

なお、本発明は、前記実施形態に限定されるものではない。
例えば前記実施形態では、制御信号ＶＤＤ＿ＯＮと制御信号ＶＡＡＮ＿ＯＮとの論理積を演算する論理積回路をアンドゲート４０５で構成した。また、制御信号ＶＤＤ＿ＯＮと制御信号ＶＡＡＮ＿ＯＮと制御信号ＶＣＣ＿ＯＮとの論理積を演算する論理積回路をアンドゲート５０５で構成した。さらに、制御信号ＶＤＤ＿ＯＮと制御信号ＶＡＡＮ＿ＯＮと制御信号ＶＣＣ＿ＯＮと制御信号ＶＡＡＰ＿ＯＮとの論理積を演算する論理積回路をアンドゲート６０５で構成した。これらの論理積回路は、アンドゲートを用いず、トランジスタの配置によっても実現できる。

図２１は、制御信号ＶＤＤ＿ＯＮと制御信号ＶＡＡＮ＿ＯＮとの論理積を演算する論理積回路をトランジスタの配置によって実現する場合の回路図である。なお、図１１と共通する部分には、同一符号を付しており、その詳しい説明は省略する。

供給回路４０１は、ＮＭＯＳトランジスタ４０１１と、ＰＮＰトランジスタ４０１４及び４０１５と、ＮＰＮトランジスタ４０１６及び４０１７とを含む。ＮＭＯＳトランジスタ４０１１は、ソース−ドレイン間を電源ラインＬ４に接続し、ゲートをＰＮＰトランジスタ４０１４のコレクタに接続する。ＰＮＰトランジスタ４０１４は、エミッタをＰＮＰトランジスタ４０１５のコレクタに接続し、ベースをＮＰＮトランジスタ４０１６のコレクタに接続する。ＮＰＮトランジスタ４０１６は、エミッタをグラウンド電位ＧＮＤの端子に接続し、ベースを制御信号ＶＡＡＮ＿ＯＮの信号線Ｌ１２に接続する。ＰＮＰトランジスタ４０１５は、エミッタを電圧ＶＤＤの端子に接続し、ベースをＮＰＮトランジスタ４０１７のコレクタに接続する。ＮＰＮトランジスタ４０１７は、エミッタをグラウンド電位ＧＮＤの端子に接続し、ベースを制御信号ＶＤＤ＿ＯＮの信号線Ｌ１１に接続する。

放電回路４０２は、放電抵抗４０２１と、ＰＭＯＳトランジスタ４０２２と、ＮＰＮトランジスタ４０２５及び４０２７と、ＰＮＰトランジスタ４０２６及び４０２８とを含む。放電抵抗４０２１は、一端を電源ラインＬ４の前記ＮＭＯＳトランジスタ４０１１よりもヘッド駆動回路１０１側に接続し、他端をＰＭＯＳトランジスタ４０２２のドレインに接続する。ＰＭＯＳトランジスタ４０２２は、ソースをグラウンド電位ＧＮＤの端子に接続し、ゲートをグラウンド電位ＧＮＤの端子とＮＰＮトランジスタ４０２５のコレクタとの間に接続する。ＮＰＮトランジスタ４０２５は、エミッタを電圧ＶＡＡＮの端子に接続し、ベースをＰＮＰトランジスタ４０２６のコレクタに接続する。ＰＮＰトランジスタ４０２６は、エミッタを電圧ＶＤＤの端子に接続し、ベースを制御信号ＶＡＡＮ＿ＯＮの信号線Ｌ１２に接続する。ＮＰＮトランジスタ４０２７は、コレクタをＮＰＮトランジスタ４０２５のコレクタに接続し、エミッタを電圧ＶＡＡＮの端子に接続し、ベースをＰＮＰトランジスタ４０２８のコレクタに接続する。ＰＮＰトランジスタ４０２８は、エミッタを電圧ＶＤＤの端子に接続し、ベースを制御信号ＶＤＤ＿ＯＮの信号線Ｌ１１に接続する。

図２１の電圧ＶＡＡＮ用回路４００において、供給回路４０１は、ＶＤＤ＿ＯＮ信号がオンしている状態で、ＶＡＡＮ＿ＯＮ信号がオンすると、ＰＮＰトランジスタ４０１４がオンするため、ＮＭＯＳトランジスタ４０１１がオンする。その結果、ＮＭＯＳトランジスタ４０１１のソース−ドレイン間を電流が流れるため、電源ラインＬ４を介してヘッド駆動回路１０１に電圧ＶＡＡＮが供給される。

ところが、ＶＤＤ＿ＯＮ信号がオンしていない状態で、ＶＡＡＮ＿ＯＮ信号がオンしても、ＰＮＰトランジスタ４０１４はオンしない。したがって、ＶＡＡＮ＿ＯＮ信号が先にオンしても、ＶＤＤ＿ＯＮ信号がオンするまではヘッド駆動回路１０１に電圧ＶＡＡＮが供給されない。

また、放電回路４０２では、ＶＤＤ＿ＯＮ信号とＶＡＡＮ＿ＯＮ信号がオンすると、ＰＮＰトランジスタ４０２６がオフし、ＮＰＮトランジスタ４０２５がオフし、ＰＮＰトランジスタ４０２８がオフし、ＮＰＮトランジスタ４０２９がオフし、ＰＭＯＳトランジスタ４０２２がオフする。その結果、放電抵抗４０２１に電流は流れない。ＶＤＤ＿ＯＮ信号とＶＡＡＮ＿ＯＮ信号のうちいずれかの信号がオフすると、ＮＰＮトランジスタ４０２５またはＮＰＮトランジスタ４０２９がオンし、ＰＭＯＳトランジスタ４０２２がオンする。このとき、ＮＭＯＳトランジスタ４０１１により電源ラインＬ４が遮断されているため、電源ラインＬ４を介してヘッド駆動回路１０１から放電抵抗４０２１に電流が流れ込む。その結果、放電現象が生じ、ヘッド駆動回路１０１では、電圧ＶＡＡＮがグラウンド電位ＧＮＤまで上昇する。このときの時定数は、コンデンサ４０３の容量と放電抵抗４０２１の抵抗値とによって決まる。

図２２は、制御信号ＶＤＤ＿ＯＮと制御信号ＶＡＡＮ＿ＯＮと制御信号ＶＣＣ＿ＯＮとの論理積を演算する論理積回路をトランジスタの配置によって実現する場合の回路図である。なお、図１２と共通する部分には、同一符号を付しており、その詳しい説明は省略する。

供給回路５０１は、ＮＭＯＳトランジスタ５０１１と、ＮＰＮトランジスタ５０１３、５０１４及び５０１５とを含む。ＮＭＯＳトランジスタ５０１１は、ソース−ドレイン間を電源ラインＬ３に接続し、ゲートをＮＰＮトランジスタ５０１３のコレクタに接続する。ＮＰＮトランジスタ５０１３は、エミッタをＮＰＮトランジスタ５０１４のコレクタに接続し、ベースを制御信号ＶＣＣ＿ＯＮの信号線Ｌ１３に接続する。ＮＰＮトランジスタ５０１４は、エミッタをＮＰＮトランジスタ５０１５のコレクタに接続し、ベースを制御信号ＶＡＡＮ＿ＯＮの信号線Ｌ１２に接続する。ＮＰＮトランジスタ５０１５は、エミッタをグラウンド電位ＧＮＤの端子に接続し、ベースを制御信号ＶＤＤ＿ＯＮの信号線Ｌ１１に接続する。

放電回路５０２は、放電抵抗５０２１と、ＰＭＯＳトランジスタ５０２２と、ＮＰＮトランジスタ５０２４、５０２５及び５０２６とを含む。放電抵抗５０２１は、一端を電源ラインＬ３の前記ＮＭＯＳトランジスタ５０１１よりもヘッド駆動回路１０１側に接続し、他端をＰＭＯＳトランジスタ５０２２のドレインに接続する。ＰＭＯＳトランジスタ５０２２は、ソースをグラウンド電位ＧＮＤの端子に接続し、ゲートを電圧ＶＤＤの端子とＮＰＮトランジスタ５０２４のコレクタとの間に接続する。ＮＰＮトランジスタ５０２４は、エミッタをＮＰＮトランジスタ５０２５のコレクタに接続し、ベースを制御信号ＶＣＣ＿ＯＮの信号線Ｌ１３に接続する。ＮＰＮトランジスタ５０２５は、エミッタをＮＰＮトランジスタ５０２６のコレクタに接続し、ベースを制御信号ＶＡＡＮ＿ＯＮの信号線Ｌ１２に接続する。ＮＰＮトランジスタ５０２６は、エミッタをグラウンド電位ＧＮＤの端子に接続し、ベースを制御信号ＶＤＤ＿ＯＮの信号線Ｌ１１に接続する。

図２２の電圧ＶＣＣ用回路５００において、供給回路５０１は、ＶＤＤ＿ＯＮ信号及びＶＡＡＮ＿ＯＮ信号がオンしている状態で、ＶＣＣ＿ＯＮ信号がオンすると、ＰＮＰトランジスタ５０１３、５０１４及び５０１５がオンするため、ＮＭＯＳトランジスタ５０１１がオンする。その結果、ＮＭＯＳトランジスタ５０１１のソース−ドレイン間を電流が流れるため、電源ラインＬ３を介してヘッド駆動回路１０１に電圧ＶＣＣが供給される。

ところが、ＶＤＤ＿ＯＮ信号またはＶＡＡＮ＿ＯＮ信号がオンしていない状態で、ＶＣＣ＿ＯＮ信号がオンしても、ＰＮＰトランジスタ５０１３はオンしない。したがって、ＶＣＣ＿ＯＮ信号が先にオンしても、ＶＤＤ＿ＯＮ信号及びＶＡＡＮ＿ＯＮ信号がオンするまではヘッド駆動回路１０１に電圧ＶＣＣが供給されない。

また、放電回路５０２は、ＶＡＡＮ＿ＯＮ信号及びＶＤＤ＿ＯＮ信号のオン、オフに係らず、ＶＣＣ＿ＯＮ信号がオフするまでは、ＰＭＯＳトランジスタ５０２２がオンしない。したがって、ＶＤＤ＿ＯＮ信号またはＶＡＡＮ＿ＯＮ信号が先にオフしても、ＶＣＣ＿ＯＮ信号がオフするまでは放電現象が生じない。

図２３は、制御信号ＶＤＤ＿ＯＮと制御信号ＶＡＡＮ＿ＯＮと制御信号ＶＣＣ＿ＯＮと制御信号ＶＡＡＰ＿ＯＮとの論理積を演算する論理積回路をトランジスタの配置によって実現する場合の回路図である。なお、図１３と共通する部分には、同一符号を付しており、その詳しい説明は省略する。

供給回路６０１は、ＮＭＯＳトランジスタ６０１１と、ＮＰＮトランジスタ６０１３、６０１４、６０１５及び６０１６とを含む。ＮＭＯＳトランジスタ６０１１は、ソース−ドレイン間を電源ラインＬ５に接続し、ゲートをＮＰＮトランジスタ６０１３のコレクタに接続する。ＮＰＮトランジスタ６０１３は、エミッタをＮＰＮトランジスタ６０１４のコレクタに接続し、ベースを制御信号ＶＡＡＰ＿ＯＮの信号線Ｌ１４に接続する。ＮＰＮトランジスタ６０１４は、エミッタをＮＰＮトランジスタ６０１５のコレクタに接続し、ベースを制御信号ＶＣＣ＿ＯＮの信号線Ｌ１３に接続する。ＮＰＮトランジスタ６０１５は、エミッタをＮＰＮトランジスタ６０１６のコレクタに接続し、ベースを制御信号ＶＡＡＮ＿ＯＮの信号線Ｌ１２に接続する。ＮＰＮトランジスタ６０１６は、エミッタをグラウンド電位ＧＮＤの端子に接続し、ベースを制御信号ＶＤＤ＿ＯＮの信号線Ｌ１１に接続する。

放電回路６０２は、放電抵抗６０２１と、ＰＭＯＳトランジスタ６０２２と、ＮＰＮトランジスタ６０２４、６０２５、６０２６及び６０２７とを含む。放電抵抗６０２１は、一端を電源ラインＬ５の前記ＮＭＯＳトランジスタ６０１１よりもヘッド駆動回路１０１側に接続し、他端をＰＭＯＳトランジスタ６０２２のドレインに接続する。ＰＭＯＳトランジスタ６０２２は、ソースをグラウンド電位ＧＮＤの端子に接続し、ゲートを電圧ＶＤＤの端子とＮＰＮトランジスタ６０２４のコレクタとの間に接続する。ＮＰＮトランジスタ６０２４は、エミッタをＮＰＮトランジスタ６０２５のコレクタに接続し、ベースを制御信号ＶＡＡＰ＿ＯＮの信号線Ｌ１４に接続する。ＮＰＮトランジスタ６０２５は、エミッタをＮＰＮトランジスタ６０２６のコレクタに接続し、ベースを制御信号ＶＣＣ＿ＯＮの信号線Ｌ１３に接続する。ＮＰＮトランジスタ６０２６は、エミッタをＮＰＮトランジスタ６０２７のコレクタに接続し、ベースを制御信号ＶＡＡＮ＿ＯＮの信号線Ｌ１２に接続する。ＮＰＮトランジスタ６０２７は、エミッタをグラウンド電位ＧＮＤの端子に接続し、ベースを制御信号ＶＤＤ＿ＯＮの信号線Ｌ１１に接続する。

図２３の電圧ＶＡＡＰ用回路６００において、供給回路６０１は、ＶＤＤ＿ＯＮ信号、ＶＡＡＮ＿ＯＮ信号及びＶＣＣ＿ＯＮ信号がいずれもオンしている状態で、ＶＡＡＰ＿ＯＮ信号がオンすると、ＰＮＰトランジスタ６０１３、６０１４、６０１５及び６０１６がオンするため、ＮＭＯＳトランジスタ６０１１がオンする。その結果、ＮＭＯＳトランジスタ６０１１のソース−ドレイン間を電流が流れるため、電源ラインＬ５を介してヘッド駆動回路１０１に電圧ＶＡＡＰが供給される。

ところが、ＶＤＤ＿ＯＮ信号、ＶＡＡＮ＿ＯＮ信号及びＶＣＣ＿ＯＮ信号のうち少なくとも１つの信号がオンしていない状態で、ＶＡＡＰ＿ＯＮ信号がオンしても、ＰＮＰトランジスタ６０１３はオンしない。したがって、ＶＡＡＰ＿ＯＮ信号が先にオンしても、ＶＤＤ＿ＯＮ信号、ＶＡＡＮ＿ＯＮ信号及びＶＣＣ＿ＯＮ信号がオンするまではヘッド駆動回路１０１に電圧ＶＡＡＰが供給されない。

また、放電回路６０２は、ＶＣＣ＿ＯＮ信号、ＶＡＡＮ＿ＯＮ信号及びＶＤＤ＿ＯＮ信号のオン、オフに係らず、ＶＡＡＰ＿ＯＮ信号がオフするまでは、ＰＭＯＳトランジスタ６０２２がオンしない。したがって、ＶＣＣ＿ＯＮ信号、ＶＤＤ＿ＯＮ信号またはＶＡＡＮ＿ＯＮ信号が先にオフしても、ＶＡＡＰ＿ＯＮ信号がオフするまでは放電現象が生じない。

また前記実施形態は、シェアモードタイプのヘッド１００を用いたプリンタ２０を例示したが、本発明は、これに限定されるものではない。例えば第１の電圧と、この第１の電圧よりも値の小さい第２の電圧と、前記第１の電圧よりも値の大きい第３の電圧との印加により動作するインクジェットヘッドを備えたインクジェットプリンタにも、本実施形態と同様の技術思想を適用できるものである。

この他、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００…インクジェットヘッド（ヘッド）、１０１…ヘッド駆動回路、２００…インクジェットプリンタ（プリンタ）、２０１…ＣＰＵ、２１０…電源回路、２１１…シーケンス制御回路、２１１１…シーケンスコントローラ、３０１、４０１、５０１、６０５…供給回路、３０２、４０２、５０２、６０２…放電回路、４０５、５０５、６０５…ゲート回路。

Claims (5)

1. アクチュエータ駆動用の第１の電圧と、前記第１の電圧よりも値の小さい第２の電圧と、前記第１の電圧よりも値の大きい第３の電圧との印加により動作するインクジェットヘッドと、
   前記第１乃至第３の電圧毎に、印加開始と印加終了とを制御する信号を予め設定されたシーケンスに従い出力するシーケンスコントローラと、
   前記シーケンスコントローラから出力される電圧の印加開始を制御する信号に応じて前記インクジェットヘッドに前記第１乃至第３の電圧を選択的に供給する供給回路と、
   前記シーケンスコントローラから出力される電圧の印加終了を制御する信号に応じて前記インクジェットヘッドに供給された前記第１乃至第３の電圧を選択的に放電する放電回路と、
   前記シーケンスコントローラから前記シーケンスとは異なる順序で電圧の印加開始を制御する信号が出力されると、当該信号よりも先に出力されるべき信号が前記シーケンスコントローラから出力されるまで当該信号が前記供給回路に出力されるのを阻止するゲート回路と、
   を具備したことを特徴とするインクジェットプリンタ。
2. 前記ゲート回路は、さらに、前記シーケンスコントローラから前記シーケンスとは異なる順序で電圧の印加終了を制御する信号が出力されると、当該信号よりも先に出力されるべき信号が前記シーケンスコントローラから出力されるまで当該信号が前記放電回路に出力されるのを阻止することを特徴とする請求項１記載のインクジェットプリンタ。
3. 前記放電回路は、前記第１の電圧を放電する第１の放電回路と、前記第２の電圧を放電する第２の放電回路と、前記第３の電圧を放電する第３の放電回路と、を含み、
   前記第１乃至第３の放電回路の時定数を、前記第１乃至第３の放電回路に対して同時に前記電圧の印加終了を制御する信号が出力された場合に電圧印加終了時のシーケンスの順序が入れ替わらないように設定したことを特徴とする請求項２記載のインクジェットプリンタ。
4. 前記ゲート回路は、
   電源印加開始時のシーケンスの順序が１番目と２番目の各電圧に対する印加開始を制御する信号の論理積を演算する第１の論理積回路と、
   電源印加開始時のシーケンスの順序が１番目から３番目までの各電圧に対する印加開始を制御する信号の論理積を演算する第２の論理積回路と、
   を含むことを特徴とする請求項１乃至３のうちいずれか１に記載のインクジェットプリンタ。
5. 前記第１及び第２の論理積回路は、アンドゲートまたはトランジスタで構成したことを特徴とする請求項４記載のインクジェットプリンタ。