JP2016197659A - シリコンゲルマニウムを含むデバイスおよびその製造方法 - Google Patents
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Abstract
【課題】応力の低減化が図れたシリコンゲルマニウムを含むデバイスの製造方法を提供すること。【解決手段】製造方法は、非晶質層１上に非晶質金属層２を形成する工程と、非晶質金属層２上に、金属を含み、結晶面が所定の面に配向する金属層２を形成する工程と、金属層２上、にシリコンを含む半導体および前記金属層に含まれる前記金属と同一の金属を含む第１の層を形成する工程とを含む。前記製造方法は、さらに、前記第１の層を、結晶面が前記所定の面に配向する前記半導体と前記金属との化合物を含む第２の層４ａに変える工程と、第２の層４ａ上に、結晶面が前記所定の面に配向する多結晶シリコンゲルマニウムを含む第３の層５を形成する工程とを含む。【選択図】図５
Description
本発明の実施形態は、シリコンゲルマニウムを含むデバイスおよびその製造方法に関する。
シリコン以外の半導体材料の一つとしてシリコンゲルマニウムが知られている。シリコンゲルマニウムを含む層を用いたデバイスとしては、例えば、ＭＥＭＳ（Micro Electro Mechanical Systems）デバイスや薄膜トランジスタ（ＴＦＴ: thin film transistor）が知られている。
本発明の目的は、応力の低減化が図れたシリコンゲルマニウムを含むデバイスおよびその製造方法を提供することにある。
実施形態のデバイスの製造方法は、非晶質金属層を形成する工程と、前記非晶質金属層上に、金属を含み、結晶面が所定の面に配向する金属層を形成する工程と、前記金属層上に、シリコンを含む半導体および前記金属層に含まれる前記金属と同一の金属を含む第１の層を形成する工程とを含む。実施形態のデバイスの製造方法は、さらに、前記第１の層を、結晶面が前記所定の面に配向する前記半導体と前記金属との化合物を含む第２の層に変える工程と、前記第２の層上に、結晶面が前記所定の面に配向する多結晶シリコンゲルマニウムを含む第３の層を形成する工程とを含む。
実施形態の他のデバイスの製造方法は、第１の絶縁層を形成する工程と、前記第１の絶縁層上に、隣接する柱状部材間の距離が一定値以下の複数の柱状部材と、前記複数の柱状部材間を埋める非晶質シリコンゲルマニウムとを含む第１の層を形成する工程と、前記第１の層上に第２の絶縁層を形成する工程とを含む。実施形態の他のデバイスの製造方法は、さらに、前記第１の層をアニールすることにより、前記非晶質シリコンゲルマニウムを結晶面が所定の面に配向するシリコンゲルマニウムに変える工程と、前記第２の絶縁層を除去する工程と、前記第１の層上に結晶面が前記所定の面に配向する多結晶シリコンゲルマニウムを含む第２の層を形成する工程とを含む。
実施形態のデバイスは、複数の柱状部材と、前記複数の柱状部材間を埋める結晶面が（１１１）面に配向するシリコンゲルマニウムとを含む第１の層と、前記第１の層上に設けられた結晶面が（１１１）面に配向する多結晶シリコンゲルマニウムを含む第２の層とを含む。
以下、図面を参照しながら本発明の実施形態を説明する。図面は、模式的または概念的なものであり、各図面の寸法および比率等は、必ずしも現実のものと同一であるとは限らない。また、図面において、同一符号（添字等が異なるものを含む）は同一または相当部分を付してあり、重複した説明は必要に応じて行う。
（第１の実施形態）
ＭＥＭＳやＴＦＴに使用するシリコンゲルマニウムは、例えば、４５０℃以下の低温での形成する必要がある。シリコンゲルマニウムを高温で形成すると、既に形成されている素子や回路が影響を受けるからである。
ＭＥＭＳやＴＦＴに使用するシリコンゲルマニウムは、例えば、４５０℃以下の低温での形成する必要がある。シリコンゲルマニウムを高温で形成すると、既に形成されている素子や回路が影響を受けるからである。
低温で形成する方法として化学気相成長（ＣＶＤ）があるが、非晶質層上にＣＶＤによりシリコンゲルマニウム層を形成すると、シリコンゲルマニウム層の結晶配向性は、ランダムか（２２０）へ優先配向となる。
ＭＥＭＳの場合、シリコンゲルマニウム層はＭＥＭＳ可動部として用いられ、シリコンゲルマニウム層は１０ミクロン以上の厚さが必要である。シリコンゲルマニウム層は、性能の観点からは低応力である必要があり、また、コストの観点から高スループットが必要である。
シリコンゲルマニウムをランダムに形成する場合、シリコンゲルマニウム層の応力が大きくなり、性能が劣る問題点がある。また、シリコンゲルマニウム層を（２２０）面に優先配向させて形成する場合は、シリコンゲルマニウム層の形成はある特定の条件を選択する必要があり、例えば、シリコンゲルマニウムの原料であるシランとゲルマンに加えて、それらよりも１０倍もの水素を供給する方法をとる必要がある。その結果、シリコンゲルマニウム層の形成速度が低下する、すなわちスループットが低下するという問題点が発生する。
実施形態では、低応力で高スループットなシリコンゲルマニウム層を形成するため、主に（１１１）へ配向したシリコンゲルマニウム層を形成する方法である。ＣＶＤプロセスの条件によらず配向層を形成するため、ＣＶＤ時の下地層にシリコンゲルマニウムに格子定数の近い配向層もしくはシリコンゲルマニウムの配向層を用意する。
図１−図５は、第１の実施形態に係るシリコンゲルマニウムを含む層（以下、ＳｉＧｅ層と称す）の形成方法を説明するための断面図である。
［図１］
非晶質層（下地層）１上に非晶質金属層２が形成される。非晶質層１の材料は例えばシリコン酸化物であるが、非晶質層１の材料は半導体または金属でも構わない。非晶質金属層２の材料は、例えば、タンタル（Ｔａ）、または、タンタルを含む材料であるタンタルナイトライド（ＴａＮ）もしくはニッケルタンタル（ＮｉＴａ）である。非晶質金属層２の厚さは特に規定はないが、配向層を形成するには２ｎｍもあれば十分である。厚くするにも問題はないが、応力の観点から厚くない方が好ましく５０ｎｍ以下が妥当である。非晶質金属層２は、例えば、スパッタリングプロセスにより形成される。非晶質層１の下に他の層が存在しても構わない。他の層は、例えば、ＣＭＯＳ回路を含む。
非晶質層（下地層）１上に非晶質金属層２が形成される。非晶質層１の材料は例えばシリコン酸化物であるが、非晶質層１の材料は半導体または金属でも構わない。非晶質金属層２の材料は、例えば、タンタル（Ｔａ）、または、タンタルを含む材料であるタンタルナイトライド（ＴａＮ）もしくはニッケルタンタル（ＮｉＴａ）である。非晶質金属層２の厚さは特に規定はないが、配向層を形成するには２ｎｍもあれば十分である。厚くするにも問題はないが、応力の観点から厚くない方が好ましく５０ｎｍ以下が妥当である。非晶質金属層２は、例えば、スパッタリングプロセスにより形成される。非晶質層１の下に他の層が存在しても構わない。他の層は、例えば、ＣＭＯＳ回路を含む。
［図２］
非晶質金属層２上に、結晶面が所定の面に配向する金属を含む金属層（以下、配向層という）３が形成される。配向層３の上面は（１１１）面に配向する。非晶質金属層２は配向層３を所定の面に精度良く配向させるための補助下地層として機能する。上記金属は、例えば、ニッケル（Ｎｉ）またはコバルト（Ｃｏ）等の高融点金属である。配向層３の厚さは、例えば、数１０ｎｍである。配向層３は、例えば、非晶質金属層２上に上記金属をスパッタリングプロセスにより堆積することにより形成される。ＮｉおよびＣｏの格子定数はＳｉＧｅの格子定数とは大きく異なる。
非晶質金属層２上に、結晶面が所定の面に配向する金属を含む金属層（以下、配向層という）３が形成される。配向層３の上面は（１１１）面に配向する。非晶質金属層２は配向層３を所定の面に精度良く配向させるための補助下地層として機能する。上記金属は、例えば、ニッケル（Ｎｉ）またはコバルト（Ｃｏ）等の高融点金属である。配向層３の厚さは、例えば、数１０ｎｍである。配向層３は、例えば、非晶質金属層２上に上記金属をスパッタリングプロセスにより堆積することにより形成される。ＮｉおよびＣｏの格子定数はＳｉＧｅの格子定数とは大きく異なる。
［図３］
配向層３上に、シリコンゲルマニウム（ＳｉＧｅ）および上記金属（高融点金属）を含む層（第１の層）４が形成される。層４は後工程で加熱されてＳｉと上記金属との合金を含む層（金属シリサイド層）に変わるので、以下、層４を前駆体層４という。
配向層３上に、シリコンゲルマニウム（ＳｉＧｅ）および上記金属（高融点金属）を含む層（第１の層）４が形成される。層４は後工程で加熱されてＳｉと上記金属との合金を含む層（金属シリサイド層）に変わるので、以下、層４を前駆体層４という。
配向層３中の金属は（１１１）面に配向しているが、前駆体層４中の金属は必ずしも（１１１）面に配向していない。
前駆体層４は、例えば、ＳｉＧｅと上記金属とが混合した層（単層）を含む。このような単層は、例えば、ＳｉＧｅおよび上記金属を含むターゲットを用いたスパッタリングプロセスにより形成される。
前駆体層４は、ＳｉＧｅを含む層と、上記金属とを含む層との積層体を含んでいても構わない。このような積層体は、例えば、ＳｉＧｅを含むターゲットおよび上記金属を含むターゲットを含む複数のターゲットを用いたスパッタリングプロセスにより形成される。
前駆体層４中のＳｉおよび上記金属の量は、前駆体層４を加熱することにより、Ｓｉと上記金属との合金（例えば、Ｎｉ（ＳｉＧｅ）2 またはＣｏ（ＳｉＧｅ）2 ）層が形成されるように設定される。
［図４］
不活性ガス雰囲気中で前駆体層４を加熱すること（アニール）により、前駆体層４を合金層（第２の層）４ａに変える。不活性ガス雰囲気は、例えば、窒素やアルゴン等を含む雰囲気である。上記アニールは、例えば、４５０℃以下の温度で行われる。
不活性ガス雰囲気中で前駆体層４を加熱すること（アニール）により、前駆体層４を合金層（第２の層）４ａに変える。不活性ガス雰囲気は、例えば、窒素やアルゴン等を含む雰囲気である。上記アニールは、例えば、４５０℃以下の温度で行われる。
上記アニールにより、（１１１）面に配向し、かつ、格子定数がＳｉＧｅに近い合金層４ａ（Ｎｉ（ＳｉＧｅ）2 層またはＣｏ（ＳｉＧｅ）2 層）が得られる。
Ｎｉ（ＳｉＧｅ）2 層またはＣｏ（ＳｉＧｅ）2 層のＳｉＧｅの組成Ｓｉ1-xＧｅxのxは０から１の範囲であるが、低温形成の点ではxは０．３よりも大きく、かつ、１以下が好ましい。
Ｎｉ（ＳｉＧｅ）2 層またはＣｏ（ＳｉＧｅ）2 層の厚さも特に規定はないが、２ｎｍもあればＳｉＧｅ配向層を成長させるのに十分である。厚くするにも問題はないが、応力の観点から厚くない方が好ましく、非晶質金属層２と同様に５０ｎｍ以下が妥当である。
更に、非晶質層２の厚さと配向層３の厚さとの合計（合計厚）は応力の観点から薄い方が好ましく、その上へ形成する多結晶ＳｉＧｅ層へ影響を与えない点を考慮すると合計厚は５０ｎｍ以下が好ましい。
［図５］
（１１１）面に配向した合金層４ａ上に（１１１）面に配向した多結晶Ｓｉ1-xＧｅx 層（第３の層）５が形成される。組成比ｘは、例えば、０．３よりも大きく、かつ、１以下である。
（１１１）面に配向した合金層４ａ上に（１１１）面に配向した多結晶Ｓｉ1-xＧｅx 層（第３の層）５が形成される。組成比ｘは、例えば、０．３よりも大きく、かつ、１以下である。
多結晶Ｓｉ1-xＧｅx 層（以下、多結晶ＳｉＧｅ層と略記）５は、例えば、ＣＶＤプロセスにより形成される。上記ＣＶＤプロセスは、例えば、４５０℃以下で行われる。多結晶ＳｉＧｅ層５はその抵抗を下げる不純物を含んでいても構わない。上記ＣＶＤプロセスは、例えば、プラズマエンハスト化学気相成長（ＰＥＣＶＤ）プロセス、低圧化学気相成長（ＬＰＣＶＤ）プロセスである。多結晶ＳｉＧｅ層５の形成にＣＶＤプロセスを用いることにより、厚い（例えば、１０μｍ以上）多結晶ＳｉＧｅ層５でも、スループットの低下は抑制される。
合金層４ａの格子定数と多結晶ＳｉＧｅ層５の格子定数との差は、非晶質金属層２の格子定数と多結晶ＳｉＧｅ層５の格子定数との差よりも小さいので、非晶質層１上には、応力の低減化が図れた多結晶ＳｉＧｅ層５が形成されることになる。また、前駆体層４を形成するためのアニールは４５０℃以下で行うことができる。さらに、多結晶ＳｉＧｅ層５を形成するためのＣＶＤプロセスも４５０℃以下の低温で行うことができる。そのため、上記アニールおよびＣＶＤプロセスによる非晶質層１の下にあるＣＭＯＳ回路等の他の層への影響は抑制される。
この後、デバイス（例えば、以下に説明する加速度センサ）によっては、非晶質層１は除去される。デバイスによっては、さらに、非晶質金属層２、または、非晶質金属層２および配向層３、または、非晶質金属層２、配向層３および合金層４ａも除去される。
次に、実施形態のＳｉＧｅ層の形成方法をＭＥＭＳデバイスを含む加速度センサに適用した例について説明する。
図６は実施形態に係るＭＥＭＳデバイスを含む加速度センサを模式的に示す平面図であり、図７は図６の平面図の７−７断面図である。
なお、図６および図７には、簡単のため、水平方向（Ｘ方向）および垂直方向（Ｙ方向）の一方の加速度を検出するＭＥＭＳデバイスが示されている。実施形態のＳｉＧｅ層の形成方法は、さらに、高さ方向（Ｚ方向）の加速度を検出するＭＥＭＳデバイスに対しても適用可能である。
本実施形態に係る加速度センサは、基板１１０と、基板１１０上に設けられたＭＥＭＳデバイス１２０とを含む。基板１１０は、シリコン基板１０１と、シリコン基板１０１上に設けられたＣＭＯＳ集積回路１０９とを含む。
ＭＥＭＳデバイス１２０は、基板１１０上に固定された櫛状の第１および第２の固定電極１１１ａ，１１１ｂ、ならびに、加速度の変化に対応して右方向または左方向に位置が変位する櫛状の可動電極１１２を備えている。
第１の固定電極１１１ａの櫛歯状の部分と可動電極１１２の櫛歯状の部分とは互いに空隙をもって噛み合う状態に、第１の固定電極１１１ａおよび可動電極１１２は配置されている。同様に、第２の固定電極１１１ｂの櫛歯状の部分と可動電極１１２の櫛歯状の部分とは互いに空隙をもって噛み合う状態に、第２の固定電極１１１ｂおよび可動電極１１２は配置されている。
第１の固定電極１１１ａと可動電極１１２とは第１のキャパシタを構成する。第２の固定電極１１１ｂと可動電極１１２とは第２のキャパシタを構成する。加速度の変化に対応して第１のキャパシタの静電容量と第１のキャパシタの静電容量との差は変化する。ＣＭＯＳ集積回路１０９は、第１のキャパシタの静電容量と第２のキャパシタの静電容量との差の変化を差動検知するための回路（不図示）を含む。
可動電極１１２は、ばね部１１３を介して基板１１０上に設けられたアンカー部１１４Ａ，１１５Ａに接続される。アンカー部１１４Ａの外側の基板１１０上にはアンカー部１１４Ｂが設けられている。アンカー部１１４Ｂ上にはアンカー部１１５Ｂが設けられている。
固定電極１１１ａ，１１１ｂ、可動電極１１２およびばね部１１３の上方には、複数の貫通孔を有する天井部１１６が設けられている。天井部１１６はアンカー部１１５Ｂによって支えられている。アンカー部１１４Ｂ，１１５Ｂおよび天井部１１６上にはキャップ膜１１７が設けられている。キャップ膜１１７は多層の絶縁膜でも構わないし、単層の絶縁膜でも構わない。キャップ膜１１７は天井部１１６の複数の貫通孔に面する。キャップ膜１１７は天井部１１６の複数の貫通孔を塞いでも構わない。基板１１０、アンカー部１１４Ｂ，１１５Ｂ、天井部１１６およびキャップ膜１１７は、固定電極１１１ａ，１１１ｂおよび可動電極１１２を収容する空洞を構成する。
図８−図１６は、実施形態に係るＭＥＭＳデバイスを含む加速度センサの製造方法を説明するための断面図である。図８−図１６は、図６の平面図の７−７断面図に対応する。
［図８］
シリコン基板１０１上にＣＭＯＳ集積回路１０９が周知の方法により形成される。図８において、１０２は素子分離領域、１０３はゲート（ゲート電極、ゲート絶縁膜）、１０４はソース／ドレイン領域、１０５は絶縁膜、１０６はコンタクトプラグ、１０７は配線、１０８は絶縁膜を示している。絶縁膜１０５および絶縁膜１０８は、例えば、それぞれ、シリコン酸化膜およびシリコン窒化膜である。
シリコン基板１０１上にＣＭＯＳ集積回路１０９が周知の方法により形成される。図８において、１０２は素子分離領域、１０３はゲート（ゲート電極、ゲート絶縁膜）、１０４はソース／ドレイン領域、１０５は絶縁膜、１０６はコンタクトプラグ、１０７は配線、１０８は絶縁膜を示している。絶縁膜１０５および絶縁膜１０８は、例えば、それぞれ、シリコン酸化膜およびシリコン窒化膜である。
基板１１０上に非晶質ＳｉＧｅ層２００が形成され、その後、フォトリソグラフィプロセスおよびエッチングプロセスを用いて非晶質ＳｉＧｅ層２００は所定の形状にパターニングされる。パターニングされた非晶質ＳｉＧｅ層２００は、図７に示された固定電極１１１ａ１、アンカー部１１４Ａ，１１４Ｂに対応するパターンを含む。非晶質ＳｉＧｅ層２００はその抵抗を下げる不純物を含んでいても構わない。
［図９］
以下の図では、簡単のため、図８のシリコン基板１０１およびＣＭＯＳ集積回路１０９をまとめて一つの基板１１０として示してある。
以下の図では、簡単のため、図８のシリコン基板１０１およびＣＭＯＳ集積回路１０９をまとめて一つの基板１１０として示してある。
基板１１０および非晶質ＳｉＧｅ層２００の上に犠牲層２０１が形成され、その後、ＣＭＰプロセスにより、非晶質ＳｉＧｅ層２００が露出するまで犠牲層２０１は研磨されるとともに、非晶質ＳｉＧｅ層２００および犠牲層２０１の表面は平坦化される。犠牲層２０１の材料、例えば、シリコン酸化物である。
［図１０］
実施形態の多結晶ＳｉＧｅ層の形成方法を用いて、非晶質ＳｉＧｅ層２００および犠牲層２０１の上に多結晶ＳｉＧｅ層を含む層（以下、ＳｉＧｅ層という）２０２が形成される。上記多結晶ＳｉＧｅ層の厚さは、例えば、１０μｍ以上である。ＳｉＧｅ層２０２は、図５に示された非晶質金属層２、配向層３、前駆体層４ａおよび多結晶ＳｉＧｅ層５を含むが、簡単のために、層２，３，４ａに対応する層は省略してある。また、非晶質ＳｉＧｅ層２００および犠牲層２０１は、図５に示された非晶質層１に対応する。
実施形態の多結晶ＳｉＧｅ層の形成方法を用いて、非晶質ＳｉＧｅ層２００および犠牲層２０１の上に多結晶ＳｉＧｅ層を含む層（以下、ＳｉＧｅ層という）２０２が形成される。上記多結晶ＳｉＧｅ層の厚さは、例えば、１０μｍ以上である。ＳｉＧｅ層２０２は、図５に示された非晶質金属層２、配向層３、前駆体層４ａおよび多結晶ＳｉＧｅ層５を含むが、簡単のために、層２，３，４ａに対応する層は省略してある。また、非晶質ＳｉＧｅ層２００および犠牲層２０１は、図５に示された非晶質層１に対応する。
［図１１］
ＳｉＧｅ層２０２上に犠牲層２０３が形成される。犠牲層２０３は、固定電極１１１ａ２、可動電極１１２、ばね部１１３およびアンカー部１１５Ａ，１１５Ｂに対応するパターンを有する。
ＳｉＧｅ層２０２上に犠牲層２０３が形成される。犠牲層２０３は、固定電極１１１ａ２、可動電極１１２、ばね部１１３およびアンカー部１１５Ａ，１１５Ｂに対応するパターンを有する。
［図１２］
犠牲層２０３をマスクに用いたエッチングによりＳｉＧｅ層２０２は所定の形状にパターニングされる。パターニングされたＳｉＧｅ層２０２は、図７に示された固定電極１１１ａ２、可動電極１１２、ばね部１１３およびアンカー部１１５Ａ，１１５Ｂに対応するパターンを含む。
犠牲層２０３をマスクに用いたエッチングによりＳｉＧｅ層２０２は所定の形状にパターニングされる。パターニングされたＳｉＧｅ層２０２は、図７に示された固定電極１１１ａ２、可動電極１１２、ばね部１１３およびアンカー部１１５Ａ，１１５Ｂに対応するパターンを含む。
［図１３］
犠牲層２０１およびＳｉＧｅ層２０２の上に犠牲層２０４が形成され、その後、ＳｉＧｅ層２０２の一部を露出させる開口部２０５が犠牲層２０１，２０４中に形成される。開口部２０５は、図７に示されたアンカー部１１５Ｂの上面の一部に対応する位置に形成される。開口部２０５の形成は、例えば、フォトリソグラフィプロセスおよびエッチングプロセスを用いて犠牲層２０３，２０４をパターニングすることにより行われる。
犠牲層２０１およびＳｉＧｅ層２０２の上に犠牲層２０４が形成され、その後、ＳｉＧｅ層２０２の一部を露出させる開口部２０５が犠牲層２０１，２０４中に形成される。開口部２０５は、図７に示されたアンカー部１１５Ｂの上面の一部に対応する位置に形成される。開口部２０５の形成は、例えば、フォトリソグラフィプロセスおよびエッチングプロセスを用いて犠牲層２０３，２０４をパターニングすることにより行われる。
［図１４］
開口部２０５を埋め込むように、犠牲層２０４上にＳｉＧｅ層２０６が形成される。周知の低温ＣＶＤプロセスを用いた場合、ＳｉＧｅ層２０６は非晶質となる。ＳｉＧｅ層２０６は実施形態の多結晶ＳｉＧｅ層の形成方法を用いて形成されても構わない。
開口部２０５を埋め込むように、犠牲層２０４上にＳｉＧｅ層２０６が形成される。周知の低温ＣＶＤプロセスを用いた場合、ＳｉＧｅ層２０６は非晶質となる。ＳｉＧｅ層２０６は実施形態の多結晶ＳｉＧｅ層の形成方法を用いて形成されても構わない。
［図１５］
フォトリソグラフィプロセスおよびエッチングプロセスを用いてＳｉＧｅ層２０６は所定の形状にパターニングされる。パターニングされたＳｉＧｅ層２０６は、図７に示された複数の貫通孔を有する天井部１１６に対応するパターンを含む。
フォトリソグラフィプロセスおよびエッチングプロセスを用いてＳｉＧｅ層２０６は所定の形状にパターニングされる。パターニングされたＳｉＧｅ層２０６は、図７に示された複数の貫通孔を有する天井部１１６に対応するパターンを含む。
［図１６］
ドライプロセスにより犠牲層２０１，２０３，２０４は除去される。犠牲層２０１，２０３，２０４の材料がシリコン酸化物の場合、例えば、フッ化水素ガス（ＨＦガス）を用いたドライプロセスにより、犠牲層２０１，２０３，２０４は除去される。
ドライプロセスにより犠牲層２０１，２０３，２０４は除去される。犠牲層２０１，２０３，２０４の材料がシリコン酸化物の場合、例えば、フッ化水素ガス（ＨＦガス）を用いたドライプロセスにより、犠牲層２０１，２０３，２０４は除去される。
上述したように、ＳｉＧｅ層２０２は、図５に示された非晶質金属層２、配向層３、前駆体層４ａおよび多結晶ＳｉＧｅ層５を含むが、層２，３，４ａは図示していない。犠牲層２０１を除去した後、層２、または、層２，３、または、層２，３，４ａは除去される場合もある。
この後、キャップ膜を形成することにより、図７に示されたＭＥＭＳデバイスを含む加速度センサが得られる。本実施形態によれば、応力が低減されたＳｉＧｅ層を含むＭＥＭＳデバイスが得られるので、Ｑ値が高い可動部を含むＭＥＭＳデバイスを提供できるようになる。
実施形態のＳｉＧｅ層の形成方法は、ＭＥＭＳデバイスを含む他のセンサ、例えば、ジャイロまたは圧力センサにも適用可能である。
（第２の実施形態）
図１７−図１９は、第２の実施形態に係るＳｉＧｅ層の形成方法を説明するための断面図である。第１の実施形態では、図３の工程で、配向層３上にＳｉと金属との合金（金属シリサイド）を含む前駆体層４を形成したが、本実施形態では配向層３上にＳｉＧｅと金属との合金を含む前駆体層４’を形成する。
図１７−図１９は、第２の実施形態に係るＳｉＧｅ層の形成方法を説明するための断面図である。第１の実施形態では、図３の工程で、配向層３上にＳｉと金属との合金（金属シリサイド）を含む前駆体層４を形成したが、本実施形態では配向層３上にＳｉＧｅと金属との合金を含む前駆体層４’を形成する。
［図１７］
第１の実施形態の図１および図２の工程が行われ、その後、配向層３上にＳｉＧｅと金属とを含む合金の前駆体層（第１の層）４’が形成される。
第１の実施形態の図１および図２の工程が行われ、その後、配向層３上にＳｉＧｅと金属とを含む合金の前駆体層（第１の層）４’が形成される。
前駆体層４’は、例えば、Ｓｉと金属とが混合した層（単層）、または、ＳｉＧｅを含む層と金属とを含む層との積層体を備える。前駆体層４’は、前駆体層４の場合と同様には、例えば、スパッタリングプロセスを用いて形成される。
前駆体層４’中のＳｉＧｅおよび金属の量は、前駆体層４’を加熱することにより、ＳｉＧｅと金属との合金（例えば、Ｎｉ（Ｓｉ1-xＧｅx ）2 またはＣｏ（Ｓｉ1-xＧｅx ）2 ）の層が形成されるように設定される。Ｎｉ（Ｓｉ1-xＧｅx ）2 およびＣｏ（Ｓｉ1-xＧｅx ）2 の配向面は（１１１）面である。Ｎｉ（Ｓｉ1-xＧｅx ）2 およびＣｏ（Ｓｉ1-xＧｅx ）2 の格子定数はＳｉＧｅの格子定数に近い。
［図１８］
不活性ガス雰囲気中で前駆体層４’を加熱すること（アニール）により、前駆体層４’をＳｉＧｅと金属との合金層４ａ’に変える。不活性ガス雰囲気は、例えば、窒素やアルゴン等を含む雰囲気である。上記アニールは、例えば、４５０℃以下の温度で行われる。
不活性ガス雰囲気中で前駆体層４’を加熱すること（アニール）により、前駆体層４’をＳｉＧｅと金属との合金層４ａ’に変える。不活性ガス雰囲気は、例えば、窒素やアルゴン等を含む雰囲気である。上記アニールは、例えば、４５０℃以下の温度で行われる。
上記アニールにより、ＳｉＧｅと同じ配向面を有し、かつ、格子定数がＳｉＧｅに近い合金層４ａ’（Ｎｉ（ＳｉＧｅ）2 層またはＣｏ（ＳｉＧｅ）2 層）が得られる。
［図１９］
合金層４ａ’上に多結晶ＳｉＧｅ層５が形成される。多結晶ＳｉＧｅ層５は、例えば、ＣＶＤプロセスにより形成される。上記ＣＶＤプロセスは、例えば、４５０℃以下で行われる。
合金層４ａ’上に多結晶ＳｉＧｅ層５が形成される。多結晶ＳｉＧｅ層５は、例えば、ＣＶＤプロセスにより形成される。上記ＣＶＤプロセスは、例えば、４５０℃以下で行われる。
本実施形態のＳｉＧｅ層の形成方法も第１の実施形態のそれと同様の効果を有する。また、本実施形態のＳｉＧｅ層の形成方法も第１の実施形態のそれと同様にＭＥＭＳデバイスを含むセンサの製造方法に適用できる。
（第３の実施形態）
図２０−図２４は、第３の実施形態に係るＳｉＧｅ層の形成方法を説明するための断面図である。
図２０−図２４は、第３の実施形態に係るＳｉＧｅ層の形成方法を説明するための断面図である。
［図２０］
非晶質層１上に第１のゲルマニウム酸化層１１ａが形成される。
非晶質層１上に第１のゲルマニウム酸化層１１ａが形成される。
［図２１］
第１のゲルマニウム酸化層１１ａ上に、非晶質ＳｉＧｅ層１２および複数のＡｇ柱（柱状部材）１３を含む層（第１の層）１４が形成される。
第１のゲルマニウム酸化層１１ａ上に、非晶質ＳｉＧｅ層１２および複数のＡｇ柱（柱状部材）１３を含む層（第１の層）１４が形成される。
非晶質ＳｉＧｅ層１２の厚さは、例えば、２ｎｍ以上２０ｎｍ以下である。また、非晶質ＳｉＧｅ層１２は複数のＡｇ柱１３によって横方向等の寸法が一定値以下に制限されている。図２５に第１の層１４の平面図を示す。図２１に示された非晶質ＳｉＧｅ層１２の断面図は、図２５の２１−２１断面図に対応する。横方向に隣接する二つのＡｇ柱１３間の距離Ｌは一定値（例えば数ｎｍ）以下である。その結果、非晶質ＳｉＧｅ層１２中のＳｉＧｅ原子は横方向に関して動きにくくなる。第１の層１４は、例えば、ゲルマニウム酸化層１１上にＳｉＧｅおよびＡｇをスパッタリングプロセスにより堆積することにより形成することができる。上記スパッタリングプロセスにおいては、例えば、Ｇｅ、ＡｇおよびＳｉが混ざったターゲットが使用される。ターゲット中のＧｅ、ＡｇおよびＳｉの割合は、例えば、Ｇｅ：Ｓｉ＝６：４、Ｇｅ：Ａｇ＝６：４である。Ａｇの代わりにＡｌを用いた場合も同様の組成を有するターゲットが使用可能である。
［図２２］
第１層の１４上に第２のゲルマニウム酸化層１１ｂが形成される。非晶質ＳｉＧｅ層１２の上面は第２のゲルマニウム酸化層１４によってキャップされる。
第１層の１４上に第２のゲルマニウム酸化層１１ｂが形成される。非晶質ＳｉＧｅ層１２の上面は第２のゲルマニウム酸化層１４によってキャップされる。
［図２３］
ＭＩＬＣ（Metal Induced Lateral Crystallization）プロセスを用いて、非晶質ＳｉＧｅ層１２を多結晶ＳｉＧｅ層１５に変える。多結晶ＳｉＧｅ層１５の厚さは、例えば、１０〜２０ｎｍ以下である。ＭＩＬＣプロセスは、例えば、４５０℃以下の温度で行われる。
ＭＩＬＣ（Metal Induced Lateral Crystallization）プロセスを用いて、非晶質ＳｉＧｅ層１２を多結晶ＳｉＧｅ層１５に変える。多結晶ＳｉＧｅ層１５の厚さは、例えば、１０〜２０ｎｍ以下である。ＭＩＬＣプロセスは、例えば、４５０℃以下の温度で行われる。
ＸＲＤ（X-ray diffraction）法を用いて多結晶ＳｉＧｅ層１５を調べたところ、多結晶ＳｉＧｅ層１５は（１１１）面に配向されることが確認された。
［図２４］
第２のゲルマニウム酸化層１４が除去され、その後、多結晶ＳｉＧｅ層１５を下地層に用いて、第１の層１４上に（１１１）面に配向され、応力が低減された多結晶ＳｉＧｅ層５が形成される。
第２のゲルマニウム酸化層１４が除去され、その後、多結晶ＳｉＧｅ層１５を下地層に用いて、第１の層１４上に（１１１）面に配向され、応力が低減された多結晶ＳｉＧｅ層５が形成される。
なお、Ａｇ以外の金属（例えば、アルミニウム）を含む柱状部材を用いても構わない。さらに、シリコン酸化物等の絶縁体を含む柱状部材を用いても構わない。
以上述べた実施形態の半導体装置およびその製造方法の上位概念、中位概念および下位概念の一部または全ては、例えば以下のような付記１−２７またはその組合せで表現できる。
［付記１］
非晶質金属層を形成する工程と、
前記非晶質金属層上に、金属を含み、結晶面が所定の面に配向する金属層を形成する工程と、
前記金属層上に、シリコンを含む半導体および前記金属層に含まれる前記金属と同一の金属を含む第１の層を形成する工程と、
前記第１の層を、結晶面が前記所定の面に配向する前記半導体と前記金属との化合物を含む第２の層に変える工程と、
前記第２の層上に、結晶面が前記所定の面に配向する多結晶シリコンゲルマニウムを含む第３の層を形成する工程と
を具備してなることを特徴とするデバイスの製造方法。
非晶質金属層を形成する工程と、
前記非晶質金属層上に、金属を含み、結晶面が所定の面に配向する金属層を形成する工程と、
前記金属層上に、シリコンを含む半導体および前記金属層に含まれる前記金属と同一の金属を含む第１の層を形成する工程と、
前記第１の層を、結晶面が前記所定の面に配向する前記半導体と前記金属との化合物を含む第２の層に変える工程と、
前記第２の層上に、結晶面が前記所定の面に配向する多結晶シリコンゲルマニウムを含む第３の層を形成する工程と
を具備してなることを特徴とするデバイスの製造方法。
［付記２］
前記第２の層の格子定数と前記第３の層の格子定数との差は、前記第１の層の格子定数と前記第３の層の格子定数との差よりも小さいことを特徴とする付記１に記載のデバイスの製造方法。
前記第２の層の格子定数と前記第３の層の格子定数との差は、前記第１の層の格子定数と前記第３の層の格子定数との差よりも小さいことを特徴とする付記１に記載のデバイスの製造方法。
［付記３］
前記非晶質金属層は非晶質層上に形成されることを特徴とする付記１または２に記載のデバイスの製造方法。
前記非晶質金属層は非晶質層上に形成されることを特徴とする付記１または２に記載のデバイスの製造方法。
［付記４］
前記非晶質層は、絶縁物を含むことを特徴とする付記１ないし３のいずれか一つに記載のデバイスの製造方法。
前記非晶質層は、絶縁物を含むことを特徴とする付記１ないし３のいずれか一つに記載のデバイスの製造方法。
［付記５］
前記非晶質金属層は、タンタルまたはタンタルナイトライドを含むことを特徴とする付記１ないし４のいずれか一つに記載のデバイスの製造方法。
前記非晶質金属層は、タンタルまたはタンタルナイトライドを含むことを特徴とする付記１ないし４のいずれか一つに記載のデバイスの製造方法。
［付記６］
前記結晶面が前記所定の面に配向する前記金属は、ニッケルまたはコバルトを含むことを特徴とする付記１ないし５のいずれか一つに記載のデバイスの製造方法。
前記結晶面が前記所定の面に配向する前記金属は、ニッケルまたはコバルトを含むことを特徴とする付記１ないし５のいずれか一つに記載のデバイスの製造方法。
［付記７］
前記金属層を形成する工程は、前記非晶質金属層上に前記金属をスパッタリングプロセスにより堆積することを含むことを特徴とする付記１ないし６のいずれか一つに記載のデバイスの製造方法。
前記金属層を形成する工程は、前記非晶質金属層上に前記金属をスパッタリングプロセスにより堆積することを含むことを特徴とする付記１ないし６のいずれか一つに記載のデバイスの製造方法。
［付記８］
前記第１の層を形成する工程は、前記半導体および前記金属を含む単層を形成する工程を含むことを特徴とする付記１ないし７のいずれか一つに記載のデバイスの製造方法。
前記第１の層を形成する工程は、前記半導体および前記金属を含む単層を形成する工程を含むことを特徴とする付記１ないし７のいずれか一つに記載のデバイスの製造方法。
［付記９］
前記第１の層を形成する工程は、前記半導体を含む層と前記金属を含む層との積層体を形成する工程を含むことを特徴とする付記１ないし７のいずれか一つに記載のデバイスの製造方法。
前記第１の層を形成する工程は、前記半導体を含む層と前記金属を含む層との積層体を形成する工程を含むことを特徴とする付記１ないし７のいずれか一つに記載のデバイスの製造方法。
［付記１０］
前記半導体はさらにゲルマニウムを含むことを特徴とする付記１ないし９のいずれか一つに記載のデバイスの製造方法。
前記半導体はさらにゲルマニウムを含むことを特徴とする付記１ないし９のいずれか一つに記載のデバイスの製造方法。
［付記１１］
前記第２の層を形成する工程は、前記第１の層をアニールすることを含むことを特徴とする付記１ないし１０のいずれか一つに記載のデバイスの製造方法。
前記第２の層を形成する工程は、前記第１の層をアニールすることを含むことを特徴とする付記１ないし１０のいずれか一つに記載のデバイスの製造方法。
［付記１２］
前記化合物は、ＮｉＳｉ2 またはＣｏＳｉ2 を含むことを特徴とする付記１ないし１１のいずれか一つに記載のデバイスの製造方法。
前記化合物は、ＮｉＳｉ2 またはＣｏＳｉ2 を含むことを特徴とする付記１ないし１１のいずれか一つに記載のデバイスの製造方法。
［付記１３］
前記多結晶シリコンゲルマニウムを含む前記第３の層を形成する工程は、４５０℃以下のＣＶＤプロセスを用いて行われることを含むことを特徴とする付記１ないし１２のいずれか一つに記載のデバイスの製造方法。
前記多結晶シリコンゲルマニウムを含む前記第３の層を形成する工程は、４５０℃以下のＣＶＤプロセスを用いて行われることを含むことを特徴とする付記１ないし１２のいずれか一つに記載のデバイスの製造方法。
［付記１４］
第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、隣接する柱状部材間の距離が一定値以下の複数の柱状部材と、前記複数の柱状部材間を埋める非晶質シリコンゲルマニウムとを含む第１の層を形成する工程と、
前記第１の層上に第２の絶縁層を形成する工程と、
前記第１の層をアニールすることにより、前記非晶質シリコンゲルマニウムを結晶面が所定の面に配向するシリコンゲルマニウムに変える工程と、
前記第２の絶縁層を除去する工程と、
前記第１の層上に結晶面が前記所定の面に配向する多結晶シリコンゲルマニウムを含む第２の層を形成する工程と
を具備してなることを特徴とするデバイスの製造方法
［付記１５］
前記金属は銀またはアルミニウムを含み、前記絶縁体はシリコン酸化物を含むことを特徴とする付記１４に記載のデバイスに製造方法
［付記１６］
前記多結晶シリコンゲルマニウムを含む前記第２の層を形成する工程は、４５０℃以下のＣＶＤプロセスを用いて行われることを含むことを特徴とする付記１４または１５に記載のデバイスの製造方法。
第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、隣接する柱状部材間の距離が一定値以下の複数の柱状部材と、前記複数の柱状部材間を埋める非晶質シリコンゲルマニウムとを含む第１の層を形成する工程と、
前記第１の層上に第２の絶縁層を形成する工程と、
前記第１の層をアニールすることにより、前記非晶質シリコンゲルマニウムを結晶面が所定の面に配向するシリコンゲルマニウムに変える工程と、
前記第２の絶縁層を除去する工程と、
前記第１の層上に結晶面が前記所定の面に配向する多結晶シリコンゲルマニウムを含む第２の層を形成する工程と
を具備してなることを特徴とするデバイスの製造方法
［付記１５］
前記金属は銀またはアルミニウムを含み、前記絶縁体はシリコン酸化物を含むことを特徴とする付記１４に記載のデバイスに製造方法
［付記１６］
前記多結晶シリコンゲルマニウムを含む前記第２の層を形成する工程は、４５０℃以下のＣＶＤプロセスを用いて行われることを含むことを特徴とする付記１４または１５に記載のデバイスの製造方法。
［付記１７］
前記アニールは４５０℃以下の温度で行われることを特徴とする付記１ないし１６のいずれか一つに記載のデバイスの製造方法。
前記アニールは４５０℃以下の温度で行われることを特徴とする付記１ないし１６のいずれか一つに記載のデバイスの製造方法。
［付記１８］
前記所定の面は（１１１）面であることを特徴とする付記１ないし１７のいずれか一つに記載のデバイスの製造方法。
前記所定の面は（１１１）面であることを特徴とする付記１ないし１７のいずれか一つに記載のデバイスの製造方法。
［付記１９］
前記第１の絶縁層は非晶質層上に形成されることを特徴とする付記１４ないし１８のいずれか一つに記載のデバイスの製造方法。
前記第１の絶縁層は非晶質層上に形成されることを特徴とする付記１４ないし１８のいずれか一つに記載のデバイスの製造方法。
［付記２０］
前記非晶質層を除去する工程をさらに含むことを特徴とする付記１ないし１９のいずれか一つに記載のデバイスの製造方法
［付記２１］
複数の柱状部材と、前記複数の柱状部材間を埋める結晶面が（１１１）面に配向するシリコンゲルマニウムとを含む第１の層と、
前記第１の層上に設けられた結晶面が（１１１）面に配向する多結晶シリコンゲルマニウムを含む第２の層と
を具備してなることを特徴とするデバイス
［付記２２］
前記複数の柱状部材は、複数の柱状の金属または絶縁体であることを特徴とする付記２１に記載のデバイス。
前記非晶質層を除去する工程をさらに含むことを特徴とする付記１ないし１９のいずれか一つに記載のデバイスの製造方法
［付記２１］
複数の柱状部材と、前記複数の柱状部材間を埋める結晶面が（１１１）面に配向するシリコンゲルマニウムとを含む第１の層と、
前記第１の層上に設けられた結晶面が（１１１）面に配向する多結晶シリコンゲルマニウムを含む第２の層と
を具備してなることを特徴とするデバイス
［付記２２］
前記複数の柱状部材は、複数の柱状の金属または絶縁体であることを特徴とする付記２１に記載のデバイス。
［付記２３］
前記金属は銀またはアルミニウムを含み、前記絶縁体はシリコン酸化物を含むことを特徴とする付記２２に記載のデバイス。
前記金属は銀またはアルミニウムを含み、前記絶縁体はシリコン酸化物を含むことを特徴とする付記２２に記載のデバイス。
［付記２４］
前記非晶質金属層の厚さは２ｎｍ以上５０ｎｍ以下であることを特徴とする付記１ないし１３のいずれかに記載のデバイスの製造方法。
前記非晶質金属層の厚さは２ｎｍ以上５０ｎｍ以下であることを特徴とする付記１ないし１３のいずれかに記載のデバイスの製造方法。
［付記２５］
前記第２の層はＮｉ（Ｓｉ1-xＧｅx ）2 層またはＣｏ（Ｓｉ1-xＧｅx ）2 層であり、かつ、０≦x≦１であることを特徴とする付記１に記載のデバイスの製造方法。
前記第２の層はＮｉ（Ｓｉ1-xＧｅx ）2 層またはＣｏ（Ｓｉ1-xＧｅx ）2 層であり、かつ、０≦x≦１であることを特徴とする付記１に記載のデバイスの製造方法。
［付記２６］
前記ｘは０．３以上であることを特徴とする付記２５に記載のデバイスの製造方法。
前記ｘは０．３以上であることを特徴とする付記２５に記載のデバイスの製造方法。
［付記２７］
前記Ｎｉ（Ｓｉ1-xＧｅx ）2 層またはＣｏ（Ｓｉ1-xＧｅx ）2 層の厚さは２ｎｍ以上５０ｎｍ以下であることを特徴とする付記２５に記載のデバイスの製造方法。
前記Ｎｉ（Ｓｉ1-xＧｅx ）2 層またはＣｏ（Ｓｉ1-xＧｅx ）2 層の厚さは２ｎｍ以上５０ｎｍ以下であることを特徴とする付記２５に記載のデバイスの製造方法。
［付記２７］
前記非晶質金属層の厚さと前記金属層の厚さとの合計は５０ｎｍ以下であることを特徴とする付記１に記載のデバイスの製造方法。
前記非晶質金属層の厚さと前記金属層の厚さとの合計は５０ｎｍ以下であることを特徴とする付記１に記載のデバイスの製造方法。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…非晶質層（下地層）、２…非晶質金属層、３…配向層（金属層）、４，４’…前駆体層（第１の層）、４ａ，４ａ’…合金層（第２の層）、５…多結晶ＳｉＧｅ層（第３の層）、１４…第１の層、１０１…シリコン基板、１０２…素子分離領域、１０３…ゲート、１０４…ソース／ドレイン領域、１０５…絶縁膜、１０６…コンタクトプラグ、１０７…配線、１０８…絶縁膜、１０９…ＣＭＯＳ集積回路、１１０…基板、１１１ａ…櫛状の第１の固定電極、１１１ｂ…櫛状の第１の固定電極、１１２…可動電極、１１３…ばね部、１１４Ａ，１１４Ｂ，１１５Ａ，１１５Ｂ…アンカー部、１１６…天井部、１１７…キャップ膜、１２０…ＭＥＭＳデバイス、２００…ＳｉＧｅ層、２０１…犠牲層、２０２…ＳｉＧｅ層、２０３…犠牲層、２０４…犠牲層、２０５…開口部、２０６…ＳｉＧｅ層。
Claims (9)
- 非晶質金属層を形成する工程と、
前記非晶質金属層上に、金属を含み、結晶面が所定の面に配向する金属層を形成する工程と、
前記金属層上に、シリコンを含む半導体および前記金属層に含まれる前記金属と同一の金属を含む第１の層を形成する工程と、
前記第１の層を、結晶面が前記所定の面に配向する前記半導体と前記金属との化合物を含む第２の層に変える工程と、
前記第２の層上に、結晶面が前記所定の面に配向する多結晶シリコンゲルマニウムを含む第３の層を形成する工程と
を具備してなることを特徴とするデバイスの製造方法。 - 前記結晶面が前記所定の面に配向する前記金属は、ニッケルまたはコバルトを含むことを特徴とする請求項１に記載のデバイスの製造方法。
- 前記第１の層を形成する工程は、前記半導体を含む層と前記金属を含む層との積層体を形成する工程を含むことを特徴とする請求項１または２のいずれか１項に記載のデバイスの製造方法。
- 前記化合物は、ＮｉＳｉ2 またはＣｏＳｉ2 を含むことを特徴とする請求項１ないし３のいずれか１項に記載のデバイスの製造方法。
- 第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、隣接する柱状部材間の距離が一定値以下の複数の柱状部材と、前記複数の柱状部材間を埋める非晶質シリコンゲルマニウムとを含む第１の層を形成する工程と、
前記第１の層上に第２の絶縁層を形成する工程と、
前記第１の層をアニールすることにより、前記非晶質シリコンゲルマニウムを結晶面が所定の面に配向するシリコンゲルマニウムに変える工程と、
前記第２の絶縁層を除去する工程と、
前記第１の層上に結晶面が前記所定の面に配向する多結晶シリコンゲルマニウムを含む第２の層を形成する工程と
を具備してなることを特徴とするデバイスの製造方法。 - 前記所定の面は（１１１）面であることを特徴とする請求項１ないし５のいずれか１項に記載のデバイスの製造方法。
- 複数の柱状部材と、前記複数の柱状部材間を埋める結晶面が（１１１）面に配向するシリコンゲルマニウムとを含む第１の層と、
前記第１の層上に設けられた結晶面が（１１１）面に配向する多結晶シリコンゲルマニウムを含む第２の層と
を具備してなることを特徴とするデバイス。 - 前記複数の柱状部材は、複数の柱状の金属または絶縁体であることを特徴とする請求項７に記載のデバイス。
- 前記金属は銀またはアルミニウムを含み、前記絶縁体はシリコン酸化物を含むことを特徴とする請求項８に記載のデバイス。
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