JP2016181995A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】装置のサイズおよびコストを抑えたソフトスイッチングが可能なＤＣ−ＤＣコンバータを提供する。【解決手段】第１整流回路は、第１入力ノードと第１出力ノードとの間に接続された第１スイッチ素子と、第１出力ノードと第２入力ノードとの間に接続された第２スイッチ素子と、第１入力ノードと第２出力ノードとの間に接続された第３スイッチ素子と、第２出力ノードと第２入力ノードとの間に接続された第４スイッチ素子と、各スイッチ素子に並列接続された第１〜第４キャパシタと、第３スイッチ素子または第４スイッチ素子に並列接続されたローパスフィルタと、を備える。トランスは、第１出力ノードと１次巻線との間に接続された第１インダクタを備える。制御回路は、５０％のデューティ比で第１〜第４スイッチ素子の少なくとも１つをソフトスイッチング制御する。【選択図】図１

Description

本発明は、ＤＣ−ＤＣコンバータに関する。

トランスで結合された一次側の整流回路と二次側の整流回路とを備えたＤＣ−ＤＣコンバータにおいては、一次側の整流回路のＭＯＳトランジスタをソフトスイッチングすることで、スイッチングロスやノイズの軽減を図っている（例えば、特許文献１参照）。

特開２０１２−１２０２９４号公報

ソフトスイッチングを成立させるために必要なエネルギーは、一次側の整流回路の主電流に依存する。このため、一次側の整流回路の主電流が少ない軽負荷時や、一次側の整流回路への入力電圧が高いときにおいては、ソフトスイッチングを成立させることが困難であった。とりわけ、一次側の整流回路における遅相側のＭＯＳトランジスタは、進相側のＭＯＳトランジスタの後にスイッチングされるため、ソフトスイッチングに必要なエネルギーが更に不足していた。このため、遅相側のＭＯＳトランジスタのソフトスイッチングを成立させることは、より一層困難であった。一方で、ソフトスイッチングを成立させるために１次巻線にエネルギーの蓄積能力が高いインダクタを接続した場合、インダクタの大型化およびコストの増大を招くといった問題がある。

そこで、本発明は、装置のサイズおよびコストを抑えたソフトスイッチングが可能なＤＣ−ＤＣコンバータを提供することを目的とする。

本発明の一態様に係るＤＣ−ＤＣコンバータは、
直流電圧をスイッチング動作によって交流電圧に変換し、前記交流電圧を第１出力ノードと第２出力ノードとの間から出力する第１整流回路と、
前記第１出力ノードと前記第２出力ノードとの間に接続された１次巻線および前記１次巻線と電磁結合する２次巻線を有し、前記交流電圧を変圧し、変圧された交流電圧を出力するトランスと、
前記２次巻線に接続され、前記変圧された交流電圧を整流電圧に変換する第２整流回路と、
前記第１整流回路のスイッチング動作を制御する制御回路と、を備え、
前記第１整流回路は、
第１入力ノードと前記第１出力ノードとの間に接続された第１スイッチ素子と、
前記第１出力ノードと第２入力ノードとの間に接続された第２スイッチ素子と、
前記第１入力ノードと前記第２出力ノードとの間に接続された第３スイッチ素子と、
前記第２出力ノードと前記第２入力ノードとの間に接続された第４スイッチ素子と、
前記第１〜第４スイッチ素子のそれぞれに並列接続された第１〜第４キャパシタと、
前記第１入力ノードと前記第２出力ノードとの間において前記第３スイッチ素子に並列接続され、または、前記第２出力ノードと前記第２入力ノードとの間において前記第４スイッチ素子に並列接続されたローパスフィルタであって、前記第１〜第４スイッチ素子のスイッチング周波数より低い遮断周波数を有するローパスフィルタと、を備え、
前記トランスは、前記第１出力ノードと前記１次巻線との間に接続された第１インダクタを備え、
前記制御回路は、５０％のデューティ比で前記第１〜第４スイッチ素子の少なくとも１つをソフトスイッチング制御する。

前記ＤＣ−ＤＣコンバータにおいて、
前記制御回路は、前記第１および第３スイッチ素子をオンし、前記第２および第４スイッチ素子をオフした状態から、前記第３スイッチ素子をオフし、前記第３スイッチ素子をオフしてから前記第１〜第４スイッチ素子のスイッチング周期より短い第１期間が経過した後に、前記第４スイッチ素子をオンしてもよい。

前記ＤＣ−ＤＣコンバータにおいて、
前記制御回路は、前記第１および第４スイッチ素子をオンし、前記第２および第３スイッチ素子をオフした状態から、前記第１スイッチ素子をオフし、前記第１スイッチ素子をオフしてから前記スイッチング周期より短い第２期間が経過した後に、前記第２スイッチ素子をオンしてもよい。

前記ＤＣ−ＤＣコンバータにおいて、
前記制御回路は、前記第２および第４スイッチ素子をオンし、前記第１および第３スイッチ素子をオフした状態から、前記第４スイッチ素子をオフし、前記第４スイッチ素子をオフしてから前記スイッチング周期より短い第３期間が経過した後に、前記第３スイッチ素子をオンしてもよい。

前記ＤＣ−ＤＣコンバータにおいて、
前記制御回路は、前記第２および第３スイッチ素子をオンし、前記第１および第４スイッチ素子をオフした状態から、前記第２スイッチ素子をオフし、前記第２スイッチ素子をオフしてから前記スイッチング周期より短い第４期間が経過した後に、前記第１スイッチ素子をオンしてもよい。

前記ＤＣ−ＤＣコンバータにおいて、
前記第１〜第４期間は、一定であってもよい。

前記ＤＣ−ＤＣコンバータにおいて、
前記ローパスフィルタは、第２インダクタおよび第５キャパシタを有し、
前記第２インダクタおよび前記第５キャパシタは、前記第１入力ノードと前記第２出力ノードとの間において前記第３スイッチ素子に並列接続されるように前記第１入力ノードと前記第２出力ノードとの間において直列接続され、または、前記第２出力ノードと前記第２入力ノードとの間において前記第４スイッチ素子に並列接続されるように前記第２出力ノードと前記第２入力ノードとの間において直列接続されていてもよい。

前記ＤＣ−ＤＣコンバータにおいて、
前記第５キャパシタは、前記入力電圧の１／２の大きさの電圧を蓄積する。

前記ＤＣ−ＤＣコンバータにおいて、
前記第１整流回路は、フルブリッジ回路であってもよい。

前記ＤＣ−ＤＣコンバータにおいて、
前記フルブリッジ回路において、前記第１入力ノードと前記第２入力ノードとの間で直列接続されたスイッチ素子の組であるレグの数は、２以上であってもよい。

前記ＤＣ−ＤＣコンバータにおいて、
前記第１および第２スイッチ素子は、進相レグを構成し、
前記第３および第４スイッチ素子は、遅相レグを構成し、
前記制御回路は、前記進相レグと前記遅相レグの位相差を制御することにより出力電圧を一定にしてもよい。

前記ＤＣ−ＤＣコンバータにおいて、
前記第２整流回路は、ブリッジ型またはセンタータップ型の全波整流回路であってもよい。

前記ＤＣ−ＤＣコンバータにおいて、
前記第１〜第４スイッチ素子は、ＭＯＳトランジスタであり、
前記第１〜第４スイッチ素子の第１〜第４キャパシタの少なくとも１つは、寄生容量であってもよい。

本発明のＤＣ−ＤＣコンバータによれば、ローパスフィルタがソフトスイッチングに必要なエネルギーを蓄積できるので、装置のサイズおよびコストを抑えたソフトスイッチングが可能である。

本実施形態を示すＤＣ−ＤＣコンバータ１の回路図である。 図１のＤＣ−ＤＣコンバータ１のＭＯＳトランジスタＱ１〜Ｑ４のゲート電圧を示す電圧波形図である。 図１のＤＣ−ＤＣコンバータ１のインダクタＬ＿ｔｒ、Ｌ＿ｌｐｆおよび寄生容量Ｃ＿Ｑ１〜Ｑ４に流れる電流を示す電流波形図である。 図１のＤＣ−ＤＣコンバータ１のＭＯＳトランジスタＱ１〜Ｑ４のドレイン電圧を示す電圧波形図である。 図１のＤＣ−ＤＣコンバータ１のキャパシタＣ＿ｌｐｆの電圧を示す電圧波形図である。 第１の変形例を示すＤＣ−ＤＣコンバータ１の回路図である。 第２の変形例を示すＤＣ−ＤＣコンバータ１の回路図である。 第３の変形例を示すＤＣ−ＤＣコンバータ１の回路図である。

以下、図面を参照して本発明に係る実施形態を説明する。図１は、本実施形態を示すＤＣ−ＤＣコンバータ１の回路図である。本実施形態のＤＣ−ＤＣコンバータ１は、位相シフト制御方式の絶縁型のＤＣ−ＤＣコンバータである。

図１に示すように、ＤＣ−ＤＣコンバータ１は、不図示の電源側に接続される第１および第２入力端子Ｔｉｎ＿１、Ｔｉｎ＿２と、第１整流回路１１と、トランスＴＲと、第２整流回路１２と、不図示の負荷側に接続される第１および第２出力端子Ｔｏｕｔ＿１、Ｔｏｕｔ＿２と、制御回路１３とを備えている。また、ＤＣ−ＤＣコンバータ１は、一次側の平滑化コンデンサ１４と、二次側の平滑化コンデンサ１５と、インダクタ１６とを備えている。

第１整流回路１１は、トランスＴＲの一次側において第１入力端子Ｔｉｎ＿１と第２入力端子Ｔｉｎ＿２との間に接続されている。第１整流回路１１は、第１入力端子Ｔｉｎ＿１と第２入力端子Ｔｉｎ＿２との間に入力された電圧をスイッチング動作によって交流電圧に変換し、交流電圧を第１出力ノードＮｏｕｔ＿１と第２出力ノードＮｏｕｔ＿２との間から出力するフルブリッジ回路である。

具体的には、第１整流回路１１は、第１入力端子Ｔｉｎ＿１に接続された第１入力ノードＮｉｎ＿１と、第２入力端子Ｔｉｎ＿２に接続された第２入力ノードＮｉｎ＿２との間に、互いに並列接続された２つのレグ（以下、第１レグｌ＿１、第２レグｌ＿２ともいう）を備えている。ここで、レグとは、直列接続されたスイッチ素子の組である。また、第１整流回路１１は、第２レグｌ＿２上にローパスフィルタＬＰＦを備えている。

第１レグｌ＿１は、第１入力ノードＮｉｎ＿１と第２入力ノードＮｉｎ＿２との間において直接接続された第１ＭＯＳトランジスタＱ１と第２ＭＯＳトランジスタＱ２とを備えている。第２レグｌ＿２は、第１入力ノードＮｉｎ＿１と第２入力ノードＮｉｎ＿２との間において直接接続された第３ＭＯＳトランジスタＱ３と第４ＭＯＳトランジスタＱ４とを備えている。

第１ＭＯＳトランジスタＱ１は、第１スイッチ素子の一例であり、導電型がｎ型である。第１ＭＯＳトランジスタＱ１は、ドレインが第１入力ノードＮｉｎ＿１に接続され、ソースが第１出力ノードＮｏｕｔ＿１に接続され、ゲートが制御回路１３に接続されている。すなわち、第１ＭＯＳトランジスタＱ１は、第１入力ノードＮｉｎ＿１と第１出力ノードＮｏｕｔ＿１との間に接続されている。また、第１ＭＯＳトランジスタＱ１の寄生容量Ｃ＿Ｑ１（出力容量：Ｃ_ＯＳＳ）は、第１スイッチ素子に並列接続された第１キャパシタとして機能する。なお、第１ＭＯＳトランジスタＱ１は、導電型がｐ型であってもよい。また、第１キャパシタとして、第１ＭＯＳトランジスタＱ１に並列接続されたスナバキャパシタを設けてもよい。また、第１ＭＯＳトランジスタＱ１に代えて、他の態様（例えば、バイポーラトランジスタ）の第１スイッチ素子を設けてもよい。

第２ＭＯＳトランジスタＱ２は、第２スイッチ素子の一例であり、導電型がｎ型である。第２ＭＯＳトランジスタＱ１は、ドレインが第１出力ノードＮｏｕｔ＿１に接続され、ソースが第２入力ノードＮｉｎ＿２に接続され、ゲートが制御回路１３に接続されている。すなわち、第２ＭＯＳトランジスタＱ２は、第１出力ノードＮｏｕｔ＿１と第２入力ノードＮｉｎ＿２との間に接続されている。また、第２ＭＯＳトランジスタＱ２の寄生容量Ｃ＿Ｑ２（Ｃ_ＯＳＳ）は、第２スイッチ素子に並列接続された第２キャパシタとして機能する。なお、第２ＭＯＳトランジスタＱ２は、導電型がｐ型であってもよい。また、第２キャパシタとして、第２ＭＯＳトランジスタＱ２に並列接続されたスナバキャパシタを設けてもよい。また、第２ＭＯＳトランジスタＱ２に代えて、他の態様の第２スイッチ素子を設けてもよい。

第３ＭＯＳトランジスタＱ３は、第３スイッチ素子の一例であり、導電型がｎ型である。第３ＭＯＳトランジスタＱ３は、ドレインが第１入力ノードＮｉｎ＿１に接続され、ソースが第２出力ノードＮｏｕｔ＿２に接続され、ゲートが制御回路１３に接続されている。すなわち、第３ＭＯＳトランジスタＱ３は、第１入力ノードＮｉｎ＿１と第２出力ノードＮｏｕｔ＿２との間に接続されている。また、第３ＭＯＳトランジスタＱ３の寄生容量Ｃ＿Ｑ３（Ｃ_ＯＳＳ）は、第３スイッチ素子に並列接続された第３キャパシタとして機能する。なお、第３ＭＯＳトランジスタＱ３は、導電型がｐ型であってもよい。また、第３ＭＯＳトランジスタＱ３に代えて、他の態様の第３スイッチ素子を設けてもよい。

第４ＭＯＳトランジスタＱ４は、第４スイッチ素子の一例であり、導電型がｎ型である。第４ＭＯＳトランジスタＱ４は、ドレインが第２出力ノードＮｏｕｔ＿２に接続され、ソースが第２入力ノードＮｉｎ＿２に接続され、ゲートが制御回路１３に接続されている。すなわち、第４ＭＯＳトランジスタＱ４は、第２出力ノードＮｏｕｔ＿２と第２入力ノードＮｉｎ＿２との間に接続されている。また、第４ＭＯＳトランジスタＱ４の寄生容量Ｃ＿Ｑ４（Ｃ_ＯＳＳ）は、第４スイッチ素子に並列接続された第４キャパシタとして機能する。なお、第４ＭＯＳトランジスタＱ４は、導電型がｐ型であってもよい。また、第４キャパシタとして、第４ＭＯＳトランジスタＱ４に並列接続されたスナバキャパシタを設けてもよい。また、第４ＭＯＳトランジスタＱ４に代えて、他の態様の第４スイッチ素子を設けてもよい

ローパスフィルタＬＰＦは、第２出力ノードＮｏｕｔ＿２と第２入力ノードＮｉｎ＿２との間において第４ＭＯＳトランジスタＱ４に並列接続されている。ローパスフィルタＬＰＦは、ＬＣローパスフィルタである。具体的には、ローパスフィルタＬＰＦは、第２インダクタの一例としてのインダクタＬ＿ｌｐｆと、第５キャパシタの一例としてのキャパシタＣ＿ｌｐｆとを備えている。インダクタＬ＿ｌｐｆとキャパシタＣ＿ｌｐｆとは、第２出力ノードＮｏｕｔ＿２と第２入力ノードＮｉｎ＿２との間において第４ＭＯＳトランジスタＱ４に並列接続されるように、第２出力ノードＮｏｕｔ＿２と第２入力ノードＮｉｎ＿２との間において直列接続されている。より具体的には、インダクタＬ＿ｌｐｆは、一端が第４ＭＯＳトランジスタＱ４のドレインに接続され、他端がキャパシタＣ＿ｌｐｆの一端に接続されている。キャパシタＣ＿ｌｐｆの他端は、第４ＭＯＳトランジスタＱ４のソースに接続されている。

また、ローパスフィルタＬＰＦは、後述する第１〜第４ＭＯＳトランジスタＱ１〜Ｑ４のスイッチング周波数より低い遮断周波数を有する。すなわち、インダクタＬ＿ｌｐｆのインダクタンスと、キャパシタＣ＿ｌｐｆのキャパシタンスとは、スイッチング周波数より低い遮断周波数以上の周波数の電圧を遮断し得る値に設定されている。ローパスフィルタＬＰＦは、直流成分を透過し、交流成分を遮断する。

一次側の平滑化コンデンサ１４は、一端が第１入力端子Ｔｉｎ＿１と第１入力ノードＮｉｎ＿１との間に接続され、他端が第２入力端子Ｔｉｎ＿２と第２入力ノードＮｉｎ＿２との間に接続されている。

トランスＴＲは、第１出力ノードＮｏｕｔ＿１と第２出力ノードＮｏｕｔ＿２との間に接続された１次巻線Ｗ１と、１次巻線Ｗ１と電磁結合する２次巻線Ｗ２とを備えている。また、トランスＴＲは、第１出力ノードＮｏｕｔ＿１と１次巻線Ｗ１との間に接続されたインダクタＬ＿ｔｒを備えている。第１出力ノードＮｏｕｔ＿１にインダクタＬ＿ｔｒの一端が接続されていることで、第１出力ノードＮｏｕｔ＿１が配置された第１レグｌ＿１は、進相レグとして機能する。一方、第２出力ノードＮｏｕｔ＿２に１次巻線Ｗ１の一端が接続されていることで、第２出力ノードＮｏｕｔ＿２が配置された第２レグｌ＿２は、遅相レグとして機能する。

第２整流回路１２は、トランスＴＲの二次側において第１出力端子Ｔｏｕｔ＿１と第２出力端子Ｔｏｕｔ＿２との間に接続されている。第２整流回路１２は、トランスＴＲで変圧された交流電圧を直流電圧に変換するブリッジ型の全波整流回路（フルブリッジ回路）である。

第２整流回路１２は、第１出力端子Ｔｏｕｔ＿１に接続された第３出力ノードＮｏｕｔ＿３と第２出力端子Ｔｏｕｔ＿２に接続された第４出力ノードＮｏｕｔ＿４との間において直列接続された第１ダイオードＤ１と第２ダイオードＤ２とを備えている。また、第２整流回路１２は、第３出力ノードＮｏｕｔ＿３と第４出力ノードＮｏｕｔ＿４との間において直列接続された第３ダイオードＤ３と第４ダイオードＤ４とを備えている。第１および第２ダイオードＤ１、Ｄ２と、第３および第４ダイオードＤ３、Ｄ４とは、第３出力ノードＮｏｕｔ＿３と第４出力ノードＮｏｕｔ＿４との間において並列接続されている。第３出力ノードＮｏｕｔ＿３には、第１および第３ダイオードＤ１、Ｄ３のカソードが接続され、第４出力ノードＮｏｕｔ＿３には、第２および第４ダイオードＤ２、Ｄ４のアノードが接続されている。

第１ダイオードＤ１のアノードと第２ダイオードＤ２のカソードとの間の第３入力ノードＮｉｎ＿３には、２次巻線Ｗ２の一端が接続されている。また、第３ダイオードＤ３のアノードと第４ダイオードＤ４のカソードとの間の第４入力ノードＮｉｎ＿４には、２次巻線Ｗ２の他端が接続されている。

インダクタ１６は、一端が第３出力ノードＮｏｕｔ＿３に接続され、他端が第１出力端子Ｔｏｕｔ＿１に接続されている。二次側の平滑化コンデンサ１５は、一端がインダクタ１６の他端に接続され、他端が第４出力ノードＮｏｕｔ＿４と第２出力端子Ｔｏｕｔ＿２との間に接続されている。

制御回路１３は、第１〜第４ＭＯＳトランジスタＱ１〜Ｑ４にゲート電圧（制御信号）を印加することで、第１整流回路１１のスイッチング動作（Ｑ１〜Ｑ４のオン／オフ）を制御する。

次に、以上の構成を有するＤＣ−ＤＣコンバータ１の動作例について説明する。

第１および第２入力端子Ｔｉｎ＿１、Ｔｉｎ＿２間に入力された電源の電圧は、平滑化コンデンサ１４で平滑化され、第１および第２入力ノードＮｉｎ＿１、Ｎｉｎ＿２間に直流電圧として入力される。第１および第２入力ノードＮｉｎ＿１、Ｎｉｎ＿２間に入力された直流電圧は、第１整流回路１１のスイッチン動作で交流電圧に変換されて、第１および第２出力ノードＮｏｕｔ＿１、Ｎｏｕｔ＿２間からトランスＴＲに出力される。トランスＴＲに入力された交流電圧は、トランスＴＲで変圧されて、第３および第４入力ノードＮｉｎ＿３、Ｎｉｎ＿４間から第２整流回路１２に入力される。第２整流回路１２に入力された交流電圧は、第２整流回路１２で整流されて、整流電圧（脈流）になる。整流電圧は、平滑化コンデンサ１５で平滑化されて、直流電圧となる。直流電圧は、第１および第２出力端子Ｔｏｕｔ＿１、Ｔｏｕｔ＿２間から負荷側に出力される。

このような一次型の直流電圧から二次側の直流電圧への変換過程において、第１整流回路１１では、ローパスフィルタＬＰＦを利用した第１〜第４ＭＯＳトランジスタＱ１〜Ｑ４のソフトスイッチングが行われる。ソフトスイッチングが行われることで、スイッチングロスやノイズが軽減される。

以下、第１〜第４ＭＯＳトランジスタＱ１〜Ｑ４のソフトスイッチングの詳細を説明する。

図２は、図１のＤＣ−ＤＣコンバータ１のＭＯＳトランジスタＱ１〜Ｑ４のゲート電圧を示す電圧波形図（駆動波形図）である。図２において、Ｖｇｓ＿Ｑ１は、第１ＭＯＳトランジスタＱ１のゲート電圧（ゲート−ソース間電圧）であり、Ｖｇｓ＿Ｑ２は、第２ＭＯＳトランジスタＱ２のゲート電圧であり、Ｖｇｓ＿Ｑ４は、第４ＭＯＳトランジスタＱ４のゲート電圧であり、Ｖｇｓ＿Ｑ３は、第３ＭＯＳトランジスタＱ３のゲート電圧である。

制御回路１３は、５０％のデューティ比で第１〜第４ＭＯＳトランジスタＱ１〜Ｑ４をソフトスイッチング制御する。なお、本明細書において、５０％のデューティ比は、必ずしも５０％に一致するデューティ比に限定されず、第１〜第４ＭＯＳトランジスタＱ１〜Ｑ４のソフトスイッチングを成立させることが可能な限度において、５０％からずれていてもよい。例えば、５０％のデューティ比は、４７％〜５３％の範囲内のデューティ比であってもよい。

具体的には、制御回路１３は、図２の時刻ｔ１〜ｔ２までの期間Ｔ１において、第１および第４ＭＯＳトランジスタＱ１、Ｑ４をオンし、第２および第３ＭＯＳトランジスタＱ２、Ｑ３をオフする。期間Ｔ１においては、第１ＭＯＳトランジスタＱ１、インダクタＬ＿ｔｒ、１次巻線Ｗ１、第４ＭＯＳトランジスタＱ４の順に電流が流れ、インダクタＬ＿ｔｒに電流エネルギーが蓄えられる。

ここで、図３は、軽負荷時において図１のＤＣ−ＤＣコンバータ１のインダクタＬ＿ｔｒ、Ｌ＿ｌｐｆおよび寄生容量Ｃ＿Ｑ１〜Ｑ４に流れる電流を示す電流波形図である。図３において、Ｉ_Ｌ＿ｔｒは、トランスＴＲのインダクタＬ＿ｔｒに流れる電流であり、Ｉ_Ｃ＿Ｑ１は、第１ＭＯＳトランジスタＱ１の寄生容量Ｃ＿Ｑ１に流れる電流であり、Ｉ_Ｃ＿Ｑ２は、第２ＭＯＳトランジスタＱ２の寄生容量Ｃ＿Ｑ２に流れる電流である。また、図３において、Ｉ_{Ｌ＿ｌｐｆ}は、ローパスフィルタＬＰＦのインダクタＬ＿ｌｐｆに流れる電流であり、Ｉ_Ｃ＿Ｑ３は、第３ＭＯＳトランジスタＱ３の寄生容量Ｃ＿Ｑ３に流れる電流であり、Ｉ_Ｃ＿Ｑ４は、第４ＭＯＳトランジスタＱ４の寄生容量Ｃ＿Ｑ４に流れる電流である。なお、図３において、Ｉ_Ｌ＿ｔｒの破線の波形は、軽負荷時ではない通常負荷時のＩ_{Ｌ＿ｌｐｆ}の波形である。

図３のＩ_Ｌ＿ｔｒに示すように、期間Ｔ１においては、トランスＴＲのインダクタＬ＿ｔｒに流れる電流Ｉ_Ｌ＿ｔｒが負側（図３における下方）に増加する。電流Ｉ_Ｌ＿ｔｒの負側への増加は、インダクタＬ＿ｔｒの充電（すなわち、電流エネルギーの蓄積）を示す（以下、同様）。

次いで、制御回路１３は、期間Ｔ１の終端の時刻ｔ２において、第１ＭＯＳトランジスタＱ１をオフする。次いで、制御回路１３は、第１ＭＯＳトランジスタＱ１をオフしてから第１〜第４ＭＯＳトランジスタＱ１〜Ｑ４のスイッチング周期より短い期間Ｔ２（第１期間）が経過した時刻ｔ３において、第２ＭＯＳトランジスタＱ２をオンする。

ここで、期間Ｔ２においては、期間Ｔ１でインダクタＬ＿ｔｒに蓄えられていた電流エネルギーが、第１ＭＯＳトランジスタＱ１の寄生容量Ｃ＿Ｑ１の充電および第２ＭＯＳトランジスタＱ２の寄生容量Ｃ＿Ｑ２の放電に消費される。図３のＩ_Ｌ＿ｔｒに示すように、期間Ｔ２においては、トランスＴＲのインダクタＬ＿ｔｒに流れる電流Ｉ_Ｌ＿ｔｒが正側（図３における上方）に増加する。電流Ｉ_Ｌ＿ｔｒの正側への増加は、インダクタＬ＿ｔｒの放電（すなわち、エネルギーの消費）を示す（以下、同様）。また、図３のＩ_Ｃ＿Ｑ１に示すように、期間Ｔ２においては、第１ＭＯＳトランジスタＱ１の寄生容量Ｃ＿Ｑ１に流れる電流Ｉ_Ｃ＿Ｑ１が負値になる。寄生容量Ｃ＿Ｑ１〜Ｑ４に流れる電流Ｉ_{Ｃ＿Ｑ１〜Ｑ４}が負値であることは、寄生容量Ｃ＿Ｑ１〜Ｑ４が充電されていることを示す（以下、同様）。また、図３Ｃに示すように、期間Ｔ２においては、第２ＭＯＳトランジスタＱ２の寄生容量Ｃ＿Ｑ２に流れる電流Ｉ_Ｃ＿Ｑ２が正値になる。寄生容量Ｃ＿Ｑ１〜Ｑ４に流れる電流Ｉ_{Ｃ＿Ｑ１〜Ｑ４}が正値であることは、寄生容量Ｃ＿Ｑ１〜Ｑ４が放電されていることを示す（以下、同様）。

ここで、図４は、図１のＤＣ−ＤＣコンバータ１のＭＯＳトランジスタＱ１〜Ｑ４のドレイン電圧を示す電圧波形図である。図４において、Ｖｄｓ＿Ｑ１は、第１ＭＯＳトランジスタＱ１のドレイン電圧（ドレイン−ソース間電圧）であり、Ｖｄｓ＿Ｑ２は、第２ＭＯＳトランジスタＱ２のドレイン電圧であり、Ｖｄｓ＿Ｑ４は、第４ＭＯＳトランジスタＱ４のドレイン電圧であり、Ｖｄｓ＿Ｑ３は、第３ＭＯＳトランジスタＱ３のドレイン電圧である。

図４のＶｄｓ＿Ｑ２に示すように、期間Ｔ２においては、第２ＭＯＳトランジスタＱ２の寄生容量Ｃ＿Ｑ２が放電されることで、第２ＭＯＳトランジスタＱ２のドレイン電圧Ｖｄｓ＿Ｑ２は、減少して０［Ｖ］になる。そして、Ｖｄｓ＿Ｑ２を０［Ｖ］へと減少させたうえで第２ＭＯＳトランジスタＱ２をオン（ソフトスイッチング）できる。

次いで、制御回路１３は、図２の時刻ｔ３〜ｔ４までの期間Ｔ３において、第２および第４ＭＯＳトランジスタＱ２、Ｑ４をオンし、第１および第３ＭＯＳトランジスタＱ１、Ｑ３をオフする。期間Ｔ３においては、第２ＭＯＳトランジスタＱ２、インダクタＬ＿ｔｒ、１次巻線Ｗ１、第４ＭＯＳトランジスタＱ４の順に電流が循環する（フライホイールする）。

ここで、図５は、図１のＤＣ−ＤＣコンバータ１のキャパシタＣ＿ｌｐｆの電圧を示す電圧波形図である。

５０％のデューティ比で第１〜第４ＭＯＳトランジスタＱ１〜Ｑ４がスイッチング制御されていることで、図５に示すように、ローパスフィルタＬＰＦのキャパシタＣ＿ｌｐｆには、常に入力電圧Ｖｉｎの１／２の大きさの電圧Ｖ_{Ｃ＿ｌｐｆ}が蓄えられている。すなわち、キャパシタＣ＿ｌｐｆは、１／２Ｖｉｎの電源として機能することができる。

キャパシタＣ＿ｌｐｆからインダクタＬ＿ｌｐｆの両端に１／２Ｖｉｎの電圧が印加されることで、図３のＩ_{Ｌ＿ｌｐｆ}に示すように、期間Ｔ３においては、インダクタＬ＿ｌｐｆに対して負側に増加する三角波状の電流Ｉ_{Ｌ＿ｌｐｆ}が流れる。この電流Ｉ_{Ｌ＿ｌｐｆ}によって、インダクタＬ＿ｌｐｆに電流エネルギーが蓄えられる。この電流エネルギーは、次の期間Ｔ４における第３ＭＯＳトランジスタＱ３のソフトスイッチングに用いることができる。

次いで、制御回路１３は、期間Ｔ３の終端の時刻ｔ４において、第４ＭＯＳトランジスタＱ４をオフする。次いで、制御回路１３は、第４ＭＯＳトランジスタＱ４をオフしてから第１〜第４ＭＯＳトランジスタＱ１〜Ｑ４のスイッチング周期より短い期間Ｔ４（第２期間）が経過した時刻ｔ５において、第３ＭＯＳトランジスタＱ３をオンする。

ここで、図３のＩ_Ｌ＿ｔｒに示すように、時刻ｔ４（期間Ｔ４の始端）において、インダクタＬ＿ｔｒには、期間Ｔ１において蓄えられた電流エネルギーが殆ど残っていない。その理由は、期間Ｔ２における第２ＭＯＳトランジスタＱ２（進相側）のソフトスイッチングおよび期間Ｔ３における電流の循環に、インダクタＬ＿ｔｒの電流エネルギーが消費されたためである。

したがって、主電流Ｉ_Ｌ＿ｔｒに依存したインダクタＬ＿ｔｒの電流エネルギーでは、遅相側の第３ＭＯＳトランジスタＱ３をソフトスイッチングできない。

これに対して、本実施形態では、期間Ｔ３においてインダクタＬ＿ｌｐｆに蓄えられた電流エネルギーが、期間Ｔ４において、第４ＭＯＳトランジスタＱ４の寄生容量Ｃ＿Ｑ４の充電（図３のＩ_Ｃ＿Ｑ４参照）および第３ＭＯＳトランジスタＱ３の寄生容量Ｃ＿Ｑ３の放電（図３のＩ_Ｃ＿Ｑ３参照）に消費される。このとき、Ｉ_Ｃ＿Ｑ３およびＩ_Ｃ＿Ｑ４の値は、Ｉ_{Ｌ＿ｌｐｆ}のピーク値の１／２であってもよい。

第３ＭＯＳトランジスタＱ３の寄生容量Ｃ＿Ｑ３が放電されることで、第３ＭＯＳトランジスタＱ３のドレイン電圧Ｖｄｓ＿Ｑ３は、減少して０［Ｖ］になる（図４参照）。そして、Ｖｄｓ＿Ｑ３を０［Ｖ］へと減少させたうえで第３ＭＯＳトランジスタＱ３をオン（ソフトスイッチング）できる。したがって、主電流Ｉ_Ｌ＿ｔｒが少ない軽負荷時においても、遅相側の第３ＭＯＳトランジスタＱ３を確実にソフトスイッチングできる。

次いで、制御回路１３は、図２の時刻ｔ５〜ｔ６までの期間Ｔ５において、第２および第３ＭＯＳトランジスタＱ２、Ｑ３をオンし、第１および第４ＭＯＳトランジスタＱ１、Ｑ４をオフする。期間Ｔ５においては、第３ＭＯＳトランジスタＱ３、１次巻線Ｗ１、インダクタＬ＿ｔｒ、第２ＭＯＳトランジスタＱ２の順に電流が流れ、インダクタＬ＿ｔｒに期間Ｔ１と逆向きの電流エネルギーが蓄えられる（図３のＩ_Ｌ＿ｔｒ参照）。

次いで、制御回路１３は、期間Ｔ５の終端の時刻ｔ６において、第２ＭＯＳトランジスタＱ２をオフする。次いで、制御回路１３は、第２ＭＯＳトランジスタＱ２をオフしてから第１〜第４ＭＯＳトランジスタＱ１〜Ｑ４のスイッチング周期より短い期間Ｔ６（第３期間）が経過した時刻ｔ７において、第１ＭＯＳトランジスタＱ１をオンする。

期間Ｔ６においては、期間Ｔ５でインダクタＬ＿ｔｒに蓄えられていた電流エネルギーが、第１ＭＯＳトランジスタＱ１の寄生容量Ｃ＿Ｑ１の放電（図３のＩ_Ｃ＿Ｑ１参照）および第２ＭＯＳトランジスタＱ２の寄生容量Ｃ＿Ｑ２の充電（図３のＩ_Ｃ＿Ｑ２参照）に消費される。第１ＭＯＳトランジスタＱ１の寄生容量Ｃ＿Ｑ１が放電されることで、期間Ｔ６において、第１ＭＯＳトランジスタＱ１のドレイン電圧Ｖｄｓ＿Ｑ１は、減少して０［Ｖ］になる。そして、Ｖｄｓ＿Ｑ１を０［Ｖ］へと減少させたうえで第１ＭＯＳトランジスタＱ１をオン（ソフトスイッチング）できる。

次いで、制御回路１３は、図２の時刻ｔ７〜ｔ８までの期間Ｔ７において、第１および第３ＭＯＳトランジスタＱ１、Ｑ３をオンし、第２および第４ＭＯＳトランジスタＱ２、Ｑ４をオフする。期間Ｔ７においては、第３ＭＯＳトランジスタＱ３、１次巻線Ｗ１、インダクタＬ＿ｔｒ、第１ＭＯＳトランジスタＱ１の順に電流が循環する（フライホイールする）。

キャパシタＣ＿ｌｐｆにより、インダクタＬ＿ｌｐｆの両端にＶｉｎの１／２の電圧が印加されることで、図３のＩ_{Ｌ＿ｌｐｆ}に示すように、期間Ｔ７では、インダクタＬ＿ｌｐｆに対して正側に増加する三角波状の電流Ｉ_{Ｌ＿ｌｐｆ}が流れる。この電流Ｉ_{Ｌ＿ｌｐｆ}によって、インダクタＬ＿ｌｐｆに電流エネルギーが蓄えられる。この電流エネルギーは、次の期間Ｔ８における第４ＭＯＳトランジスタＱ４のソフトスイッチングに用いることができる。

次いで、制御回路１３は、期間Ｔ７の終端の時刻ｔ８において、第３ＭＯＳトランジスタＱ３をオフする。次いで、制御回路１３は、第３ＭＯＳトランジスタＱ３をオフしてから第１〜第４ＭＯＳトランジスタＱ１〜Ｑ４のスイッチング周期より短い期間Ｔ８（第４期間）が経過した時刻ｔ９において、第４ＭＯＳトランジスタＱ４をオンする。

ここで、図３のＩ_Ｌ＿ｔｒに示すように、時刻ｔ８（期間Ｔ８の始端）において、インダクタＬ＿ｔｒには、期間Ｔ５において蓄えられた電流エネルギーが殆ど残っていない。期間Ｔ６における第１ＭＯＳトランジスタＱ１（進相側）のソフトスイッチングおよび期間Ｔ７における電流の循環に、インダクタＬ＿ｔｒの電流エネルギーが消費されたためである。

したがって、主電流Ｉ_Ｌ＿ｔｒに依存したインダクタＬ＿ｔｒのエネルギーでは、遅相側の第４ＭＯＳトランジスタＱ４をソフトスイッチングできない。

これに対して、本実施形態では、期間Ｔ７においてインダクタＬ＿ｌｐｆに蓄えられた電流エネルギーが、期間Ｔ８において、第３ＭＯＳトランジスタＱ３の寄生容量Ｃ＿Ｑ３の充電（図３のＩ_Ｃ＿Ｑ３参照）および第４ＭＯＳトランジスタＱ４の寄生容量Ｃ＿Ｑ４の放電（図３のＩ_Ｃ＿Ｑ４参照）に消費される。このとき、Ｉ_Ｃ＿Ｑ３およびＩ_Ｃ＿Ｑ４の値は、Ｉ_{Ｌ＿ｌｐｆ}のピーク値の１／２であってもよい。

第４ＭＯＳトランジスタＱ４の寄生容量Ｃ＿Ｑ４が放電されることで、第４ＭＯＳトランジスタＱ４のドレイン電圧Ｖｄｓ＿Ｑ４は、減少して０［Ｖ］になる（図４参照）。そして、Ｖｄｓ＿Ｑ４を０［Ｖ］へと減少させたうえで第４ＭＯＳトランジスタＱ４をオン（ソフトスイッチング）できる。したがって、主電流Ｉ_Ｌ＿ｔｒが少ない軽負荷時においても、遅相側の第４ＭＯＳトランジスタＱ４を確実にソフトスイッチングできる。

期間Ｔ８の後は、期間Ｔ１に戻り、既述した期間Ｔ１以降の各期間に応じたスイッチング制御を繰り返す。

以上述べたように、本実施形態のＤＣ−ＤＣコンバータ１によれば、遅相側のレグｌ＿２に並列接続されたローパスフィルタＬＰＦのインダクタＬ＿ｌｐｆに電流エネルギーを蓄えることができる。これにより、トランスＴＲのインダクタＬ＿ｔｒの電流エネルギーが進相側のＭＯＳトランジスタＱ１、Ｑ２のソフトスイッチングに消費された後においても、ローパスフィルタＬＰＦのインダクタＬ＿ｌｐｆの電流エネルギーによって遅相側のＭＯＳトランジスタＱ３、Ｑ４をソフトスイッチングできる。ローパスフィルタＬＰＦのインダクタＬ＿ｌｐｆによって遅相側のＭＯＳトランジスタＱ３、Ｑ４をソフトスイッチングできるので、ＭＯＳトランジスタＱ３、Ｑ４をソフトスイッチングするためにトランスＴＲのインダクタＬ＿ｔｒを大型にする必要はない。

したがって、本実施形態のＤＣ−ＤＣコンバータ１によれば、インダクタＬ＿ｔｒのサイズおよびコストを抑えたソフトスイッチングが可能である。

また、ローパスフィルタＬＰＦのインダクタＬ＿ｌｐｆには主電流Ｉ_Ｌ＿ｔｒが流れないため、インダクタＬ＿ｌｐｆが主電流Ｉ_Ｌ＿ｔｒによって焼損するおそれはない。したがって、インダクタＬ＿ｌｐｆを小型に形成でき、ＤＣ−ＤＣコンバータ１の更なる小型化およびコストの削減が可能となる。

なお、期間Ｔ２、Ｔ４、Ｔ６、Ｔ８は、一定であってもよい。期間Ｔ２、Ｔ４、Ｔ６、Ｔ８を一定とすることで、制御を簡便化できる。

また、制御回路１３は、進相レグｌ＿１と遅相レグｌ＿２の位相差を制御することによって出力電圧を一定にしてもよい。これにより、安定的な電力変換が可能となる。

また、本実施形態においては、ソフトスイッチングのための電流エネルギーの蓄積を、既存の回路への追加が容易なローパスフィルタＬＰＦによって実現している。このため、本実施形態のＤＣ−ＤＣコンバータ１には、ローパスフィルタＬＰＦの配置に関して、以下に例示するような各種の変形例を適用できる。

図６は、第１の変形例を示すＤＣ−ＤＣコンバータ１の回路図である。図７は、第２の変形例を示すＤＣ−ＤＣコンバータ１の回路図である。図８は、第３の変形例を示すＤＣ−ＤＣコンバータ１の回路図である。

図６に示すように、ローパスフィルタＬＰＦは、キャパシタＣ＿ｌｐｆの一端が第４ＭＯＳトランジスタＱ４のドレインに接続され、キャパシタＣ＿ｌｐｆの他端がインダクタＬ＿ｌｐｆの一端に接続され、インダクタＬ＿ｌｐｆの他端が第４ＭＯＳトランジスタＱ４のソースに接続されていてもよい。また、図７に示すように、ローパスフィルタＬＰＦは、第３ＭＯＳトランジスタＱ３に並列接続されていてもよい。図６および図７のＤＣ−ＤＣコンバータ１においても、図１のＤＣ−ＤＣコンバータ１と同様に、ローパスフィルタＬＰＦのインダクタＬ＿ｌｐｆにエネルギーを蓄えることができるので、インダクタＬ＿ｌｐｆのエネルギーで遅相側のＭＯＳトランジスタＱ３、Ｑ４をソフトスイッチングできる。

また、図８に示すように、図１のＤＣ−ＤＣコンバータ１に対してトランスＴＲのインダクタＬ＿ｔｒの位置を変更することで、第１レグｌ＿１を遅相レグに構成し、第２レグｌ＿２を進相レグに構成してもよい。この場合、ローパスフィルタＬＰＦは、図８の実線部に示すように第１ＭＯＳトランジスタＱ１に並列接続してもよく、または、図８の破線部に示すように第２ＭＯＳトランジスタＱ２に並列接続してもよい。図８の構成では、第１および第２ＭＯＳトランジスタＱ１、Ｑ２が、第３および第４スイッチ素子として機能し（遅相レグを構成し）、第３および第４ＭＯＳトランジスタＱ３、Ｑ４が、第１および第２スイッチ素子として機能する（進相レグを構成する）。図８のＤＣ−ＤＣコンバータ１によれば、ローパスフィルタＬＰＦのインダクタＬ＿ｌｐｆに電流エネルギーを蓄えることができるので、インダクタＬ＿ｌｐｆの電流エネルギーで遅相側のＭＯＳトランジスタＱ１、Ｑ２をソフトスイッチングできる。

また、第２整流回路１２を、センタータップ型の全波整流回路に構成してもよい。また、第２整流回路１２において、ダイオードＤ１〜Ｄ４に代わりスイッチ素子（例えば、ＭＯＳトランジスタ）を設けてもよい。また、第１整流回路１１のレグ数は２つに限定されず、３つ以上であってもよい。また、本発明を双方向ＤＣ−ＤＣコンバータに適用してもよい。

上述した実施形態は、あくまで一例であって、発明の範囲を限定するものではない。発明の要旨を逸脱しない限度において、上述した実施形態に対して種々の変更を行うことができる。変更された実施形態は、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１ ＤＣ−ＤＣコンバータ
１１ 第１整流回路
１２ 第２整流回路
１３ 制御回路
Ｎｉｎ＿１ 第１入力ノード
ｎｉｎ＿２ 第２入力ノード
Ｎｏｕｔ＿１ 第１出力ノード
Ｎｏｕｔ＿２ 第２出力ノード
ＴＲ トランス
Ｗ１ １次巻線
Ｗ２ ２次巻線
Ｑ１ 第１ＭＯＳトランジスタ
Ｑ２ 第２ＭＯＳトランジスタ
Ｑ３ 第３ＭＯＳトランジスタ
Ｑ４ 第４ＭＯＳトランジスタ
Ｃ＿Ｑ１ 第１ＭＯＳトランジスタの寄生容量
Ｃ＿Ｑ２ 第２ＭＯＳトランジスタの寄生容量
Ｃ＿Ｑ３ 第３ＭＯＳトランジスタの寄生容量
Ｃ＿Ｑ４ 第４ＭＯＳトランジスタの寄生容量
ＬＰＦ ローパスフィルタ
Ｌ＿ｔｒ インダクタ

Claims (13)

1. 直流電圧をスイッチング動作によって交流電圧に変換し、前記交流電圧を第１出力ノードと第２出力ノードとの間から出力する第１整流回路と、
   前記第１出力ノードと前記第２出力ノードとの間に接続された１次巻線および前記１次巻線と電磁結合する２次巻線を有し、前記交流電圧を変圧し、変圧された交流電圧を出力するトランスと、
   前記２次巻線に接続され、前記変圧された交流電圧を整流電圧に変換する第２整流回路と、
   前記第１整流回路のスイッチング動作を制御する制御回路と、を備え、
   前記第１整流回路は、
   第１入力ノードと前記第１出力ノードとの間に接続された第１スイッチ素子と、
   前記第１出力ノードと第２入力ノードとの間に接続された第２スイッチ素子と、
   前記第１入力ノードと前記第２出力ノードとの間に接続された第３スイッチ素子と、
   前記第２出力ノードと前記第２入力ノードとの間に接続された第４スイッチ素子と、
   前記第１〜第４スイッチ素子のそれぞれに並列接続された第１〜第４キャパシタと、
   前記第１入力ノードと前記第２出力ノードとの間において前記第３スイッチ素子に並列接続され、または、前記第２出力ノードと前記第２入力ノードとの間において前記第４スイッチ素子に並列接続されたローパスフィルタであって、前記第１〜第４スイッチ素子のスイッチング周波数より低い遮断周波数を有するローパスフィルタと、を備え、
   前記トランスは、前記第１出力ノードと前記１次巻線との間に接続された第１インダクタを備え、
   前記制御回路は、５０％のデューティ比で前記第１〜第４スイッチ素子の少なくとも１つをソフトスイッチング制御する、ＤＣ−ＤＣコンバータ。
2. 前記制御回路は、前記第１および第４スイッチ素子をオンし、前記第２および第３スイッチ素子をオフした状態から、前記第１スイッチ素子をオフし、前記第１スイッチ素子をオフしてから前記スイッチング周期より短い第１期間が経過した後に、前記第２スイッチ素子をオンする、請求項１に記載のＤＣ−ＤＣコンバータ。
3. 前記制御回路は、前記第２および第４スイッチ素子をオンし、前記第１および第３スイッチ素子をオフした状態から、前記第４スイッチ素子をオフし、前記第４スイッチ素子をオフしてから前記スイッチング周期より短い第２期間が経過した後に、前記第３スイッチ素子をオンする、請求項２に記載のＤＣ−ＤＣコンバータ。
4. 前記制御回路は、前記第２および第３スイッチ素子をオンし、前記第１および第４スイッチ素子をオフした状態から、前記第２スイッチ素子をオフし、前記第２スイッチ素子をオフしてから前記スイッチング周期より短い第３期間が経過した後に、前記第１スイッチ素子をオンする、請求項３に記載のＤＣ−ＤＣコンバータ。
5. 前記制御回路は、前記第１および第３スイッチ素子をオンし、前記第２および第４スイッチ素子をオフした状態から、前記第３スイッチ素子をオフし、前記第３スイッチ素子をオフしてから前記第１〜第４スイッチ素子のスイッチング周期より短い第１期間が経過した後に、前記第４スイッチ素子をオンする、請求項４に記載のＤＣ−ＤＣコンバータ。
6. 前記第１〜第４期間は、一定である、請求項５に記載のＤＣ−ＤＣコンバータ。
7. 前記ローパスフィルタは、第２インダクタおよび第５キャパシタを有し、
   前記第２インダクタおよび前記第５キャパシタは、前記第１入力ノードと前記第２出力ノードとの間において前記第３スイッチ素子に並列接続されるように前記第１入力ノードと前記第２出力ノードとの間において直列接続され、または、前記第２出力ノードと前記第２入力ノードとの間において前記第４スイッチ素子に並列接続されるように前記第２出力ノードと前記第２入力ノードとの間において直列接続された、請求項１に記載のＤＣ−ＤＣコンバータ。
8. 前記第５キャパシタは、前記入力電圧の１／２の大きさの電圧を蓄積する、請求項７に記載のＤＣ−ＤＣコンバータ。
9. 前記第１整流回路は、フルブリッジ回路である、請求項１に記載のＤＣ−ＤＣコンバータ。
10. 前記フルブリッジ回路において、前記第１入力ノードと前記第２入力ノードとの間で直列接続されたスイッチ素子の組であるレグの数は、２以上である、請求項９に記載のＤＣ−ＤＣコンバータ。
11. 前記第１および第２スイッチ素子は、進相レグを構成し、
    前記第３および第４スイッチ素子は、遅相レグを構成し、
    前記制御回路は、前記進相レグと前記遅相レグの位相差を制御することにより出力電圧を一定にする、請求項１に記載のＤＣ−ＤＣコンバータ。
12. 前記第２整流回路は、ブリッジ型またはセンタータップ型の全波整流回路である、請求項１に記載のＤＣ−ＤＣコンバータ。
13. 前記第１〜第４スイッチ素子は、ＭＯＳトランジスタであり、
    前記第１〜第４スイッチ素子の第１〜第４キャパシタの少なくとも１つは、寄生容量である、請求項１に記載のＤＣ−ＤＣコンバータ。

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