JP2016181759A - 電子デバイス - Google Patents

電子デバイス Download PDF

Info

Publication number
JP2016181759A
JP2016181759A JP2015059964A JP2015059964A JP2016181759A JP 2016181759 A JP2016181759 A JP 2016181759A JP 2015059964 A JP2015059964 A JP 2015059964A JP 2015059964 A JP2015059964 A JP 2015059964A JP 2016181759 A JP2016181759 A JP 2016181759A
Authority
JP
Japan
Prior art keywords
chip
filter chip
device chip
solder
transmission filter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015059964A
Other languages
English (en)
Inventor
基 山内
Motoi Yamauchi
基 山内
治 川内
Osamu Kawauchi
治 川内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiyo Yuden Co Ltd
Original Assignee
Taiyo Yuden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiyo Yuden Co Ltd filed Critical Taiyo Yuden Co Ltd
Priority to JP2015059964A priority Critical patent/JP2016181759A/ja
Publication of JP2016181759A publication Critical patent/JP2016181759A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15192Resurf arrangement of the internal vias

Landscapes

  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)

Abstract

【課題】信頼性を向上させることが可能な電子デバイスを提供すること。【解決手段】配線基板10と、前記配線基板上に、互いに隣り合ってフリップチップ実装された送信フィルタチップ12および受信フィルタチップ14と、前記配線基板上に、前記送信フィルタチップと前記受信フィルタチップの間の一部に少なくとも設けられた金属パターン30と、前記送信フィルタチップと前記受信フィルタチップの間に前記送信フィルタチップおよび前記受信フィルタチップの対向する側面の少なくとも一方に接して埋め込まれ、前記配線基板上における形状が前記金属パターンで規定され、前記送信フィルタチップと前記受信フィルタチップを封止する半田36と、を備える電子デバイス。【選択図】図3

Description

本発明は、電子デバイスに関する。
配線基板上にフリップチップ実装された複数のデバイスチップが、半田で封止された電子デバイスが知られている(例えば、特許文献1参照)。また、複数のデバイスチップが、樹脂で封止された電子デバイスも知られている(例えば、特許文献2参照)。
特開2012−160847号公報 特開2008−28842号公報
しかしながら、特許文献1、2の電子デバイスでは、デバイスチップで発生した熱の放熱性が低く、信頼性が懸念される。
本発明は、上記課題に鑑みなされたものであり、信頼性を向上させることが可能な電子デバイスを提供することを目的とする。
本発明は、配線基板と、前記配線基板上に、互いに隣り合ってフリップチップ実装された第1デバイスチップおよび第2デバイスチップと、前記配線基板上に、前記第1デバイスチップと前記第2デバイスチップの間の一部に少なくとも設けられた金属パターンと、前記第1デバイスチップと前記第2デバイスチップの間に前記第1デバイスチップおよび前記第2デバイスチップの対向する側面の少なくとも一方に接して埋め込まれ、前記配線基板上における形状が前記金属パターンで規定され、前記第1デバイスチップと前記第2デバイスチップを封止する半田と、を備えることを特徴とする電子デバイスである。本発明によれば、信頼性を向上させることができる。
上記構成において、前記第1デバイスチップおよび前記第2デバイスチップは、前記配線基板との間に空隙を有するように、前記空隙に露出したバンプを用いて、前記配線基板上にフリップチップ実装されている構成とすることができる。
上記構成において、前記第1デバイスチップと前記第2デバイスチップの間に、前記半田が埋め込まれていない空洞が形成されている構成とすることができる。
上記構成において、前記半田は、金属膜を介さずに前記第1デバイスチップおよび前記第2デバイスチップに接している構成とすることができる。
上記構成において、前記第1デバイスチップおよび前記第2デバイスチップは、弾性波デバイスチップである構成とすることができる。
上記構成において、前記第1デバイスチップは分波器を構成する送信フィルタチップで、前記第2デバイスチップは前記分波器を構成する受信フィルタチップである構成とすることができる。
上記構成において、前記金属パターンは、前記第1デバイスチップと前記第2デバイスチップの間の少なくとも一部に設けられるとともに、前記第1デバイスチップと前記第2デバイスチップをまとめて囲んで設けられ、前記半田は、前記第1デバイスチップと前記第2デバイスチップを囲んで設けられている構成とすることができる。
上記構成において、前記配線基板上に、前記第2デバイスチップとは反対側で前記第1デバイスチップに隣り合ってフリップチップ実装された第3デバイスチップを備え、前記金属パターンは、前記第1デバイスチップと前記第3デバイスチップの間には設けられず、前記半田は、前記第1デバイスチップと前記第3デバイスチップの間には埋め込まれずに、前記第1デバイスチップと前記第2デバイスチップと前記第3デバイスチップを封止する構成とすることができる。
本発明によれば、信頼性を向上させることができる。
図1は、比較例1に係る分波器の断面図である。 図2は、比較例2に係る分波器の断面図である。 図3(a)は、実施例1に係る分波器の断面図、図3(b)は、図3(a)のA−A間の断面図である。 図4は、実施例1に係る分波器の配線基板の上面図である。 図5は、実施例1に係る分波器の回路図である。 図6(a)から図6(d)は、実施例1に係る分波器の製造方法を示す断面図である。 図7(a)は、放熱性のシミュレーションに用いた電子デバイスの上面図、図7(b)は、図7(a)のA−A間の断面図である。 図8は、放熱性のシミュレーション結果を示す図である。 図9は、弾性波デバイスチップの下面の温度が低下した理由を説明する図である。 図10(a)は、バンプの接続信頼性のシミュレーションに用いた電子デバイスの上面図、図10(b)は、図10(a)のA−A間の断面図である。 図11は、バンプの接続信頼性のシミュレーション結果を示す図である。 図12(a)は、比較例1の分波器が実装基板に実装される場合を示す断面図、図12(b)は、実施例1の分波器が実装基板に実装される場合を示す断面図である。 図13(a)は、実施例2に係る分波器の上面図、図13(b)は、図13(a)のA−A間の断面図、図13(c)は、図13(a)のB−B間の断面図である。 図14(a)は、実施例2の変形例1に係る分波器の上面図、図14(b)は、図14(a)のA−A間の断面図、図14(c)は、図14(a)のB−B間の断面図である。 図15は、実施例3に係る分波器の断面図である。 図16(a)は、実施例4に係る電子デバイスの上面図、図16(b)は、図16(a)のA−A間の断面図である。 図17(a)は、実施例5に係る電子デバイスの上面図、図17(b)は、図17(a)のA−A間の断面図である。
まず、比較例に係る分波器について説明する。図1は、比較例1に係る分波器1000の断面図である。比較例1の分波器1000は、図1のように、配線基板100上に、送信フィルタチップ102と受信フィルタチップ104が、バンプ106によってフリップチップ実装されている。送信フィルタチップ102および受信フィルタチップ104は、例えば弾性表面波デバイスチップからなり、圧電基板108と、圧電基板108の配線基板100に対向する面に設けられたIDT(Interdigital Transducer)110と、を含む。
配線基板100と送信フィルタチップ102および受信フィルタチップ104との間には、IDT110が露出する空隙112が形成されている。バンプ106も空隙112に露出している。送信フィルタチップ102および受信フィルタチップ104は、半田114と金属リッド116を含む金属封止部118によって封止されている。
比較例1の分波器1000では、送信フィルタチップ102および受信フィルタチップ104を封止する半田114が、送信フィルタチップ102と受信フィルタチップ104の間に埋め込まれていない。このため、IDT110で発生した熱の放熱効果が弱く、熱の影響によって、デバイスの破損や特性の劣化などが懸念される。また、送信フィルタチップ102と受信フィルタチップ104の間に半田114が埋め込まれていないと、配線基板100などの反りの影響によってバンプ106の接続信頼性の低下が懸念される。
図2は、比較例2に係る分波器1100の断面図である。比較例2の分波器1100は、図2のように、送信フィルタチップ102および受信フィルタチップ104が、樹脂封止部120によって封止されている。樹脂封止部120は、送信フィルタチップ102と受信フィルタチップ104の間にも埋め込まれている。その他の構成は、比較例1と同じであるため説明を省略する。
比較例2の分波器1100では、樹脂封止部120は、送信フィルタチップ102と受信フィルタチップ104の間にも埋め込まれている。しかしながら、樹脂は半田などの金属に比べて熱伝導率が低いため(例えば錫−銀半田の熱伝導率が33W/mKに対して、エポキシ樹脂の熱伝導率は0.5W/mK)、IDT110で発生した熱の放熱効果が弱く、デバイスの破損や特性劣化などが懸念される。また、樹脂は半田などの金属に比べてヤング率が小さいため(例えば錫−銀半田のヤング率が43GPaに対して、エポキシ樹脂のヤング率は0.5〜20GPa)、送信フィルタチップ102と受信フィルタチップ104の間に樹脂封止部120が埋め込まれていても、配線基板100などの反りの影響によるバンプ106の接続信頼性の低下が懸念される。
そこで、このようなことを鑑み、優れた信頼性を有する分波器の実施例を以下に説明する。
図3(a)は、実施例1に係る分波器500の断面図、図3(b)は、図3(a)のA−A間の断面図である。実施例1の分波器500は、図3(a)および図3(b)のように、セラミックなどの絶縁体からなる配線基板10の平坦上面に、送信フィルタチップ12と受信フィルタチップ14がバンプ16によってフリップチップ実装されている。送信フィルタチップ12と受信フィルタチップ14は、隣り合って実装されている。送信フィルタチップ12および受信フィルタチップ14の高さH1は、例えば0.2mm程度である。送信フィルタチップ12と受信フィルタチップ14の間隔Lは、例えば0.1mm程度である。バンプ16は、例えば金(Au)などの金属からなる。
送信フィルタチップ12および受信フィルタチップ14は、例えば弾性表面波デバイスチップからなり、圧電基板18と、圧電基板18の配線基板10に対向する面に設けられたIDT(Interdigital Transducer)20と、を含む。圧電基板18は、例えばタンタル酸リチウム基板またはニオブ酸リチウム基板からなる。IDT20は、例えば銅(Cu)またはアルミニウム(Al)などの金属からなる。
配線基板10の上面と送信フィルタチップ12および受信フィルタチップ14との間に、空隙22が形成されている。IDT20は、振動が抑制されないように、空隙22に露出している。バンプ16も空隙22に露出している。空隙22の高さH2は、例えば0.01mm程度である。
配線基板10は、内部に内部配線24が形成された多層配線基板である。内部配線24によって、配線基板10の上面に形成された接続パッド26と下面に形成されたフットパッド28とが電気的に接続されている。内部配線24、接続パッド26、およびフットパッド28は、例えばタングステン(W)や銀(Ag)や銅(Cu)などの金属からなる。
図4は、実施例1に係る分波器500の配線基板10の上面図である。なお、送信フィルタチップ12および受信フィルタチップ14の外形が破線で示されている。図4のように、配線基板10の上面には、接続パッド26として、アンテナパッド26a、送信パッド26b、受信パッド26c、およびグランドパッド26dが設けられている。
送信フィルタチップ12は、アンテナパッド26a、送信パッド26b、およびグランドパッド26dにバンプ16が接合することで、配線基板10の上面にフリップチップ実装されている。送信フィルタチップ12に形成された入力用電極は送信パッド26bに接続され、出力用電極はアンテナパッド26aに接続され、グランド電極はグランドパッド26dに接続される。
同様に、受信フィルタチップ14は、アンテナパッド26a、受信パッド26c、およびグランドパッド26dにバンプ16が接合することで、配線基板10の上面にフリップチップ実装されている。受信フィルタチップ14に形成された入力用電極はアンテナパッド26aに接続され、出力用電極は受信パッド26cに接続され、グランド電極はグランドパッド26dに接続される。
また、図示は省略するが、配線基板10の下面には、フットパッド28として、アンテナ端子、送信端子、受信端子、およびグランド端子が設けられている。アンテナ端子、送信端子、受信端子、およびグランド端子それぞれは、内部配線24を介して、アンテナパッド26a、送信パッド26b、受信パッド26c、およびグランドパッド26dそれぞれに電気的に接続される。
図5は、実施例1に係る分波器500の回路図である。図5のように、アンテナ端子50と送信端子52との間に送信フィルタ56が接続され、アンテナ端子50と受信端子54との間に受信フィルタ58が接続されている。送信フィルタ56は、送信フィルタチップ12のIDT20によって形成され、受信フィルタ58は、受信フィルタチップ14のIDT20によって形成される。
送信フィルタ56は、送信端子52から入力された高周波信号のうち送信帯域の信号を送信信号としてアンテナ端子50に通過させ、他の周波数の信号を抑圧する。受信フィルタ58は、アンテナ端子50から入力された高周波信号のうち受信帯域の信号を受信信号として受信端子54に通過させ、他の周波数の信号を抑圧する。送信帯域の周波数と受信帯域の周波数とは異なっている。
図3(a)から図4のように、配線基板10の上面に、送信フィルタチップ12および受信フィルタチップ14それぞれを囲む金属パターン30が設けられている。金属パターン30は、送信フィルタチップ12と受信フィルタチップ14をまとめて囲む外郭部分32と、送信フィルタチップ12と受信フィルタチップ14の間に位置して外郭部分32に接続された中継部分34と、を有する。金属パターン30の幅は、例えば送信フィルタと受信フィルタの間隔L以下とするのが望ましい。
送信フィルタチップ12および受信フィルタチップ14を囲む半田36が、金属パターン30の上面に接合して設けられている。配線基板10の上面における半田36の形状は、金属パターン30で規定されている。半田36は、送信フィルタチップ12と受信フィルタチップ14の間に埋め込まれ、送信フィルタチップ12および受信フィルタチップ14の対向する側面の両方に接している。半田36は、送信フィルタチップ12と受信フィルタチップ14の間の全領域に埋め込まれている。また、半田36は、送信フィルタチップ12および受信フィルタチップ14の対向する側面以外の側面にも接している。半田36は、例えば送信フィルタチップ12および受信フィルタチップ14の全ての側面に接している。送信フィルタチップ12および受信フィルタチップ14上に、例えばコバールなどの金属リッド38が、半田36に接合されて設けられている。送信フィルタチップ12と受信フィルタチップ14は、半田36と金属リッド38を含む金属封止部40によって封止されている。送信フィルタチップ12と受信フィルタチップ14は金属で封止されているため、樹脂で封止された場合に比べて、空隙22の気密性が高くなっている。金属封止部40を覆って、例えばニッケル(Ni)めっき膜などの金属膜である保護膜42が設けられている。
次に、実施例1に係る分波器の製造方法について説明する。図6(a)から図6(d)は、実施例1に係る分波器500の製造方法を示す断面図である。図6(a)から図6(d)では、多面取りプロセスによる製造方法を示している。図6(a)のように、バンプ16が形成された複数の送信フィルタチップ12と、バンプ16が形成された複数の受信フィルタチップ14と、を準備する。また、接続パッド26や金属パターン30などが形成された配線基板10を準備する。配線基板10の平坦上面に、複数の送信フィルタチップ12と複数の受信フィルタチップ14をバンプ16によってフリップチップ実装する。この際、送信フィルタチップ12および受信フィルタチップ14それぞれが金属パターン30で囲まれるようにフリップチップ実装する。また、1つの分波器を構成する送信フィルタチップ12と受信フィルタチップ14が隣り合うようにフリップチップ実装する。1つの分波器を構成する送信フィルタチップ12と受信フィルタチップ14の間隔L1は、隣接する分波器のチップ間隔L2よりも狭い。間隔L1は、上述したように、例えば0.1mm程度であり、間隔L2は、例えば0.4mm程度である。
図6(b)のように、複数の送信フィルタチップ12と複数の受信フィルタチップ14の上に、半田36と金属リッド38の積層体を、半田36がフィルタチップ側に位置するように配置する。
図6(c)のように、積層体を加熱して半田36が溶融した状態とし、この状態で金属リッド38をフィルタチップ側に押圧する。この押圧によって、半田36は、1つの分波器を構成する送信フィルタチップ12と受信フィルタチップ14の間の間隔が狭い領域にも押し込まれる。したがって、送信フィルタチップ12と受信フィルタチップ14の間隔L1は、押圧によって半田36が押し込まれる程度の幅とする。半田36は、金属パターン30上を濡れ広がった後、送信フィルタチップ12の側面および受信フィルタチップ14の側面に接して固化し、金属パターン30と金属リッド38に接合する。なお、送信フィルタチップ12と受信フィルタチップ14の間隔L1に押し込まれた半田36は、金属パターン30に接すると、毛細管現象によって、送信フィルタチップ12および受信フィルタチップ14の対向する側面の方向に流動するようになる。以上により、複数の送信フィルタチップ12と複数の受信フィルタチップ14は、半田36と金属リッド38を含む金属封止部40によって封止される。なお、金属リッド38と送信フィルタチップ12および受信フィルタチップ14との間に半田36が残存する場合に限らず、金属リッド38が送信フィルタチップ12および受信フィルタチップ14の上面に接している場合でもよい。
図6(d)のように、送信フィルタチップ12と受信フィルタチップ14で構成される複数の分波器それぞれの間で、金属封止部40と配線基板10を、ダイシングブレードを用いたダイシングによって切断する。これにより、複数の分波器が個片化される。その後、例えば電解めっき法を用いて、金属封止部40を覆う保護膜42を形成する。このような製造工程を含んで、実施例1の分波器500は形成される。
ここで、発明者が行ったシミュレーションについて説明する。まず、放熱性に関するシミュレーションについて説明する。図7(a)は、放熱性のシミュレーションに用いた電子デバイスの上面図、図7(b)は、図7(a)のA−A間の断面図である。なお、図7(a)においては、金属リッド80などを透視して弾性波デバイスチップ72a、72bおよび半田78を図示し、弾性波デバイスチップ72a、72bを透視して発熱体76およびバンプ74を図示している。図7(a)および図7(b)のように、放熱性のシミュレーションには、配線基板70の上面に2つの弾性波デバイスチップ72a、72bがバンプ74により隣り合ってフリップチップ実装された電子デバイスを用いた。配線基板70は、奥行き2.0mm×幅1.6mm×高さ0.453mmのHTCC基板(高温焼成セラミック基板)とし、タングステン(W)からなる不図示の接続パッド、内部配線、およびフットパッドが設けられているとした。弾性波デバイスチップ72aは、奥行き1.18mm×幅0.85mm×高さ0.18mmのタンタル酸リチウム基板であるとした。弾性波デバイスチップ72bは、奥行き1.18mm×幅0.65mm×高さ0.181mmのタンタル酸リチウム基板であるとした。バンプ74は、弾性波デバイスチップ72a、72bの四隅に設けられ、直径が90μm、高さが10μmの円柱形状をした金(Au)バンプであるとした。
弾性波デバイスチップ72aの配線基板70に対向する面側に、0.5Wの発熱体76(奥行き1.11mm×幅0.725mm×高さ0.001mm)が設けられているとした。2つの弾性波デバイスチップ72a、72bは、錫−銀半田からなる半田78とコバールからなる金属リッド80で封止されているとした。半田78と金属リッド80の表面には、ニッケル(Ni)膜82が設けられているとした。また、半田78は、2つの弾性波デバイスチップ72a、72bの間に空洞84を形成して、または、空洞84を形成せずに、埋め込まれているとした。そして、係る電子デバイスが、奥行き7.5mm×幅7.5mm×高さ0.536mmで、銅(Cu)配線が形成された実装基板に実装されているとした。このような場合において、空洞84の長さLを0mm、0.8mm、1.1mm、1.4mm、1.7mm、1.8mmとした場合における、弾性波デバイスチップ72aの下面(配線基板70と対向する面(発熱体76側の面))の温度をシミュレーションした。
図8は、放熱性のシミュレーション結果を示す図である。図8の横軸は、空洞84の長さLで、縦軸は、弾性波デバイスチップ72aの下面の最大温度である。図8のように、空洞84の長さLが0mm、0.8mm、1.1mm、1.4mm、1.7mm、1.8mmの場合における弾性波デバイスチップ72aの下面の最大温度は87.95℃、88.2℃、88.95℃、89.62℃、90.04℃、90.21℃であった。このことから、2つの弾性波デバイスチップ72a、72bの間に半田78が埋め込まれることで、弾性波デバイスチップ72aの下面の温度が低下することが分かる。空洞84の長さLが0mm、すなわち、空洞84が形成されていない場合に、弾性波デバイスチップ72aの下面の温度が最も低下するが、空洞84が形成されている場合でも、弾性波デバイスチップ72aの下面の温度低下の効果が得られることが分かる。
図9は、弾性波デバイスチップ72aの下面の温度が低下した理由を説明する図である。図9のように、弾性波デバイスチップ72aの発熱体76で発生した熱は、弾性波デバイスチップ72aを封止する半田78に流れ込む(図9の矢印参照)。発熱体76で発生した熱が、半田78に流れ込むことで放熱効果が得られ、また、半田78を介して配線基板70から実装基板86に流れることでも放熱効果が得られる。半田78が、2つの弾性波デバイスチップ72a、72bの間に埋め込まれることで、発熱体76で発生した熱の放熱経路が増える。このため、放熱効果が向上し、弾性波デバイスチップ72aの下面の温度が低下したと考えられる。
次に、バンプの接続信頼性に関するシミュレーションについて説明する。図10(a)は、バンプ74の接続信頼性のシミュレーションに用いた電子デバイスの上面図、図10(b)は、図10(a)のA−A間の断面図である。なお、図10(a)においては、金属リッド80などを透視して弾性波デバイスチップ72a、72bおよび半田78を図示し、弾性波デバイスチップ72a、72bを透視してバンプ74を図示している。図10(a)および図10(b)のように、バンプ74の接続信頼性のシミュレーションには、放熱性のシミュレーションの場合と同様に、配線基板70の上面に2つの弾性波デバイスチップ72a、72bがバンプ74により隣り合ってフリップチップ実装された電子デバイスを用いた。配線基板70は、奥行き2.0mm×幅2.5mmのHTCC基板で、タングステン(W)からなる不図示の接続パッドなどが設けられているとした。弾性波デバイスチップ72a、72bは、奥行き1.55mm×幅0.9mm×高さ0.25mmのタンタル酸リチウム基板であるとした。バンプ74は、弾性波デバイスチップ72aに6つ、弾性波デバイスチップ72bに9つ設けられ、直径が95μm、高さが20μmの円柱形状をした金(Au)バンプであるとした。
弾性波デバイスチップ72a、72bは、錫−銀半田からなる半田78とコバールからなる金属リッド80で封止されているとした。半田78と金属リッド80の表面には、ニッケル(Ni)膜82が設けられているとした。なお、放熱性のシミュレーションの場合と同様に、半田78は、2つの弾性波デバイスチップ72a、72bの間に空洞84を形成して、または、空洞84を形成せずに、埋め込まれているとした。このような電子デバイスに対して、製造プロセスが終了した後に常温(25℃)に戻った場合を想定して、破線内の3個のバンプ74に生じる垂直方向の応力の大きさについてシミュレーションした。なお、空洞84の長さLは0mm、0.4mm、0.8mm、1.0mm、1.2mm、1.4mm、1.6mmとした。
図11は、バンプ74の接続信頼性のシミュレーション結果を示す図である。図11の横軸は、空洞84の長さLで、縦軸は、バンプ74に生じた垂直方向の応力の最大値である。図11のように、空洞84の長さLが0mm、0.4mm、0.8mm、1.0mm、1.2mm、1.4mm、1.6mmの場合におけるバンプ74の垂直方向の応力の最大値は312MPa、386MPa、529MPa、596MPa、651MPa、701MPa、750MPaであった。このことから、弾性波デバイスチップ72a、72bの間に半田78が埋め込まれることで、バンプ74に生じる応力が緩和され、バンプ74の接続信頼性が向上することが分かる。空洞84の長さLが0mmの場合に、バンプ74に生じる応力が最も緩和されるが、空洞84が形成されている場合でも、バンプ74に生じる応力が緩和され、バンプ74の接続信頼性が向上する効果が得られることが分かる。
以上のように、実施例1によれば、図3(a)および図3(b)のように、送信フィルタチップ12と受信フィルタチップ14を封止する半田36が、送信フィルタチップ12と受信フィルタチップ14の間に送信フィルタチップ12および受信フィルタチップ14の対向する側面に接して埋め込まれている。これにより、図8および図9で説明したように、送信フィルタチップ12および受信フィルタチップ14で発生した熱の放熱経路が増えるため、放熱効果が向上する。このため、デバイスの破損や特性劣化などが抑制され、信頼性を向上させることができる。
また、実施例1によれば、送信フィルタチップ12と受信フィルタチップ14の間の一部に少なくとも金属パターン30が設けられ、配線基板10上における半田36の形状が金属パターン30で規定されている。これにより、送信フィルタチップ12と受信フィルタチップ14の間に半田36を埋め込むことができる。
また、送信フィルタチップ12と受信フィルタチップ14の間に半田36が埋め込まれていることで、分波器500を実装基板に実装する際に、送信フィルタチップ12および受信フィルタチップ14に亀裂などが生じることを抑制できる。このことについて、図12を用いて説明する。図12(a)は、比較例1の分波器1000が実装基板86に実装される場合を示す断面図、図12(b)は、実施例1の分波器500が実装基板86に実装される場合を示す断面図である。図12(a)のように、比較例1の分波器1000がマウントツール122によって実装基板86に実装される場合、送信フィルタチップ102と受信フィルタチップ104の間に半田114が埋め込まれていないため、マウントツール122の衝撃が特定の箇所に集中し易い。これにより、送信フィルタチップ102および/または受信フィルタチップ104に亀裂が生じ易くなる。一方、図12(b)のように、実施例1の分波器500がマウントツール122によって実装基板86に実装される場合は、送信フィルタチップ12と受信フィルタチップ14の間に半田36が埋め込まれているため、マウントツール122の衝撃が分散され易い。このため、送信フィルタチップ12および受信フィルタチップ14に亀裂などが生じることを抑制でき、信頼性を向上させることができる。
また、実施例1では、図3(a)のように、送信フィルタチップ12および受信フィルタチップ14は、空隙22に露出したバンプ16によって、配線基板10上にフリップチップ実装されている。バンプ16が空隙22に露出することで、配線基板10などの反りの影響によって、バンプ16の接続信頼性の低下が懸念される。しかしながら、実施例1の分波器500では、送信フィルタチップ12と受信フィルタチップ14の間に半田36が埋め込まれているため、配線基板10などの反りを抑制することができ、その結果、図11で説明したように、バンプ16に生じる応力が緩和されて、バンプ16の接続信頼性を向上させることができる。
なお、実施例1では、送信フィルタチップ12と受信フィルタチップ14の間に埋め込まれた半田36が、送信フィルタチップ12および受信フィルタチップ14の対向する側面の両方に接している場合を例に示したが、少なくとも一方に接している場合であればよい。送信フィルタチップ12は動作時における発熱量が多いことから、送信フィルタチップ12の側面に接している場合が好ましい。
なお、実施例1では、送信フィルタチップ12と受信フィルタチップ14で構成された分波器の場合を例に示したが、その他の電子デバイスの場合でもよい。電子デバイスを構成するデバイスチップは、弾性波デバイスチップの場合に限られず、半導体デバイスチップなど、その他のデバイスチップの場合でもよい。しかしながら、送信フィルタチップ12は発熱量が多いことから、分波器を構成する送信フィルタチップ12と受信フィルタチップ14の間に半田36が埋め込まれる場合が好ましい。なお、送信フィルタチップ12および受信フィルタチップ14は、弾性表面波デバイスチップの場合に限られず、圧電薄膜共振子チップなど、その他の弾性波デバイスチップの場合でもよい。
なお、実施例1において、半田36は、送信フィルタチップ12および/または受信フィルタチップ14の1つの側面において、全面を覆っていてもよいし、一部を覆っていなくてもよい。
なお、実施例1では、送信フィルタチップ12と受信フィルタチップ14は、互いの対向する側面全体が隣り合っている場合を例に示したが、互いの対向する側面の少なくとも一部が隣り合っている場合でもよい。
図13(a)は、実施例2に係る分波器600の上面図、図13(b)は、図13(a)のA−A間の断面図、図13(c)は、図13(a)のB−B間の断面図である。なお、図13(a)は、金属封止部40や、送信フィルタチップ12、受信フィルタチップ14などを透視して、配線基板10の上面を図示している。実施例2の分波器600は、図13(a)から図13(c)のように、送信フィルタチップ12と受信フィルタチップ14の間の一部に、半田36が埋め込まれていない空洞44が形成されている。配線基板10上に形成された金属パターン30は、空洞44が形成された箇所には形成されていない。つまり、配線基板10の上面における半田36の形状は、金属パターン30で規定されている。その他の構成は、実施例1と同じであるため説明を省略する。
実施例2のように、送信フィルタチップ12と受信フィルタチップ14の間に、半田36が埋め込まれていない空洞44が形成されている場合でもよい。この場合でも、図8および図11で説明したように、放熱効果の向上やバンプ16の接続信頼性の向上が得られる。また、送信フィルタチップ12と受信フィルタチップ14を半田36で封止する際に、半田36は溶融から固化する過程で凝縮するが、空洞44が形成されていることで、このときに送信フィルタチップ12および受信フィルタチップ14にかかる応力を緩和させることができる。
なお、実施例2において、空洞44の長さ(図7(a)の空洞84の長さLに相当)は、放熱効果などを考慮すると、送信フィルタチップ12と受信フィルタチップ14の対向する側面の長さの1/2以下の場合が好ましく、1/3以下の場合がより好ましく、1/4以下の場合がさらに好ましい。
なお、実施例2では、空洞44が、送信フィルタチップ12と受信フィルタチップ14の間の中央近傍に形成されている場合を例に示したがこの場合に限られない。図14(a)は、実施例2の変形例1に係る分波器650の上面図、図14(b)は、図14(a)のA−A間の断面図、図14(c)は、図14(a)のB−B間の断面図である。なお、図14(a)は、金属封止部40や、送信フィルタチップ12、受信フィルタチップ14などを透視して、配線基板10の上面を図示している。図14(a)から図14(c)のように、空洞44は、送信フィルタチップ12と受信フィルタチップ14の間の端近傍に形成されていてもよい。なお、半田36が溶融から固化する過程での凝縮でチップにかかる応力を緩和させる観点から、空洞44は、チップ間の中央近傍またはチップ間の両端近傍に形成される場合が好ましい。
なお、実施例2および実施例2の変形例1では、空洞44は、送信フィルタチップ12および/または受信フィルタチップ14の側面の上端から配線基板10の上面まで半田36が全く形成されていない場合を例に示したがこれに限られない。例えば、半田36が送信フィルタチップ12および受信フィルタチップ14の側面の途中まで埋め込まれていて、当該半田36の下側に空洞44が形成されているような場合でもよい。
なお、実施例2において、送信フィルタチップ12と受信フィルタチップ14の間のバンプ16の近傍には、半田36が埋め込まれている場合が好ましい。これにより、バンプ16の接続信頼性を向上させることができる。また、マウントツール88が接触する領域における送信フィルタチップ12と受信フィルタチップ14の間には、半田36が埋め込まれていることが好ましい。これにより、衝撃の分散が図れ、信頼性を向上させることができる。
図15は、実施例3に係る分波器700の断面図である。実施例3の分波器700は、図15のように、送信フィルタチップ12の表面および受信フィルタチップ14の表面に金属膜46が形成されている。金属膜46は、例えば厚さが0.2μm〜0.5μm程度で、チタン(Ti)層上に金(Au)層が設けられた積層金属膜であるが、その他の金属膜の場合でもよい。金属膜46は、半田36に対して濡れ性の良好な金属からなることが好ましい。半田36は、金属膜46を介して送信フィルタチップ12および受信フィルタチップ14に接している。その他の構成は、実施例1と同じであるため説明を省略する。
実施例3によれば、送信フィルタチップ12の表面と受信フィルタチップ14の表面に金属膜46が形成されている。金属膜46が、半田36に対して濡れ性が良好であることで、半田36は、送信フィルタチップ12と受信フィルタチップ14の間に埋め込まれ易くなり、また、送信フィルタチップ12および受信フィルタチップ14の側面に形成され易くなる。
なお、実施例3では、金属膜46が、送信フィルタチップ12の全ての側面と受信フィルタチップ14の全ての側面とに形成されている場合を例に示したがこれに限られない。半田36が、送信フィルタチップ12と受信フィルタチップ14の間に埋め込まれ易くなる点から、金属膜46は、送信フィルタチップ12と受信フィルタチップ14の対向する側面の少なくとも一方に形成されていることが好ましい。また、送信フィルタチップ12は受信フィルタチップ14に比べて発熱量が多いことから、金属膜46は、送信フィルタチップ12の受信フィルタチップ14に対向する側面に少なくとも形成されていることが好ましく、その他の側面にも形成されていることがより好ましい。さらに、金属膜46は、送信フィルタチップ12の上面(配線基板10に対向する面とは反対側の面)および受信フィルタチップ14の上面の少なくとも一方に形成されていてもよい。
なお、金属膜46を形成する場合は製造工程が増えることから、製造工程の簡略化の観点からは、実施例1から実施例2の変形例1のように、送信フィルタチップ12と受信フィルタチップ14の表面には、金属膜46が形成されていない場合が好ましい。すなわち、半田36は、金属膜を介さずに送信フィルタチップ12および受信フィルタチップ14に接していることが好ましい。
図16(a)は、実施例4に係る電子デバイス800の上面図、図16(b)は、図16(a)のA−A間の断面図である。なお、図16(a)は、金属封止部40などを透視して、配線基板10の上面を図示している。また、図16(b)では、配線基板10内の内部配線および配線基板10の下面のフットパッドの図示を省略している。実施例4の電子デバイス800は、図16(a)および図16(b)のように、配線基板10の平坦上面に、複数のデバイスチップ48a〜48eがバンプ16によって互いに隣り合ってフリップチップ実装されている。デバイスチップ48a、48b、48c、48dは、例えば弾性表面波デバイスチップである。デバイスチップ48cは、例えば半導体デバイスチップである。デバイスチップ48cは、例えばスイッチやパワーアンプなどであってもよい。複数のデバイスチップ48a〜48eを封止する半田36は、複数のデバイスチップ48a〜48eそれぞれの間に埋め込まれている。その他の構成は実施例1と同じであるため説明を省略する。
実施例1から実施例3では、配線基板10上に2つのデバイスチップ(送信フィルタチップ12および受信フィルタチップ14)がフリップチップ実装されている場合を例に説明したが、実施例4のように、配線基板10上に3以上の複数のデバイスチップ48a〜48cがフリップチップ実装されている場合でもよい。
図17(a)は、実施例5に係る電子デバイス900の上面図、図17(b)は、図17(a)のA−A間の断面図である。なお、図17(a)は、金属封止部40などを透視して、配線基板10の上面を図示している。また、図17(b)では、配線基板10内の内部配線および配線基板10の下面のフットパッドの図示を省略している。実施例5の電子デバイス900は、図17(a)および図17(b)のように、デバイスチップ48aと48bの間およびデバイスチップ48dと48eの間に金属パターン30が形成されてなく、デバイスチップ48aと48bの間およびデバイスチップ48dと48eの間に半田36が埋め込まれていない。その他の構成は、実施例4と同じであるため説明を省略する。
実施例5のように、配線基板10上に複数のデバイスチップ48a〜48eがフリップチップ実装されている場合では、複数のデバイスチップ48a〜48eの間のいずれかに金属パターン30が形成されていなく、金属パターン30が形成されていないデバイスチップ間には半田36が埋め込まれていない場合でもよい。半田36は、放熱性を向上させたいデバイスチップと当該デバイスチップに隣接するデバイスチップの間には埋め込まれることとしてもよい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
10 配線基板
12 送信フィルタチップ
14 受信フィルタチップ
16 バンプ
22 空隙
30 金属パターン
36 半田
38 金属リッド
40 金属封止部
44 空洞
46 金属膜
48a〜48e デバイスチップ
500〜700 分波器
800、900 電子デバイス

Claims (8)

  1. 配線基板と、
    前記配線基板上に、互いに隣り合ってフリップチップ実装された第1デバイスチップおよび第2デバイスチップと、
    前記配線基板上に、前記第1デバイスチップと前記第2デバイスチップの間の一部に少なくとも設けられた金属パターンと、
    前記第1デバイスチップと前記第2デバイスチップの間に前記第1デバイスチップおよび前記第2デバイスチップの対向する側面の少なくとも一方に接して埋め込まれ、前記配線基板上における形状が前記金属パターンで規定され、前記第1デバイスチップと前記第2デバイスチップを封止する半田と、を備えることを特徴とする電子デバイス。
  2. 前記第1デバイスチップおよび前記第2デバイスチップは、前記配線基板との間に空隙を有するように、前記空隙に露出したバンプを用いて、前記配線基板上にフリップチップ実装されていることを特徴とする請求項1記載の電子デバイス。
  3. 前記第1デバイスチップと前記第2デバイスチップの間に、前記半田が埋め込まれていない空洞が形成されていることを特徴とする請求項1または2記載の電子デバイス。
  4. 前記半田は、金属膜を介さずに前記第1デバイスチップおよび前記第2デバイスチップに接していることを特徴とする請求項1から3のいずれか一項記載の電子デバイス。
  5. 前記第1デバイスチップおよび前記第2デバイスチップは、弾性波デバイスチップであることを特徴とする請求項1から4のいずれか一項記載の電子デバイス。
  6. 前記第1デバイスチップは分波器を構成する送信フィルタチップで、前記第2デバイスチップは前記分波器を構成する受信フィルタチップであることを特徴とする請求項5記載の電子デバイス。
  7. 前記金属パターンは、前記第1デバイスチップと前記第2デバイスチップの間の少なくとも一部に設けられるとともに、前記第1デバイスチップと前記第2デバイスチップをまとめて囲んで設けられ、
    前記半田は、前記第1デバイスチップと前記第2デバイスチップを囲んで設けられていることを特徴とする請求項1から6のいずれか一項記載の電子デバイス。
  8. 前記配線基板上に、前記第2デバイスチップとは反対側で前記第1デバイスチップに隣り合ってフリップチップ実装された第3デバイスチップを備え、
    前記金属パターンは、前記第1デバイスチップと前記第3デバイスチップの間には設けられず、
    前記半田は、前記第1デバイスチップと前記第3デバイスチップの間には埋め込まれずに、前記第1デバイスチップと前記第2デバイスチップと前記第3デバイスチップを封止することを特徴とする請求項1から6のいずれか一項記載の電子デバイス。
JP2015059964A 2015-03-23 2015-03-23 電子デバイス Pending JP2016181759A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015059964A JP2016181759A (ja) 2015-03-23 2015-03-23 電子デバイス

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015059964A JP2016181759A (ja) 2015-03-23 2015-03-23 電子デバイス

Publications (1)

Publication Number Publication Date
JP2016181759A true JP2016181759A (ja) 2016-10-13

Family

ID=57131935

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015059964A Pending JP2016181759A (ja) 2015-03-23 2015-03-23 電子デバイス

Country Status (1)

Country Link
JP (1) JP2016181759A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11948854B2 (en) 2018-11-14 2024-04-02 Murata Manufacturing Co., Ltd. Electronic component and electronic component module including the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11948854B2 (en) 2018-11-14 2024-04-02 Murata Manufacturing Co., Ltd. Electronic component and electronic component module including the same

Similar Documents

Publication Publication Date Title
JP6509147B2 (ja) 電子デバイス
KR100691160B1 (ko) 적층형 표면탄성파 패키지 및 그 제조방법
US7816794B2 (en) Electronic device and method of fabricating the same
JP6242597B2 (ja) 弾性波デバイス及びその製造方法
JP5686943B2 (ja) 弾性波デバイス及びその製造方法
US11444596B2 (en) Acoustic wave device
JP6284811B2 (ja) 電子デバイス及びその製造方法
JP2013131711A (ja) 電子部品
JP2013145932A (ja) 弾性表面波装置及びその製造方法
JP2012151698A (ja) 弾性波デバイス
JP6433930B2 (ja) 弾性波デバイス
JP6653646B2 (ja) 電子部品およびその製造方法
JP6407102B2 (ja) 弾性波デバイス及びその製造方法
JP5797356B2 (ja) 弾性波装置および弾性波モジュール
JP6284717B2 (ja) 電子部品、及び電子部品の製造方法
US9035535B2 (en) Acoustic wave device and multilayered substrate
JP2007184690A5 (ja)
JP2007184690A (ja) アンテナ共用器
JP2022044314A (ja) 弾性波デバイス
JP6310354B2 (ja) 弾性波デバイス
JP2016181759A (ja) 電子デバイス
US8093101B2 (en) Electronic device and method of fabricating the same
JP4234088B2 (ja) 電子部品及びその製造方法
JP6253306B2 (ja) 電子デバイス
JP6793009B2 (ja) 弾性波デバイス及び多面取り基板