JP2016170004A - モータ制御回路および電子時計 - Google Patents
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Abstract
【解決手段】モータ制御回路7は、時分割で複数のステッピングモータを駆動する。このモータ制御回路7は、ステッピングモータごとに、このステッピングモータの駆動周期を計時したのちに停止するタイマレジスタ74、および、このステッピングモータの駆動許可を設定するイネーブルレジスタ71を備えている。このモータ制御回路7は、各ステッピングモータの駆動順序を決定する待ち行列を含み、いずれかのステッピングモータが駆動許可されて、かつこのステッピングモータに係るタイマレジスタ74が停止状態ならば、このステッピングモータに対するイネーブルを待ち行列に追加する優先処理部72を備える。
【選択図】図2
Description
これにより、ソフトウェア処理の遅延が運針の駆動タイミングに与える影響が大きくなり、更に早い駆動周期で運針しようとする場合には、微妙なデューティの変化が運針の駆動タイミングに影響を与え、よって運針速度が変動するおそれがある。
時分割で複数のステッピングモータを駆動するモータ制御回路であって、
前記ステッピングモータごとに、当該ステッピングモータの駆動周期を計時したのちに停止するタイマ、および当該ステッピングモータの駆動許可を設定する許可レジスタを備えており、
各前記ステッピングモータの駆動順序を決定する待ち行列を含み、いずれかのステッピングモータが駆動許可されて、かつ当該ステッピングモータに係るタイマが停止状態ならば、当該ステッピングモータに対する駆動指示を前記待ち行列に追加する優先処理部を更に備える、
ことを特徴とするモータ制御回路である。
図1は、本実施形態と比較例に共通するアナログ電子時計1の構成を示す図である。
アナログ電子時計1は、6個の指針53−1〜53−6を、それぞれ独立のステッピングモータ51−1〜51−6で各々駆動可能なものであり、特には限られないが、例えば腕に装着するためのバンドを備えた腕時計型の電子時計である。このアナログ電子時計1は、例えば指針53−1と、輪列機構52−1を介して指針53−1を回転駆動するステッピングモータ51−1と、駆動回路5とを備えている。ここでは、指針53−2〜53−6までについても同様に構成される。指針53−1〜53−3は、例えば主文字盤の秒針と分針と時針であり、指針53−4〜53−6は、例えば副文字盤の指針である。
指針53は、文字盤上の回転軸に対して、回転自在に設けられている。輪列機構52は、それぞれ各ステッピングモータ51の駆動力を指針53に伝達して、この指針53を回転動作させる。
電源部62は、アナログ電子時計1を長期間に亘って継続的、かつ安定的に動作させることが可能な構成となっており、例えば電池とDC−DCコンバータとの組み合わせである。これにより動作中の電源部62の出力電圧は、所定値を保つ。
発振回路43は、振動子61と組み合わされて固有の周波数信号を生成して分周回路41に出力する。発振回路43としては、例えば、水晶発振回路が用いられる。
分周回路41は、発振回路43から入力された信号をCPU4や計時回路42が利用する各種周波数の信号に分周して出力する。
以下の図10から図12において、比較例の構成と動作の説明により、ソフトウェア処理依存によるモータ駆動タイミングへの影響を説明する。この比較例は、タイマ割込によってソフトウェアでパルス周期を制御することが特徴である。
図10は、比較例におけるマイクロコンピュータ2Aを示す概略の構成図である。
マイクロコンピュータ2Aは、例えば大規模集積回路(LSI)として実装され、周辺回路3Aと、この周辺回路3Aを制御するCPU4と、ROM44と、RAM45とを含んで構成される。周辺回路3Aは更に、モータ制御回路7Aと、タイマ31と、割込部32とを含んで構成される。
割込部32は、タイマ31CPU4に割込を発生させる回路である。
RAM45は、SRAM(Static RAM)とDRAM(Dynamic RAM)といった揮発性メモリであり、CPU4に作業用のメモリ空間を提供する。なお、RAM45の一部は、フラッシュメモリやEEPROM(Electrically Erasable and Programmable Read Only Memory)などの不揮発性メモリであってもよい。
図11に示す動作は、CPU4が6組のステッピングモータ51−1〜51−6(図1参照)を同時にイネーブルして指針53−1〜53−6(図1参照)を運針し、その後ステッピングモータ51−1だけを連続的に駆動して指針53−1を運針する動作である。
PMn Enableは、イネーブルレジスタ71(図10参照)を構成する6組のレジスタに格納される。PMn Timerは、タイマ31(図10参照)の6組のPMn Timerが計時を実行しているか否かを示している。PMn Pulseは、優先処理部72AがPWM処理部75にトリガを掛けているか否かを示し、よって対応するステッピングモータ51(図1参照)を駆動しているか否かを示している。
PM2 PulseがLレベルになると、優先処理部72Aは、PM3 PulseをHレベルとする。PM3 PulseをトリガとしてPWM処理部75は起動し、ステッピングモータ51−3を駆動する。このときPM1 Timerが一致して計時を終了し、CPU4に割込を発生させる。この割込にてCPU4は、再びPM1 Timerの計時を開始させると共に、PM1 Enableをイネーブルする。
その後優先処理部72Aは、PM4 Enableに基づきPM4 PulseをHレベルに設定し、PM5 Enableに基づきPM5 PulseをHレベルに設定する。PM5 PulseをHレベルに設定しているときに、PM1 Timerが再び一致して計時を終了し、CPU4に割込を発生させる。この割込にてCPU4は、再びPM1 Timerの計時を開始させると共に、PM1 Enableをイネーブルする。
このように、優先処理部72Aは、固定した優先順位で各ステッピングモータ51−1〜51−6を駆動しているので、低い優先順位が付与されたステッピングモータ51−4〜51−6などは制御が遅延し、よって運針速度が遅くなりかつ不均一となるおそれがある。
PM1 Enableにより優先処理部72Aは、PM1 PulseをHレベルとする。PM1 PulseをトリガとしてPWM処理部75は起動し、ステッピングモータ51−1を駆動する。
PM1 PulseがHレベルからLレベルに立ち下がった前後に、CPU4はPM2 Enableをイネーブル(許可)する。優先処理部72Aは、イネーブルされたうち優先順位が最も高いステッピングモータ51−2に係るPM2 PulseをHレベルとする。PM2 PulseをトリガとしてPWM処理部75は起動し、ステッピングモータ51−2を駆動する。
本実施形態のマイクロコンピュータは、周辺回路にモータ制御用の複数のタイマを設けており、これらタイマによりハードウェア回路でパルス周期を制御する。以下の図2から図9において、本実施形態の構成と動作を説明する。
マイクロコンピュータ2は、例えば大規模集積回路(LSI)として実装され、比較例とは異なる周辺回路3と、この周辺回路3を制御するCPU4と、ROM44と、RAM45とを含んで構成される。周辺回路3は更に、比較例とは異なるモータ制御回路7と、タイマ31と、割込部32とを含んで構成される。なお、本実施形態のモータ制御では、タイマ31は使用されない。
タイマレジスタ74は、各ステッピングモータ51に対応するタイマ群を含んで構成されており、各ステッピングモータ51の駆動周期を決定する。
割込部32は、例えばタイマレジスタ74の各タイマの一致により、CPU4に割込を発生させる回路である。
イネーブルレジスタ71は、ステッピングモータ51−1がイネーブルされたPM1 ONの状態である。このときタイマレジスタ74は、ステッピングモータ51−1に係る計時中であり、PM1 RUNの状態である。優先処理部72の待ち行列には何も格納されていない。
矢印で示すように優先処理部72の待ち行列には、ステッピングモータ51−1のイネーブルが追加される。このときタイマレジスタ74は、ステッピングモータ51−1に対する計時を終了し、PM1 OFFの状態となる。なお、同時に複数イネーブルが実行されたときの優先度はPM1からPM6までの順とするが、これに限られず、任意の順番であってもよい。
優先処理部72の待ち行列には、ステッピングモータ51−1のイネーブルPM1が追加される。イネーブルレジスタ71は、ステッピングモータ51−1が新たにディスエーブルされ、PM1 OFFの状態となる。このときタイマレジスタ74はすべて停止中の状態である。
つまり優先処理部72は、待ち行列にステッピングモータ51−1のイネーブルPM1を追加し、イネーブルレジスタ71のうちステッピングモータ51−1をディスエーブルしてPM1 OFFとする。
優先処理部72の待ち行列の先頭はPM1 Pulseとして出力され、この待ち行列は空となる。タイマレジスタ74は、ステッピングモータ51−1に対する計時を開始し、PM1 RUNの状態である。イネーブルレジスタ71は、全てがディスエーブルされた状態となる。
つまり優先処理部72は、待ち行列の先頭をPM1 Pulseとして出力してステッピングモータ51−1を駆動させると同時に、タイマレジスタ74によるステッピングモータ51−1に対する計時を開始させる。この図3(a)から図3(d)を繰り返すことにより、ステッピングモータ51−1が回転駆動する。
第1動作例では当初、PM1 Pulseは出力されておらず、PM1 Timerは計時しており、PM1 Enableはディスエーブルであり、PM1割込は発生していない。
時刻t1にて、図3(a)で示したように、PM1 Enableがイネーブルされる。このときPM1 Timerが計時中なので、イネーブルは実行されない。
時刻t2にて、図3(b)で示したように、PM1 Timerの一致により計時を終了する。これにより、図3(c)で示した状態に遷移する。
その後、時刻t4にてPM1 Pulseのオン・デューティ期間が終了し、時刻t5にてPM1 Timerが計時を終了する。
CPU4は、PM1割込が発生したのちPM1 Timerが計時を終了する時刻t5までの間にPM1 Enableをイネーブルすれば、PM1 Timerの計時間隔でPM1 Pulseを出力することができる。よって、ソフトウェア処理による運針周波数への影響を防ぐことができる。
この第2動作例は、CPU4がイネーブルレジスタ71のうちステッピングモータ51−3に係る部分とステッピングモータ51−5,51−6に係る部分とを交互にイネーブルする一連の動作である。
イネーブルレジスタ71は、ステッピングモータ51−3がイネーブルされたPM3 ONの状態である。このときタイマレジスタ74は、ステッピングモータ51−3,51−5に係る計時中であり、PM3 RUNとPM5 RUNの状態であり、かつ優先処理部72の待ち行列には何も格納されていない。
イネーブルレジスタ71は、ステッピングモータ51−5,51−6が新たにイネーブルされて、PM3 ON,PM5 ON,PM6 ONの状態となる。このときタイマレジスタ74は、ステッピングモータ51−3,51−5に係る計時中であり、PM3 RUNとPM6 RUNの状態となる。かつ優先処理部72の待ち行列には何も格納されていない。
タイマレジスタ74はPM3 RUNとPM6 RUNの状態なので、イネーブルレジスタ71のPM3 ONとPM5 ONとは実行されない。これに対してタイマレジスタ74は、ステッピングモータ51−6に係る計時を実行していないPM6 OFFの状態なので、イネーブルレジスタ71のPM6 ONは、即時に実行されて待ち行列に反映される。
優先処理部72の待ち行列には、ステッピングモータ51−6のイネーブルPM6が追加されている。イネーブルレジスタ71は、ステッピングモータ51−6が新たにディスエーブルされ、PM3 ON,PM5 ONの状態となる。このときタイマレジスタ74は、ステッピングモータ51−3,51−5に係る計時中であり、PM3 RUNとPM5 RUNの状態である。
つまり優先処理部72は、待ち行列にステッピングモータ51−6のイネーブルPM6を追加し、イネーブルレジスタ71のうちステッピングモータ51−6をディスエーブルしてPM6 OFFとする。
優先処理部72の待ち行列の先頭はPM6 Pulseとして出力され、この待ち行列は空となる。タイマレジスタ74は、ステッピングモータ51−6に対する計時を開始し、PM3 RUNとPM5 RUNとPM6 RUNの状態である。イネーブルレジスタ71は、ステッピングモータ51−6が新たにイネーブルされ、PM3 ON,PM5 ON,PM6 ONの状態となる。
つまり優先処理部72は、待ち行列の先頭をPM6 Pulseとして出力してステッピングモータ51−6を駆動させると同時に、タイマレジスタ74によるステッピングモータ51−6に対する計時を開始させる。並行してCPU4は、イネーブルレジスタ71のステッピングモータ51−6を新たにイネーブルする。
イネーブルレジスタ71は変化せず、PM3 ON,PM5 ON,PM6 ONの状態である。このときタイマレジスタ74は、ステッピングモータ51−3,51−6に係る計時中であり、ステッピングモータ51−5に係る一致により計時を終了してPM3 RUNとPM6 RUNの状態となる。かつ、優先処理部72の待ち行列には何も格納されていない。
優先処理部72の待ち行列には、ステッピングモータ51−5のイネーブルPM5が追加されている。イネーブルレジスタ71は、ステッピングモータ51−5が新たにディスエーブルされ、PM3 ON,PM6 ONの状態となる。このときタイマレジスタ74は、ステッピングモータ51−3,51−6に係る計時中であり、PM3 RUNとPM6 RUNの状態である。
つまり優先処理部72は、矢印で示すように待ち行列にステッピングモータ51−5のイネーブルPM5を追加し、イネーブルレジスタ71のうちステッピングモータ51−5をディスエーブルしてPM5 OFFとする。
優先処理部72の待ち行列の先頭はPM5 Pulseとして出力され、この待ち行列は空となる。タイマレジスタ74は、ステッピングモータ51−5に対する計時を開始し、PM3 RUNとPM5 RUNとPM6 RUNの状態である。イネーブルレジスタ71は、ステッピングモータ51−5が新たにイネーブルされ、PM3 ON,PM5 ON,PM6 ONの状態となる。
つまり優先処理部72は、待ち行列の先頭をPM5 Pulseとして出力してステッピングモータ51−6を駆動させ、タイマレジスタ74によるステッピングモータ51−5に対する計時を開始させる。このとき同時にCPU4は、イネーブルレジスタ71のステッピングモータ51−5を新たにイネーブルする。
イネーブルレジスタ71は変化せず、PM3 ON,PM5 ON,PM6 ONの状態である。このとき、タイマレジスタ74は、ステッピングモータ51−6に係る計時中でかつステッピングモータ51−3,51−5に係る一致により計時を終了し、PM6 RUNの状態となる。優先処理部72の待ち行列には何も格納されていない。
優先処理部72の待ち行列には、ステッピングモータ51−3,51−5のイネーブルPM3,PM5が追加されている。イネーブルレジスタ71は、ステッピングモータ51−3,51−5が新たにディスエーブルされ、タイマレジスタ74は、ステッピングモータ51−6に係る一致により計時を終了している。
つまり優先処理部72は、矢印で示すように待ち行列にステッピングモータ51−3,51−5のイネーブルPM3,PM5を追加し、イネーブルレジスタ71のうちステッピングモータ51−3,51−5をディスエーブルしてPM3 OFF,PM5 OFFとする。優先処理部72は、同時にイネーブルされた追加順序をPM1からPM6の順とする。
優先処理部72の待ち行列の先頭はPM3 Pulseとして出力され、この待ち行列にステッピングモータ51−6のイネーブルPM6が追加される。よって待ち行列には、ステッピングモータ51−5,51−6のイネーブルPM5,PM6が追加されている。タイマレジスタ74は、ステッピングモータ51−3に対する計時を開始し、PM3 RUNの状態である。イネーブルレジスタ71は、ステッピングモータ51−6がディスエーブルされると共にステッピングモータ51−3が新たにイネーブルされ、PM3 ONの状態となる。
つまり優先処理部72は、待ち行列の先頭をPM3 Pulseとして出力してステッピングモータ51−3を駆動させ、タイマレジスタ74によるステッピングモータ51−3に対する計時を開始させる。このとき同時にCPU4は、イネーブルレジスタ71のステッピングモータ51−3を新たにイネーブルする。
第2動作例では当初、図5(a)で示したように、いずれのパルスも出力されておらず、PM3 TimerとPM5 Timerとは計時しており、PM3 Enableはイネーブルであり、いずれの割込も発生していない。
時刻t10にて、図5(b)で示したように、PM5 EnableとPM6 Enableが同時イネーブルされる。
時刻t11にて、図5(c)で示したように、PM6 EnableがディスエーブルされてPM6 Pulseが出力される。更にPM6 Timerが計時を開始し、PM6割込が発生する。
時刻t12にて、PM6 Enableが、破線矢印で示したPM6割込の処理によりイネーブルされ、図5(d)で示した状態となる。
時刻t14にて、図6(e)で示したように、PM5 Timerが一致して計時を終了し、時刻t15にてPM5 Enableがディスエーブルされて図6(f)の状態となる。更にPM5 Pulseが出力されると共にPM5 Timerが計時を再開し、PM5割込が発生する。
時刻t16にて、PM5 Enableが、破線矢印で示したPM5割込の処理によりイネーブルされ、図6(g)の状態となる。
時刻t17にて、図6(h)に示すように、PM3 TimerとPM5 Timerとが一致して計時を終了し、時刻t18にてPM3 Pulseが出力されると共にPM3 Timerが計時を再開し、PM3割込が発生する。これと並行してPM6 Timerが一致して計時を終了する。
時刻t19にて、図6(j)に示すように、PM3 Enableが、破線矢印で示したPM3割込の処理によりイネーブルされる。
時刻t21にて、PM5 Pulseのオン・デューティ期間が終了し、同時にPM6 EnableがディスエーブルされてPM6 Pulseが出力される。それと共にPM6 Timerが計時を再開し、PM6割込が発生する。
時刻t22にて、PM6 Pulseのオン・デューティ期間が終了する。
図9に示す動作は、CPU4が6組のステッピングモータ51−1〜51−6を、それぞれ異なる周期でイネーブルして指針53−1〜53−6を運針する動作である。
PMn Enableは、イネーブルレジスタ71(図2参照)を構成する6組のレジスタに格納される。PMn Timerは、タイマレジスタ74(図2参照)のPMn Timerが計時を実行しているか否かを示している。PMn Pulseは、優先処理部72がPWM処理部75にトリガを掛けているか否かを示し、よって対応するステッピングモータ51(図1参照)を駆動しているか否かを示している。
PM1 Pulseの第1回目のオン・デューティ期間が終了すると共に、PM2 EnableがディスエーブルされてPM2 Pulseが出力され、PM2 Timerが計時を開始する。これと並行にPM1Timerと同時に発生した割り込み処理によりPM1 Enableがイネーブルされ、その所定期間後にPM2 Enableはイネーブルされる。
PM2 Pulseの第1回目のオン・デューティ期間が終了すると共に、PM3 EnableがディスエーブルされてPM3 Pulseが出力され、PM3 Timerが計時を開始する。その所定期間後にPM3 Timerと同時に発生した割り込み処理によりPM3 Enableはイネーブルされる。このPM3 Pulseが出力されている期間に、PM1 Timerは一致して計時を終了する。
PM4 Pulseの第1回目のオン・デューティ期間が終了すると共に、PM5 EnableがディスエーブルされてPM5 Pulseが出力され、PM5 Timerが計時を開始する。その所定期間後にPM5 Timerと同時に発生した割り込み処理によりPM5 Enableはイネーブルされる。
PM1 Pulseの第2回目のオン・デューティ期間が終了すると共に、PM2 EnableがディスエーブルされてPM2 Pulseが出力され、PM2 Timerが計時を再開する。このとき、PM1 Enableはイネーブルされ、その所定期間後にPM2 Enableはイネーブルされる。
PM2 Pulseの第2回目のオン・デューティ期間が終了すると共に、PM3 EnableがディスエーブルされてPM3 Pulseが出力され、PM3 Timerが計時を再開する。このときPM6 Enableがイネーブルされる。
PM6 Pulseの第1回目のオン・デューティ期間が終了すると共に、PM1 EnableがディスエーブルされてPM1 Pulseが出力され、PM1 Timerが計時を再開する。
PM2 Pulseの第3回目のオン・デューティ期間が終了すると共に、PM4 EnableがディスエーブルされてPM4 Pulseが出力され、PM4 Timerが計時を再開する。このときPM5 Timerは一致して計時を終了する。その所定期間後にPM4 Enableはイネーブルされ、PM1 Timerは一致して計時を終了する。
PM3 Pulseの第3回目のオン・デューティ期間が終了すると共に、PM5 EnableがディスエーブルされてPM5 Pulseが出力され、PM5 Timerが計時を再開する。その所定期間後にPM5 Enableはイネーブルされる。
PM5 Pulseの第2回目のオン・デューティ期間が終了すると共に、PM1 EnableがディスエーブルされてPM1 Pulseが出力され、PM1 Timerが計時を再開する。
PM1 Pulseの第4回目のオン・デューティ期間が終了すると共に、PM2 EnableがディスエーブルされてPM2 Pulseが出力され、PM2 Timerが計時を再開する。これと並行してPM1 Enableはイネーブルされ、PM6 Timerは一致して計時を終了する。
本実施形態では、運針処理に同期したタイマレジスタ74を設けている。ステッピングモータの駆動処理をイネーブル順とし、かつ駆動処理に同期したタイマレジスタ74を併用することで、ハードウェアによる好適な処理を実現することができ、ソフトウェアの開発工数を低減可能である。
本発明は、上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で、変更実施が可能であり、例えば、次の(a)〜(c)のようなものがある。
(a) ステッピングモータの数は、6個に限定されない。
(b) PM1 PulseからPM6 Pulseが出力されたのち、PWM処理部75がステッピングモータに出力する駆動信号は、特に限定されない。
(c) 本実施形態では、ステッピングモータを時分割で1台ずつ駆動しているが、時分割でn台(nは自然数)ずつ駆動してもよい。
〔付記〕
<請求項1>
時分割で複数のステッピングモータを駆動するモータ制御回路であって、
前記ステッピングモータごとに、当該ステッピングモータの駆動周期を計時したのちに停止するタイマ、および当該ステッピングモータの駆動許可を設定する許可レジスタを備えており、
各前記ステッピングモータの駆動順序を決定する待ち行列を含み、いずれかのステッピングモータが駆動許可されて、かつ当該ステッピングモータに係るタイマが停止状態ならば、当該ステッピングモータに対する駆動指示を前記待ち行列に追加する優先処理部を更に備える、
ことを特徴とするモータ制御回路。
<請求項2>
前記優先処理部が前記待ち行列の先頭の駆動指示を取り出して、当該駆動指示に係るステッピングモータに対して駆動を実行する際に、当該ステッピングモータに係るタイマは計時を開始する、
ことを特徴とする請求項1に記載のモータ制御回路。
<請求項3>
前記優先処理部が前記待ち行列の先頭の駆動指示を取り出して、当該駆動指示に係るステッピングモータに対して駆動を実行する際に、中央処理装置に対して当該ステッピングモータに係る割込を発生させる割込部、
を更に備えることを特徴とする請求項1または請求項2に記載のモータ制御回路。
<請求項4>
各前記タイマが計時する駆動周期は、当該タイマに係るステッピングモータの駆動期間と非駆動期間とを含んで構成される、
ことを特徴とする請求項1ないし請求項3のいずれか1項に記載のモータ制御回路。
<請求項5>
前記ステッピングモータごとに、当該ステッピングモータを駆動するPWM信号を生成するPWM処理部、および前記PWM信号を生成するパラメータを前記PWM処理部に出力するパラメータ出力部、
を更に備えることを特徴とする請求項1ないし請求項4のいずれか1項に記載のモータ制御回路。
<請求項6>
請求項1ないし請求項5のいずれか1項に記載のモータ制御回路と、
前記モータ制御回路が駆動する複数のステッピングモータと、
各前記ステッピングモータにより、それぞれ駆動されて運針する複数の指針と、
を備えることを特徴とする電子時計。
2,2A マイクロコンピュータ (集積回路)
3,3A 周辺回路
31 タイマ
32 割込部
4 CPU
41 分周回路
42 計時回路
43 発振回路
44 ROM
45 RAM
5 駆動回路
50 モータ端子
51 ステッピングモータ
52 輪列機構
53 指針
61 振動子
62 電源部
7,7A モータ制御回路
71 イネーブルレジスタ
72,72A 優先処理部
73 パルスパラメータ部
74 タイマレジスタ
75 PWM処理部
Claims (6)
- 時分割で複数のステッピングモータを駆動するモータ制御回路であって、
前記ステッピングモータごとに、当該ステッピングモータの駆動周期を計時したのちに停止するタイマ、および当該ステッピングモータの駆動許可を設定する許可レジスタを備えており、
各前記ステッピングモータの駆動順序を決定する待ち行列を含み、いずれかのステッピングモータが駆動許可されて、かつ当該ステッピングモータに係るタイマが停止状態ならば、当該ステッピングモータに対する駆動指示を前記待ち行列に追加する優先処理部を更に備える、
ことを特徴とするモータ制御回路。 - 前記優先処理部が前記待ち行列の先頭の駆動指示を取り出して、当該駆動指示に係るステッピングモータに対して駆動を実行する際に、当該ステッピングモータに係るタイマは計時を開始する、
ことを特徴とする請求項1に記載のモータ制御回路。 - 前記優先処理部が前記待ち行列の先頭の駆動指示を取り出して、当該駆動指示に係るステッピングモータに対して駆動を実行する際に、中央処理装置に対して当該ステッピングモータに係る割込を発生させる割込部、
を更に備えることを特徴とする請求項1または請求項2に記載のモータ制御回路。 - 各前記タイマが計時する駆動周期は、当該タイマに係るステッピングモータの駆動期間と非駆動期間とを含んで構成される、
ことを特徴とする請求項1ないし請求項3のいずれか1項に記載のモータ制御回路。 - 前記ステッピングモータごとに、当該ステッピングモータを駆動するPWM信号を生成するPWM処理部、および前記PWM信号を生成するパラメータを前記PWM処理部に出力するパラメータ出力部、
を更に備えることを特徴とする請求項1ないし請求項4のいずれか1項に記載のモータ制御回路。 - 請求項1ないし請求項5のいずれか1項に記載のモータ制御回路と、
前記モータ制御回路が駆動する複数のステッピングモータと、
各前記ステッピングモータにより、それぞれ駆動されて運針する複数の指針と、
を備えることを特徴とする電子時計。
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