JP2016148687A - 素子パッケージ及び電気回路 - Google Patents
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Abstract
Description
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1(a)は、模式的平面図である。図1(b)は、図1(a)のE1−E2線断面図である。
図2(a)および図2(b)は、第2の実施形態に係るマイクロフォンパッケージの構成を例示する模式図である。
図2(a)は、図1(a)のE1−E2線断面図に相当する断面図である。図2(b)は、図2(a)に表した領域W1の模式的拡大図である。
図3(a)および図3(b)は、第3の実施形態に係るマイクロフォンパッケージの構成を例示する模式図である。
図3(a)は、模式的平面図である。図3(b)は、図3(a)のA1−A2線断面図である。
図4(a)および図4(b)は、第4の実施形態に係るマイクロフォンパッケージの構成を例示する模式図である。
図4(a)は、模式的平面図である。図4(b)は、図4(a)のG1−G2線断面図である。
図1に表したマイクロフォンパッケージ111は、実装基板50と、圧力検知素子40と、集積回路(ASIC:Application Specific Integrated Circuit)60と、カバー部70と、を備える。
第1主面50sに対して垂直な方向をZ軸方向とする。Z軸方向に対して垂直な1つの方向をX軸方向とする。Z軸方向とX軸方向とに対して垂直な方向をY軸方向とする。 第2主面50bは、Z軸方向において、第1主面50sと離間する。
本願明細書において、「上に設けられる」状態は、直接接して設けられる状態の他に、間に他の要素が挿入されて設けられる状態も含む。
なお、図2(a)には図示しない第1側部および第3側部は、前述した第2側部76aまたは第4側部78aと同様である。
図3に表したマイクロフォンパッケージ113について、さらに説明する。
集積回路60は、駆動回路61と、信号処理回路63と、を含む。駆動回路61は、実装基板50の第1主面50sに搭載される。信号処理回路63は、実装基板50の第1主面50sに搭載される。実装基板50は、例えば、長方形の板状に形成される。実装基板50は、配線パターンを含む。駆動回路61は、圧力検知素子40に所定の電圧または電流を供給する。信号処理回路63は、圧力検知素子40の出力を増幅する。
図6(a)および図7(a)は、磁性層の主面に対して垂直な成分の外部磁場が磁性層の磁化に作用する場合を例示する模式的斜視図である。図6(b)および図7(b)は、磁性層の主面に対して平行な成分の外部磁場が磁性層の磁化に作用する場合を例示する模式的斜視図である。
一方、図6(b)および図7(b)に表したように、磁化自由層152の主面152aに対して平行な成分の第2外部磁場162は、磁化自由層152の磁化を回転させる力として磁化自由層152の磁化に作用する。すると、スピンバルブ膜の抵抗が変化し、外部磁場が外部ノイズとして圧力検知素子40の出力信号に現れる場合がある。なお、例えば、図6(b)に表した第3外部磁場163および第4外部磁場164は、磁化自由層152の磁化に対して平行でなくとも磁化自由層152の主面152aに対して平行な成分を有するため、磁化自由層152の磁化を回転させる力として磁化自由層152の磁化に作用する。例えば、図7(b)に表した第5外部磁場165および第6外部磁場166は、第2外部磁場162と同様に、磁化自由層152の磁化を回転させる力として磁化自由層152の磁化に作用する。
なお、集積回路60は、X軸方向において圧力検知素子40と離間して設けられる。そのため、圧力検知素子40は、X軸方向における実装基板50の長さの約1/2程度の長さの領域内に配置される。
膜体30は、第1主面30sを有する。第1主面30sは、第1縁部30aと、第2縁部30bと、内側部30cと、を有する。第2縁部30bは、第1縁部30aと離間している。内側部30cは、例えば、第1縁部30aと第2縁部30bとの間に位置する。
第2磁性層12は、第1磁性層11と第3部分20aとの間に設けられる。
非磁性層13は、第1磁性層11と第2磁性層12との間に設けられる。
第1磁性層11、非磁性層13及び第2磁性層12は、Z軸方向(積層方向)に沿って積層される。
図9(a)は、素子部25の構成を例示している。図9(b)は、応力が印加されていないときの歪検知素子15の状態を例示している。図9(c)は、歪検知素子15が正の磁歪定数を有するときに引っ張り応力が印加されたときの歪検知素子15の状態を例示している。図9(d)は、歪検知素子15が負の磁歪定数を有するときに引っ張り応力が印加されたときの歪検知素子15の状態を例示している。
図10(a)は、素子部25の構成を例示している。図10(b)は、応力が印加されていないときの歪検知素子15の状態を例示している。図10(c)は、歪検知素子15が正の磁歪定数を有するときに引っ張り応力が印加されたときの歪検知素子15の状態を例示している。図10(d)は、歪検知素子15が負の磁歪定数を有するときに引っ張り応力が印加されたときの歪検知素子15の状態を例示している。
例えば、第1磁性層11が参照層である場合、第1磁性層11には、例えば、FeCo合金、CoFeB合金、または、NiFe合金等が用いられる。第1磁性層11の厚さは、例えば、2nm(ナノメートル)以上6nm以下である。
例えば、第1磁性層11が参照層である場合、第1磁性層11には、例えばCoFe(2nm)/CoFeB(1nm)の積層構成を用いることができる。ピニング層によって、磁化の方向は膜面方向に固定される。
図11(a)は、第1主面50sの模式的平面図である。図11(b)は、第2主面50bの模式的平面図である。図11(c)は、図11(a)のD1−D2線断面図である。
図12(a)は、第1主面50sの模式的平面図である。図12(b)は、図12(a)のF1−F2線断面図である。図13は、圧力検知素子40の模式的拡大図である。説明の便宜上、図12(b)においては、カバー部70を省略している。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
Claims (6)
- 基板と、
少なくとも一部が磁性体を含むカバー部と、
前記基板と前記カバー部との間に設けられた膜体と、
前記基板と前記カバー部との間において前記膜体に設けられ、第1磁性層、第2磁性層、及び、前記第1、第2磁性層の間に設けられた非磁性層を含む素子部と、
を備えた素子パッケージ。 - 前記少なくとも一部は、前記第2磁性層の磁化の方向において前記第2磁性層と並ぶ、請求項1記載の素子パッケージ。
- 前記第1磁性層と前記第2磁性層との間の電気抵抗は、前記膜体の歪に応じて変化する、請求項1または2に記載の素子パッケージ。
- 前記素子部は、前記膜体と前記カバー部との間に設けられた、請求項1〜3のいずれか1つに記載の素子パッケージ。
- 前記少なくとも一部は、前記カバー部の側部の少なくとも一部を含む請求項1〜4のいずれか1つに記載の素子パッケージ。
- 請求項1〜5のいずれか1つに記載の素子パッケージと、
前記素子部に接続された電源と、
を備えた電気回路。
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