JP2016134738A - 発振器、電子機器及び移動体 - Google Patents

Abstract

【課題】出力信号に重畳される雑音を低減させることが可能なデジタル制御型の発振器を提供すること。【解決手段】発振器１は、デジタル信号により、第１の基準電圧Ｖｒｅｆと第２の基準電圧ＶＳＳとの間の制御電圧を発生させるＤ／Ａ変換回路２５（制御電圧発生手段）と、制御電圧に応じた周波数の信号を出力する電圧制御発振回路（発振用ＩＣ３及び水晶振動子４）と、を含み、Ｄ／Ａ変換回路２５は、第１の基準電圧Ｖｒｅｆと第２の基準電圧ＶＳＳとの間の電圧を発生させる抵抗分圧型の第１のＤ／Ａ変換回路１０１を含む。【選択図】図４

Description

本発明は、発振器、電子機器及び移動体に関する。

特許文献１には、デジタル温度補償水晶発振器において、Ｒ−２Ｒ型のＤ／Ａコンバーターによって温度補償電圧を生成することにより回路構成を簡素化できることが記載されている。

特開平１−８２８０９号公報

特許文献１に記載のように、デジタル信号をＤ／Ａ変換した制御信号によって発振周波数が制御されるデジタル制御型発振器において、デジタル信号に応じて、Ｒ−２Ｒ型の抵抗ラダーが備えている切り替えスイッチを切り替えるときに発生する雑音が問題となる。この雑音は、切り替えスイッチが基準電圧からの電流経路に配置されているため、切り替えスイッチの切り替わり時に抵抗群に流れる電流が急激に変化するので、レギュレーターや小容量コンデンサーでは阻止が困難な雑音となって、発振回路と共通の電源に流出し、発振器出力の雑音特性を劣化させてしまうという問題があった。また、Ｒ−２Ｒ型以外の抵抗ラダー型、パルス幅変調（ＰＷＭ：Pulse Width Modulation）型、デルタ・シグマ型、容量アレイ型等のＤ／Ａコンバーターでも同様の問題がある。

制御信号に重畳する雑音は、ローパスフィルター等で軽減が可能であるが、電源に発生する雑音を十分に低減させるためには、大きなコンデンサー等を実装しなければならず、発振器の小型化の要求を満たせない場合もある。特に、デジタル信号が１２ビット以上の高分解能なデジタル制御型発振器を実現する場合には、切り替えスイッチの切り替わり時に抵抗群に流れる電流が急激に変化することで発生する雑音は深刻な問題となる。

本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、出力信号に重畳される雑音を低減させることが可能なデジタル制御型の発振器を提供することができる。また、本発明のいくつかの態様によれば、当該発振器を用いた電子機器及び移動体を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。

［適用例１］
本適用例に係る発振器は、デジタル信号により、第１の基準電圧と第２の基準電圧との間の制御電圧を発生させる制御電圧発生手段と、前記制御電圧に応じた周波数の信号を出力する電圧制御発振回路と、を含み、前記制御電圧発生手段は、前記第１の基準電圧と前記第２の基準電圧との間の電圧を発生させる抵抗分圧型の第１のＤ／Ａ変換回路を含む。

本適用例に係る発振器によれば、第１のＤ／Ａ変換回路が抵抗分圧型であるので、第１の基準電圧と第２の基準電圧との間に、スイッチ（ＭＯＳトランジスターやバイポーラト
ランジスター）等の、デジタル信号に応じて動作が変化する能動素子（アクティブ素子）が配置されていないため、第１のＤ／Ａ変換回路に含まれるスイッチ群のオン／オフが動的に切り替わっても、当該抵抗群に流れる電流がほとんど変化しない。従って、本実施形態によれば、デジタル信号の変化時に発生する電流のピークノイズが小さいので、制御電圧発生手段から電源ノードを介して電圧制御発振回路に伝搬することで出力信号に重畳される雑音を低減させることができる。

［適用例２］
上記適用例に係る発振器は、前記第１のＤ／Ａ変換回路が発生した前記電圧から前記制御電圧を発生させる第２のＤ／Ａ変換回路を含んでもよい。

［適用例３］
上記適用例に係る発振器において、前記第２のＤ／Ａ変換回路は、抵抗分割型であってもよい。

本適用例によれば、第２のＤ／Ａ変換回路から第１の基準電圧の供給線又は第２の基準電圧の供給線を介して電圧制御発振回路に伝搬する雑音を低減させることができる。

［適用例４］
上記適用例に係る発振器は、前記第１のＤ／Ａ変換回路が発生した前記電圧が入力され、当該電圧を前記第２のＤ／Ａ変換回路に出力する演算増幅器を含んでもよい。

本適用例によれば、演算増幅器によって第１のＤ／Ａ変換回路と第２のＤ／Ａ変換回路が分離されるため、第２のＤ／Ａ変換回路で発生する雑音が第１のＤ／Ａ変換回路を介して第１の基準電圧の供給線又は第２の基準電圧の供給線に伝搬しにくい。従って、例えば、第２のＤ／Ａ変換回路を任意のタイプのＤ／Ａ変換回路で構成することができる。例えば、第２のＤ／Ａ変換回路をＲ−２Ｒ型などの回路規模の小さいＤ／Ａ変換回路で構成すれば、発振器の小型化に有利である。

［適用例５］
上記適用例に係る発振器において、前記デジタル信号のビット数が１２ビット以上であってもよい。

［適用例６］
上記適用例に係る発振器は、感温素子を含み、前記デジタル信号は、前記感温素子から出力される信号に基づく、前記電圧制御発振回路の周波数を調整するための信号であってもよい。

本適用例によれば、出力信号に重畳される雑音を低減させることが可能な温度補償型発振器を提供することができる。

［適用例７］
本適用例に係る電子機器は、上記のいずれかの発振器を備えている。

［適用例８］
本適用例に係る移動体は、上記のいずれかの発振器を備えている。

これらの適用例によれば、出力信号に重畳される雑音を低減させることが可能な発振器を用いるので、信頼性の高い電子機器及び移動体を実現することができる。

本実施形態の発振器の斜視図。 第１実施形態の発振器の構成を示す図。 制御電圧と発振信号の周波数との関係の一例を示す図。 本実施形態におけるＤ／Ａ変換回路の構成の概要を示す図。 Ｄ／Ａ変換回路の第１の構成例を示す図。 Ｄ／Ａ変換回路の第１２の構成例を示す図。 Ｄ／Ａ変換回路の第３の構成例を示す図。 第２実施形態の発振器における制御用ＩＣの構成例を示す図。 第２実施形態の発振器における制御用ＩＣの他の構成例を示す図。 本実施形態の電子機器の構成の一例を示す機能ブロック図。 本実施形態の移動体の一例を示す図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．発振器
１−１．第１実施形態
図１は、本実施形態の発振器の斜視図である。また、図２は、第１実施形態の発振器の構成を示す図である。第１実施形態の発振器１は、外部端子から入力されるデジタル信号によって発振周波数が制御可能なデジタル制御発振器であり、図１及び図２に示すように、制御用集積回路（ＩＣ：Integrated Circuit）２、発振用集積回路（ＩＣ）３、水晶振動子４、並びに、制御用ＩＣ２、発振用ＩＣ３及び水晶振動子４が搭載されているパッケージ（容器）１０を含んで構成されている。

制御用ＩＣ２は、その電源端子に発振器１の電源端子ＶＤＤから電源電位ＶＤＤが供給され、そのグラウンド端子にグラウンド端子ＧＮＤから接地電位ＶＳＳが供給されて動作する。同様に、発振用ＩＣ３は、その電源端子に発振器１の電源端子ＶＤＤから電源電位ＶＤＤが供給され、そのグラウンド端子にグラウンド端子ＧＮＤから接地電位ＶＳＳが供給されて動作する。

制御用ＩＣ２は、図２に示すように、レギュレーター回路２１、レギュレーター回路２２、シリアルインターフェース回路２３、デジタル演算回路２４及びＤ／Ａ変換回路（ＤＡＣ：Digital to Analog Converter）２５を含んで構成されている。

レギュレーター回路２１は、電源電位ＶＤＤから一定の電圧を生成し、シリアルインターフェース回路２３及びデジタル演算回路２４に供給する電圧レギュレーターである。

レギュレーター回路２２は、電源電位ＶＤＤから一定の電圧を生成し、Ｄ／Ａ変換回路２５の電源ノードに供給する電圧レギュレーター、又は、電源電位ＶＤＤから一定の電流を生成し、Ｄ／Ａ変換回路２５の電源ノードに供給する電流レギュレーターである。

シリアルインターフェース回路２３は、発振器１の３つの外部端子ＣＳＸ，ＳＣＫ，ＤＡＩＮからそれぞれ入力されるチップセレクト信号、シリアルデータ信号及びクロック信号を制御用ＩＣ２の３つの端子を介して受け取り、チップセレクト信号がアクティブの時にクロック信号に同期してシリアルデータ信号を取得し、デジタル演算回路２４に出力する。シリアルインターフェース回路２３は、例えば、ＳＰＩ（Serial Peripheral Interface）バス対応のインターフェース回路であってもよい。なお、本実施形態では、シリア
ルインターフェース回路２３は、３線式のインターフェース回路であるが、これに限られず、例えば、Ｉ^２Ｃ（Inter-Integrated Circuit）バス対応の２線式のインターフェース回路であってもよい。

デジタル演算回路２４は、シリアルインターフェース回路２３が出力するシリアルデータ信号をＮビットのデータ信号に変換して出力する。

Ｄ／Ａ変換回路２５は、デジタル演算回路２４が出力するＮビットのデータ信号をアナログ信号に変換することにより、発振用ＩＣ３を制御するための制御信号を生成し、制御用ＩＣ２の端子から出力する。なお、Ｄ／Ａ変換回路２５の出力端子と発振用ＩＣ３の制御端子（制御信号の入力端子）とを、抵抗やコンデンサー等の受動素子（パッシブ素子）を介して接続してもよい。

発振用ＩＣ３は、水晶振動子４と接続されており、制御用ＩＣ２が出力する制御信号に応じた周波数で水晶振動子４を共振させ、発振信号を出力する。この発振信号は、発振器１の２つの外部端子ＯＵＴ，ＯＵＴＸを介して差動の発振信号として発振器１の外部に出力される。また、発振用ＩＣ３は、制御用ＩＣ２による制御に基づき、水晶振動子４の共振周波数を制御する。なお、水晶振動子４は、共振器の一例であり、水晶振動子４に代えて他の共振器を用いてもよい。共振器は、電気的な共振回路でもよいし、電気機械的な共振子等であってもよい。共振器は、例えば、振動子であってもよい。振動子は、例えば、圧電振動子、ＳＡＷ（Surface Acoustic Wave）共振子、ＭＥＭＳ（Micro Electro Mechanical Systems）振動子等であってもよい。また、振動子の基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。また、共振器は、アルカリ金属等を内部に収容したガスセルとアルカリ金属等の原子と相互作用する光を用いた光共振器、マイクロ波領域で共振する空洞型共振器や誘電体共振器、ＬＣ共振器等であってもよい。

なお、発振器１の外部電源端子対（図２では、電源電位ＶＤＤが供給される電源端子ＶＤＤと接地電位ＶＳＳが供給されるグラウンド端子ＧＮＤの対）は、１つのみであってもよい。このようにすれば、発振器１を小型化することができるとともに、発振器１に１系統の電源電圧のみを供給すれば発振信号を出力させることができるので、この発振器１をシステムのクロック源として利用することができる。ただし、本実施形態の発振器１は、２系統以上の外部電源端子対（例えば、制御用ＩＣ２用の電源端子対と発振用ＩＣ３用の電源端子対）を備えていてもよい。

図２に示すように、発振用ＩＣ３は、レギュレーター回路３１、増幅回路３２及び出力回路３３を含んで構成されている。

レギュレーター回路３１は、電源電位ＶＤＤから一定の電流を生成し、増幅回路３２の電源ノードに供給する電流レギュレーター、又は、電源電位ＶＤＤから一定の電圧を生成し、増幅回路３２の電源ノードに供給する電圧レギュレーターである。

増幅回路３２は、例えば、レギュレーター回路３１から供給される電流により動作するバイポーラ―トランジスターによって、水晶振動子４から出力される信号を増幅し、増幅した信号を水晶振動子４に帰還させることで水晶振動子４を共振させる。あるいは、増幅回路３２は、レギュレーター回路３１から供給される電圧により動作するＣＭＯＳインバーター素子によって水晶振動子４から出力される信号を増幅し、増幅した信号を水晶振動子４に帰還させることで水晶振動子４を共振させてもよい。

増幅回路３２は、水晶振動子４の負荷容量として機能する不図示の可変容量素子を有しており、この可変容量素子には、発振用ＩＣ３の端子（制御端子）を介して、制御用ＩＣ２が出力する制御信号の電圧（制御電圧）が印加され、その容量値は制御電圧によって制御される。そして、水晶振動子４の発振周波数は、可変容量素子の容量値に応じて変化する。

なお、増幅回路３２と水晶振動子４により、例えば、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路、ハートレー発振回路などの種々の発振回路が構成されてもよい。

出力回路３３は、例えば、増幅回路３２が増幅した信号（水晶振動子４の入力信号）をバッファリングあるいはレベルシフトして発振信号を生成し、出力する。出力回路３３は、例えば、ＬＶＰＥＣＬ（Low-Voltage Positive-referenced Emitter Coupled Logic）、ＬＶＤＳ（Low-Voltage Differential Signals）、ＨＣＳＬ（High-speed Current Steering Logic）等の規格のいずれかに対応した差動の発振信号を生成する。そして、出力回路３３は、外部端子ＯＥがＨ（ハイ）レベルの時は発振用ＩＣ３の２つの端子から発振信号を出力し、外部端子ＯＥがＬ（ロー）レベルの時は発振信号の出力を停止する。発振用ＩＣ３から出力された差動の発振信号は、発振器１の２つの外部端子ＯＵＴ，ＯＵＴＸから外部に出力される。なお、出力回路３３は、ＣＭＯＳレベルの発振信号などのシングルエンドの発振信号を生成し、外部端子ＯＵＴから外部に出力してもよい。この場合、外部端子ＯＵＴＸは不要である。

増幅回路３２、あるいは、増幅回路３２と出力回路３３は、水晶振動子４を共振させるための発振用回路として機能する。

発振用ＩＣ３と水晶振動子４によって構成される発振回路は、制御用ＩＣ２が出力する制御信号の電圧（制御電圧）に応じた周波数の発振信号を出力する電圧制御水晶発振回路（電圧制御発振回路の一例）として機能する。図３に、制御電圧と発振信号の周波数との関係の一例を示す。図３において、横軸は制御電圧（単位：Ｖ）であり、縦軸は発振信号の周波数偏差（単位：ｐｐｍ）である。図３から明らかなように、制御電圧に雑音が重畳すると、雑音のレベルに応じて発振信号の周波数が変動する。すなわち、制御用ＩＣ２から発振用ＩＣ３へ伝搬する制御信号に重畳する雑音は、周波数感度が高いため、発振器１の周波数精度を劣化させる大きな要因になるため、できるだけ除去することが望ましい。この雑音はＤ／Ａ変換回路２５の出力電圧のグリッジとして現われる高い帯域の雑音であるので、ＲＣフィルターなどのローパスフィルターで除去する事が容易である。

一方、Ｄ／Ａ変換回路２５に入力されるＮビットのデータ信号は外部設定で動的に変化するため、Ｄ／Ａ変換回路２５のスイッチングによって発生し、Ｄ／Ａ変換回路２５の電源ノードからレギュレーター回路２２及びＶＤＤ電源ノードを経由して発振用ＩＣ３へ伝搬する雑音も存在する。この雑音は、Ｎビットのデータ信号の変化時に発生する電流のピークノイズであるため、ＶＤＤ電源ノード又はＤ／Ａ変換回路２５の電源ノードにコンデンサーをつけるしか対策が無く、発振器１が大規模化してしまうという問題点がある。

この問題を解決するために、本実施形態では、Ｄ／Ａ変換回路２５は、Ｎビットのデータ信号の変化時に発生する電流のピークノイズがほとんど発生しないように構成される。図４は、本実施形態におけるＤ／Ａ変換回路２５の構成の概要を示す図である。図４に示すように、Ｄ／Ａ変換回路２５（制御電圧発生手段の一例）は、スイッチ制御回路１００、第１のＤ／Ａ変換回路１０１、第２のＤ／Ａ変換回路１０２、演算増幅器１０３、演算増幅器１０４及び演算増幅器１０５を含んで構成される。なお、のＤ／Ａ変換回路２５は
、少なくとも第１のＤ／Ａ変換回路１０１を含み、他の構成要素は必須ではない。また、Ｄ／Ａ変換回路２５は、図４に示した構成要素以外の構成要素を含んでもよい。

スイッチ制御回路１００は、Ｎビットのデータ信号が入力され、当該Ｎビットのデータ信号の上位ｍビットの値に応じて、第１のＤ／Ａ変換回路１０１に含まれるスイッチ群のオン／オフを制御する。また、スイッチ制御回路１００は、Ｎビットのデータ信号の下位ｎビット（ｎ＝Ｎ−ｍ）の値に応じて、第２のＤ／Ａ変換回路１０２に含まれるスイッチ群のオン／オフを制御する。

第１のＤ／Ａ変換回路１０１は、基準電圧Ｖｒｅｆ（第１の基準電圧の一例）と接地電位ＶＳＳ（第２の基準電圧の一例）との間の電圧を発生させる抵抗分圧型（電圧分配型、抵抗ストリング型、電圧ポテンショメータ型とも呼ばれる）のＤ／Ａ変換回路である。具体的には、第１のＤ／Ａ変換回路１０１は、Ｎビットのデータ信号の上位ｍビットの値に応じてスイッチ群（不図示）のオン／オフが制御され、基準電圧Ｖｒｅｆと接地電位ＶＳＳとの差の電圧を抵抗群（不図示）で分圧した電圧を選択して出力し、演算増幅器１０３を介して第２のＤ／Ａ変換回路１０２の基準電圧Ｖ１として供給する。さらに、第１のＤ／Ａ変換回路１０１は、Ｎビットのデータ信号の上位ｍビットの値に応じて基準電圧Ｖｒｅｆと接地電位ＶＳＳとの差の電圧を抵抗群で分圧した他の電圧を選択して出力し、演算増幅器１０４を介して第２のＤ／Ａ変換回路１０２の基準電圧Ｖ２として供給してもよい。

第２のＤ／Ａ変換回路１０２は、第１のＤ／Ａ変換回路１０１が発生した電圧から制御電圧を発生させるＤ／Ａ変換回路である。具体的には、第２のＤ／Ａ変換回路１０２は、Ｎビットのデータ信号の下位ｎビットの値に応じて、スイッチ群（不図示）のオン／オフが制御され、基準電圧Ｖ１と基準電圧Ｖ２との差の電圧（あるいは、基準電圧Ｖ２と基準電圧Ｖ１との差の電圧）を選択し、選択した電圧を、演算増幅器１０５を介して発振用ＩＣ３の制御電圧として出力する。あるいは、第２のＤ／Ａ変換回路１０２は、Ｎビットのデータ信号の下位ｎビットの値に応じて基準電圧Ｖ１と接地電位ＶＳＳとの差の電圧を抵抗群で分圧した電圧を選択し、選択した電圧を、演算増幅器１０５を介して発振用ＩＣ３の制御電圧として出力してもよい。

第２のＤ／Ａ変換回路１０２は、抵抗分圧型のＤ／Ａ変換回路であってもよい。あるいは、第２のＤ／Ａ変換回路１０２は、Ｒ−２Ｒ型などの抵抗ラダー型、パルス幅変調（ＰＷＭ）型、デルタ・シグマ型、容量アレイ型などの抵抗分圧型以外のＤ／Ａ変換回路であってもよい。

演算増幅器１０３は、第１のＤ／Ａ変換回路１０１が発生した電圧が入力され、当該電圧を基準電圧Ｖ１として第２のＤ／Ａ変換回路１０２に出力する。すなわち、演算増幅器１０３は、その出力端子と反転入力端子（−端子）が接続されており、非反転入力端子（＋端子）の電圧（第１のＤ／Ａ変換回路１０１が発生した電圧Ｖ１）を出力端子に伝搬させるボルテージフォロワーとして機能する。

演算増幅器１０４は、第１のＤ／Ａ変換回路１０１が発生した電圧が入力され、当該電圧を基準電圧Ｖ２として第２のＤ／Ａ変換回路１０２に出力する。すなわち、演算増幅器１０４は、その出力端子と反転入力端子（−端子）が接続されており、非反転入力端子（＋端子）の電圧（第１のＤ／Ａ変換回路１０１が発生した電圧Ｖ２）を出力端子に伝搬させるボルテージフォロワーとして機能する。

演算増幅器１０５は、第２のＤ／Ａ変換回路１０２が発生した電圧が入力され、当該電圧を制御電圧として発振用ＩＣ３に出力する。すなわち、演算増幅器１０５は、その出力
端子と反転入力端子（−端子）が接続されており、非反転入力端子（＋端子）の電圧（第２のＤ／Ａ変換回路１０２が発生した電圧）を出力端子に伝搬させるボルテージフォロワーとして機能する。

このように構成されたＤ／Ａ変換回路２５は、Ｎビットのデータ信号により、基準電圧Ｖｒｅｆと接地電位ＶＳＳとの間の制御電圧を発生させるＮビットＤ／Ａ変換回路として機能する。そして、Ｄ／Ａ変換回路２５には外部設定で動的に変化するＮビットのデータ信号が入力されるが、抵抗分圧型の第１のＤ／Ａ変換回路１０１は、一般に、基準電圧Ｖｒｅｆ（高電位側基準電圧）と接地電位ＶＳＳ（低電位側基準電圧）との間に抵抗群のみが接続されるため、スイッチ群のオン／オフが切り替わる際に、抵抗群に流れる電流がほとんど変化しない。従って、Ｎビットのデータ信号の変化時に発生する電流のピークノイズがほとんど存在せず、Ｄ／Ａ変換回路２５の電源ノードからレギュレーター回路２２及びＶＤＤ電源ノードを経由して発振用ＩＣ３へ伝搬する雑音が極めて小さい。

図５は、Ｄ／Ａ変換回路２５の第１の構成例を示す図である。図５の例のＤ／Ａ変換回路２５は、デコーダー１００ａ、Ｄ／Ａ変換回路１０１ａ及び演算増幅器１０３ａを含んで構成されている。

デコーダー１００ａは、Ｎビットのデータ信号（デジタルコード）が入力され、当該Ｎビットのデジタルコードの値に応じて、Ｄ／Ａ変換回路１０１ａに含まれる２^Ｎ個のスイッチＳＷのうち、いずれか１つのスイッチＳＷをオン状態にするとともに、その他のスイッチＳＷをすべてオフ状態にする。このデコーダー１００ａは、図４のスイッチ制御回路１００に相当する。

Ｄ／Ａ変換回路１０１ａは、同じ抵抗値の２^Ｎ個の抵抗Ｒと２^Ｎ個のスイッチＳＷとを含んで構成される抵抗分圧型のＤ／Ａ変換回路である。２^Ｎ個の抵抗Ｒは、基準電圧Ｖｒｅｆを供給する電源ノードと接地電位ＶＳＳを供給するグランドとの間に直列に接続されており、２^Ｎ個のスイッチＳＷの各々は、一端が２^Ｎ個の抵抗Ｒの各々の一端とそれぞれ接続され、他端が演算増幅器１０３ａの非反転入力端子（＋端子）と接続されている。２^Ｎ個のスイッチＳＷの各々は、例えば、Ｐチャネル型ＭＯＳトランジスター又はＮチャネル型ＭＯＳトランジスターであってもよいし、Ｐチャネル型ＭＯＳトランジスター及びＮチャネル型ＭＯＳトランジスターで構成された相補型アナログスイッチ（トランスファーゲート）であってもよい。このＤ／Ａ変換回路１０１ａは、図４の第１のＤ／Ａ変換回路１０１に相当する。

演算増幅器１０３ａは、出力端子と反転入力端子（−端子）が接続されており、非反転入力端子（＋端子）の電圧を出力端子に伝搬させるボルテージフォロワーとして機能する。この演算増幅器１０３ａは、図４の演算増幅器１０３に相当する。

このように構成されたＤ／Ａ変換回路２５は、Ｎビットのデジタルコードにより、基準電圧Ｖｒｅｆと接地電位ＶＳＳとの間の２^Ｎ種類の制御電圧を発生させるＮビットＤ／Ａ変換回路として機能する。なお、図５に示すＤ／Ａ変換回路２５は、図４における第２のＤ／Ａ変換回路１０２、演算増幅器１０４及び演算増幅器１０５に相当する回路は有していない。

図６は、Ｄ／Ａ変換回路２５の第２の構成例を示す図である。図６の例のＤ／Ａ変換回路２５は、デコーダー１００ｂ−１、デコーダー１００ｂ−２、Ｄ／Ａ変換回路１０１ｂ及び演算増幅器１０３ｂを含んで構成されている。

デコーダー１００ｂ−１は、Ｎビットのデータ信号（デジタルコード）の上位ｍビット
のデジタルコードが入力され、当該ｍビットのデジタルコードの値に応じて、Ｄ／Ａ変換回路１０１ｂに含まれる２^Ｎ個のスイッチＳＷ１のうち、２^ｍ個のスイッチ群（図６において破線で囲んだスイッチ群）のいずれかに含まれる２^ｎ個のスイッチＳＷ１を同時にオン状態にするとともに、その他のスイッチＳＷ１をすべてオフ状態にする。

デコーダー１００ｂ−２は、Ｎビットのデジタルコードの下位ｎビット（ｎ＝Ｎ−ｍ）のデジタルコードが入力され、当該ｎビットのデジタルコードの値に応じて、Ｄ／Ａ変換回路１０１ｂに含まれる２^ｎ個のスイッチＳＷ２のうち、いずれか１つのスイッチＳＷ２をオン状態にするとともに、その他のスイッチＳＷ２をすべてオフ状態にする。

デコーダー１００ｂ−１及びデコーダー１００ｂ−２からなる回路は、図４のスイッチ制御回路１００に相当する。

Ｄ／Ａ変換回路１０１ｂは、抵抗Ｒ０、同じ抵抗値の２^Ｎ個の抵抗Ｒ１、２^Ｎ個のスイッチＳＷ１及び２^ｎ個のスイッチＳＷ２を含んで構成されるマトリックス抵抗配置型（抵抗分圧型の一種）のＤ／Ａ変換回路である。抵抗Ｒ０の抵抗値は、２^Ｎ個の抵抗Ｒ１の抵抗値と同じであってもよい。抵抗Ｒ０と２^Ｎ個の抵抗Ｒ１は、基準電圧Ｖｒｅｆを供給する電源ノードと接地電位ＶＳＳを供給するグランドとの間に直列に接続されており、２^Ｎ個のスイッチＳＷ１の各々は、一端が２^Ｎ個の抵抗Ｒの各々の一端とそれぞれ接続されている。また、２^Ｎ個のスイッチＳＷ１のうち、２^ｍ個のスイッチ群（図６において破線で囲んだスイッチ群）の各々に含まれる２^ｎ個のスイッチＳＷ１の各々の他端は、他のスイッチ群の各々に含まれる１つのスイッチＳＷ１の他端とともに、規則的に、２^ｎ個のスイッチＳＷ２のいずれか１つの一端と接続されている。２^ｎ個のスイッチＳＷ２の各々の他端は、ともに演算増幅器１０３ｂの非反転入力端子（＋端子）と接続されている。２^Ｎ個のスイッチＳＷ１や２^ｎ個のスイッチＳＷ２の各々は、例えば、Ｐチャネル型ＭＯＳトランジスター又はＮチャネル型ＭＯＳトランジスターであってもよいし、Ｐチャネル型ＭＯＳトランジスター及びＮチャネル型ＭＯＳトランジスターで構成された相補型アナログスイッチ（トランスファーゲート）であってもよい。このＤ／Ａ変換回路１０１ａは、図４の第１のＤ／Ａ変換回路１０１に相当する。このＤ／Ａ変換回路１０１ｂは、図４の第１のＤ／Ａ変換回路１０１に相当する。

演算増幅器１０３ｂは、出力端子と反転入力端子（−端子）が接続されており、非反転入力端子（＋端子）の電圧を出力端子に伝搬させるボルテージフォロワーとして機能する。この演算増幅器１０３ｂは、図４の演算増幅器１０３に相当する。

このように構成されたＤ／Ａ変換回路２５は、Ｎビットのデジタルコードにより、基準電圧Ｖｒｅｆと接地電位ＶＳＳとの間の２^Ｎ種類の制御電圧を発生させるＮビットＤ／Ａ変換回路として機能する。なお、図６に示すＤ／Ａ変換回路２５は、図４における第２のＤ／Ａ変換回路１０２、演算増幅器１０４及び演算増幅器１０５に相当する回路は有していない。

図７は、第１のＤ／Ａ変換回路１０１の第３の構成例を示す図である。図７の例のＤ／Ａ変換回路２５は、デコーダー１００ｃ−１、デコーダー１００ｃ−２、Ｄ／Ａ変換回路１０１ｃ、Ｄ／Ａ変換回路１０２ｃ、演算増幅器１０３ｃ、演算増幅器１０４ｃ及び演算増幅器１０５ｃを含んで構成されている。

デコーダー１００ｃ−１は、Ｎビットのデータ信号（デジタルコード）の上位ｍビットのデジタルコードが入力され、当該ｍビットのデジタルコードの値に応じて、Ｄ／Ａ変換回路１０１ｃに含まれる２^Ｎ＋１個のスイッチＳＷ１のうち、Ｄ／Ａ変換回路１０１ｃに含まれる２^Ｎ個の抵抗Ｒ１の各々の両端とそれぞれ接続されているいずれか２つのスイッ
チＳＷ１を同時にオン状態にするとともに、その他のスイッチＳＷ１をすべてオフ状態にする。

デコーダー１００ｃ−２は、Ｎビットのデジタルコードの下位ｎ＋１ビット（ｎ＝Ｎ−ｍ）のデジタルコードが入力され、当該ｎ＋１ビットのデジタルコードの値に応じて、Ｄ／Ａ変換回路１０２ｃに含まれる２^ｎ＋１個のスイッチＳＷ２のうち、いずれか１つのスイッチＳＷ２をオン状態にするとともに、その他のスイッチＳＷ２をすべてオフ状態にする。具体的には、デコーダー１００ｃ−２は、演算増幅器１０３ｃの出力電圧Ｖ１が演算増幅器１０４ｃの出力電圧Ｖ２よりも高い時（例えば、ｎ＋１ビットのデジタルコードの最上位ビット（Ｎビットのデジタルコードのうちの上位ｍビットのデジタルコードの最下位ビット）の値が１の時）は、ｎ＋１ビットのデジタルコードの下位ｎビットの値に応じて、演算増幅器１０４ｃの出力端子側から２^ｎ個のスイッチＳＷ２のうちのいずれか１つのＳＷ２のみをオン状態にする。また、デコーダー１００ｃ−２は、演算増幅器１０３ｃの出力電圧が演算増幅器１０４ｃの出力電圧よりも低い時（例えば、ｎ＋１ビットのデジタルコードの最上位ビット（Ｎビットのデジタルコードのうちの上位ｍビットのデジタルコードの最下位ビット）の値が０の時）は、ｎ＋１ビットのデジタルコードの下位ｎビットの値に応じて、演算増幅器１０３ｃの出力端子側から２^ｎ個のスイッチＳＷ２のうちのいずれか１つのＳＷ２のみをオン状態にする。

デコーダー１００ｃ−１及びデコーダー１００ｃ−２からなる回路は、図４のスイッチ制御回路１００に相当する。

Ｄ／Ａ変換回路１０１ｃは、同じ抵抗値の２^ｍ個の抵抗Ｒ１と２^ｍ＋１個のスイッチＳＷ１とを含んで構成される抵抗分圧型のＤ／Ａ変換回路である。２^ｍ個の抵抗Ｒ１は、基準電圧Ｖｒｅｆを供給する電源ノードと接地電位ＶＳＳを供給するグランドとの間に直列に接続されており、２^ｍ＋１個のスイッチＳＷ１の各々は、２^ｍ個の抵抗Ｒ１のいずれかの一端とそれぞれ接続されている。また、２^ｍ＋１個のスイッチＳＷ１のうち高電位側から順に１つおきに配置されている２^ｍ−１＋１個のスイッチＳＷ１の各々の他端は演算増幅器１０３ｃの非反転入力端子（＋端子）と接続され、その他の２^ｍ−１個のスイッチＳＷ１の各々の他端は演算増幅器１０４ｃの非反転入力端子（＋端子）と接続されている。２^ｍ＋１個のスイッチＳＷ１の各々は、例えば、Ｐチャネル型ＭＯＳトランジスター又はＮチャネル型ＭＯＳトランジスターであってもよいし、Ｐチャネル型ＭＯＳトランジスター及びＮチャネル型ＭＯＳトランジスターで構成された相補型アナログスイッチ（トランスファーゲート）であってもよい。このＤ／Ａ変換回路１０１ｃは、図４の第１のＤ／Ａ変換回路１０１に相当し、上位ｍビットのデジタルコードの値に応じて２^ｍ個の抵抗Ｒ１のいずれか１つの両端の電位を選択し、それぞれ演算増幅器１０３ｃの非反転入力端子（＋端子）と演算増幅器１０３ｃの非反転入力端子（＋端子）に供給する。

演算増幅器１０３ｃは、出力端子と反転入力端子（−端子）が接続されており、非反転入力端子（＋端子）の電圧を出力端子に伝搬させるボルテージフォロワーとして機能する。この演算増幅器１０３ｃは、図４の演算増幅器１０３に相当する。

演算増幅器１０４ｃは、出力端子と反転入力端子（−端子）が接続されており、非反転入力端子（＋端子）の電圧を出力端子に伝搬させるボルテージフォロワーとして機能する。この演算増幅器１０４ｃは、図４の演算増幅器１０４に相当する。

Ｄ／Ａ変換回路１０２ｃは、同じ抵抗値の２^ｎ個の抵抗Ｒ２と２^ｎ＋１個のスイッチＳＷ２とを含んで構成される抵抗分圧型のＤ／Ａ変換回路である。２^ｎ個の抵抗Ｒ２は、演算増幅器１０３ｃの出力端子と演算増幅器１０４ｃの出力端子との間に直列に接続されており、２^ｎ＋１個のスイッチＳＷ２の各々は、一端が２^ｎ個の抵抗Ｒ２のいずれかとそれ
ぞれ接続され、他端が演算増幅器１０５ｃの非反転入力端子（＋端子）と接続されている。２^ｎ＋１個のスイッチＳＷ２の各々は、例えば、Ｐチャネル型ＭＯＳトランジスター及びＮチャネル型ＭＯＳトランジスターで構成された相補型アナログスイッチ（トランスファーゲート）であってもよい。このＤ／Ａ変換回路１０２ｃは、図４の第２のＤ／Ａ変換回路１０２に相当し、下位ｎ＋１ビットのデジタルコードの値に応じて、演算増幅器１０３ｃの出力電圧Ｖ１と演算増幅器１０４ｃの出力電圧Ｖ２との間の２^ｎ種類の電圧のいずれか１つを選択し、演算増幅器１０５ｃの非反転入力端子（＋端子）に供給する。

演算増幅器１０５ｃは、出力端子と反転入力端子（−端子）が接続されており、非反転入力端子（＋端子）の電圧を出力端子に伝搬させるボルテージフォロワーとして機能する。この演算増幅器１０５ｃは、図４の演算増幅器１０５に相当する。

このように構成されたＤ／Ａ変換回路２５は、Ｎビットのデジタルコードにより、基準電圧Ｖｒｅｆと接地電位ＶＳＳとの間の２^Ｎ種類の制御電圧を発生させるＮビットＤ／Ａ変換回路として機能する。

以上に説明したように、本実施形態の発振器１では、Ｄ／Ａ変換回路２５は、Ｎビットのデータ信号（デジタル信号）をアナログ信号に変換するための第１のＤ／Ａ変換回路１０１（例えば、図５のＤ／Ａ変換回路１０１ａ）、あるいは、Ｎビットのデータ信号のうちの上位ｍビットのデータ信号をアナログ信号に変換するための第１のＤ／Ａ変換回路１０１（例えば、図６のＤ／Ａ変換回路１０１ｂや図７のＤ／Ａ変換回路１０１ｃ）が抵抗分圧型のＤ／Ａ変換回路で構成されている。抵抗分圧型である第１のＤ／Ａ変換回路１０１は、一般的に、第１の基準電圧（例えば、基準電圧Ｖｒｅｆ）と第２の基準電圧（例えば、接地電位ＶＳＳ）との間に抵抗のみが直列に接続されており、第１の基準電圧と第２の基準電圧との間にスイッチ（ＭＯＳトランジスターやバイポーラトランジスター）等の、Ｎビットのデータ信号に応じて動作が変化する能動素子（アクティブ素子）が配置されていない。そのため、Ｄ／Ａ変換回路２５に、動的に変化するＮビットのデータ信号が入力され、第１のＤ／Ａ変換回路１０１に含まれるスイッチ群のオン／オフが動的に切り替わっても、第１の基準電圧が供給される電源ノードから当該抵抗群に流れる電流がほとんど変化しない。従って、Ｎビットのデータ信号（上位ｍビットのデータ信号）の変化時に発生する電流のピークノイズがほとんど存在せず、Ｄ／Ａ変換回路２５の電源ノードからレギュレーター回路２２及びＶＤＤ電源ノードを経由して発振用ＩＣ３へ伝搬する雑音が極めて小さく、発振器１の出力信号に重畳される雑音を低減させることができる。そして、本実施形態によれば、発振器１の出力信号に重畳される雑音が小さいため、高い周波数精度のデジタル制御型発振器を実現することが可能である。また、本実施形態によれば、Ｄ／Ａ変換回路２５の分解能を高めることも可能であり、１２ビット以上のデータ信号が入力される高分解能なデジタル制御型発振器を実現することもできる。

なお、第１のＤ／Ａ変換回路１０１と第２のＤ／Ａ変換回路１０２（例えば、図７のＤ／Ａ変換回路１０１ｃとＤ／Ａ変換回路１０２ｃ）は、演算増幅器１０３や演算増幅器１０４（例えば、図７の演算増幅器１０３ｃや演算増幅器１０４ｃ）によって分離されているため、第２のＤ／Ａ変換回路１０２で発生する雑音が第１のＤ／Ａ変換回路１０１を介して電源ノード（Ｄ／Ａ変換回路２５の電源ノード）に伝搬しにくい。従って、下位ｎビットのデータ信号の変化時に第２のＤ／Ａ変換回路１０２に電流のピークノイズが発生しても、当該ピークノイズに起因してＤ／Ａ変換回路２５の電源ノードに伝搬する雑音は小さい。従って、第２のＤ／Ａ変換回路１０２は、下位ｎビットのデータ信号の変化時に発生する電流のピークノイズを低減させるためには、図７のＤ／Ａ変換回路１０２ｃのように抵抗分圧型のＤ／Ａ変換回路であることが好ましいものの、必ずしも抵抗分圧型のＤ／Ａ変換回路でなくてもよい。例えば、第２のＤ／Ａ変換回路１０２をＲ−２Ｒ型などの回路規模の小さいＤ／Ａ変換回路で構成すれば、発振器１の小型化に有利である。

１−２．第２実施形態
第２実施形態の発振器は、制御用ＩＣ２の構成が第１実施形態の発振器と異なる。第２実施形態の発振器において、第１実施形態と同様の構成要素には同じ符号を付し、以下では、重複する説明については省略し、第１実施形態との相違点を中心に説明する。

図８は、第２実施形態の発振器における制御用ＩＣ２の構成を示す図である。図８に示すように、第２実施形態の発振器１において、制御用ＩＣ２は、レギュレーター回路２１、レギュレーター回路２２、デジタル演算回路２４、Ｄ／Ａ変換回路２５、温度センサー２６及びＡ／Ｄ変換回路（ＡＤＣ： Analog to Digital Converter）２７を含んで構成されている。

温度センサー２６は、その周辺の温度に応じた信号（例えば、温度に応じた電圧）を出力する感温素子であり、例えば、その出力とグランドとの間に、１又は複数のダイオードが順方向に直列に接続された構成などで実現される。

Ａ／Ｄ変換回路２７は、温度センサー２６の出力信号をデジタル信号に変換して出力する。Ａ／Ｄ変換回路２７としては、よく知られている、並列比較型、逐次比較型、デルタ・シグマ型、二重積分型などの種々のタイプのものを用いることができる。

デジタル演算回路２４は、Ａ／Ｄ変換回路２７の出力信号を用いて水晶振動子４の周波数温度特性を補正するための温度補償電圧のデジタル値を計算してＮビットのデータ信号を生成し、出力する。

Ｄ／Ａ変換回路２５は、このＮビットのデータ信号をアナログ信号に変換することにより、発振用ＩＣ３を制御するための制御信号を生成し、制御用ＩＣ２の端子から出力する。

このように構成された発振器１は、温度センサー２６から出力される信号に基づくデジタル信号によって発振用ＩＣ３（電圧制御発振回路）の周波数を調整することにより、温度によらず発振周波数をほぼ一定に保持することが可能な温度補償型発振器である。

また、本実施形態の発振器１は、図８の制御用ＩＣ２を図９の構成に置き換えた構成でもよい。図９において、図８と同様の構成要素には同じ符号を付しており、重複する説明を省略する。図９の例では、制御用ＩＣ２は、レギュレーター回路２１、レギュレーター回路２２、シリアルインターフェース回路２３、デジタル演算回路２４、Ｄ／Ａ変換回路２５、温度センサー２６及びＡ／Ｄ変換回路２７を含んで構成されている。

デジタル演算回路２４は、Ａ／Ｄ変換回路２７の出力信号を用いて水晶振動子４の周波数温度特性を補正するための温度補償電圧のデジタル値を計算し、シリアルインターフェース回路２３が出力するシリアルデータ信号をＮビットのデジタル値に変換し、当該デジタル値を温度補償電圧のデジタル値と加算してＮビットのデータ信号を生成し、出力する。

Ｄ／Ａ変換回路２５は、このＮビットのデータ信号をアナログ信号に変換することにより、発振用ＩＣ３を制御するための制御信号を生成し、制御用ＩＣ２の端子から出力する。

このように構成された発振器１は、温度センサー２６から出力される信号に基づくデジタル信号と外部端子から入力されるデジタル信号とによって発振用ＩＣ３（電圧制御発振
回路）の周波数を調整することにより、温度によらず発振周波数をほぼ一定に保持するとともに、外部端子から入力されるデジタル信号によって発振周波数が制御可能な温度補償型発振器である。

第２実施形態の発振器１においても、Ｄ／Ａ変換回路２５は第１実施形態（図４）と同様に構成される。従って、第２実施形態によれば、第１実施形態と同様、発振用ＩＣ３の出力信号に重畳される雑音が小さいため、高い周波数精度の温度補償型発振器あるいはデジタル制御温度補償型発振器を実現することが可能である。また、本実施形態によれば、Ｄ／Ａ変換回路２５の分解能を高めることも可能であり、１２ビット以上の高分解能で温度補償が可能な温度補償型発振器あるいはデジタル制御温度補償型発振器を実現することもできる。

１−３．変形例
第１実施形態又は第２実施形態の発振器１は、種々の変形実施が可能であり、以下に変形例の一部を示す。

１−３−１．第１変形例
上記の各実施形態の発振器１では、制御用ＩＣ２と発振用ＩＣ３の２チップのＩＣと水晶振動子４で構成しているが、制御用ＩＣ２と発振用ＩＣ３の機能を有する１チップのＩＣと水晶振動子４で構成してもよい。あるいは、３チップ以上のＩＣと水晶振動子４で構成してもよい。例えば、制御用ＩＣ２からシリアルインターフェース回路２３とデジタル演算回路２４を削除し、シリアルインターフェース回路２３とデジタル演算回路２４を他のＩＣとして構成することで、発振器１を３チップのＩＣと水晶振動子４で構成してもよい。

１−３−２．第２変形例
上述したように、上記の各実施形態の発振器１において、制御用ＩＣ２（Ｄ／Ａ変換回路２５）が出力する制御信号に重畳する雑音は、周波数感度が高いため、発振器１の周波数精度を劣化させる大きな要因になる。そこで、この制御信号に重畳する雑音を確実に減衰させるために、上記の各実施形態の発振器１に、制御用ＩＣ２から発振用ＩＣ３まで制御信号が伝搬する信号経路上にローパスフィルターを設けてもよい。ローパスフィルターとしては、様々な構成の回路が考えられ、例えば、インダクターとバラクタ―ダイオード（可変容量素子）とを用いて構成されてもよい。制御信号に重畳される雑音は、制御用ＩＣ２の動作周波数や発振用ＩＣ３の発振周波数によって変わるため、バラクタ―ダイオードの容量値を変化させてローパスフィルターのカットオフ周波数を変えることができる。

２．電子機器
図１０は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。本実施形態の電子機器３００は、発振器３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０を含んで構成されている。なお、本実施形態の電子機器は、図１０の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。

発振器３１０は、共振器（不図示）と、共振器を共振させる発振用回路（不図示）と、発振用回路を制御するための制御用回路（不図示）とを内蔵しており、共振器の共振による発振信号を出力する。この発振信号は発振器３１０からＣＰＵ３２０に供給される。

ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振器３１０から入力される発振信号をクロック信号として各種の計算処理や制御処理を行う。具体的に
は、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理等を行う。

操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。

ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。

ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。

通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。

表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。

発振器３１０として例えば上述した各実施形態の発振器１や各変形例の発振器１を適用することにより、信頼性の高い電子機器を実現することができる。

このような電子機器３００としては種々の電子機器が考えられ、例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、デジタルＰＬＬ（Phase Locked Loop）、通信ネットワーク機器（例えば、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器）、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。

本実施形態の電子機器３００の一例として、上述した発振器３１０を基準信号源、あるいは電圧可変型発振器（ＶＣＯ）等として用いて、例えば、端末と有線または無線で通信を行う端末基地局用装置等として機能する伝送装置が挙げられる。本実施形態の電子機器３００は、発振器３１０として、例えば上述した各実施形態の発振器１や各変形例の発振器１を適用することにより、例えば通信基地局などに利用可能な、高性能、高信頼性を所望される伝送機器にも適用することができる。

３．移動体
図１１は、本実施形態の移動体の一例を示す図（上面図）である。図１１に示す移動体４００は、発振器４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシ
ステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図１１の構成要素（各部）の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。

発振器４１０は、共振器（不図示）と、共振器を共振させる発振用回路（不図示）と、発振用回路を制御するための制御用回路（不図示）とを内蔵しており、共振器の共振による発振信号を出力する。この発振信号は発振器４１０からコントローラー４２０，４３０，４４０に供給され、例えばクロック信号として用いられる。

バッテリー４５０は、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。バックアップ用バッテリー４６０は、バッテリー４５０の出力電圧が閾値よりも低下した時、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。

発振器４１０として例えば上述した各実施形態の発振器１や各変形例の発振器１を適用することにより、信頼性の高い移動体を実現することができる。

このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。

本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

１ 発振器、２ 制御用集積回路（ＩＣ）、３ 発振用集積回路（ＩＣ）、４ 水晶振動子、１０ パッケージ、２１ レギュレーター回路、２２ レギュレーター回路、２３ シリアルインターフェース回路、２４ デジタル演算回路、２５ Ｄ／Ａ変換回路、２６
温度センサー、２７ Ａ／Ｄ変換回路、３１ レギュレーター回路、３２ 増幅回路、３３ 出力回路、１００ スイッチ制御回路、１００ａ，１００ｂ−１，１００ｂ−２，１００ｃ−１，１００ｃ−２ デコーダー、１０１ 第１のＤ／Ａ変換回路、１０１ａ，１０１ｂ，１０１ｃ Ｄ／Ａ変換回路、１０２ 第２のＤ／Ａ変換回路、１０２ｃ Ｄ／Ａ変換回路、１０３，１０３ａ，１０３ｂ，１０３ｃ 演算増幅器、１０４，１０４ｃ 演算増幅器、１０５，１０５ｃ 演算増幅器、３００ 電子機器、３１０ 発振器、３２０ ＣＰＵ、３３０ 操作部、３４０ ＲＯＭ、３５０ ＲＡＭ、３６０ 通信部、３７０ 表示部、４００ 移動体、４１０ 発振器、４２０，４３０，４４０ コントローラー、４５０ バッテリー、４６０ バックアップ用バッテリー

Claims (8)

1. デジタル信号により、第１の基準電圧と第２の基準電圧との間の制御電圧を発生させる制御電圧発生手段と、
   前記制御電圧に応じた周波数の信号を出力する電圧制御発振回路と、を含み、
   前記制御電圧発生手段は、前記第１の基準電圧と前記第２の基準電圧との間の電圧を発生させる抵抗分圧型の第１のＤ／Ａ変換回路を含む、発振器。
2. 前記第１のＤ／Ａ変換回路が発生した前記電圧から前記制御電圧を発生させる第２のＤ／Ａ変換回路を含む、請求項１に記載の発振器。
3. 前記第２のＤ／Ａ変換回路は、抵抗分割型である、請求項１又は２に記載の発振器。
4. 前記第１のＤ／Ａ変換回路が発生した前記電圧が入力され、当該電圧を前記第２のＤ／Ａ変換回路に出力する演算増幅器を含む、請求項２又は３に記載の発振器。
5. 前記デジタル信号のビット数が１２ビット以上である、請求項１乃至４のいずれか一項に記載の発振器。
6. 感温素子を含み、
   前記デジタル信号は、前記感温素子から出力される信号に基づく、前記電圧制御発振回路の周波数を調整するための信号である、請求項１乃至５のいずれか一項に記載の発振器。
7. 請求項１乃至６のいずれか一項に記載の発振器を備えている、電子機器。
8. 請求項１乃至６のいずれか一項に記載の発振器を備えている、移動体。