JP2016128868A - 表示装置の駆動方法 - Google Patents
表示装置の駆動方法 Download PDFInfo
- Publication number
- JP2016128868A JP2016128868A JP2015003119A JP2015003119A JP2016128868A JP 2016128868 A JP2016128868 A JP 2016128868A JP 2015003119 A JP2015003119 A JP 2015003119A JP 2015003119 A JP2015003119 A JP 2015003119A JP 2016128868 A JP2016128868 A JP 2016128868A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- rows
- display device
- transistor
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000003990 capacitor Substances 0.000 claims abstract description 49
- 239000011159 matrix material Substances 0.000 claims description 3
- 238000007599 discharging Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 101100451713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) HTL1 gene Proteins 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 2
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 101150082606 VSIG1 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Images
Landscapes
- Electroluminescent Light Sources (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Abstract
【課題】一画素あたりのトランジスタ数を低減した回路を用いた表示装置の駆動方法を提供する。【解決手段】複数の画素の各々に対し、駆動トランジスタのソース・ドレインの一方にローレベルの電位を与えた状態で保持容量の第1端に初期化信号を与え、保持容量を放電し、駆動トランジスタのソース・ドレインの一方に接続された第1電源の電位をローレベルに維持した状態で、保持容量の第1端に映像信号を与え、駆動トランジスタを介した充電によって駆動トランジスタの閾値電圧に応じた電圧を取得し、保持容量の第1端に初期化信号を与えた状態で保持容量の第2端の電位を駆動トランジスタのゲートに与え、駆動トランジスタのソース・ドレインの一方にハイレベルの電位を与えて駆動トランジスタを介して、第1電源から供給される駆動電流を発光素子に流して発光することを含む表示装置の駆動方法である。【選択図】図1
Description
本発明は、表示装置の駆動方法に関する。特に、画素に設けられる発光素子を電流駆動する表示装置の駆動方法に関する。
有機エレクトロルミネッセンス(以下、有機ELと呼ぶ。)表示装置は、各画素に発光素子が設けられ、個別に発光を制御することで画像を表示する。発光素子は、一方をアノード電極、他方をカソード電極として区別される一対の電極間に有機EL材料を含む層(以下、「発光層」ともいう)を挟んだ構造を有している。有機EL表示装置は、一方の電極が画素ごとに個別画素電極として設けられ、他方の電極は複数の画素に跨がって共通の電位が印加される共通画素電極として設けられている。有機EL表示装置は、この共通画素電極の電位に対し、個別画素電極の電位を画素ごとに印加することで、画素の発光を制御している。
表示装置の各画素に設けられた発光素子には駆動トランジスタが接続されている。これらの複数の駆動トランジスタが閾値電圧のばらつきを有すると、表記装置の輝度に反映され、表示不良が生じる場合がある。このような駆動トランジスタの閾値電圧のばらつきによる表示不良を補うために、例えば特許文献1及び特許文献2では、駆動トランジスタの閾値補償を行う表示装置及びその駆動方法が開示されている。
しかしながら、これらの従来技術においては、駆動トランジスタの閾値電圧を補償するために一画素に対して5個又は6個のトランジスタが要求される。表示装置の更なる高精細化のためには更に一画素あたりのトランジスタ数を低減した回路及びその駆動方法が要求される。
本発明は、一画素あたりのトランジスタ数を低減した回路を用いた表示装置の駆動方法を提供することを目的の一つとする。
本発明による表示装置の駆動方法の一態様は、行列状に配置され、少なくとも駆動トランジスタ、駆動トランジスタのゲート電位を保持する保持容量及び発光素子を含む複数の画素の各々に対し、初期化期間において、駆動トランジスタのソース・ドレインの一方にローレベルの電位を与えた状態で保持容量の第1端に初期化信号を与え、保持容量を放電し、オフセットキャンセル及び書き込み期間において、駆動トランジスタのソース・ドレインの一方に接続された第1電源の電位をローレベルに維持した状態で、保持容量の第1端に映像信号を与え、駆動トランジスタを介した充電によって駆動トランジスタの閾値電圧に応じた電圧を取得し、発光期間において、保持容量の第1端に初期化信号を与えた状態で保持容量の第2端の電位を駆動トランジスタのゲートに与え、駆動トランジスタのソース・ドレインの一方にハイレベルの電位を与えて駆動トランジスタを介して、第1電源から供給される駆動電流を発光素子に流して発光することを含む。
以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
<第1実施形態>
図1、図2、図3及び図4を用いて本実施形態に係る表示装置100及びその駆動方法について説明する。図1は、本実施形態に係る表示装置100の回路構成を説明する図である。本実施形態に係る表示装置100は、表示領域102に行列状に配置された複数の画素回路104、信号線駆動回路106、走査線駆動回路108が設けられている。
図1、図2、図3及び図4を用いて本実施形態に係る表示装置100及びその駆動方法について説明する。図1は、本実施形態に係る表示装置100の回路構成を説明する図である。本実施形態に係る表示装置100は、表示領域102に行列状に配置された複数の画素回路104、信号線駆動回路106、走査線駆動回路108が設けられている。
走査線駆動回路108からは、第1の走査信号線IG1〜IGnと、第2の走査信号線SG1〜SGnに信号が出力される。第1の走査信号線IG1〜IGn及び第2の走査信号線SG1〜SGnは、表示領域102において各行に設けられる配線である。また、これらの信号線に対応して第1の電源線VDD1〜VDDnが設けられている。ここで、符号「n」は整数であり、表示領域102に設けられる各々の信号線の本数に対応するものとする。
信号線駆動回路106は、映像信号線Vsig1〜Vsigmに映像信号を出力し、初期化信号線Vref1〜Vrefmに初期化信号を出力する。映像信号線Vsig1〜Vsigm及び初期化信号線Vref1〜Vrefmが表示領域102において、各列に対応して配設されている。ここで、符号「m」は整数であり、表示領域102に設けられる各々の信号線の本数に対応するものとするものとする。
図1において第1の電源線VDDに与えられる電位は行毎に分離されているが、これに限らず全行又は複数行に跨って共通化されてもよい。また、図1において初期化信号線Vref及び映像信号線Vsigはそれぞれ異なる信号線に分離して配置されているが、同一の信号線にこれらを共通化し、これらの信号を切り替えて供給してもよい。
図2は、本発明に係る画素回路104の回路図である。画素回路104は、少なくとも駆動トランジスタDRT、発光素子112、保持容量Csを含む。駆動トランジスタDRTと発光素子112は直列に接続されており、駆動トランジスタDRT側には第1の電源線VDDが接続され、発光素子112側には第2の電源線VSSが接続されている。駆動トランジスタDRTのゲートには保持容量Csの一端が接続されている。また、保持容量Csの一端はスイッチSW1を介して駆動トランジスタDRT及び発光素子112の間に接続されている。保持容量Csの他端には選択回路110の出力側が接続されている。
図2では、駆動トランジスタDRTとして、pチャネル型トランジスタを用いる場合を例示している
選択回路110は、スイッチSW2及びスイッチSW3が設けられている。スイッチSW2及びスイッチSW3は排他的なスイッチを構成している。スイッチSW2及びスイッチSW3は、第1の走査信号線IGの信号電位によって一方がオンとなると他方はオフとなる。選択回路110は、このようなスイッチSW2及びスイッチSW3で構成されることにより、第1の走査信号線IGの信号電位によって映像信号線Vsig及び初期化信号線Vrefの入力に対して常に一方の信号を出力する。
スイッチSW1は、第2の走査信号線SGによってオンとオフを切り替えられることができる。スイッチSW1としては、例えばnチャネル型トランジスタを用いることができる。nチャネル型トランジスタの場合は第2の走査信号線SGの電位としてハイレベルの電位を当該トランジスタのゲートに供給してオン状態とし、又はローレベルの電位を供給してオフ状態とすることができる。また、スイッチSW1としてpチャネル型トランジスタを用いてもよく、この場合は、nチャネル型トランジスタを用いる場合に対して反対の電位を供給することによってオン状態とオフ状態を切り替えることができる。
スイッチSW2及びスイッチSW3は、一方がnチャネル型トランジスタ、他方がpチャネル型トランジスタを適用することができる。例えば、スイッチSW2をnチャネル型トランジスタで構成し、スイッチSW3をpチャネル型トランジスタで構成することができる。この場合、第1の走査信号線IGには、nチャネル型トランジスタをオンにし、pチャネル型トランジスタをオフにするハイレベルの電位を有する信号と、nチャネル型トランジスタをオフにし、pチャネル型トランジスタをオンにするローレベルの電位を有する信号が与えられることが好ましい。第1の走査信号線IGに、このようなハイレベルの電位を有する信号とローレベルの電位を有する信号が与えられることにより、選択回路110は上述のように排他的な動作をすることができる。
図3は、本実施形態に係る画素回路104の概略構成を示す図である。本実施形態において用いる選択回路110は、前述のスイッチに関して、スイッチSW2として例えば第1導電型のトランジスタを用い、スイッチSW3として第1導電型とは逆の第2導電型のトランジスタを用いることができる。そして、両者のゲートに第1の走査信号線IGの電位を供給する構成とする。これによって、第1の走査信号線IGの電位がハイレベルのときに映像信号線Vsigの電位Vsが選択回路110の出力電位となり、ローレベルのときに初期化信号線Vrefの電位Vrが出力電位となる。
スイッチSW1としては、本実施形態においてはnチャネル型トランジスタを用いる。
本実施形態に係る表示装置100は、初期化期間、オフセットキャンセル及び書き込み期間、そして発光期間の3つの期間を含んで駆動される。
初期化期間において、保持容量Csに蓄えられていた前フレームの映像信号を初期化する。初期化期間が開始されると、第1の電源線VDDの電位をローレベル(VDD_L)、トランジスタT1がオンとなるように第2の走査信号線SGの電位をハイレベル、そしてトランジスタT2がオン、トランジスタSSTがオフとなるように第1の走査信号線IGの電位をローレベルとする。これにより、選択回路110が初期化信号線Vrefの電位Vrを出力し、保持容量Csの第1端には初期化信号線Vrefの電位Vrが供給され、他方の第2端は発光素子112のアノード側に接続される。また、駆動トランジスタDRTのゲートとドレインが短絡され、駆動トランジスタDRTはダイオード接続された状態となる。初期化期間における動作によって、前フレームにおいて保持容量Csに蓄えられていた電荷は放電される。この時、当該電荷は発光素子112を介して第2の電源線VSSへ放電される。放電によって保持容量Csから前フレームで書き込まれた映像信号が初期化される。具体的には、保持容量Csの第2端の電位は、前フレームの映像信号を含まない第2の電源線VSSの電位に発光素子の閾値電圧分の電位Vemを加えた電位に収束する。
初期化期間が終了すると、オフセットキャンセル及び書き込み期間に入る。この期間において、トランジスタT2がオフ、トランジスタSSTがオンとなるように第1の走査信号線IGの電位をハイレベルに切り替える。これにより、選択回路110の出力が映像信号線Vsigの電位Vsとなり、保持容量Csの第1端に映像信号線Vsigの電位Vsが供給される。オフセットキャンセル及び書き込み期間が開始されるとともに、保持容量Csは、ダイオード接続された駆動トランジスタDRTを介して充電される。充電によって保持容量Csの第2端の電位は、駆動トランジスタDRTの閾値電圧Vthに応じた電位に収束する。具体的には、保持容量Csの第2端の電位はVDD_L−Vthに収束する。その結果、保持容量Csの両端の電位差は、Vs−VDD_L+Vthとなる。
オフセットキャンセル及び書き込み期間が終了すると、発光期間に入る。この期間において、第1の電源線VDDの電位をハイレベル(VDD_H)、トランジスタT1がオフになるように第2の走査信号線SGの電位をローレベル、トランジスタT2がオン、トランジスタSSTがオフとなるように第1の走査信号線IGの電位をローレベルに切り替える。これにより、駆動トランジスタDRTのゲートに供給される電位は、Vr−Vs+VDD_L−Vthに遷移する。この電位が駆動トランジスタDRTのゲートに印加されると、駆動トランジスタDRTの飽和領域における電流値は(VDD_H−Vr+Vs−VDD_L)の2乗に比例するために、駆動トランジスタDRTの閾値電圧依存を排除した駆動電流を生成することができる。この電流が発光素子112に流れることによって発光する。
発光期間において、発光素子112に流れる電流値は駆動トランジスタDRTの閾値電圧に依存しないため、各画素に含まれる駆動トランジスタDRTの閾値電圧ばらつきによる表示不良を排除することができる。
図4を参照し、本実施形態に係る表示装置100の駆動方法について詳細に説明する。図4は、第k行から第k+2行の3行の駆動について例示して説明したタイミングチャートである。図4においては、第1の電源線VDDの電位が全行に跨って共通化している場合を示している。
時刻t1から時刻t2は第k行の初期化期間である。全行に跨って共通化された第1の電源電線VDDの電位はローレベル(VDD_L)となる。第k行に関して第2の走査信号線SGの電位がハイレベルとなりトランジスタT1がオン、そして、第1の走査信号線IGの電位がローレベルを維持するため保持容量Csの選択回路110側である第1端には初期化信号線Vrefの電位Vrが与えられる。これによって第k行の保持容量Csに蓄えられていた前フレームの映像信号は初期化される。具体的には、第k行の保持容量Csの第2端の電位は、前フレームの映像信号を含まない第2の電源線VSSの電位に発光素子の閾値電圧分の電位Vemを加えた電位に収束する。
時刻t2から時刻t3は第k行のオフセットキャンセル及び書き込み期間である。第k行の初期化期間が終了すると、第1の走査信号線IGの電位がハイレベルとなり、第k行の保持容量Csには映像信号線Vsigの電位Vsが与えられる。これによって第k行の保持容量Csの第1端の電位は映像信号線Vsigの電位Vsとなるとともに充電され、第2端の電位はVDD_L−Vthに収束する。Vthは、駆動トランジスタDRTの閾値電圧である。
時刻t1から時刻t3の第k行の初期化期間とオフセットキャンセル及び書き込み期間を通して、第k+1行及び第k+2行は非発光状態である。これは、第1の電源線VDDの電位が全行に跨って共通化されているために、ある一つの行が初期化期間又はオフセットキャンセル及び書き込み期間であれば、他の行についても第1の電源線VDDの電位がローレベルを保持されていることによる。
時刻t3から時刻t4は発光期間である。第k行のオフセットキャンセル及び書き込期間が終了すると発光期間に入る。この期間において、第1の電源線VDDの電位をハイレベル(VDD_H)、トランジスタT1がオフになるように第2の走査信号線SGの電位をローレベル、トランジスタT2がオン、トランジスタSSTがオフとなるように第1の走査信号線IGの電位をローレベルに切り替える。これにより、駆動トランジスタDRTのゲートに供給される電位は、Vr−Vs+VDD_L−Vthに遷移する。この電位が駆動トランジスタDRTのゲートに印加されると、駆動トランジスタDRTの飽和領域における電流値は(VDD_H−Vr+Vs−VDD_L)の2乗に比例するために、駆動トランジスタDRTの閾値電圧依存を排除した駆動電流を生成することができる。この電流が発光素子112に流れることによって発光する。
ここで、第1の電源線VDDが全行に共通しているために、全行の駆動トランジスタDRTのソースがハイレベルの電位となり、全行が発光する。ただし、書き込みを終えた第k行を除く第k+1行及び第k+2行には前フレームの映像信号が書き込まれた状態であるため、前フレームの映像信号に基づいた発光をする。
本実施形態においては、全行の書き込み後に、全行を一括して発光するのではなく、各行について書き込みを行った後に、全行に共通した発光期間を設けている。
時刻t4から時刻t5は第k+1行の初期化期間である。第k行の発光期間が終了すると、第k+1行の初期化期間に入る。これ以降は同様の動作となるため説明は省略する。
本実施形態のように第1の電源線VDDの電位が全行に跨って共通化されている場合、又は複数行に跨って共通化されている場合は、行毎の初期化期間又はオフセットキャンセル期間においては、全行、又は複数行に渡って第1の電源線VDDにローレベルの電位が与えられて非発光となる。
ただし、第1の電源線VDDを行毎に分離して配置し、それぞれの行でハイレベルとローレベルの切り替えを制御する構成とすれば、初期化期間又はオフセットキャンセル及び書き込み期間中の行の第1の電源線VDDのみローレベルの電位を与えて非発光とし、それ以外の行の第1の電源線VDDはハイレベルの電位を維持して発光期間とすることができる。
<第2実施形態>
図5及び図6を用いて本実施形態に係る表示装置100及びその駆動方法について説明する。本実施形態においても、第1実施形態と同様に第1の電源線VDDの電位を全行に跨って共通化する。図5は、本実施形態に係る画素回路104の概略構成を示す図である。本実施形態は第1実施形態と比較すると、初期化信号線Vref及び映像信号線Vsigは同一の信号線に共通化されている点で異なる。第1実施形態においては、各画素内に配置された選択回路110によって初期化信号線Vref及び映像信号線Vsigの切り替えを行っていたが、本実施形態においては、信号線駆動回路106によってそれらが切り替えられる。これによって画素回路104中の選択回路110を省略することができ、トランジスタ等のスイッチング素子の数を低減させることができる。本実施形態においては、一画素あたりのトランジスタ数は2個に低減できる。これにより、表示装置の高精細化に繋がる。
図5及び図6を用いて本実施形態に係る表示装置100及びその駆動方法について説明する。本実施形態においても、第1実施形態と同様に第1の電源線VDDの電位を全行に跨って共通化する。図5は、本実施形態に係る画素回路104の概略構成を示す図である。本実施形態は第1実施形態と比較すると、初期化信号線Vref及び映像信号線Vsigは同一の信号線に共通化されている点で異なる。第1実施形態においては、各画素内に配置された選択回路110によって初期化信号線Vref及び映像信号線Vsigの切り替えを行っていたが、本実施形態においては、信号線駆動回路106によってそれらが切り替えられる。これによって画素回路104中の選択回路110を省略することができ、トランジスタ等のスイッチング素子の数を低減させることができる。本実施形態においては、一画素あたりのトランジスタ数は2個に低減できる。これにより、表示装置の高精細化に繋がる。
図6は、本実施形態による表示装置100の駆動方法を説明するタイミングチャートである。初期化信号線Vrefと映像信号線Vsigを一本の信号線SLによって与える点で第1実施形態と異なる。これ以外の動作に関しては第1実施形態と同様であるために詳細な説明は省略する。
尚、第1実施形態で示した理由により、行毎の初期化期間又はオフセットキャンセル及び書き込み期間においては、全行、又は複数行に渡って第1の電源線VDDにローレベルの電位が与えられて非発光となる。
また、第1実施形態において説明したように、電源電位をそれぞれの行でハイレベルとローレベルの切り替えを制御する構成とすれば、初期化期間又はオフセットキャンセル及び書き込み期間中の行の第1の電源線VDDのみローレベルの電位を与えて非発光とし、それ以外の行の第1の電源線VDDはハイレベルの電位を維持して発光期間とすることができる。
<第3実施形態>
図7及び図8を用いて、本実施形態に係る表示装置100の駆動方法について説明する。図7は、本実施形態に係る表示装置100の画素回路104を説明する図である。本実施形態においても、第1の電源線VDDの電位は全行に跨って共通化される構成となっている。
図7及び図8を用いて、本実施形態に係る表示装置100の駆動方法について説明する。図7は、本実施形態に係る表示装置100の画素回路104を説明する図である。本実施形態においても、第1の電源線VDDの電位は全行に跨って共通化される構成となっている。
図7からわかるように、隣接する第k行及び第k+1行の2行に関して、それぞれの保持容量Cs1及び保持容量Cs2の第1端が共通化されている。このような構成にすることによって、隣接する2行に関して一括で初期化をすることができる。更に、一画素あたりのトランジスタ数は3個に削減できる。
図8は、本実施形態に係る表示装置100の駆動方法を説明するタイミングチャートである。本実施形態においても、第1実施形態と同様に電源電位が全行に跨って共通化されている。
時刻t1から時刻t2は、第k行及び第k+1行に共通した初期化期間である。初期化期間が開始されると、全行の第1の電源線VDDの電位をローレベル(VDD_L)に切り替える。そして、トランジスタT11及びトランジスタT12がオンとなるように走査信号線SG1及び走査信号線SG2の電位をハイレベルに切り替え、保持容量Cs1及び保持容量Cs2の共通する一端に初期化信号線Vrefの電位Vrが供給されるように第1の走査信号線IGの電位をローレベルとする。これによって第k行の保持容量Cs1及び第k+1行の保持容量Cs2に蓄えられていた前フレームの映像信号は初期化される。具体的には、第k行の保持容量Cs1の第2端の電位及び第k+1行の保持容量Cs2の第2端の電位は、ともに前フレームの映像信号を含まない第2の電源線VSSの電位に発光素子の閾値電圧分の電位Vemを加えた電位に収束する。
時刻t2から時刻t3は、第k行のオフセットキャンセル及び書き込み期間である。初期化期間が終了すると、第k行についてのオフセットキャンセル及び書き込み期間に入る。この時、第k行のトランジスタT11がオン、第k+1行のトランジスタT12がオフとなるように走査信号線SG1の電位をハイレベル、走査信号線SG2の電位をローレベルとする。これにより、第k行の保持容量Cs1のみが駆動トランジスタDRT1を介して充電され、映像信号線Vsigの電位Vsが書き込まれる。保持容量Cs2は、トランジスタT11がオフのために駆動トランジスタDRT2を介した充電は行われない。この期間において、k+1行は非発光状態である。
時刻t3から時刻t4は、第k+1行のオフセットキャンセル及び書き込み期間である。第k行のオフセットキャンセル及び書き込み期間が終了すると、第k+1行のオフセットキャンセル及び書き込み期間に入る。この時、トランジスタT11がオフ、トランジスタT12がオンとなるように、走査信号線SG1の電位をローレベル、走査信号線SG2の電位をハイレベルに切り替える。これにより、第k+1行の保持容量Cs2のみが駆動トランジスタDRT2を介して充電され、映像信号線Vsigの電位Vsが書き込まれる。他方の保持容量Cs1は、トランジスタT11がオフのために駆動トランジスタDRT1を介した充電は行われず、既に書き込まれた画素データは保持される。この期間において、第k行は非発光状態である。
時刻t4から時刻t5は発光期間である。第k行及び第k+1行の2行についてのオフセットキャンセル及び書き込み期間が終了すると、当該2行の一括した発光期間に入る。本実施形態においては、この時点において当該2行について第1の電源線VDDの電位をハイレベルに切り替えることによって当該2行が発光する。
ここで、第1の電源線VDDの電位は全行に跨って共通化されているために、第k行及び第k+1以外の全ての行についても発光状態となる。
本実施形態においては、隣接する2行について初期化信号及び映像信号の入力を共通化しているが、これに限られない。連続する複数行から成る行ブロックについて初期化信号及び映像信号の入力を共通化してもよい。
本実施形態のように第1の電源線VDDの電位が全行に跨って共通化されている場合、又は複数行に跨って共通化されている場合は、図8のタイミングチャートに示すように、行ブロック毎の初期化期間又はオフセットキャンセル期間においては、全行、又は複数行に渡って第1の電源線VDDにローレベルの電位が与えられて非発光となる。
ただし、第1実施形態において説明したように、電源電位をそれぞれの行でハイレベルとローレベルの切り替えを制御する構成とすれば、初期化期間又はオフセットキャンセル及び書き込み期間中の行を含む行ブロックの第1の電源線VDDのみローレベルの電位を与えて非発光とし、それ以外の行の第1の電源線VDDはハイレベルの電位を維持して発光期間とすることができる。
<第4実施形態>
図9に、本実施形態に係る画素回路104を示す。本実施形態に係る画素回路104は、第1実施形態に係る画素回路104に比較して第1の電源線VDDの電位の入力機構が異なっている。本実施形態においては、駆動トランジスタDRTのソース・ドレインの一方に、トランジスタT3を介して第1の電源線VDDの電位としてVDD1が供給され、トランジスタTYを介して第1の電源線VDDの電位としてVDD2が供給される構成となっている。本実施形態においてトランジスタT3及びトランジスタTYはn型トランジスタであり、それぞれRG1及びRG2によって制御される。トランジスタT3は画素回路104内に配置され、トランジスタTYは走査線駆動回路108内に配置されてもよい。このような構成とすることで電源線が格子状の配列となり、表示装置の輝度の一様性の向上に繋がり、表示装置の大型化が進むほどこの効果が顕著になる。
図9に、本実施形態に係る画素回路104を示す。本実施形態に係る画素回路104は、第1実施形態に係る画素回路104に比較して第1の電源線VDDの電位の入力機構が異なっている。本実施形態においては、駆動トランジスタDRTのソース・ドレインの一方に、トランジスタT3を介して第1の電源線VDDの電位としてVDD1が供給され、トランジスタTYを介して第1の電源線VDDの電位としてVDD2が供給される構成となっている。本実施形態においてトランジスタT3及びトランジスタTYはn型トランジスタであり、それぞれRG1及びRG2によって制御される。トランジスタT3は画素回路104内に配置され、トランジスタTYは走査線駆動回路108内に配置されてもよい。このような構成とすることで電源線が格子状の配列となり、表示装置の輝度の一様性の向上に繋がり、表示装置の大型化が進むほどこの効果が顕著になる。
図10は、本実施形態による表示装置100の駆動方法を説明するタイミングチャートである。図4に示した第1実施形態のタイミングチャートに比較して、RG1及びRG2によって第1の電源線VDDの電位の入力が制御されている点が異なっている。画素の動作に関しては第1実施形態と同様であるために詳細な説明は省略する。
本実施形態においても、第1実施形態と同様に、全行の電源電位が共通化されている。各行の初期化期間、オフセットキャンセル及び書き込み期間において全行の電源電位がローレベルとなるようにトランジスタT3がオフとなり、トランジスタTYがオンとなる。これらの期間において、第1実施形態と同様に全行が非発光状態となる。そして、発光期間において電源電位がハイレベルとなるようにトランジスタT3がオンとなり、トランジスタTYがオフとなる。この期間においては全行が発光状態となる。
本実施形態のように第1の電源線VDDの電位が全行に跨って共通化されている場合、又は複数行に跨って共通化されている場合は、行毎の初期化期間又はオフセットキャンセル期間においては、全行、又は複数行に渡って第1の電源線VDDにローレベルの電位が与えられて非発光となる。
ただし、第1実施形態において既述のように、電源電位をそれぞれの行でハイレベルとローレベルの切り替えを制御する構成とすれば、初期化期間又はオフセットキャンセル期間中の行の第1の電源線VDDのみローレベルを与えて非発光とし、それ以外の行の第1の電源線VDDはハイレベルの電位を維持して発光期間とすることができる。
100:表示装置
102:表示領域
104:画素回路
106:信号線駆動回路
108:走査線駆動回路
110:選択回路
112:発光素子
Cs、Cs1、Cs2:保持容量
DRT、DRT1、DRT2:駆動トランジスタ
T1、T2、T3、T11、T12:トランジスタ
IG:第1の走査信号線
SG:第2の走査信号線
Vref:初期化信号線
Vsig:映像信号線
VDD:第1の電源線
VSS:第2の電源線
102:表示領域
104:画素回路
106:信号線駆動回路
108:走査線駆動回路
110:選択回路
112:発光素子
Cs、Cs1、Cs2:保持容量
DRT、DRT1、DRT2:駆動トランジスタ
T1、T2、T3、T11、T12:トランジスタ
IG:第1の走査信号線
SG:第2の走査信号線
Vref:初期化信号線
Vsig:映像信号線
VDD:第1の電源線
VSS:第2の電源線
Claims (10)
- 行列状に配置され、少なくとも駆動トランジスタ、前記駆動トランジスタのゲート電位を保持する保持容量及び発光素子を含む複数の画素の各々に対し、
初期化期間において、前記駆動トランジスタのソース・ドレインの一方に接続された第1電源にローレベルの電位を与えた状態で前記保持容量の第1端に初期化信号を与え、前記保持容量を放電し、
オフセットキャンセル及び書き込み期間において、前記駆動トランジスタのソース・ドレインの一方に接続された前記第1電源の電位をローレベルに維持した状態で、前記保持容量の前記第1端に映像信号を与え、前記駆動トランジスタを介した充電によって前記駆動トランジスタの閾値電圧に応じた電圧を取得し、
発光期間において、前記保持容量の前記第1端に前記初期化信号を与えた状態で前記保持容量の第2端の電位を前記駆動トランジスタのゲートに与え、前記駆動トランジスタのソース・ドレインの一方に接続された前記第1電源にハイレベルの電位を与えて前記駆動トランジスタを介して、前記第1電源から供給される駆動電流を前記発光素子に流して発光することを含む
表示装置の駆動方法。 - 前記オフセットキャンセル及び書き込み期間において、前記駆動トランジスタをダイオード接続することを特徴とする
請求項1に記載の表示装置の駆動方法。 - 前記オフセットキャンセル及び書き込み期間は、前記初期化期間の後に設けられることを特徴とする
請求項1に記載の表示装置の駆動方法。 - 前記発光期間は、前記オフセットキャンセル及び書き込み期間の後に設けられることを特徴とする
請求項1に記載の表示装置の駆動方法。 - 第k行(kは整数)の前記初期化期間と前記オフセットキャンセル及び書き込み期間において、前記第k行の前記第1電源にはローレベルの電位が与えられ、第k行以外の行の前記第1電源にはハイレベルの電位が与えられることを特徴とする
請求項1乃至請求項4のいずれか一に記載の表示装置の駆動方法。 - 複数行に渡って前記駆動トランジスタのソース・ドレインの一方に接続された前記第1電源に共通の電源電位を与えることを特徴とする
請求項1乃至請求項4のいずれか一に記載の表示装置の駆動方法。 - 前記複数行の前記初期化期間と前記オフセットキャンセル及び書き込み期間において、前記複数行の前記第1電源にはローレベルの電位が与えられ、前記複数行以外の行の前記第1電源にはハイレベルの電位が与えられることを特徴とする
請求項6に記載の表示装置の駆動方法。 - 前記初期化信号は、複数行に共通して与えられ、前記映像信号は、前記複数行に対し順次与えられることを特徴とする
請求項6に記載の表示装置の駆動方法。 - 全行に渡って前記駆動トランジスタのソース・ドレインの一方に接続された前記第1電源に共通の電源電位を与えることを特徴とする
請求項1乃至請求項4のいずれか一に記載の表示装置の駆動方法。 - 第k行(kは整数)の前記初期化期間と前記オフセットキャンセル及び書き込み期間において、全行に渡って前記第1電源にはローレベルの電位が与えられることを特徴とする
請求項9に記載の表示装置の駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015003119A JP2016128868A (ja) | 2015-01-09 | 2015-01-09 | 表示装置の駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015003119A JP2016128868A (ja) | 2015-01-09 | 2015-01-09 | 表示装置の駆動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2016128868A true JP2016128868A (ja) | 2016-07-14 |
Family
ID=56384336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015003119A Pending JP2016128868A (ja) | 2015-01-09 | 2015-01-09 | 表示装置の駆動方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2016128868A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107358917A (zh) * | 2017-08-21 | 2017-11-17 | 上海天马微电子有限公司 | 一种像素电路、其驱动方法、显示面板及显示装置 |
-
2015
- 2015-01-09 JP JP2015003119A patent/JP2016128868A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107358917A (zh) * | 2017-08-21 | 2017-11-17 | 上海天马微电子有限公司 | 一种像素电路、其驱动方法、显示面板及显示装置 |
US10497323B2 (en) | 2017-08-21 | 2019-12-03 | Shanghai Tianma Micro-electronics Co., Ltd. | Pixel circuit, method for driving the same, display panel and display device |
CN107358917B (zh) * | 2017-08-21 | 2020-04-28 | 上海天马微电子有限公司 | 一种像素电路、其驱动方法、显示面板及显示装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5157467B2 (ja) | 自発光型表示装置およびその駆動方法 | |
TWI436334B (zh) | 顯示器裝置 | |
WO2016155053A1 (zh) | Amoled像素驱动电路及像素驱动方法 | |
US20050110723A1 (en) | Pixel circuit in flat panel display device and method for driving the same | |
US20060132395A1 (en) | Current Programming Apparatus, Matrix Display Apparatus and Current Programming Method | |
WO2019186765A1 (ja) | 表示装置およびその駆動方法 | |
JP2010008521A (ja) | 表示装置 | |
JP2010008523A (ja) | 表示装置 | |
JP5726325B2 (ja) | 表示装置およびその駆動方法 | |
US8723843B2 (en) | Pixel driving circuit with capacitor having threshold voltages information storing function, pixel driving method and light emitting display device | |
KR20100075132A (ko) | 유기전계 발광 디스플레이 장치 및 그 구동방법 | |
US11094254B2 (en) | Display device and method for driving same | |
WO2019186865A1 (ja) | 表示装置およびその駆動方法 | |
JP2007108380A (ja) | 表示装置および表示装置の駆動方法 | |
JP6721328B2 (ja) | 表示装置 | |
JP5044883B2 (ja) | 表示装置、電気回路の駆動方法、及び表示装置の駆動方法 | |
US11114031B2 (en) | Display device and method for driving same | |
US11270639B2 (en) | Pixel circuit and display device | |
KR101825839B1 (ko) | 표시 장치 | |
JP6379344B2 (ja) | 表示装置の駆動方法 | |
JP2011107441A (ja) | 画像表示装置及びその駆動方法 | |
JP5789585B2 (ja) | 表示装置および電子機器 | |
JP2016128868A (ja) | 表示装置の駆動方法 | |
KR102498990B1 (ko) | 표시 장치 | |
CN107689211B (zh) | 显示装置 |