JP2016127239A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】バンプの高さのばらつきを抑制した半導体装置の製造方法を提供すること。
【解決手段】半導体装置の製造方法は、半導体基板の第１面側に第１マスクを形成する工程と、第１マスクに、第１開口部及び第２開口部を形成する工程と、第２開口部の少なくとも一部の第１側壁の形状を基にして第１開口部の良否を判定する工程と、第１開口部の良否判定において第１開口部が合格と判定されたことに応答して、少なくとも第１開口部に電解めっきにより導電材を充填して第１バンプを形成する工程とを含む。第２開口部は、半導体基板の第１面に対して斜め方向から第１側壁の輪郭形状を観察できるように形成する。
【選択図】図２２

Description

本発明は、半導体装置の製造方法に関する。特に、本発明は、貫通電極を有する半導体装置の製造方法に関する。

近年、半導体装置の集積度が年々向上し、それに伴って配線の微細化や多層化が進んでいる。一方、スマートフォーンなどのモバイル製品に組み込まれる各種半導体装置は、高密度実装化され、パッケージサイズの小型化及び薄膜化が要求されている。このような要求に対して、ＭＣＰ（Multi Chip Package）と呼ばれる１つの配線基板上に複数の半導体チップを高密度実装する技術が開発されている。その中でも、ＴＳＶ（Through Substrate Via/Through Silicon Via）と呼ばれる貫通電極を有する半導体装置（半導体チップ）を積層したチップ積層体を配線基板の主面に実装したＣｏＣ(Chip on Chip)型の半導体装置（半導体パッケージ）が注目されている。上記貫通電極は、半導体装置の半導体基板を貫通する様に設けられている。貫通電極の両端は、バンプ電極を介して、配線基板、或いは他の半導体装置と電気的に接続される。

貫通電極の形成方法としては、特許文献１にも開示されているようなビアミドル法とビアラスト法がある。ビアミドル法とは、半導体装置の製造工程の中で、素子（トランジスタ、メモリキャパシタ等）形成後に配線層を形成する初期段階で、貫通電極の孔形成と貫通電極材料の埋め込みを半導体基板の表面側から実施しておき、配線層形成後に半導体基板の裏面側からＣＭＰ（Chemical Mechanical Polishing）などで半導体基板の薄膜化を進め、貫通電極の一端を露出させて貫通電極を完成させるものである。それに対し、ビアラスト法とは、配線層形成後に、半導体基板の裏面側から所定の厚さまで薄膜化を進めた上で、貫通電極の孔形成と貫通電極材料の埋め込みを半導体基板の裏面側から実施して貫通電極を完成させるものである。

特許文献２には、半導体チップ間を接続する一方の面側のバンプについて、電解メッキを使った形成方法が開示されている。まず、バンプ底部に該当するシード膜を形成し、その上のバンプ形成部に当たる部分を開口しながらレジストでメッキ保護膜を形成する。次にメッキ保護膜の開口部分に導電体を電解メッキで堆積し、その後、メッキ保護膜を剥離する。最後に、メッキ保護膜下にあるシード膜を除去して隣り合うバンプと絶縁されたバンプが完成する。また、特許文献３には、半導体チップの他方の面側のバンプについて、特許文献２の表側のバンプ形成と同じ手法で、電解メッキを使った形成方法が開示されている。

特開２０１１−２２８４１９号公報 特開２０１３−３０５３７号公報 特開２０１２−２３１０９６号公報

以下の分析は、本発明の観点から与えられる。

特許文献１に記載のようなビアミドル法によって、１つの基板に複数の貫通電極を形成すると、複数の貫通電極間で露出面の高さにばらつきが生じることがある。この場合、貫通電極と配線やコンタクトプラグとの電気的接続において接続不良が発生することになる。図４４に、接続不良が生じている半導体装置の概略断面図を示す。図４４に示す半導体装置は、第１半導体チップ９３０と、第１半導体チップ９３０に積層された第２半導体チップ９６０と、を備える。各積層基板は、貫通電極９０７と、貫通電極９０７に電気的に接続された第１バンプ９１１と、第２バンプ９１８と、を備える。第１半導体チップ９３０の第２バンプ９１８と第２半導体チップ９６０の第１バンプ９１１とを対向させて、半田９２０を介して電気的に接続させている。図４４に示す形態においては、第１半導体チップ９３０の第２バンプ９１８の高さにばらつきが生じている。図面上、左側から１つ目の第２バンプ９１８ａは他の第２バンプより高くなっており、左側から２つめの第２バンプ９１８ｂは他の第２バンプより低くなっている。第２バンプ９１８ａにおいては、第１半導体チップ９３０の第２バンプ９１８ａと第２半導体チップ９６０の第１バンプ９１１とが強く当接することになるため、押し付け圧力が強すぎて、半田９２０が押し出されてしまう。この場合、バンプ９１１，９１８間の接続部に半田９２０が介在しないとバンプの材料であるＡｕの偏析が発生し、接合部のクラックを起因とする断線が生じてしまう。また、はみ出た半田９２０が隣接するバンプと接触して短絡が生じることになってしまう。第２バンプ９１８ｂにおいては、第１半導体チップ９３０の第２バンプ９１８ｂの高さが低くなってしまう。この場合、第１半導体チップ９３０の第２バンプ９１８ｂは、第２半導体チップ９６０の第１バンプ９１１と当接することができず、導通が得られなくなってしまう。

本発明者らは、この接続不良を引き起こすバンプ高さのばらつきは、バンプを形成するためにマスクに形成した開口部の断面形状／側壁形状にあることを突き止めた。図４５に、バンプの高さのばらつきが生ずる原因を説明するための概略断面図を示す。図４５は、バンプを形成する概略工程図である。図４５（Ａ）は、マスク９１５を形成し、第１マスク９１５に、第１バンプ９１１を形成するための開口部９１５ａを形成した状態である。開口部９１５ａの良否を判定する方法としては、微細寸法測定（ＣＤ（Critical Dimension）測長）によってマスク上面における開口部の大きさ（開口径）Ｄ５を確認することが考えられる。この開口径Ｄ５が所定の範囲内であれば、次の工程であるバンプ形成工程に進む。開口径Ｄ５が所定の範囲から外れた場合は、マスクを一旦除去した上で、再度、マスク及び開口部の形成並びに開口径Ｄ５の確認を行う。しかしながら、図４５（Ａ）に示すように、開口径Ｄ５が所定の範囲内であったとしても、通常は断面形状が垂直形状であるところが、湾曲形状になったりすることがある。この湾曲形状は、マスク形成後のＣＤ測長では確認することはできない。この湾曲形状が発生すると、マスクの開口部の側壁形状は、図４５（Ａ）に示すように、同じ湾曲形状であっても隣り合う開口部間で異なることになる。この開口部の側壁形状のばらつきは、マスクの各開口部の開口容積の違いを引き起こす。このため、図４５（Ｂ）に示すように、電解めっきでバンプを形成すると、各バンプ間で単位時間当たりの導電材の堆積量は同じであるため、バンプの高さにばらつきが生じることになる。マスク９１５を除去すると、図４５（Ｃ）に示すように、第１バンプ９１１が形成される。しかしながら、各バンプ９１１の高さＨ１〜Ｈ３にばらつきが生じ、図４４に示すような問題が生ずることになる。許容範囲を超えるばらつきが生じた場合には、その製品は廃棄処分されることになる。

本開示の第１視点によれば、半導体装置の製造方法は、半導体基板の第１面側に第１マスクを形成する工程と、第１マスクに、第１開口部、及び第１開口部とは開口の平面形状が異なる第２開口部を形成する工程と、第２開口部の少なくとも一部の第１側壁の形状を基にして第１開口部の良否を判定する工程と、第１開口部の良否判定において第１開口部が合格と判定されたことに応答して、少なくとも第１開口部に電解めっきにより導電材を充填して第１バンプを形成する工程とを含む。

バンプの高さのばらつきを抑制した半導体装置を製造することができる。

第１実施形態に係る半導体チップとしての半導体装置の概略平面図。 第１実施形態に係る半導体チップとしての半導体装置の概略平面図。 図１及び図２におけるIII−III線に沿った概略断面図。 図１及び図２におけるIV−IV線に沿った概略断面図。 第３バンプの概略斜視図。 第４バンプの概略斜視図。 第１実施形態に係る半導体チップ積層体としての半導体装置の概略断面図。 第１実施形態に係る半導体チップ積層体としての半導体装置の概略断面図。 半導体パッケージの概略断面図。 図９に示す半導体パッケージの概略分解図。 第１実施形態に係る半導体装置の製造方法について説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法について説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法について説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法について説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法について説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法について説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法について説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法について説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法について説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法について説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法について説明するための概略工程図。 良否判定領域の半導体装置の製造方法について説明するための概略工程図。 良否判定領域の概略斜視図。 良否判定領域の半導体装置の製造方法について説明するための概略工程図。 良否判定領域の概略斜視図。 バンプ形成領域の概略断面図。 良否判定領域の半導体装置の製造方法について説明するための概略工程図。 良否判定領域の概略斜視図。 第１バンプ及び第３バンプの形成方法を説明するためのフローチャート。 第２バンプ及び第４バンプの形成方法を説明するためのフローチャート。 第２実施形態に係る製造方法を説明するための製造方法の一部のフローチャート。 第３実施形態に係る半導体装置の概略断面図。 第３実施形態に係る半導体装置の概略断面図。 第４実施形態において採り得る良否判定領域の例。 第４実施形態において採り得る良否判定領域の例。 第４実施形態において採り得る良否判定領域の例。 第４実施形態において採り得る良否判定領域の例。 第４実施形態において採り得る良否判定領域の例。 第４実施形態において採り得る良否判定領域の例。 第４実施形態において採り得る良否判定領域の例。 第４実施形態において採り得る良否判定領域の例。 第４実施形態において採り得る良否判定領域の例。 第４実施形態において採り得る良否判定領域の例。 接続不良が生じている半導体装置の概略断面図。 バンプ高さのばらつきの原因を説明するための概略工程図。

以下の説明において、図面参照符号は発明の理解のために付記しているものであり、図示の態様に限定することを意図するものではない。各実施形態において、同じ要素には同じ符号を付してある。

上記各視点の好ましい形態を以下に記載する。

上記第１視点の好ましい形態によれば、第２開口部は、半導体基板の第１面に対して斜め方向から第１側壁の輪郭形状を観察できるように形成する。

上記第１視点の好ましい形態によれば、第１開口部の良否を判定する工程において、半導体基板の第１面に対して斜め方向から第１側壁を観察して、第１側壁の輪郭形状が許容範囲内であるか否かを判定する。

上記第１視点の好ましい形態によれば、第１開口部の良否を判定する工程において、第１面に対して３０°〜６０°の方向から第１側壁の輪郭形状を観察する。

上記第１視点の好ましい形態によれば、第２開口部は、第１マスクの一部を取り囲むように形成する。

上記第１視点の好ましい形態によれば、第１マスクの一部は柱状体形状を有する。第１開口部の良否を判定する工程において、柱状体の第１側壁の輪郭形状を基にして第１開口部の良否を判定する。

上記第１視点の好ましい形態によれば、第１開口部の良否を判定する工程において、半導体基板の第１面方向に沿った柱状体の少なくとも一部の大きさを基にして第１開口部の良否を判定する。

上記第１視点の好ましい形態によれば、第１開口部の良否を判定する工程において、柱状体の高さの中央部分における柱状体の大きさが許容範囲よりも小さい場合に第１開口部を不合格と判定する。

上記第１視点の好ましい形態によれば、第２開口部を形成する工程において、１つの第２開口部内に、複数の柱状体を形成する。

上記第１視点の好ましい形態によれば、第２開口部を形成する工程において、第２開口部の第１側壁の一部として柱状体を形成する。

上記第１視点の好ましい形態によれば、第２開口部の外縁を画定する側壁によって形成される領域は、第１側壁を取り囲む。

上記第１視点の好ましい形態によれば、第１側壁は、第２開口部の外縁を画定する側壁の一部を構成する。

上記第１視点の好ましい形態によれば、第１開口部の良否を判定する工程において、微細寸法測定用走査型電子顕微鏡を使用して第１開口部の良否を判定する。

上記第１視点の好ましい形態によれば、第１開口部の良否を判定する工程において、半導体装置の製造方法は、第１開口部が不合格と判定された場合、第１開口部の良否を判定する工程に第１マスクを除去する工程をさらに含む。

上記第１視点の好ましい形態によれば、第１マスクを除去する工程後、第１開口部が合格と判定されるまで、第１マスクを形成する工程、第１開口部及び第２開口部を形成する工程、第１開口部の良否を判定する工程、及び第１マスクを除去する工程を繰り返す。

上記第１視点の好ましい形態によれば、第１バンプを形成する工程において、第２開口部にも導電材を充填する。

上記第１視点の好ましい形態によれば、第１マスクはレジストである。第１開口部及び第２開口部を形成する工程において、第１マスクの露光処理及び現像処理によって第１開口部及び第２開口部を形成する。

上記第１視点の好ましい形態によれば、第１開口部の良否を判定する工程において、第１マスクの上面における第１開口部の大きさを基にして第１開口部の良否をさらに判定する。

上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第１マスクを形成する工程の前に、半導体基板の第１面側にシード膜を形成する工程をさらに含む。

上記第１視点の好ましい形態によれば、半導体装置の製造方法は、半導体基板の第１面とは反対側の第２面側に第２マスクを形成する工程と、第２マスクに、第３開口部及び第４開口部を形成する工程と、第４開口部の少なくとも一部の第２側壁の形状を基にして第３開口部の良否を判定する工程と、第３開口部の良否判定において第３開口部が合格と判定されたことに応答して、少なくとも第３開口部に電解めっきにより導電材を充填して第２バンプを形成する工程と、をさらに含む。第４開口部は、半導体基板の第２面に対して斜め方向から第２側壁の輪郭形状を観察できるように形成する。

本開示の第２視点によれば、半導体装置の製造方法は、半導体基板の第１面側に第１マスクを形成する工程と、第１マスクに、第１開口部、及び第１開口部とは開口の平面形状が異なる第２開口部を形成する工程と、を含む。第２開口部は、第１側壁を有する。第２開口部の外縁を画定する側壁によって形成される領域は、第１側壁を取り囲む。あるいは、第１側壁は、第２開口部の外縁を画定する側壁の一部を構成する。半導体装置の製造方法は、第１開口部及び第２開口部に導電材をそれぞれ充填して第１バンプ及び第２バンプを形成する工程をさらに含む。

上記第２視点の好ましい形態によれば、半導体装置の製造方法は、第１面とは反対側の半導体基板の第２面側に第２マスクを形成する工程と、第２マスクに、第３開口部、及び第３開口部とは開口の平面形状が異なる第４開口部を形成する工程と、をさらに含む。第４開口部は、第２側壁を有する。第４開口部の外縁を画定する側壁によって形成される領域は、第２側壁を取り囲む。あるいは、第２側壁は、第４開口部の外縁を画定する側壁の一部を構成する。半導体装置の製造方法は、第３開口部及び第４開口部に導電材をそれぞれ充填して第３バンプ及び第４バンプを形成する工程をさらに含む。

上記第２視点の好ましい形態によれば、半導体装置の製造方法は、第１半導体チップの第１バンプと第２半導体チップの第３バンプとが電気的に接続するように、第１半導体チップと第２半導体チップとを積層する工程をさらに含む。

第１実施形態に係る半導体装置について説明する。図１及び図２に、第１実施形態に係る半導体チップとしての半導体装置の概略平面図を示す。図１及び図２は、それぞれ、半導体装置の一方の面を図示する。図１は、第１バンプ１１０側を示す概略平面図である。図２は、図１に示す面とは反対側の第２バンプ１１６側を示す概略平面図である。半導体装置１００は、バンプが形成されるバンプ形成領域１０１、及びバンプを形成するための開口の良否を判定するための良否判定領域１５１を備える。図３に、図１及び図２におけるIII−III線に沿った概略断面図を示す。図４に、図１及び図２におけるIV−IV線に沿った概略断面図を示す。図３は、バンプ形成領域１０１の概略断面図である。図４は、良否判定領域１５１の概略断面図である。図３及び図４においては、図１に示す面が下側、図２に示す面が上側となっている。

バンプ形成領域１０１は、半導体装置１００同士又は半導体装置１００と配線基板とを電気的に接続するための第１バンプ１１０及び第２バンプ１１６を形成する領域である。バンプ形成領域１０１には、半導体基板１０２を貫通し、第１バンプ１１０と第２バンプ１１６とを電気的に接続する第１貫通電極（ＴＳＶ）１１３も形成される。良否判定領域１５１は、第１バンプ１１０及び第２バンプ１１６の輪郭（外形）又は第１バンプ１１０及び第２バンプ１１６を形成するためのマスクもしくは開口の輪郭（外形）を間接的に測定して、第１バンプ１１０及び第２バンプ１１６を形成するための開口の良否を判定するための領域である。

バンプ形成領域１０１及び良否判定領域１５１において、半導体装置１００は、半導体基板１０２と、半導体基板１０２の第１面１０２ａ側に形成された素子形成層１０３と、素子形成層１０３側に形成された第１絶縁層１０４と、第１絶縁層１０４側に形成されたカバー膜１０５と、を備える。素子形成層１０３は、トランジスタやキャパシタ等の素子、素子を覆う絶縁層、素子に電気的に接続されたプラグ等が形成された層である。

バンプ形成領域１０１において、半導体装置１００は、第１絶縁層１０４中に形成された第１配線層１０６と、第１配線層１０６に電気的に接続された第１バンプ１１０と、第２面１０２ｂ側に形成された第２バンプ１１６と、半導体基板１０２等を貫通し、第１バンプ１１０と第２バンプ１１６とを電気的に接続する第１貫通電極１１３と、第１貫通電極１１３の周りに形成された第２バリア膜１１２と、第２バリア膜１１２の周囲及び半導体基板１０２の第２面１０２ｂ上に形成されたサイドウォール絶縁膜１１１と、をさらに備える。第１配線層１０６は、バンプ間、素子同士間、及びバンプと素子間の少なくともいずれかを電気的に接続する。図１〜図４に示す形態において、第１バンプ１１０及び第２バンプ１１６は円筒形状を有する。

良否判定領域１５１において、半導体装置１００は、第１バンプ１１０と対応する層に、第３バンプ１６０をさらに備える。半導体装置１００は、第２バンプ１１６と対応する層に、第４バンプ１６６をさらに備える。半導体装置１００は、第１配線層１０６と対応する層に、第２配線層１５６をさらに備える。図４に示す形態において、第３バンプ１６０及び第２配線層１５６と第４バンプ１６６とを電気的に接続する貫通電極は存在していない。すなわち、第３バンプ１６０と第４バンプ１６６とは電気的に接続されていない。別の形態として、半導体装置１００は、第１貫通電極１１３と対応する層に、第２貫通電極（図４において不図示）をさらに有してもよい。この場合、第２貫通電極は、第３バンプ１６０及び第２配線層１５６と第４バンプ１６６とを電気的に接続してもよい。

図５に、第３バンプの概略斜視図を示す。図６に、第４バンプの概略斜視図を示す。第３バンプ１６０は、第１バンプ１１０と同一の層構造を有する。第４バンプ１６６は、第２バンプ１１６と同一の層構造を有する。第３バンプ１６０は、第１凹部１７１を有する。第１凹部１７１においては、カバー膜１０５が露出している。第３バンプ１６０は、第１凹部１７１により、貫通孔を有する形状となっている。第１凹部１７１の内壁と第３バンプ１６０の外壁（側壁）とは包含関係にあり、二重構造を構成する。あるいは、第１凹部１７１の内壁は、第３バンプ１６０の外壁の一部となる。第３バンプ１６０及び第１凹部１７１の平面形状は、円形、楕円形、多角形等、いずれの形状であってもよい。図１及び図２に示す形態において、第３バンプ１６０の平面形状は、四辺形、好ましくは矩形、となっている。第１凹部１７１の平面形状は円形となっている。同様に、第４バンプ１６６は、第２凹部１７２を有する。第４バンプ１６６においては、第２凹部１７２の底でサイドウォール絶縁膜１１１が露出している。第４バンプ１６６は、第２凹部１７２により、貫通孔を有する形状となっている。第２凹部１７２の内壁と第４バンプ１６６の外壁（側壁）とは包含関係にあり、二重構造を構成する。あるいは、第２凹部１７２の内壁は、第４バンプ１６６の外壁の一部となる。第４バンプ１６６及び第２凹部１７２の平面形状は、円形、楕円形、多角形等、いずれの形状であってもよい。第４バンプ１６６は、第２凹部１７２により、貫通孔を有する形状となっている。図１及び図２に示す形態において、第４バンプ１６６の平面形状は、四辺形、好ましくは矩形、となっている。第２凹部１７２の平面形状は円形となっている。第３バンプ１６０と第４バンプ１６６とを接続する場合には、第３バンプ１６０及び第４バンプ１６６は、積層時に対向する位置に形成される。

図７及び図８に、第１実施形態に係る半導体チップ積層体としての半導体装置の概略断面図を示す。図７は、バンプ形成領域の概略断面図である。図８は、良否判定領域の概略断面図である。半導体チップ積層体としての半導体装置１５０は、積層された半導体チップを少なくとも２つ備える。半導体装置１５０は、バンプ接続部以外の半導体チップ１００間に充填された封止樹脂（不図示）をさらに備えることができる。封止樹脂としては、例えばエポキシ系樹脂を使用することができる。バンプ形成領域においては、一方の半導体チップ１００の第１バンプ１１０と他方の半導体チップ１００の第２バンプ１１６とを電気的に接続するように接続されている。例えば、第２導電材１０９をＳｎＡｇとした場合、第１バンプ１１０と第２バンプ１１６は、第２導電材１０９によって接続することができる。良否判定領域において、第１バンプ１１０と第２バンプ１１６との接続と同様にして、一方の半導体チップ１００の第３バンプ１６０と他方の半導体チップ１００の第４バンプ１６６とを接続してもよい。必要がない場合には、第３バンプ１６０と第４バンプ１６６とは接続しなくてもよい。また、第３バンプ１６０と第４バンプ１６６がある意味は、万が一、第１バンプ間と第２バンプ間で高さ違いが生じた場合、第１バンプと良否判定領域にある第３バンプ、又は第２バンプと良否判定領域にある第４バンプの側壁形状を再確認する事で、良否判定値の見直しをタイムリーに実施し、安定した製造をもたらす事が可能となる。

次に、本発明における半導体装置をＤＲＡＭ（Dynamic Random Access Memory）チップとして適用した半導体パッケージの一例について説明する。図９に、半導体パッケージの概略断面図を示す。図１０に、図９に示す半導体パッケージの概略分解図を示す。図９及び図１０に示す形態においては、ＤＲＡＭチップは第１実施形態に係る半導体チップとしてある。なお、図９においては、明瞭化のため、断面であってもハッチングを付していない要素が存在する。

半導体パッケージ６００は、半田ボール６０１と、再配線層６０２と、インターフェイスチップ６０３と、積層された複数のＤＲＡＭチップ１００と、リードフレーム６０４と、を備え、いわゆるＣＯＣ（chip on chip）構造から構成されている。各ＤＲＡＭチップ１００は、半導体基板１０２と、半導体基板１０２を貫通する第１貫通電極１１３と、を備える。各ＤＲＡＭチップ１００は、第１貫通電極１１３によって電気的に接続されている。第１貫通電極１１３によって接続することにより、メモリとして機能する半導体パッケージ６００をより小型化かつ高性能化することができる。

第１実施形態に係る半導体装置の構成は、後述の製造方法から導き出される事項も含ませることができる。

第１実施形態に係る半導体装置の製造方法について説明する。まず、バンプ形成領域１０１について説明する。図１１〜図２１に、バンプ形成領域の半導体装置の製造方法について説明するための概略工程図を示す。（ａ）図は、図１及び図２に示すバンプ形成領域１０１に対応する領域の概略上面図である。（ｂ）図は、図１及び図２に示すバンプ形成領域１０１に対応する領域の概略断面図である。図２２、図２４及び２７に、良否判定領域の半導体装置の製造方法について説明するための概略工程図を示す。（ｃ）図は、図１、図２及び図４に示す良否判定領域１５１に対応する領域の概略上面図である。（ｄ）図は、図１、図２及び図４に示す良否判定領域１５１に対応する領域の概略断面図である。図２３、図２５及び２８に、良否判定領域の概略斜視図を示す。図２６に、バンプ形成領域の概略断面図を示す。図２９に、第１バンプ及び第３バンプの形成方法を説明するためのフローチャートを示す。図３０に、第２バンプ及び第４バンプの形成方法を説明するためのフローチャートを示す。良否判定領域も、基本的には、図１１〜図２１に示すようなバンプ形成領域と同一工程で同様に作製することができる。

半導体基板１０２の第１面１０２ａ上に、トランジスタやキャパシタなどの半導体素子などが形成された素子形成層１０３を形成する。素子形成層１０３上に、ビアで接続された配線を含む第１配線層１０６を形成する。第１配線層１０６上にカバー膜１０５を形成する。カバー膜１０５は、例えば、シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜から選択された単層膜又は積層膜とすることができる。カバー膜１０５に、第１バンプ１１０が形成される領域の第１配線層１０６が露出するように開口を形成する。カバー膜１０５の開口は、カバー膜１０５上へのレジストの塗布処理、レジストの露光・現像処理、レジストをマスクとしたカバー膜１０５のエッチング処理、及びレジストの除去処理によって形成することができる。カバー膜１０５及び露出した第１配線層１０６を覆うように、第１シード膜１０７’を形成する。第１シード膜１０７’は、スパッタ成膜装置によって形成したＣｕ／Ｔｉの積層膜とすることができる。

次に、第１シード膜１０７’上に第１マスク１２１を形成する（Ｓ１０１）。第１マスク１２１は、例えばレジスト膜で形成することができる。

次に、第１マスク１２１のバンプ形成領域に、第１バンプ１１０を形成するための第１開口部１２１ａを形成すると共に、良否判定領域に、第１開口部１２１ａの良否を判定するための第２開口部１２１ｂ及び第１柱状体１２１ｃを形成する（図１１、図２２、及び図２３；Ｓ１０２）。第１開口部１２１ａ及び第２開口部１２１ｂは、露光・現像処理によって形成することができる。第１開口部１２１ａ及び第２開口部１２１ｂは同時に形成すると好ましい。第１柱状体１２１ｃは、第１マスク１２１の一部である。第１柱状体１２１ｃは、第２開口部１２１ｂを形成することによって形成される。第２開口部１２１ｂの外縁を画定する側壁によって形成される領域は、第１柱状体１２１ｃの外壁（側壁）を取り囲む。この場合、第１柱状体１２１ｃの外壁（側壁）と第２開口部１２１ｂの外縁を画定する側壁とは包含関係にあり、二重構造を構成する。あるいは、第１柱状体１２１ｃの外壁は、第２開口部１２１ｂの外縁を画定する側壁の一部を構成する。第１柱状体１２１ｃは、円柱状、多角柱等、種々の形状を採ることができる。図２２及び図２３に示す形態においては、第１柱状体１２１ｃは、円柱状に形成されている。第２開口部１２１ｂは、第１柱状体１２１ｃの側壁（側面）の形状（輪郭）又は第２開口部１２１ｂの内周側の側壁の形状（輪郭）を、半導体基板１０２に対して斜め方向から電子顕微鏡で観察できるように形成する。すなわち、第１柱状体１２１ｃの側壁と第２開口部１２１ｂの外縁側の側壁との間には、第１柱状体１２１ｃの側壁を観察できるような間隔を設ける。第１柱状体１２１ｃの大きさ及び形状は、第１開口部１２１ａの大きさ及び形状と同じにすると好ましい。第１柱状体１２１ｃの大きさ及び形状を第１開口部１２１ａの大きさ及び形状と同じに設定し、第１柱状体１２１ｃを第２開口部１２１ｂの中央に形成した場合、第２開口部１２１ｂの平面視で見た開口面積は、第１開口部１２１ａの平面視で見た開口面積の２倍以上であると好ましく、４倍以上であるとより好ましい。第１柱状体１２１ｃの側壁を観察しやすくなるからである。

次に、第１開口部１２１ａの良否を判定する。第１マスク１２１上面における第１開口部１２１ａの面方向の大きさ（例えば、開口径）Ｄ１を測定し、第１開口部１２１ａの大きさが所定の許容範囲内にあるか確認する（Ｓ１０３）。第１開口部１２１ａの大きさは、例えば、ウェハ用ＣＤ測長走査型電子顕微鏡（ＳＥＭ；Scanning Electron Microscope（例えば、日立ハイテクノロジー社製Ｓ−９３６０、アプライドマテリアルズ社製ＳＥＭＶｉｓｉｏｎＧ２等）)を用いて測定することができる。第１開口部１２１ａの大きさが許容範囲外である場合には、第１マスク１２１を除去して、許容範囲内の第１開口部１２１ａが得られるまで、第１マスク１２１及びその第１開口部１２１ａの形成を繰り返す（Ｓ１０７、Ｓ１０１〜Ｓ１０３）。第１開口部１２１ａの大きさは、露光量や露光時のフォーカスオフセット量の変更で調節することができる。

次に、第１柱状体１２１ｃの側壁（第２開口部１２１ｂの側壁）の形状（輪郭）を確認することによって、第１開口部１２１ａの良否を確認する（Ｓ１０４）。例えば、半導体基板１０２の面に対して斜め方向（例えば、３０°〜６０°の方向、より好ましくは４５°の方向）から第１柱状体１２１ｃの側壁の形状を確認することができる。第１柱状体１２１ｃの形状（輪郭）は、例えば、半導体基板１０２の第１面１０２ａ方向に沿った第１柱状体１２１ｃの少なくとも一部の大きさ（直径、幅）を測定することによって確認することができる。例えば、第１柱状体１２１ｃの高さ方向の中央部分の大きさ（直径、幅）Ｄ２が許容範囲内にあるかを確認する。第１柱状体１２１ｃの大きさは、例えば、ウェハ用ＣＤ測長ＳＥＭ（例えば、アプライドマテリアルズ社製ＳＥＭＶｉｓｉｏｎＧ２等）を用いて測定することができる。

第１柱状体１２１ｃの大きさＤ２が許容範囲内にある場合、第１柱状体１２１ｃの側壁（第２開口部１２１ｂの側壁）の形状（輪郭）は、図２２及び図２３に示すように、湾曲していないと確認される。この場合、図１１に示すように、第１開口部１２１ａの内壁も湾曲しておらず、その形状変化も小さいと考えられる。このような第１開口部１２１ａは合格と判定される。

第１柱状体１２１ｃの大きさＤ２が許容範囲内にない場合、例えば、第１柱状体１２１ｃの最も小さい（狭い）部分の大きさ（直径、幅）Ｄ２が許容値よりも小さい場合、または第１柱状体１２１ｃの上部の大きさ（直径、幅）よりも許容範囲を超えて小さい場合には、第１柱状体１２１ｃは、図２４及び２５に示すように、くびれ形状になっていることになる。このような場合、第２開口部１２１ｂの側壁は、図２４（ｄ）に示すように、全体的に湾曲していることになる。第１開口部１２１ａも、第２開口部１２１ｂと同様の形状（輪郭）を有すると考えられるので、第１開口部１２１ａの側壁も、図２６に示すように、外側に向けて湾曲している（樽状になっている）と考えられる。このような形状の第１開口部１２１ａに、例えば電解めっきによってバンプを形成すると、外側に膨らんでいる分バンプが低くなってしまう。そこで、このような場合には、第１マスク１２１を除去して、許容範囲内の第１開口部１２１ａが得られると共に、許容範囲内の第１柱状体１２１ｃが得られるまで、第１マスク１２１、第１開口部１２１ａ、並びに第２開口部１２１ｂ及び第１柱状体１２１ｃの形成を繰り返す（Ｓ１０７、Ｓ１０１〜Ｓ１０４）。第２開口部１２１ｂ及び第１柱状体１２１ｃの大きさは、露光量や露光時のフォーカスオフセット量の変更で調節することができる。また、レジストの感度が経時劣化する特性を考えて、各開口部の調整は、追加的に又は代替的に、レジストロットの交換によって行ってもよい。

上述においては、第１開口部１２１ａの大きさを確認した後に、第１柱状体１２１ｃの大きさを確認したが、この順序は逆であってもよい。

次に、第１開口部１２１ａ及び第２開口部１２１ｂ内に、第１導電材１０８及び第２導電材１０９を充填して、第１バンプ１１０及び第３バンプ１６０を形成する（図１２；Ｓ１０５）。第３バンプ１６０は、必要ない場合には形成しなくてもよい。第１導電材１０８及び第２導電材１０９は、第１シード膜１０７’をシード膜として用いた電解めっき法により形成することができる。第１導電材１０８は、例えば銅で形成することができる。第２導電材１０９は、例えば、ＳｎＡｇで形成することができる。

次に、第１マスク１２１を除去する（Ｓ１０６）。次に、第１マスク１２１下にあった第１シード膜１０７’を除去して、第１バリア膜１０７を形成する（図１３）。これにより、第１配線層１０６と電気的に接続された第１バンプ１１０が形成される。第１シード膜１０７’は、例えば、薬液Ｈ_３ＰＯ_４／Ｈ_２Ｏ_２／Ｈ_２Ｏ（１５／５／８０％）を用いたスプレータイプのウェットエッチングで除去することができる。原子間力顕微鏡（ＡＦＭ；Atomic Force Microscope）測定により、万が一、第２バンプ間で高さ違いが生じた場合、第１バンプ１１０及び良否判定領域にある第３バンプ１６０の側壁形状を再確認／再比較することで、良否判定値の見直しをタイムリーに実施し、その後には、更に安定した製造をもたらすことが可能となる。

次に、第１バンプ１１０側に、第１接着層１２２によって支持体１２３を貼り付ける（図１４）。支持体１２３は石英で形成することができる。支持体１２３は、後述の工程における裏面研削時の薄くなった半導体基板１０２の反りを防止するため、及びハンドリング性能を高めるために用いられる。第１接着層１２２は、レーザ光やＵＶ光を照射することで接着力を容易に弱められ、支持体とともに容易に除去可能な接着材であると好ましい。

次に、中間製品を裏返しにする（図１５）。

次に、半導体基板１０２の第２面１０２ｂ側から半導体基板１０２を薄化する。半導体基板１０２の薄化は、研削及び化学的機械的研磨（ＣＭＰ；Chemical Mechanical Polishing）のうちの少なくとも一方を使って行うことができる。半導体基板１０２の厚さは、例えば、４０μｍまで薄くすることができる。次に、半導体基板１０２の第２面１０２ｂ側から第１配線層１０６が露出するように、貫通電極孔１２４を形成する（図１６）。貫通電極孔１２４は、例えばドライエッチングで形成することができる。このときのエッチングマスクは、例えばシリコン酸化膜（不図示）とすることができる。

次に、貫通電極孔１２４の側壁及び半導体基板１０２の第２面１０２ｂを覆うように、サイドウォール絶縁膜１１１を形成する（図１７）。サイドウォール絶縁膜１１１は、例えばシリコン窒化膜とすることができる。貫通電極孔１２４の底面にあるサイドウォール絶縁膜１１１は、例えば異方性ドライエッチングによって選択的に除去して、第１配線層１０６を露出させる。半導体基板１０２の第２面１０２ｂ上に形成された膜は、貫通電極孔１２４の底面に成形された膜よりも厚くなっている。そのため、サイドウォール絶縁膜１１１のドライエッチング後であっても第２面１０２ｂ上には、サイドウォール絶縁膜が残存することができる。

次に、サイドウォール絶縁膜１１１上に、第２シード膜１１２’を形成する。第２シード膜１１２’は、スパッタ成膜装置によって形成したＣｕ／Ｔｉの積層膜とすることができる。次に、第２シード膜１１２’上に、第２マスク１２５を形成する（Ｓ１０８）。第２マスク１２５は、レジスト膜で形成することができる。

次に、第２マスク１２５のバンプ形成領域に、第２バンプ１１６を形成するための第３開口部１２５ａを形成すると共に、良否判定領域に、第３開口部１２５ａの良否を判定するための第４開口部１２５ｂ及び第２柱状体１２５ｃを形成する（図１８、図２７及び図２８；Ｓ１０９）。第３開口部１２５ａ及び第４開口部１２５ｂは、露光・現像処理によって形成することができる。第３開口部１２５ａ及び第４開口部１２５ｂは同時に形成すると好ましい。第２柱状体１２５ｃは、第１マスク１２１の一部である。第２柱状体１２５ｃは、第４開口部１２５ｂを形成することによって形成される。第４開口部１２５ｂの外縁を画定する側壁によって形成される領域は、第２柱状体１２５ｃの外壁（側壁）を取り囲む。この場合、第２柱状体１２５ｃの外壁（側壁）と第４開口部１２５ｂの外縁を画定する側壁とは包含関係にあり、二重構造を構成する。あるいは、第２柱状体１２５ｃの外壁は、第４開口部１２５ｂの外縁を画定する側壁の一部を構成する。第２柱状体１２５ｃは、円柱状、多角柱等、種々の形状を採ることができる。図２７及び図２８に示す形態においては、第２柱状体１２５ｃは、円柱状に形成されている。第４開口部１２５ｂは、第２柱状体１２５ｃの側壁（側面）の形状（輪郭）又は第４開口部１２５ｂの内周側の側壁の形状（輪郭）を、半導体基板１０２に対して斜め方向から電子顕微鏡で観察できるように形成する。すなわち、第２柱状体１２５ｃの側壁と第４開口部１２５ｂの外縁側の側壁との間には、第２柱状体１２５ｃの側壁を観察できるような間隔を設ける。第２柱状体１２５ｃの大きさ及び形状は、第３開口部１２５ａの大きさ及び形状と同じにすると好ましい。第２柱状体１２５ｃの大きさ及び形状を第３開口部１２５ａの大きさ及び形状と同じに設定し、第２柱状体１２５ｃを第４開口部１２５ｂの中央に形成した場合、第４開口部１２５ｂの平面視で見た開口面積は、第３開口部１２５ａの平面視で見た開口面積の２倍以上であると好ましく、４倍以上であるとより好ましい。第２柱状体１２５ｃの側壁を観察しやすくなるからである。第４開口部１２５ｂは、第２開口部１２１ｂと同様の形態（例えば、形状、大きさ等）としてもよいし、別の形態としてもよい。第２柱状体１２５ｃは、第１柱状体１２１ｃと同様の形態（例えば、形状、大きさ等）としてもよいし、別の形態としてもよい。上述の第１開口部１２１ａと同様にして、第３開口部１２５ａの面方向の大きさ（例えば、開口径）Ｄ３を測定することによって、第３開口部１２５ａの良否を判定する（Ｓ１１０）。また、上述の第１柱状体１２１ｃと同様にして、第２柱状体１２５ｃの側壁（第４開口部１２５ｂの側壁）の形状（輪郭）を確認することによって、例えば、第２柱状体１２５ｃの高さ方向の中央部分の大きさ（直径、幅）Ｄ４が許容範囲内にあるかを確認することによって、第３開口部１２５ａの良否を確認する（Ｓ１１１）。第３開口部１２５ａの良否判定方法は、上述の第１開口部１２１ａの良否判定方法と同様に行うことができるので、その説明は省略する。そして、許容範囲内の第３開口部１２５ａが得られると共に、許容範囲内の第２柱状体１２５ｃが得られるまで、第２マスク１２５、第３開口部１２５ａ、並びに第４開口部１２５ｂ及び第２柱状体１２５ｃの形成を繰り返す（Ｓ１１４、Ｓ１０８〜Ｓ１１１）。

次に、貫通電極孔１２４内に導電材を充填して、第１貫通電極１１３を形成する。また、第３開口部１２５ａ及び第４開口部１２５ｂ内に、第３導電材１１４及び第４導電材１１５を充填して、第２バンプ１１６及び第４バンプ１６６を形成する（図１９；Ｓ１１２）。第４バンプ１６６は、必要ない場合には形成しなくてもよい。第１貫通電極１１３、第３導電材１１４及び第４導電材１１５は、第２シード膜１１２’をシード膜として用いた電解めっき法により形成することができる。第１貫通電極１１３及び第３導電材１１４は、例えば銅で形成することができる。第４導電材１１５は、例えば、ＮｉＡｕで形成することができる。

次に、第２マスク１２５を除去する（Ｓ１１３）。次に、第２マスク１２５下にあった第２シード膜１１２’を除去して、第２バリア膜１１２を形成する（図２０）。これにより、第１配線層１０６及び第１貫通電極１１３と電気的に接続された第２バンプ１１６が形成される。第２シード膜１１２’は、例えば、薬液Ｈ_３ＰＯ_４／Ｈ_２Ｏ_２／Ｈ_２Ｏ（１５／５／８０％）を用いたスプレータイプのウェットエッチングで除去することができる。第２シード膜１１２’は、約２〜３μｍと薄いため、選択的に除去可能である。また、最上層にある第４導電材１１５がマスクの働きをしてエッチングの進行を抑えることができる。ＡＦＭ測定により、万が一、第２バンプ間で高さ違いが生じた場合、第２バンプ１１６及び良否判定領域にある第４バンプ１６６の側壁形状を再確認／再比較することで、良否判定値の見直しをタイムリーに実施し、その後には、更に安定した製造をもたらすことが可能となる。

次に、ダイシングテープ（不図示）を半導体基板１０２の第２面１０２ｂ側に貼り付け、第１接着層１２２及び支持体１２３を除去する。その後、ダイシングによる個片化及びダイシングテープの除去を経て、半導体装置１００が製造される（図２１）。

積層体を製造する場合には、例えばフィリップチップボンディング装置を使用して、複数の半導体チップ１００を積層する（図７及び図８）。バンプ接続部以外の半導体チップ間には、封止樹脂として、例えばエポキシ系樹脂（図示なし）を充填することができる。

本発明の半導体装置の製造方法は、特に、電解めっきによってバンプを形成する方法に好適に適用することができる。本発明の半導体装置の製造方法は、ビアラスト法及びビラミドル法の両方に適用することができる。

本発明の半導体装置の製造方法によれば、バンプを形成するための開口部のばらつきを抑制することによって、バンプの高さにばらつきが生じることを抑制することができる。半導体チップを積層したときの接続不良の発生を抑制することができる。また、バンプの高さ不良が生じた半導体装置の廃棄コストを低減することができる。

第２実施形態に係る半導体装置の製造方法について説明する。図３１に、第２実施形態に係る製造方法を説明するための製造方法の一部のフローチャートを示す。第１実施形態においては、第１開口部の大きさの確認と第１柱状体（第２開口部）の側壁形状の確認とを別々の工程で行う。また、第３開口部の大きさの確認と第２柱状体（第４開口部）の側壁形状の確認とを別々の工程で行う。第２実施形態においては、第１開口部の大きさの確認及び第１柱状体（第２開口部）の側壁形状の確認を同一工程で行うことができる。また、第３開口部の大きさの確認及び第２柱状体（第４開口部）の側壁形状の確認を同一工程で行うことができる。

第２実施形態における上記以外の形態は、第１実施形態の形態と同様とすることができる。

第２実施形態によれば、第１実施形態と同様の効果を得ることができる。また、開口部の大きさの確認と柱状体（開口部）の側壁形状の確認とを同一工程で行うことにより、半導体装置の製造時間を短縮することができる。

第３実施形態に係る半導体装置の製造方法について説明する。図３２及び図３３に、第３実施形態に係る半導体装置の概略断面図を示す。図３２及び図３３に示す半導体チップ積層体は、２つの半導体チップが積層したものである。図３２は、バンプ形成領域の概略断面図である。図３３は、良否判定領域の概略断面図である。

第１実施形態においては、第１マスクの第１開口部及び第２マスクの第３開口部の両方について、第２開口部及び第１柱状体、並びに第４開口部及び第２柱状体を形成して、第１開口部及び第３開口部の両方の良否を判定した。そして、半導体装置（半導体チップ）の一方の面に第３バンプを形成し、他方の面に第４バンプを形成した。第３実施形態に係る半導体チップとしての半導体装置３００、及び半導体チップ積層体としての半導体装置３５０の製造方法においては、第１開口部及び第３開口部のうちのいずれか一方のみの良否を判定する。例えば、第１開口部の良否を判定して、第３開口部の良否を判定しない場合には、第２開口部を形成し、第４開口部を形成しない。この場合、第４バンプを有さない半導体装置（半導体チップ）（不図示）が製造される。第３開口部の良否を判定して、第１開口部の良否を判定しない場合には、第４開口部を形成し、第３開口部を形成しない。この場合、図３３に示すように、第４バンプ１６６を有し、第３バンプを有さない半導体装置（半導体チップ３００）が製造される。

第３実施形態における上記以外の形態は、第１実施形態の形態と同様とすることができる。

第３実施形態によれば、第１実施形態と同様の効果を得ることができる。また、第３実施形態は、バンプを形成するためのマスクが薄い、マスクの感度が良い等の理由で、開口部の不良が生ずる可能性が低い場合に、好適に適用することができる。

第４実施形態に係る半導体装置の製造方法について説明する。第１実施形態においては、平面形状の外形が四角形の第２開口部に、円柱状形の柱状体を１つ形成した。しかしながら、第２開口部の平面形状及び柱状体の形状は第１実施形態に限定されることはなく、柱状体ないし第２開口部の側壁の形状を観察できるものであれば種々の形態を採ることができる。図３４〜図４３に、第４実施形態において採り得る良否判定領域の例について示す。図３４〜図３８は、第２開口部及び第１柱状体を形成した第１マスクの概略平面図である。図３４〜図３８においては、第２開口部及び第１柱状体について示すが、図３４〜図３８に示す形態は、第４開口部及び第２柱状体についても適用することができる。図３９〜図４３は、図３４〜図３８に示すマスクに基づいて形成したバンプの概略平面図である。

図３４及び図３５に示す形態においては、１つの第２開口部に複数の第１柱状体が形成されている。柱状体の数を増やすことによって、第１開口部の側壁の形状と第１柱状体（第２開口部）の側壁の形状とがより強く相関づけられ、第１開口部の良否をより正確に判定することができる。

図３６及び図３７に示す形態においては、第１柱状体が第２開口部の側壁と一体化するように形成されている。これにより、第２開口部の面積を第１実施形態よりも縮小させることができる。

図３８に示す形態においては、第２開口部の平面形状は、四角形ではなく三角形に形成されている。三角形以外にも、円形、五角形以上の多角形等の採用することができる。

図３４〜図３８に示すような開口部を形成すると、良否判定領域には、それぞれ、図３９〜図４３に示すような平面形状を有するバンプが形成される。

第４実施形態における上記以外の形態は、第１実施形態の形態と同様とすることができる。

第４実施形態によれば、第１実施形態と同様の効果を得ることができる。

上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の半導体装置の製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の全開示に枠内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の全開示の枠内において、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。

本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。

本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

本発明は、貫通電極を有する半導体装置に好適に適用することができる。また、本発明は、当該半導体装置を組み込んだ装置及びデータ処理システムに適用することができる。

１００，３００，３５０ 半導体装置（半導体チップ）
１０１ バンプ形成領域
１０２ 半導体基板
１０２ａ 第１面
１０２ｂ 第２面
１０３ 素子形成層
１０４ 第１絶縁層
１０５ カバー膜
１０６ 第１配線層
１０７ 第１バリア膜
１０７’ 第１シード膜
１０８ 第１導電材
１０９ 第２導電材
１１０ 第１バンプ
１１１ サイドウォール絶縁膜
１１２ 第２バリア膜
１１２’ 第２シード膜
１１３ 第１貫通電極
１１４ 第３導電材
１１５ 第４導電材
１１６ 第２バンプ
１２１ 第１マスク
１２１ａ 第１開口部
１２１ｂ 第２開口部
１２１ｃ 第１柱状体
１２２ 第１接着層
１２３ 支持体
１２４ 貫通電極孔
１２５ 第２マスク
１２５ａ 第３開口部
１２５ｂ 第４開口部
１２５ｃ 第２柱状体
１５０ 半導体装置（半導体チップ積層体）
１５１ 良否判定領域
１５６ 第２配線層
１６０ 第３バンプ
１６６ 第４バンプ
１７１ 第１凹部
１７２ 第２凹部
６００ 半導体パッケージ
６０１ 半田ボール
６０２ 再配線層
６０３ インターフェイスチップ
６０４ リードフレーム
９０７ 貫通電極
９１１ 第１バンプ
９１５ マスク
９１５ａ 開口部
９１８，９１８ａ，９１８ｂ 第２バンプ
９２０ 半田
９３０ 第１半導体チップ
９６０ 第２半導体チップ

Claims (20)

1. 半導体基板の第１面側に第１マスクを形成する工程と、
   前記第１マスクに、第１開口部、及び前記第１開口部とは開口の平面形状が異なる第２開口部を形成する工程と、
   前記第２開口部の少なくとも一部の第１側壁の輪郭形状を基にして前記第１開口部の良否を判定する工程と、
   前記第１開口部の良否判定において前記第１開口部が合格と判定されたことに応答して、少なくとも前記第１開口部に電解めっきにより導電材を充填して第１バンプを形成する工程と、を含む、半導体装置の製造方法。
2. 前記第２開口部は、前記半導体基板の前記第１面に対して斜め方向から前記第１側壁の輪郭形状を観察できるように形成する、請求項１に記載の半導体装置の製造方法。
3. 前記第１開口部の良否を判定する工程において、前記半導体基板の前記第１面に対して斜め方向から前記第１側壁を観察して、前記第１側壁の輪郭形状が許容範囲内であるか否かを判定する、請求項１又は２に記載の半導体装置の製造方法。
4. 前記第１開口部の良否を判定する工程において、前記第１面に対して３０°〜６０°の方向から前記第１側壁の輪郭形状を観察する、請求項３に記載の半導体装置の製造方法。
5. 前記第２開口部の外縁を画定する側壁によって形成される領域は、前記第１側壁を取り囲む、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
6. 前記第１側壁は、前記第２開口部の外縁を画定する側壁の一部を構成する、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
7. 前記第１マスクの一部は柱状体形状を有し、
   前記第１開口部の良否を判定する工程において、前記柱状体の第１側壁の輪郭形状を基にして前記第１開口部の良否を判定する、請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
8. 前記第１開口部の良否を判定する工程において、前記半導体基板の前記第１面方向に沿った前記柱状体の少なくとも一部の大きさを基にして前記第１開口部の良否を判定する、請求項７に記載の半導体装置の製造方法。
9. 前記第１開口部の良否を判定する工程において、前記柱状体の高さの中央部分における前記柱状体の大きさが許容範囲よりも小さい場合に前記第１開口部を不合格と判定する、請求項７又は８に記載の半導体装置の製造方法。
10. 前記第２開口部を形成する工程において、１つの前記第２開口部内に、複数の前記柱状体を形成する、請求項７〜９のいずれか一項に記載の半導体装置の製造方法。
11. 前記第２開口部を形成する工程において、前記第２開口部の第１側壁の一部として前記柱状体を形成する、請求項７〜１０のいずれか一項に記載の半導体装置の製造方法。
12. 前記第２開口部は前記柱状体の少なくとも一部を取り囲む形状を有する、請求項７〜１１のいずれか一項に記載の半導体装置の製造方法。
13. 前記第１開口部の良否を判定する工程において、微細寸法測定用走査型電子顕微鏡を使用して前記第１開口部の良否を判定する、請求項１〜１２のいずれか一項に記載の半導体装置の製造方法。
14. 前記第１開口部の良否を判定する工程において、前記第１開口部が不合格と判定された場合、前記第１開口部の良否を判定する工程に前記第１マスクを除去する工程をさらに含む、請求項１〜１３のいずれか一項に記載の半導体装置の製造方法。
15. 前記第１マスクを除去する工程後、前記第１開口部が合格と判定されるまで、前記第１マスクを形成する工程、前記第１開口部及び前記第２開口部を形成する工程、前記第１開口部の良否を判定する工程、及び前記第１マスクを除去する工程を繰り返す、請求項１４に記載の半導体装置の製造方法。
16. 前記第１バンプを形成する工程において、前記第２開口部にも前記導電材を充填する、請求項１〜１５のいずれか一項に記載の半導体装置の製造方法。
17. 前記第１マスクはレジストであり、
    前記第１開口部及び前記第２開口部を形成する工程において、前記第１マスクの露光処理及び現像処理によって前記第１開口部及び前記第２開口部を形成する、請求項１〜１６のいずれか一項に記載の半導体装置の製造方法。
18. 前記第１開口部の良否を判定する工程において、前記第１マスクの上面における前記第１開口部の大きさを基にして前記第１開口部の良否をさらに判定する、請求項１〜１７のいずれか一項に記載の半導体装置の製造方法。
19. 前記第１マスクを形成する工程の前に、前記半導体基板の前記第１面側にシード膜を形成する工程をさらに含む、請求項１〜１８のいずれか一項に記載の半導体装置の製造方法。
20. 前記半導体基板の前記第１面とは反対側の第２面側に第２マスクを形成する工程と、
    前記第２マスクに、第３開口部及び第４開口部を形成する工程と、
    前記第４開口部の少なくとも一部の第２側壁の輪郭形状を基にして前記第３開口部の良否を判定する工程と、
    前記第３開口部の良否判定において前記第３開口部が合格と判定されたことに応答して、少なくとも前記第３開口部に電解めっきにより導電材を充填して第２バンプを形成する工程と、をさらに含み、
    前記第４開口部は、前記半導体基板の前記第２面に対して斜め方向から前記第２側壁の輪郭形状を観察できるように形成する、請求項１〜１９のいずれか一項に記載の半導体装置の製造方法。

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