JP2016127234A - Production method for resist structure - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 52
- 238000004528 spin coating Methods 0.000 claims description 14
- 238000000206 photolithography Methods 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims 1
- 229910000679 solder Inorganic materials 0.000 description 16
- 238000004544 sputter deposition Methods 0.000 description 12
- 238000010304 firing Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- MKYBYDHXWVHEJW-UHFFFAOYSA-N N-[1-oxo-1-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propan-2-yl]-2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidine-5-carboxamide Chemical compound O=C(C(C)NC(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F)N1CC2=C(CC1)NN=N2 MKYBYDHXWVHEJW-UHFFFAOYSA-N 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
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Abstract
Description
本発明は、高さがミクロンオーダーのはんだバンプを作製する際に有効な、レジスト構造体の製造方法に関する。 The present invention relates to a method for producing a resist structure, which is effective in producing solder bumps having a height of the order of microns.
従来、はんだバンプ形成方法としては、たとえば、めっき法、はんだボール搭載法、印刷法、スパッタ法などが挙げられ、微細化の観点からスパッタ法が有望視されている（特許文献１）。これら４つの手法には各々、以下の示すような長所と短所があることが公知である。 Conventionally, examples of the solder bump forming method include a plating method, a solder ball mounting method, a printing method, a sputtering method, and the like, and the sputtering method is considered promising from the viewpoint of miniaturization (Patent Document 1). Each of these four methods is known to have the following advantages and disadvantages.
めっき法は、微細パターンが可能であるという長所がある反面、精密な組成制御が必要であり、材料の選択性が狭く、スループットが低く、バンプ高さのバラツキが大きい等の短所がある。ゆえに、バンプのサイズ／ピッチは、４０μｍ／５０μｍ程度が限界である。 The plating method has the advantage that a fine pattern is possible, but requires precise composition control, and has disadvantages such as narrow material selectivity, low throughput, and large bump height variation. Therefore, the size / pitch of the bump is limited to about 40 μm / 50 μm.
はんだボール搭載法は、バンプ高さのバラツキが小さいという長所がある反面、微細パターンが難しい。それゆえ、バンプのサイズ／ピッチは、８０μｍ／１５０μｍ程度が現状である。 The solder ball mounting method is advantageous in that the variation in bump height is small, but a fine pattern is difficult. Therefore, the current size / pitch of the bump is about 80 μm / 150 μm.
印刷法は、安価に製造が可能であり、スループットが高く、バンプ高さを大きくできるという長所がある反面、バンプ高さのバラツキが大きく、バンプ内部にボイド（欠陥）が発生し易いという短所がある。このため、バンプのサイズ／ピッチは、８０μｍ／１００μｍ程度が限界である。 The printing method has the advantages that it can be manufactured at low cost, has a high throughput, and the bump height can be increased. However, the bump method has a large variation in bump height, and voids (defects) easily occur inside the bump. is there. For this reason, the size / pitch of the bump is limited to about 80 μm / 100 μm.
スパッタ法は、微細パターンが可能であると共に、バンプの組成制御が容易あり、材料の選択性が広く、バンプ高さのバラツキが小さいという長所がある反面、スループットが低いという短所がある。このような多くの長所を備えているので、スパッタ法によれば、バンプのサイズ／ピッチを、４０μｍ以下／５０μｍ以下とすることができる。
したがって、微細なバンプのサイズ／ピッチを実現する上で、スパッタ法が、他の手法に比べて有望であることから、高速成膜技術の開発が期待されていた。
The sputtering method has the advantages that fine patterning is possible, the bump composition is easily controlled, the material selectivity is wide, and the bump height variation is small, but the throughput is low. Since it has such many advantages, according to the sputtering method, the size / pitch of the bumps can be set to 40 μm or less / 50 μm or less.
Therefore, since the sputtering method is more promising than other methods in realizing a fine bump size / pitch, development of a high-speed film formation technique has been expected.
ただし、バンプの高さを稼ぐためには、スパッタ法により形成するバンプの高さより、大きな内部空間を有するレジスト構造体を、まずは用意する必要がある。
しかしながら、現実には、図４（ａ）〜（ｃ）に示すような工程により、図５（ａ）や図５（ｂ）の写真に示すようなレジスト形状が限界であった。つまり、レジスト形状の屋根（ヒサシ）と被処理体との距離は、図５（ａ）の場合は０．５μｍ程度、図５（ｂ）の場合でも１．４μｍ程度であり、２μｍ以上の距離とすることは困難であった。
However, in order to increase the height of the bump, it is first necessary to prepare a resist structure having an internal space larger than the height of the bump formed by the sputtering method.
However, in reality, the resist shape as shown in the photographs of FIGS. 5A and 5B is the limit due to the steps shown in FIGS. 4A to 4C. In other words, the distance between the resist-shaped roof (runner) and the object to be processed is about 0.5 μm in the case of FIG. 5A and about 1.4 μm in the case of FIG. 5B, which is a distance of 2 μm or more. It was difficult.
図６は、バンプサイズと各種基板（パッケージ基板、インターポーザー、デバイスチップ）との関係を示す模式的な断面図である。本発明は対象とするマイクロバンプは、パッケージ基板とインターポーザーとの間、あるいは、インターポーザーとデバイスチップとの間、に配置されるものである。従来のはんだボールやはんだバンプに比べて高さは低い（３〜８μｍ）ものの、マイクロバンプには、高さのバラツキにおいて、優れた均一性が求められる。
ゆえに、高さのバラツキが小さいマイクロバンプを形成するためには、バンプの高さより、大きな内部空間を有するレジスト構造体を、再現性よく安定に製造できる方法の開発が期待されていた。
FIG. 6 is a schematic cross-sectional view showing the relationship between the bump size and various substrates (package substrate, interposer, device chip). In the present invention, the target micro-bump is disposed between the package substrate and the interposer or between the interposer and the device chip. Although the height is lower (3 to 8 μm) than conventional solder balls and solder bumps, micro bumps are required to have excellent uniformity in height variation.
Therefore, in order to form micro bumps with small variations in height, development of a method capable of stably producing a resist structure having a larger internal space than the height of the bumps was expected.
本発明は、このような従来の実情に鑑みて考案されたものであり、マイクロバンプの形成に好適な、バンプの高さより、大きな内部空間を有するレジスト構造体の製造方法を提供することを目的とする。 The present invention has been devised in view of such a conventional situation, and an object of the present invention is to provide a method for producing a resist structure having a larger internal space than the height of a bump, which is suitable for forming a microbump. And
本発明の請求項１に記載のレジスト構造体の製造方法は、被処理体の一面上に、第一レジストからなる厚膜Ａと、第二レジストからなる厚膜Ｂとが順に積層されており、前記厚膜Ａの内部に形成された第一空間が、前記厚膜Ｂの内部に形成された第二空間と重なる位置に配され、かつ、前記第一空間と前記第二空間が連通してなる（レジスト）構造体の製造方法であって、前記厚膜Ａの厚さＤＡが前記厚膜Ｂの厚さＤＢより大きく、かつ、前記厚さＤＡと前記厚さＤＢが何れも、ミクロンオーダーとなるように、前記厚膜Ａを形成するステップＳＡと、前記厚膜Ｂを形成するステップＳＢとを順に備える。
本発明の請求項２に記載のレジスト構造体の製造方法は、請求項１において、前記厚膜Ａを形成するステップＳＡは、前記被処理体上に第一レジスト層をスピン塗布法により成膜する工程Ａ１と、前記工程Ａ１により形成された前記第一レジスト層を焼成する工程Ａ２とを備え、前記工程Ａ１と前記工程Ａ２を繰り返すことにより、前記厚膜Ａを所定の厚さとすることを特徴とする。
本発明の請求項３に記載のレジスト構造体の製造方法は、請求項２において、前記厚膜Ｂを形成するステップＳＢは、前記厚膜Ａ上に第二レジスト層をスピン塗布法により成膜する工程Ｂ１と、前記工程Ｂ１により形成された前記第二レジスト層を焼成する工程Ｂ２とを備え、前記工程Ｂ１と前記工程Ｂ２を繰り返すことにより、前記厚膜Ｂを所定の厚さとすることを特徴とする。
本発明の請求項４に記載のレジスト構造体の製造方法は、請求項３において、前記第一空間と前記第二空間の重なり方向から見て、前記第一空間の占有領域ＳＡが、前記第二空間の占有領域ＳＢより広く、かつ、前記占有領域ＳＡの中に前記占有領域ＳＢが含まれるように、フォトリソ法を用いて前記厚膜Ｂに前記第二空間を形成するステップＳＣと、ウェットエッチング法を用いて前記厚膜Ａに前記第一空間を形成するステップＳＤとを順に備えることを特徴とする。
In the method for manufacturing a resist structure according to claim 1 of the present invention, a thick film A made of a first resist and a thick film B made of a second resist are sequentially laminated on one surface of an object to be processed. The first space formed in the thick film A is disposed at a position overlapping the second space formed in the thick film B, and the first space and the second space communicate with each other. A method of manufacturing a (resist) structure, wherein the thickness DA of the thick film A is larger than the thickness DB of the thick film B, and the thickness DA and the thickness DB are both micron. A step SA for forming the thick film A and a step SB for forming the thick film B are sequentially provided so as to satisfy the order.
According to a second aspect of the present invention, there is provided a method for producing a resist structure according to the first aspect, wherein the step SA of forming the thick film A forms a first resist layer on the target object by spin coating. A step A1 and a step A2 of baking the first resist layer formed in the step A1, and the step A1 and the step A2 are repeated to make the thick film A have a predetermined thickness. Features.
According to a third aspect of the present invention, there is provided a method for producing a resist structure according to the second aspect, wherein in the step SB of forming the thick film B, a second resist layer is formed on the thick film A by a spin coating method. A step B1 and a step B2 of baking the second resist layer formed in the step B1, and the step B1 and the step B2 are repeated so that the thick film B has a predetermined thickness. Features.
According to Claim 4 of the present invention, in the method for manufacturing a resist structure according to Claim 3, the occupied area SA of the first space is the first space when viewed from the overlapping direction of the first space and the second space. A step SC for forming the second space in the thick film B using a photolithographic method so as to be wider than the occupied area SB of two spaces and to include the occupied area SB in the occupied area SA; Step SD which forms said 1st space in the said thick film A using an etching method is provided in order, It is characterized by the above-mentioned.
本発明では、第一レジストからなる厚膜Ａと、第二レジストからなる厚膜Ｂとを順に積層するために、前記厚膜Ａの厚さＤＡが前記厚膜Ｂの厚さＤＢより大きく、かつ、前記厚さＤＡと前記厚さＤＢが何れも、ミクロンオーダーとなるように、前記厚膜Ａを形成するステップＳＡと、前記厚膜Ｂを形成するステップＳＢとを順に備えている。これにより、その後の工程において、前記厚膜Ｂに開口部を形成することにより、この開口部を通して前記厚膜Ａをエッチングすることが可能となる。その結果、厚膜Ｂの下方に位置する厚膜Ａの内部には、被処理体の一面が露呈したミクロンオーダーの空間を形成することができる。この厚膜Ｂの開口部を通して、ミクロンオーダーの空間に露呈した被処理体の一面上に、スパッタ法などを用いて所望の導電部を形成することにより、ミクロンオーダーの高さを有するはんだバンプを作製することが可能となる。
したがって、本発明は、ミクロンオーダーの高さを有するマイクロバンプの形成に好適な、バンプの高さより、大きな内部空間を有するレジスト構造体の製造方法に寄与する。
In the present invention, in order to sequentially laminate the thick film A made of the first resist and the thick film B made of the second resist, the thickness DA of the thick film A is larger than the thickness DB of the thick film B, In addition, a step SA for forming the thick film A and a step SB for forming the thick film B are sequentially provided so that the thickness DA and the thickness DB are both in the order of microns. Thereby, in the subsequent process, by forming an opening in the thick film B, the thick film A can be etched through the opening. As a result, in the thick film A located below the thick film B, a micron-order space in which one surface of the object to be processed is exposed can be formed. A solder bump having a micron-order height is formed by forming a desired conductive part on one surface of the object to be exposed in a micron-order space through the opening of the thick film B using a sputtering method or the like. It can be produced.
Therefore, the present invention contributes to a method for manufacturing a resist structure having an internal space larger than the height of the bump, which is suitable for forming a microbump having a height on the order of microns.
以下では、本発明に係るレジスト構造体の製造方法の一実施形態について、図面に基づいて説明する。 Below, one Embodiment of the manufacturing method of the resist structure based on this invention is described based on drawing.
図１は、本発明に係るレジスト構造体の製造方法の一例を工程順に示す断面図である。
＜被処理体１０＞
図１（ａ）は、レジスト構造体を形成するために用いる被処理体１０を表わしている。この被処理体１０は、絶縁性の基体１１、第一導電部１２、絶縁部１３、及び、絶縁部１３の内部に配され、前記第一導電部１２と電気的に接する第二導電部１４、を含んで構成されている。第二導電部１４の上面は、第一導電部１２の上面と面一を成しており、第二導電部１４の上面と第一導電部１２の上面は何れも、露呈された状態にある。
FIG. 1 is a cross-sectional view showing an example of a method for producing a resist structure according to the present invention in the order of steps.
<Processing object 10>
FIG. 1A shows an object to be processed 10 used for forming a resist structure. The object to be processed 10 is disposed inside the insulating base 11, the first conductive portion 12, the insulating portion 13, and the insulating portion 13, and the second conductive portion 14 that is in electrical contact with the first conductive portion 12. , Including. The upper surface of the second conductive portion 14 is flush with the upper surface of the first conductive portion 12, and the upper surface of the second conductive portion 14 and the upper surface of the first conductive portion 12 are both exposed. .
＜第一レジストからなる厚膜Ａを形成する工程ＳＡ＞
図１（ｂ）〜図１（ｄ）は、第一レジストからなる厚膜Ａを形成する工程ＳＡを示している。本発明における第一レジストからなる厚膜Ａは、全膜厚を一回に形成するのではなく、多数回に分けて積層形成する手法により積層する。
前記厚膜Ａを形成するステップＳＡは、前記被処理体上に第一レジスト層をスピン塗布法により成膜する工程Ａ１［図１（ｂ）］と、前記工程Ａ１により形成された前記第一レジスト層を焼成する工程Ａ２［図１（ｃ）］とを備え、前記工程Ａ１と前記工程Ａ２を繰り返すことにより、前記厚膜Ａを所定の厚さ［図１（ｄ）］とする。
第一レジストとしては、アルカリ性現像液によって融解され、かつ感光性を持たないレジストが好適に用いられ、例えば、ＳＦ−７シリーズ（日本化薬株式会社製）、ＬＯＲシリーズ（日本化薬株式会社製）などが挙げられる。
<Process SA for Forming Thick Film A of First Resist>
FIG. 1B to FIG. 1D show a process SA for forming the thick film A made of the first resist. The thick film A made of the first resist in the present invention is not formed at a time, but is laminated by a technique in which the film is divided into many times.
In the step SA for forming the thick film A, the first resist layer formed by the step A1 [FIG. 1 (b)] for forming the first resist layer on the object to be processed by the spin coating method and the first step A1. Step A2 [FIG. 1C] for baking the resist layer is provided, and the thick film A is set to a predetermined thickness [FIG. 1D] by repeating Step A1 and Step A2.
As the first resist, a resist which is melted by an alkaline developer and does not have photosensitivity is suitably used. For example, SF-7 series (manufactured by Nippon Kayaku Co., Ltd.), LOR series (manufactured by Nippon Kayaku Co., Ltd.). ) And the like.
図１（ｂ）は、被処理体１０の一面、すなわち、絶縁部１３、及び、第二導電部１４、を被覆するように、第一レジスト層１５ａ（１５α）をスピン塗布法（Ｒ１は被処理体１０の回転を表わす）により成膜する［工程Ａ１］。塗布条件（単位時間あたりの塗布量、回転数Ｒ１など）は、適宜調整すればよい。
次いで、図１（ｃ）に示すように、前記工程Ａ１により形成された第一レジスト層１５ａ（１５α）を、加熱手段Ｈ１を用いて焼成する。これにより、焼成された第一レジスト層１５ａＢ（１５β）が得られる［工程Ａ２］。焼成条件（処理温度、処理時間など）は、適宜調整すればよい。
FIG. 1B shows that the first resist layer 15a (15α) is applied by spin coating (R1 is covered) so as to cover one surface of the object 10 to be processed, that is, the insulating portion 13 and the second conductive portion. The film is formed by [representing rotation of the processing body 10] [step A1]. The application conditions (application amount per unit time, rotation speed R1, etc.) may be adjusted as appropriate.
Next, as shown in FIG. 1C, the first resist layer 15a (15α) formed in the step A1 is baked using the heating means H1. Thereby, the baked first resist layer 15aB (15β) is obtained [Step A2]. The firing conditions (treatment temperature, treatment time, etc.) may be adjusted as appropriate.
図１（ｄ）は、工程Ａ１と工程Ａ２を複数回、繰り返すことにより、所定の厚さを有する厚膜Ａを形成した状態を表わしている。図１（ｄ）には、工程Ａ１と工程Ａ２を３回繰り返した構成例［１５ａＢ、１５ｂＢ、１５ｃＢ（１５β）］を表わしているが、本発明は３回に限定されるものではなく、４回以上でも構わない。また、工程Ａ１で成膜する膜の厚さには特に制限はなく、同じ厚さを繰り返しても良いし、異なる厚さとしても構わない。つまり、繰り返し回数や各膜の厚さは、適宜選択される。
ただし、厚膜Ａの全膜厚は、後工程においてミクロンオーダーの空間を形成するために、少なくとも２μｍ以上、１５μｍ以下とすることが好ましい。
FIG. 1D shows a state in which the thick film A having a predetermined thickness is formed by repeating the steps A1 and A2 a plurality of times. FIG. 1 (d) shows a configuration example [15aB, 15bB, 15cB (15β)] in which the steps A1 and A2 are repeated three times, but the present invention is not limited to three times. It does not matter if it is more than once. Moreover, there is no restriction | limiting in particular in the thickness of the film | membrane formed in process A1, The same thickness may be repeated and you may make it different thickness. That is, the number of repetitions and the thickness of each film are appropriately selected.
However, the total thickness of the thick film A is preferably at least 2 μm and not more than 15 μm in order to form a micron-order space in a subsequent process.
＜第二レジストからなる厚膜Ｂを形成する工程ＳＢ＞
図１（ｅ）〜図１（ｇ）は、第二レジストからなる厚膜Ｂを形成する工程ＳＢを示している。本発明における第二レジストからなる厚膜Ｂは、膜厚に応じて、単膜を一度に積層する手法、及び多数回に分けて積層する手法が用いられる。
前記厚膜Ｂを形成するステップＳＢは、前記厚膜Ａ（１５β）上に第二レジスト層をスピン塗布法により成膜する工程Ｂ１［図１（ｅ）］と、前記工程Ｂ１により形成された前記第二レジスト層を焼成する工程Ｂ２［図１（ｆ）］とを備え、前記工程Ｂ１と前記工程Ｂ２を繰り返すことにより、前記厚膜Ｂを所定の厚さ［図１（ｇ）］とする。
<Process SB for forming thick film B made of second resist>
FIG. 1E to FIG. 1G show a process SB for forming the thick film B made of the second resist. For the thick film B made of the second resist in the present invention, a method of laminating a single film at a time and a method of laminating in multiple times are used according to the film thickness.
The step SB for forming the thick film B is formed by the step B1 [FIG. 1 (e)] of forming a second resist layer on the thick film A (15β) by the spin coating method and the step B1. Step B2 [FIG. 1 (f)] for firing the second resist layer, and by repeating Step B1 and Step B2, the thick film B has a predetermined thickness [FIG. 1 (g)]. To do.
第二レジストとしては、フォトリソグラフィ処理によりエッチングされるレジストが好適に用いられ、例えば、ＯＦＰＲシリーズ（東京応化工業株式会社製）、ＫＭＰＲ１０００シリーズ（日本化薬株式会社製）、ＴＺＮＲシリーズ（東京応化工業株式会社製）、ＳＵ−８シリーズ（日本化薬株式会社製）、ＰＭＥＲシリーズ（東京応化工業株式会社製）、ＺＰＮシリーズ（日本ゼオン株式会社製）などが挙げられる。 As the second resist, a resist etched by photolithography is preferably used. For example, OFPR series (manufactured by Tokyo Ohka Kogyo Co., Ltd.), KMPR1000 series (manufactured by Nippon Kayaku Co., Ltd.), TZNR series (Tokyo Ohka Kogyo Co., Ltd.) Co., Ltd.), SU-8 series (Nippon Kayaku Co., Ltd.), PMER series (Tokyo Ohka Kogyo Co., Ltd.), ZPN series (Nihon Zeon Co., Ltd.), and the like.
図１（ｅ）は、厚膜Ａ（１５β）の上面を被覆するように、第二レジスト層１６ａ（１６α）をスピン塗布法（Ｒ２は被処理体１０の回転を表わす）により成膜する［工程Ｂ１］。塗布条件（単位時間あたりの塗布量、回転数Ｒ２など）は、適宜調整すればよい。
次いで、図１（ｆ）に示すように、前記工程Ｂ１により形成された第二レジスト層１６ａ（１６α）を、加熱手段Ｈ２を用いて焼成する。これにより、焼成された第二レジスト層１６ａＢ（１６β）が得られる［工程Ｂ２］。焼成条件（処理温度、処理時間など）は、適宜調整すればよい。
In FIG. 1E, the second resist layer 16a (16α) is formed by spin coating (R2 represents the rotation of the workpiece 10) so as to cover the upper surface of the thick film A (15β). Step B1]. Application conditions (application amount per unit time, rotation speed R2, etc.) may be adjusted as appropriate.
Next, as shown in FIG. 1 (f), the second resist layer 16a (16α) formed in the step B1 is baked using the heating means H2. Thereby, the baked second resist layer 16aB (16β) is obtained [Step B2]. The firing conditions (treatment temperature, treatment time, etc.) may be adjusted as appropriate.
図１（ｇ）は、工程Ｂ１と工程Ｂ２を複数回、繰り返すことにより、所定の厚さを有する厚膜Ｂを形成した状態を表わしている。図１（ｇ）には、工程Ｂ１と工程Ｂ２を２回繰り返した構成例［１６ａＢ、１６ｂＢ（１６β）］を表わしているが、本発明は２回に限定されるものではなく、３回以上でも構わない。また、工程Ｂ１で成膜する膜の厚さには特に制限はなく、同じ厚さを繰り返しても良いし、異なる厚さとしても構わない。つまり、繰り返し回数や各膜の厚さは、適宜選択される。 FIG. 1G shows a state in which the thick film B having a predetermined thickness is formed by repeating the steps B1 and B2 a plurality of times. FIG. 1G shows a configuration example [16aB, 16bB (16β)] in which the process B1 and the process B2 are repeated twice. However, the present invention is not limited to two times, but three times or more. It doesn't matter. Moreover, there is no restriction | limiting in particular in the thickness of the film | membrane formed at process B1, The same thickness may be repeated and you may make it different thickness. That is, the number of repetitions and the thickness of each film are appropriately selected.
ただし、厚膜Ｂの全膜厚は、後工程においてミクロンオーダーの空間を形成するために、少なくとも２μｍ以上、１０μｍ以下とすることが好ましい。
後述する、「フォトリソ法を用いて前記厚膜Ｂに第二空間を形成するステップＳＣ」において、第二空間を作製し易い程度の膜厚が、厚膜Ｂの全膜厚には求められる。
However, the total thickness of the thick film B is preferably at least 2 μm and not more than 10 μm in order to form a micron-order space in a subsequent process.
In the “step SC for forming the second space in the thick film B using a photolithographic method”, which will be described later, a film thickness that can easily produce the second space is required for the total film thickness of the thick film B.
＜厚膜Ｂに第二空間を形成するステップＳＣ＞
図１（ｈ）は、フォトリソ法を用いて前記厚膜Ｂ（１６β）に対して、該厚膜Ｂを貫通し、かつ、前記厚膜Ａ（１５β）の上面が露呈するように第二空間１６Ｈを形成する。
フォトリソ法を行う際には、開口部が口径１６ＷのマスクＭ１を用い、この開口部を通して、厚膜Ｂ（１６β）に対して波長ｈν（λ）の光を照射することにより、第二空間１６Ｈが形成される。図１（ｈ）において、符号１６ＨＳは第二空間１６Ｈを規定する、厚膜Ｂ（１６β）の内側面であり、符号１６ＨＢは、第二空間１６Ｈを規定する、厚膜Ａ（１５β）の露呈した上面である。
<Step SC for Forming Second Space in Thick Film B>
FIG. 1 (h) shows the second space so that the thick film B (16β) is penetrated through the thick film B and the upper surface of the thick film A (15β) is exposed using the photolithography method. 16H is formed.
When performing the photolithography method, the second space 16H is formed by irradiating the thick film B (16β) with light of the wavelength hν (λ) through the opening using a mask M1 having an aperture of 16W. Is formed. In FIG. 1 (h), reference numeral 16HS is the inner surface of the thick film B (16β) that defines the second space 16H, and reference numeral 16HB is the exposure of the thick film A (15β) that defines the second space 16H. This is the top surface.
その場合、次工程で形成される第一空間１５Ｈと前記第二空間１６Ｈの重なり方向から見て、第一空間１５Ｈの占有領域ＳＡが、第二空間１６Ｈの占有領域ＳＢより広く、かつ、前記占有領域ＳＡの中に前記占有領域ＳＢが含まれるように、前記厚膜Ｂ（１６β）に対する前記フォトリソが行われる。これにより、次工程において、前記厚膜Ａ（１５β）に対して第一空間１５Ｈを形成する際のマスクの開口部として機能する、第二空間１６Ｈを形成することができる。 In that case, the occupied area SA of the first space 15H is wider than the occupied area SB of the second space 16H when viewed from the overlapping direction of the first space 15H and the second space 16H formed in the next step, and The photolithography is performed on the thick film B (16β) so that the occupied area SB is included in the occupied area SA. Thereby, in the next step, it is possible to form the second space 16H that functions as an opening of the mask when forming the first space 15H with respect to the thick film A (15β).
＜厚膜Ａに第一空間を形成するステップＳＤ＞
図１（ｉ）は、ウェットエッチング法を用いて前記厚膜Ａ（１５β）に対して、該厚膜Ａを貫通し、かつ、前記被処理体１０の上面（１３、１４）が露呈するように第一空間１５Ｈを形成する。
<Step SD for forming the first space in the thick film A>
In FIG. 1 (i), the thick film A (15β) is penetrated through the thick film A (15β) by using a wet etching method, and the upper surfaces (13, 14) of the object to be processed 10 are exposed. The first space 15H is formed.
ウェットエッチング法を行う際には、薬液の温度などを適宜選択することにより、前記第一空間１５Ｈと前記第二空間１６Ｈの重なり方向から見て、前記第一空間１５Ｈの占有領域ＳＡが、前記第二空間１６Ｈの占有領域ＳＢより広くなるように、前記第一空間１５Ｈを形成する。図１（ｉ）において、符号１５ＨＳは、第一空間１５Ｈを規定する、厚膜Ａ（１５β）の内側面である。符号１５ＨＢは、第一空間１５Ｈを規定する、被処理体１０（絶縁部１３、第二導電部１４）の露呈した上面である。符号１５ＨＴは、前記第一空間１５Ｈと前記第二空間１６Ｈの重なり方向から見て、屋根状に延びる部位である。 When performing the wet etching method, by appropriately selecting the temperature of the chemical solution or the like, the occupied area SA of the first space 15H is the above-described area when viewed from the overlapping direction of the first space 15H and the second space 16H. The first space 15H is formed so as to be wider than the occupied area SB of the second space 16H. In FIG. 1I, reference numeral 15HS denotes an inner surface of the thick film A (15β) that defines the first space 15H. Reference numeral 15HB is an exposed upper surface of the target object 10 (insulating portion 13 and second conductive portion 14) that defines the first space 15H. Reference numeral 15HT denotes a portion extending like a roof when viewed from the overlapping direction of the first space 15H and the second space 16H.
ステップＳＤにおいては、第一空間１５Ｈの底面１５ＨＢに、被処理体１０の上面（絶縁部１３、第二導電部１４）が露呈するように、前記第一空間１５Ｈを形成することが重要である。これにより、後の工程において、スパッタ法を用いて形成される、はんだバンプが確実に、第二導電部１４と電気的に接続された構成とすることができる。 In step SD, it is important to form the first space 15H so that the upper surface (insulating portion 13 and second conductive portion 14) of the workpiece 10 is exposed on the bottom surface 15HB of the first space 15H. . Thereby, it can be set as the structure by which the solder bump formed using a sputtering method was electrically connected with the 2nd electroconductive part 14 reliably in the subsequent process.
また、図１（ｉ）に示した、各層を断面視する方向において、「（第二導電部１４の幅）＜（第二空間１６Ｈの開口径１６Ｗ）＜（第一空間１５Ｈの開口径１５Ｗ）」という関係式を満たすように、屋根状に延びる部位１５ＨＴの寸法を調整することも重要である。これにより、後の工程において、スパッタ法を用い、はんだバンプを形成した場合、前記はんだバンプが第二導電部１４を覆うとともに、はんだバンプの大きさ（直径、高さ）を制御して設けることが可能となる。 Further, in the direction of cross-sectional view of each layer shown in FIG. 1 (i), “(width of second conductive portion 14) <(opening diameter 16W of second space 16H) <(opening diameter 15W of first space 15H). It is also important to adjust the dimension of the portion 15HT extending in a roof shape so as to satisfy the relational expression ")". Thereby, in a later step, when the solder bump is formed by using the sputtering method, the solder bump covers the second conductive portion 14 and is provided by controlling the size (diameter, height) of the solder bump. Is possible.
＜レジスト構造体＞
図２および図３は何れも、本発明により作製されたレジスト構造体を示す断面ＳＥＭ写真である。
図２は、厚膜Ａに形成した第一空間１５Ｈの幅（内径）が３０μｍ、厚膜Ｂに形成した第二空間１６Ｈの幅（内径）が２０μｍとした、レジスト構造体であり、厚膜Ａと厚膜Ｂの合計膜厚は１２μｍである。
図２のレジスト構造体は、厚膜Ｂの開口部の径と比較して、厚膜Ａの径が大きいという特徴がある。
<Resist structure>
2 and 3 are cross-sectional SEM photographs showing a resist structure manufactured according to the present invention.
FIG. 2 shows a resist structure in which the width (inner diameter) of the first space 15H formed in the thick film A is 30 μm and the width (inner diameter) of the second space 16H formed in the thick film B is 20 μm. The total film thickness of A and thick film B is 12 μm.
The resist structure of FIG. 2 is characterized in that the diameter of the thick film A is larger than the diameter of the opening of the thick film B.
図３は、厚膜Ａに形成した第一空間１５Ｈの幅（内径）が６０μｍ、厚膜Ｂに形成した第二空間１６Ｈの幅（内径）が５０μｍとした、レジスト構造体であり、厚膜Ａと厚膜Ｂの合計膜厚は１２μｍである。
図３のレジスト構造体は、図２と同様に、厚膜Ｂの開口部の径と比較して、厚膜Ａの径が大きい。ただし、いずれの開口部の径も、図２に比べて２倍以上のサイズを有するという特徴がある。
図２に示すレジスト構造体は、以下に詳述する製造条件により、安定して作製することができる。図３についても、同様の製造条件により作成可能である。
FIG. 3 shows a resist structure in which the width (inner diameter) of the first space 15H formed in the thick film A is 60 μm, and the width (inner diameter) of the second space 16H formed in the thick film B is 50 μm. The total film thickness of A and thick film B is 12 μm.
In the resist structure of FIG. 3, the diameter of the thick film A is larger than the diameter of the opening of the thick film B, as in FIG. However, the diameter of any opening is characterized by having a size that is twice or more that of FIG.
The resist structure shown in FIG. 2 can be stably manufactured under the manufacturing conditions described in detail below. FIG. 3 can also be created under similar manufacturing conditions.
以下では、第一レジスト層を形成する塗布回数（２回、３回）と、塗布回数が２回目以降の焼成温度（１６０、１７０、１７５、１８０［℃］）とを変更して、図２に示すレジスト構造体を作製した各実験例について説明する。その際、塗布回数が１回目の焼成温度は１８０℃（Ｔ１）で固定した。以下の説明では、ｎ回目の焼成温度をＴｎと呼称する。 In the following, the number of times of application (2 times and 3 times) for forming the first resist layer and the baking temperature (160, 170, 175, 180 [° C.]) after the second time are changed as shown in FIG. Each experimental example in which the resist structure shown in FIG. At that time, the firing temperature of the first application was fixed at 180 ° C. (T1). In the following description, the n-th baking temperature is referred to as Tn.
（実験例１−４）
第一レジスト層１５ａＢとして、ＬＯＲをスピン塗布法により４μｍ成膜し、焼成温度１８０℃（Ｔ１）で焼成した。次いで、第一レジスト層１５ｂＢとして、ＬＯＲをスピン塗布法により４μｍ成膜し、焼成温度Ｔ２で焼成した。
焼成温度Ｔ２を１６０、１７０、１７５、１８０［℃］に設定した場合が順に、実験例１、実験例２、実験例３、実験例４である。各実験例において形成された第一レジスト層１５βは順に、試料Ｓ１、試料Ｓ２、試料Ｓ３、試料Ｓ４、と呼ぶ。
(Experimental Example 1-4)
As the first resist layer 15aB, 4 μm of LOR was formed by spin coating, and baked at a baking temperature of 180 ° C. (T1). Next, 4 μm of LOR was formed as the first resist layer 15bB by spin coating and baked at the baking temperature T2.
The cases where the firing temperature T2 is set to 160, 170, 175, 180 [° C.] are, in order, Experimental Example 1, Experimental Example 2, Experimental Example 3, and Experimental Example 4. The first resist layer 15β formed in each experimental example is referred to as a sample S1, a sample S2, a sample S3, and a sample S4 in this order.
（実験例５−８）
第一レジスト層１５ａＢとして、ＬＯＲをスピン塗布法により４μｍ成膜し、焼成温度１８０℃（Ｔ１）で焼成した。次いで、第一レジスト層１５ｂＢとして、ＬＯＲをスピン塗布法により４μｍ成膜し、焼成温度Ｔ２で焼成した。さらに、第一レジスト層１５ｃＢとして、ＬＯＲをスピン塗布法により４μｍ成膜し、焼成温度Ｔ３で焼成した。ただし、焼成温度はＴ２＝Ｔ３とした。
焼成温度Ｔ２を１６０、１７０、１７５、１８０［℃］に設定した場合が順に、実験例５、実験例６、実験例７、実験例８である。各実験例において形成された第一レジスト層１５βは順に、試料Ｓ５、試料Ｓ６、試料Ｓ７、試料Ｓ８、と呼ぶ。
(Experimental Example 5-8)
As the first resist layer 15aB, 4 μm of LOR was formed by spin coating, and baked at a baking temperature of 180 ° C. (T1). Next, 4 μm of LOR was formed as the first resist layer 15bB by spin coating and baked at the baking temperature T2. Further, as the first resist layer 15cB, LOR was formed to a thickness of 4 μm by a spin coating method, and baked at a baking temperature T3. However, the firing temperature was T2 = T3.
The cases where the firing temperature T2 is set to 160, 170, 175, and 180 [° C.] are, in order, Experimental Example 5, Experimental Example 6, Experimental Example 7, and Experimental Example 8. The first resist layer 15β formed in each experimental example is referred to as a sample S5, a sample S6, a sample S7, and a sample S8 in this order.
（実験例９）
第一レジスト層１５ａＢとして、ＬＯＲをスピン塗布法により８μｍ成膜し、１８０℃で焼成した。得られた第一レジスト層１５βは、試料Ｓ９と呼ぶ。
(Experimental example 9)
As the first resist layer 15aB, an LOR film having a thickness of 8 μm was formed by spin coating and baked at 180 ° C. The obtained first resist layer 15β is referred to as sample S9.
表１は、上述した各実験例の評価結果である。表１において、○印は「良好」、×印は「揮発不足」、△印は「ひび割れ」、−印は「該当データなし」を表わす。 Table 1 shows the evaluation results of the above experimental examples. In Table 1, “◯” indicates “good”, “×” indicates “insufficient volatilization”, “Δ” indicates “crack”, and “−” indicates “no applicable data”.
表１の結果から、以下の点が明らかとなった。
（Ａ１）塗布回数を１回として厚膜を形成した場合（Ｓ９）には、ひび割れ等が発生し、所望の高さは備えているが、レジストとして不適当な形状となる。
From the results in Table 1, the following points became clear.
(A1) When a thick film is formed with one application (S9), cracks and the like occur and the desired height is provided, but the resist is in an inappropriate shape.
（Ａ２）塗布回数２を２回として厚膜を形成した場合（Ｓ１−Ｓ４）には、２回目以降の焼成温度を特定の範囲（１７０−１７５［℃］）に設定した場合（Ｓ２、Ｓ３）、レジストとして好適な所望の高さと形状が得られる。この特定の範囲を外れた場合（Ｓ１、Ｓ４）には、揮発不足（溶媒除去不足）となり、高さも形状も不適当になったり、あるいは、上記Ｓ９と同様に、ひび割れ等が発生する等の不具合が生じた。 (A2) When a thick film is formed with the application number of times 2 being 2 (S1-S4), the second and subsequent firing temperatures are set to a specific range (170-175 [° C.]) (S2, S3) ), A desired height and shape suitable as a resist can be obtained. If it is out of this specific range (S1, S4), the volatilization is insufficient (solvent removal is insufficient), the height and shape are inappropriate, or cracks and the like occur as in S9. A malfunction occurred.
（Ａ３）塗布回数２を３回として厚膜を形成した場合（Ｓ５−Ｓ８）も、上記（Ａ２）と同様の結果であった。すなわち、２回目以降の焼成温度を特定の範囲（１７０−１７５［℃］）に設定した場合（Ｓ６、Ｓ７）、レジストとして好適な所望の高さと形状が得られる。この特定の範囲を外れた場合（Ｓ５、Ｓ８）には、揮発不足（溶媒除去不足）となり、高さも形状も不適当になったり、あるいは、上記Ｓ９と同様に、ひび割れ等が発生する等の不具合が生じた。 (A3) The same results as in (A2) above were obtained when a thick film was formed with the application number of 2 being 3 (S5-S8). That is, when the second and subsequent baking temperatures are set within a specific range (170 to 175 [° C.]) (S6 and S7), desired height and shape suitable as a resist can be obtained. If it is out of this specific range (S5, S8), the volatilization is insufficient (solvent removal is insufficient), the height and shape are inappropriate, or cracks and the like occur as in S9. A malfunction occurred.
上述した各実験例により、本発明に係るレジスト構造体の製造方法によれば、ミクロンオーダーの厚膜Ａを形成できることが確認された。 From the experimental examples described above, it was confirmed that the thick film A on the micron order can be formed according to the method for manufacturing a resist structure according to the present invention.
＜従来例＞
図４は、従来のレジスト構造体を用い、スパッタ法によりバンプを製造する方法の一例を示す断面図である。図４（ａ）において、１１０は被処理体、１１１は絶縁性の基体、１１２は第一導電部、１１３は絶縁部、１１４は第二導電部、１１５はレジストからなる被膜、１１５Ｈが被膜１１５に設けれらた開口部である。１００Ａ（１００）は、被処理体１１０の上にレジストからなる被膜１１１を設けた試料である。
<Conventional example>
FIG. 4 is a cross-sectional view showing an example of a method for manufacturing bumps by sputtering using a conventional resist structure. In FIG. 4A, 110 is an object to be processed, 111 is an insulating substrate, 112 is a first conductive portion, 113 is an insulating portion, 114 is a second conductive portion, 115 is a resist film, and 115H is a film 115. It is the opening part provided in. 100A (100) is a sample in which a film 111 made of a resist is provided on the object 110 to be processed.
図４（ｂ）は、前記開口部１１５Ｈを通過したスパッタ粒子を、第二導電部１１４を含み絶縁部１１３の特定領域を覆うように堆積させることによって、所望の被着体（Adherend）１２０Ａ（１２０）を形成してなる試料１００Ｂ（１００）である。その際、開口部１１５Ｈを除いた被膜１１５上にも、被着体１２０Ｂ（１２０）は形成される。
従来は、レジストからなる被膜１１５の膜厚が薄いため、被着体１２０Ａの上端部が、被着体１２０Ｂの開口部に被る下端部と近接する傾向にあった。このため、被着体１２０Ａの膜厚をミクロンオーダーの高さとすることは困難であった。
In FIG. 4B, the desired adherend 120A (Adherend) 120A is formed by depositing the sputtered particles that have passed through the opening 115H so as to cover a specific region of the insulating part 113 including the second conductive part 114. 120) is a sample 100B (100). At that time, the adherend 120B (120) is also formed on the coating 115 excluding the opening 115H.
Conventionally, since the film 115 made of resist is thin, the upper end portion of the adherend 120A tends to be close to the lower end portion that covers the opening portion of the adherend 120B. For this reason, it has been difficult to set the film thickness of the adherend 120A to a height on the order of microns.
図４（ｃ）は、前記レジストからなる被膜１１５を除去し、被処理体１１０の一面上に被着体１２０Ａ（１２０）を残すために、被膜１１５と被着体１２０Ｂ（１２０）を全て取り除くことが可能な、所望のエッチング液に試料１００Ｂ（１００）を浸漬する。
これにより、被処理体１１０の一面上に被着体１２０Ａ（２０）が残された試料１００Ｃ（１００）を得る。
4C, the film 115 made of the resist is removed, and the film 115 and the adherend 120B (120) are all removed to leave the adherend 120A (120) on one surface of the object 110. The sample 100B (100) is immersed in a desired etching solution.
Thus, a sample 100C (100) is obtained in which the adherend 120A (20) remains on one surface of the object 110.
図５は、従来例において作製されたレジスト構造体の一例を示す断面ＳＥＭ写真であり、図５（ａ）は、従来のリフトオフプロセスで使用される通常粘度のレジストを用いた場合、図５（ｂ）は、粘度の高いレジストを用い、１層目の膜厚を大きくして、高さを増大させた場合、を各々示している。 FIG. 5 is a cross-sectional SEM photograph showing an example of a resist structure manufactured in the conventional example. FIG. 5A shows a case where a resist having a normal viscosity used in the conventional lift-off process is used. b) shows a case where a resist having high viscosity is used and the thickness of the first layer is increased to increase the height.
図５より、以下の点が明らかとなった。
（５ａ）これまでのリフトオフプロセスのレジスト形成においては、図５（ａ）に示すような厚さ（０．５μｍ程度）しか達成することが難しかった。すなわち、厚い膜をリフトオフすることは困難であった。
（５ｂ）粘度の高いレジストを用いても、図５（ｂ）に示すような厚さ（１．４μｍ程度）しか達成することが難しかった。つまり、２μｍを超えるような、高さがミクロンオーダーのはんだバンプを作製するには不十分な厚さのレジスト構造しか得られなかった。
The following points became clear from FIG.
(5a) In resist formation in the conventional lift-off process, it has been difficult to achieve only a thickness (about 0.5 μm) as shown in FIG. That is, it is difficult to lift off a thick film.
(5b) Even when a resist having a high viscosity is used, it has been difficult to achieve only a thickness (about 1.4 μm) as shown in FIG. In other words, only a resist structure having a thickness insufficient to produce a solder bump having a height in the order of microns, exceeding 2 μm, was obtained.
図７は、従来例のレジスト構造体を用いバンプを形成した一例を示す断面ＳＥＭ写真であり、図８は、従来例のレジスト構造体を用いバンプを形成した他の一例を示す断面ＳＥＭ写真である。
図７は、厚さが０．２μｍのはんだバンプを、スパッタリング法により形成した場合、図８は、厚さが３μｍのはんだバンプを、スパッタリング法により形成した場合、を各々示している。
FIG. 7 is a cross-sectional SEM photograph showing an example in which bumps are formed using a conventional resist structure, and FIG. 8 is a cross-sectional SEM photograph showing another example in which bumps are formed using a conventional resist structure. is there.
7 shows a case where a solder bump having a thickness of 0.2 μm is formed by a sputtering method, and FIG. 8 shows a case where a solder bump having a thickness of 3 μm is formed by a sputtering method.
図７より、以下の点が明らかとなった。
（７ａ）レジスト構造体のリフトオフには問題ないものの、はんだバンプの量が十分でなく、実装工程に不具合が生じた。
The following points became clear from FIG.
(7a) Although there was no problem in the lift-off of the resist structure, the amount of solder bumps was not sufficient, and a problem occurred in the mounting process.
図８より、以下の点が明らかとなった。
（８ａ）第二レジストの屋根状の部分と、はんだバンプの部分（特に上端部）とが、固着しており、レジスト構造体のリフトオフが適切に行われない不具合が生じた。
The following points became clear from FIG.
(8a) The roof-like part of the second resist and the solder bump part (particularly the upper end part) are firmly fixed, resulting in a problem that the resist structure cannot be lifted off properly.
以上の結果より、本発明は、ミクロンオーダーの高さを有するマイクロバンプの形成に好適な、バンプの高さより、大きな内部空間を有するレジスト構造体の製造方法として、極めて有望であることが確認された。
したがって、本発明のレジスト構造体の製造方法は、ミクロンオーダーの高さを有するマイクロバンプの量産に寄与する。
From the above results, it is confirmed that the present invention is extremely promising as a method for producing a resist structure having an internal space larger than the height of the bump, which is suitable for forming a microbump having a height on the order of microns. It was.
Therefore, the method for producing a resist structure of the present invention contributes to mass production of micro bumps having a height on the order of microns.
以上、本発明のレジスト構造体の製造方法について説明してきたが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲で、適宜変更が可能である。 Although the method for producing a resist structure according to the present invention has been described above, the present invention is not limited to this and can be appropriately changed without departing from the spirit of the invention.
本発明は、レジスト構造体の製造方法に広く適用可能である。 The present invention is widely applicable to a method for manufacturing a resist structure.
１ 試料、１０ 被処理体、１１ 基体、１２ 第一導電部、１３ 絶縁部、１４ 第二導電部、１５β 厚膜Ａ、１５Ｈ 第一空間、１６β 厚膜Ｂ、１６Ｈ 第二空間。 DESCRIPTION OF SYMBOLS 1 Sample, 10 to-be-processed object, 11 base | substrate, 12 1st electroconductive part, 13 Insulating part, 14 2nd electroconductive part, 15 (beta) thick film A, 15H 1st space, 16 (beta) thick film B, 16H 2nd space.
Claims (4)
前記厚膜Ａの厚さＤＡが前記厚膜Ｂの厚さＤＢより大きく、かつ、前記厚さＤＡと前記厚さＤＢが何れも、ミクロンオーダーとなるように、前記厚膜Ａを形成するステップＳＡと、前記厚膜Ｂを形成するステップＳＢとを順に備える
ことを特徴とするレジスト構造体の製造方法。 A thick film A made of a first resist and a thick film B made of a second resist are sequentially laminated on one surface of the object to be processed, and the first space formed inside the thick film A is A method for producing a resist structure, which is disposed at a position overlapping with a second space formed inside a thick film B, and wherein the first space and the second space communicate with each other,
Forming the thick film A so that the thickness DA of the thick film A is larger than the thickness DB of the thick film B, and both the thickness DA and the thickness DB are on the order of microns. A method for manufacturing a resist structure, comprising: SA and step SB for forming the thick film B in order.
前記被処理体上に第一レジスト層をスピン塗布法により成膜する工程Ａ１と、
前記工程Ａ１により形成された前記第一レジスト層を焼成する工程Ａ２とを備え、
前記工程Ａ１と前記工程Ａ２を繰り返すことにより、前記厚膜Ａを所定の厚さとする
ことを特徴とする請求項１に記載のレジスト構造体の製造方法。 The step SA of forming the thick film A includes
A step A1 of forming a first resist layer on the object by spin coating;
And a step A2 of baking the first resist layer formed in the step A1.
2. The method of manufacturing a resist structure according to claim 1, wherein the thick film A has a predetermined thickness by repeating the step A1 and the step A2.
前記厚膜Ａ上に第二レジスト層をスピン塗布法により成膜する工程Ｂ１と、
前記工程Ｂ１により形成された前記第二レジスト層を焼成する工程Ｂ２とを備え、
前記工程Ｂ１と前記工程Ｂ２を繰り返すことにより、前記厚膜Ｂを所定の厚さとする
ことを特徴とする請求項２に記載のレジスト構造体の製造方法。 The step SB for forming the thick film B includes:
A step B1 of forming a second resist layer on the thick film A by a spin coating method;
A step B2 of baking the second resist layer formed in the step B1,
3. The method of manufacturing a resist structure according to claim 2, wherein the thick film B has a predetermined thickness by repeating the step B1 and the step B2.
前記第一空間の占有領域ＳＡが、前記第二空間の占有領域ＳＢより広く、かつ、前記占有領域ＳＡの中に前記占有領域ＳＢが含まれるように、フォトリソ法を用いて前記厚膜Ｂに前記第二空間を形成するステップＳＣと、ドライエッチング法を用いて前記厚膜Ａに前記第一空間を形成するステップＳＤとを順に備える
ことを特徴とする請求項３に記載のレジスト構造体の製造方法。 Seen from the overlapping direction of the first space and the second space,
The thick film B is formed by photolithography so that the occupied area SA of the first space is wider than the occupied area SB of the second space and the occupied area SB is included in the occupied area SA. The resist structure according to claim 3, further comprising: a step SC for forming the second space; and a step SD for forming the first space in the thick film A using a dry etching method. Production method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2016127234A true JP2016127234A (en) | 2016-07-11 |
| JP6448027B2 JP6448027B2 (en) | 2019-01-09 |
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ID=56359730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2015002292A Active JP6448027B2 (en) | 2015-01-08 | 2015-01-08 | Method for manufacturing resist structure |
Country Status (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63114146A (en) * | 1986-10-30 | 1988-05-19 | Fujitsu Ltd | Forming method of bump in semiconductor device |
| JPS6464220A (en) * | 1987-09-03 | 1989-03-10 | Sanyo Electric Co | Forming method for resist pattern |
| JPS6491135A (en) * | 1987-10-02 | 1989-04-10 | Fujitsu Ltd | Method for forming thick film of photoresist |
| JPH0414212A (en) * | 1990-05-02 | 1992-01-20 | Dainippon Printing Co Ltd | Resist pattern formation |
| JPH0831836A (en) * | 1994-07-18 | 1996-02-02 | Sony Corp | Metal layer forming method |
| JPH1197328A (en) * | 1997-09-17 | 1999-04-09 | Toshiba Corp | Method for forming resist pattern |
| JP2004200209A (en) * | 2002-12-16 | 2004-07-15 | Fuji Xerox Co Ltd | Method of forming conductive pattern of electrode, etc., surface light emitting type semiconductor laser using the same, and its manufacturing method |
| JP2010147102A (en) * | 2008-12-16 | 2010-07-01 | Sharp Corp | Method of manufacturing solar cell |
-
2015
- 2015-01-08 JP JP2015002292A patent/JP6448027B2/en active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63114146A (en) * | 1986-10-30 | 1988-05-19 | Fujitsu Ltd | Forming method of bump in semiconductor device |
| JPS6464220A (en) * | 1987-09-03 | 1989-03-10 | Sanyo Electric Co | Forming method for resist pattern |
| JPS6491135A (en) * | 1987-10-02 | 1989-04-10 | Fujitsu Ltd | Method for forming thick film of photoresist |
| JPH0414212A (en) * | 1990-05-02 | 1992-01-20 | Dainippon Printing Co Ltd | Resist pattern formation |
| JPH0831836A (en) * | 1994-07-18 | 1996-02-02 | Sony Corp | Metal layer forming method |
| JPH1197328A (en) * | 1997-09-17 | 1999-04-09 | Toshiba Corp | Method for forming resist pattern |
| JP2004200209A (en) * | 2002-12-16 | 2004-07-15 | Fuji Xerox Co Ltd | Method of forming conductive pattern of electrode, etc., surface light emitting type semiconductor laser using the same, and its manufacturing method |
| JP2010147102A (en) * | 2008-12-16 | 2010-07-01 | Sharp Corp | Method of manufacturing solar cell |
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