JP2016119462A - 基板ストリップ及びこれを利用した半導体パッケージ - Google Patents

基板ストリップ及びこれを利用した半導体パッケージ Download PDF

Info

Publication number
JP2016119462A
JP2016119462A JP2015244747A JP2015244747A JP2016119462A JP 2016119462 A JP2016119462 A JP 2016119462A JP 2015244747 A JP2015244747 A JP 2015244747A JP 2015244747 A JP2015244747 A JP 2015244747A JP 2016119462 A JP2016119462 A JP 2016119462A
Authority
JP
Japan
Prior art keywords
conductive
substrate
semiconductor package
chip mounting
plane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015244747A
Other languages
English (en)
Inventor
京 範 金
Kyoungbum Kim
京 範 金
元 チョル 林
Wonchul Lim
元 チョル 林
東 淑 金
Dongsuk Kim
東 淑 金
容 勲 金
Yonghoon Kim
容 勲 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2016119462A publication Critical patent/JP2016119462A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structure Of Printed Boards (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】半導体チップのパッケージング工程において、外部から流れ込む瞬間的な靜電放電又は高電流サージから半導体チップを保護できる基板ストリップ及びこれを利用した半導体パッケージの製造方法を提供する。【解決手段】本発明に係る基板ストリップは、複数のチップマウンティング領域及び前記複数のチップマウンティング領域の全部又は一部を囲む周辺領域を含み、前記チップマウンティング領域の各々が導電性平面を含む、基板本体と、前記周辺領域に位置する導電性支持構造体と、隣接する前記チップマウンティング領域の前記導電性平面を連結する第１導電ラインと、前記周辺領域に隣接するように配置された前記チップマウンティング領域の前記導電性平面と、前記導電性支持構造体を連結する第２導電ラインと、を含む。【選択図】図９

Description

本発明は、基板ストリップ及びこれを利用した半導体パッケージに係り、より詳細には、半導体パッケージの電気的損傷を防止できる基板ストリップ及びこれを利用した半導体パッケージに関する。
半導体製造技術の発展と共に、半導体回路の集積化が進んでいる。半導体回路の集積化は、半導体回路の製造単価を下げ、大量生産を可能にする点で継続的な研究が進んでいる。
半導体回路の集積化の進行に伴って、半導体回路を構成する構成要素のサイズが減少している。半導体回路を構成する構成要素のサイズの減少は、静電気放電に対する半導体回路の耐性に全般的に良くない影響を与える。例えば、集積化の進行に伴って、静電気放電に対する半導体回路の耐性が弱まる。従って、半導体回路を含む半導体装置自身の耐性改善と並んで、半導体装置の製造過程における静電気放電環境を改善するための研究が進んでいる。
米国特許第８、４２７、７９７号公報 米国特許第８、４８２、８９０号公報 米国特許第８、４２７、７９７号公報 米国特許第８、３７２、７２９号公報 米国特許公開第２０１２／０１８２６５０号明細書
本発明が解決しようとする課題は、半導体パッケージの電気的損傷を防止できる基板ストリップを提供することである。
本発明が解決しようとする課題は、半導体パッケージの電気的損傷を防止できる基板ストリップを利用した半導体パッケージの製造方法を提供することである。
本発明が解決しようとする課題は、以上で言及された課題に制限されず、言及されなかったその他の課題は、以下の記載から当業者に明確に理解されよう。
前記解決しようとする課題を達成するための本発明に係る基板ストリップは、複数のチップマウンティング領域及び前記複数のチップマウンティング領域の全部又は一部を囲む周辺領域を含み、前記チップマウンティング領域の各々が導電性平面を含む、基板本体と、前記周辺領域に位置する導電性支持構造体と、隣接する前記チップマウンティング領域の前記導電性平面を連結する第１導電ラインと、前記周辺領域に隣接するように配置された前記チップマウンティング領域の前記導電性平面と、前記導電性支持構造体を連結する第２導電ラインと、を含む。
一実施形態によれば、前記各チップマウンティング領域の前記導電性平面は、前記各チップマウンティング領域の周辺を囲む接地端子である。
一実施形態によれば、前記第１及び第２導電ラインは、前記導電形平面と共面を形成する。
一実施形態によれば、前記導電性支持構造体は、複数のダミーパッド端子、及び前記ダミーパッド端子を互いに電気的に連結する複数の相互連結ラインを含む。
一実施形態によれば、前記ダミーパッド端子は、マトリックスパターンに配列される。
一実施形態によれば、前記導電性支持構造体は、複数のダミーパッド端子の積層体として、前記ダミーパッド端子の積層体の各々が導電性ビアによって電気的に連結され、垂直方向に整列されたダミーパッド端子、及び前記ダミーパッド端子の積層体を互いに電気的に連結する複数の相互連結ラインを含む。
一実施形態によれば、前記ダミーパッド端子の積層体は、マトリックスパターンに配列される。
一実施形態によれば、前記チップマウンティング領域は、前記基板本体の上面の上に位置し、前記ダミーパッド端子の積層体の中で少なくとも１つは、前記基板本体の底面に電気的に露出される。
一実施形態によれば、前記チップマウンティング領域は、前記基板本体の上面の上に位置し、前記第１及び第２導電ラインは、前記基板本体の前記上面に沿って延長される。
一実施形態によれば、隣接する前記チップマウンティング領域の前記導電性平面及び前記第１導電ラインを連結する第１ビアと、前記周辺領域に隣接するように配置された前記チップマウンティング領域の前記導電性平面及び前記第２導電ラインを連結する第２ビアと、をさらに含む。
一実施形態によれば、前記チップマウンティング領域は、前記基板本体の上面の上に配置され、前記第１及び第２導電ラインは、前記ダミーパッド端子の中の少なくとも１つと共面を形成して前記基板本体の上面の下方内部に延長される。
前記解決しようとする課題を達成するための本発明に係る半導体パッケージは、互いに対向する第１及び第２面を有する基板と、前記基板の前記第１面上の導電性平面と、複数の導電性ラインと、を含み、前記導電性ラインの各々は、前記導電性平面に連結された近接端部（ｐｒｏｘｉｍａｔｅ ｅｎｄ）と、前記基板の側面と同一の共面を形成する末端部（ｄｉｓｔａｌ ｅｎｄ）とを有する。
一実施形態によれば、前記導電性ラインは、前記基板の前記第１面の外側縁に向かって直角に延長される。
一実施形態によれば、前記導電性平面は、前記基板の前記第１面の周辺領域の周りに延長された接地端子であり、前記導電性平面は、前記基板の前記周辺領域の全体を囲んで近接する。
一実施形態によれば、前記複数の導電性ラインの中で少なくとも１つは、前記基板の前記第１面の外側縁の各々に位置する。
一実施形態によれば、前記複数の導電ライン各々の前記近接端部は、前記導電性平面に重畳され、ビアによって前記導電性平面に連結される。
一実施形態によれば、前記導電性ライン及び前記導電性平面は、共面を形成し、前記複数の導電ライン各々の前記近接端部は、前記導電性平面に近接する。
一実施形態によれば、前記基板上及び前記基板内に積層され、垂直方向に整列された複数の導電性平面を含み、前記導電性平面の間を連結するビアを有する。
前記解決しようとする課題を達成するための本発明に係る半導体パッケージは、上面、下面、及び複数の側面を有する基板と、前記基板の前記側面に隣接する前記基板の周辺部分に延長された導電性平面と、各々の前記導電性平面に連結される近接端部（ｐｒｏｘｉｍａｔｅ ｅｎｄ）及び前記基板の前記側面の中の１つと共面を成す末端部（ｄｉｓｔａｌ ｅｎｄ）を有する複数の導電ラインと、前記基板の前記上面の上にマウンティングされた半導体チップと、前記半導体チップ及び前記基板の上面を覆う密封膜と、前記基板の下面に位置し、前記半導体チップに電気的に連結された連結端子と、を含む。
一実施形態によれば、前記複数の導電ラインは、前記基板の前記上面に配置される。
一実施形態によれば、前記複数の導電ラインは、前記基板の前記上面の下方の前記基板内にエンベデッド（埋め込み）される。
一実施形態によれば、前記密封膜の側面は、前記基板の前記側面と共面を形成する。
一実施形態によれば、前記導電ライン各々の前記近接端部は、ビアによって導電性平面に連結される。
一実施形態によれば、前記導電ライン各々の前記近接端部は、前記導電性平面と共面を形成することができ、前記導電ラインは、前記導電ライン各々の前記近接端部で前記導電性平面と近接する。
一実施形態によれば、前記導電性平面は、垂直方向に離隔された導電性平面の積層体内に含まれ、前記基板の前記上面の下方に整列される。
その他の実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
本発明の実施形態によれば、基板ストリップのチップマウンティング領域（ユニット領域）に形成された導電性平面（接地端子）が周辺領域（ダミー領域）に形成された導電性支持構造体（ダミー構造体）に電気的に連結される。これを用いて、半導体パッケージング工程中において、導電性支持構造体（ダミー構造体）に接地電圧を印加することによって、半導体チップをパッケージングする工程を遂行する際に外部から流れ込む瞬間的な靜電放電（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）又は高電流サージ（Ｓｕｒｇｅ）から半導体チップを保護できる。
本発明の実施形態による半導体パッケージ用の基板ストリップの概略的な平面図である。 本発明の実施形態による半導体パッケージ用の基板ストリップの概略的な平面図である。 本発明の実施形態による基板ストリップのユニット領域を示す平面図である。 本発明の実施形態による基板ストリップのユニット領域を示す平面図である。 図３のＤ部分を拡大した図面である。 本発明の実施形態による基板ストリップのダミー領域の一部分を示す平面図であって、図１及び図２のＡ部分の拡大された図面である。 本発明の実施形態による基板ストリップのダミー領域の一部分を示す平面図であって、図１及び図２のＡ部分の拡大された図面である。 本発明の実施形態による基板ストリップのダミー領域の一部分を示す平面図であって、図１及び図２のＡ部分の拡大された図面である。 本発明の一実施形態による基板ストリップの一部分を拡大した平面で、図１のＢ部分を示す。 本発明の一実施形態による基板ストリップの一部分を拡大した平面図で、図１のＣ１部分を示す。 本発明の一実施形態による基板ストリップの一部分を拡大した平面で、図２のＣ２部分を示す。 本発明の実施形態による基板ストリップの一部分を示す断面図である。 本発明の実施形態による基板ストリップの一部分を示す断面図である。 本発明の実施形態による基板ストリップの一部分を示す断面図である。 本発明の実施形態による基板ストリップを利用した半導体パッケージの製造方法を示す順序図である。 本発明の実施形態による基板ストリップを利用した半導体パッケージの製造方法を示す図面である。 本発明の実施形態による基板ストリップを利用した半導体パッケージの製造方法を示す図面である。 本発明の実施形態による基板ストリップを利用した半導体パッケージの製造方法を示す図面である。 本発明の実施形態による基板ストリップを利用した半導体パッケージの製造方法を示す図面である。 図１６及び図１７のＥ部分を拡大した図面である。 本発明の実施形態による半導体パッケージの平面図である。 本発明の実施形態による半導体パッケージが適用される電子装置を示す図面である。 本発明の実施形態による半導体パッケージが適用される電子装置を概略的に示すブロック図である。
本発明の長所及び特徴、そして、それらを達成する方法は、添付される図面と共に詳細に後述されている実施形態を参照すれば、明確になる。しかし、本発明は、以下に開示する実施形態に限定されず、相異なる多様な形態に具現できる。即ち、本実施形態は単に、本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に報せるために提供されており、本発明は本実施形態によってではなく、請求項の範疇によってのみ定義される。明細書の全文に亘って同一の参照符号は、同一の構成要素を称する。
本明細書で使用された用語は、実施形態を説明するためのものであり、本発明を制限しない。本明細書で単数形は、文言で特別に言及しない限り、複数形も含む。明細書で使用される‘含む（ｃｏｍｐｒｉｓｅｓ）’及び／又は‘含む（ｃｏｍｐｒｉｓｉｎｇ）’は、言及された構成要素、段階、動作、及び／又は素子以外の、１つ以上の他の構成要素、段階、動作、及び／又は素子の存在又は追加を排除しない。
以下、図面を参照して本発明の実施形態による半導体パッケージに対して詳細に説明する。
図１及び図２は、本発明の実施形態による半導体パッケージ用の基板ストリップの概略的な平面図である。
図１及び図２を参照すれば、基板ストリップ１０ａ、１０ｂは、回路パターンを有する印刷回路基板である。例えば、基板ストリップ１０ａ、１０ｂの本体は、樹脂、感光性液相誘電体（ｐｈｏｔｏｓｅｎｓｉｔｉｖｅ ｌｉｑｕｉｄ ｄｉｅｌｅｃｔｒｉｃｓ）、感光性乾式フィルム誘電体（ｐｈｏｔｏｓｅｎｓｉｔｉｖｅ ｄｒｙ−ｆｉｌｍ ｄｉｅｌｅｃｔｒｉｃｓ）、ポリイミド可撓性フィルム（Ｐｏｌｙｉｍｉｄｅ ｆｌｅｘｉｂｌｅ ｆｉｌｍ）、熱硬化性乾式フィルム（Ｔｈｅｒｍａｌｌｙ ｃｕｒｅｄ ｄｒｙ ｆｉｌｍｓ）、熱硬化性液相誘電体（Ｔｈｅｒｍａｌｌｙ ｃｕｒｅｄ ｌｉｑｕｉｄ ｄｉｅｌｅｃｔｒｉｃｓ）、樹脂コーティングされた銅ホイル（Ｒｅｓｉｎ ｃｏａｔｅｄ ｃｏｐｐｅｒ ｆｏｉｌ、ＲＣＣ）、熱電プラスチック（Ｔｈｅｒｍｏｐｌａｓｔｉｃ）、又は、可撓性樹脂（ｆｌｅｘｉｂｌｅ ｒｅｓｉｎ）からなる。他の例として、基板ストリップ１０ａ、１０ｂの本体は、セラミックで形成される。
実施形態によれば、基板ストリップ１０ａ、１０ｂは、半導体チップ１００が実装される複数のユニット領域（チップマウンティング領域）１０Ｕ及びユニット領域１０Ｕを囲む周辺領域を占めるダミー領域（周辺領域）１０Ｄを含む基板本体（付番なし）を含む。ユニット領域１０Ｕは、互いに直交する第１方向Ｄ１及び第２方向Ｄ２に沿って、基板ストリップ１０ａ、１０ｂの基板本体の表面に配列される。 本実施形態では、基板ストリップ１０ａ、１０ｂの上部面は、長方形状を有し、第１方向Ｄ１に沿って配列されたユニット領域１０Ｕの数と第２方向Ｄ２に沿って配列されたユニット領域１０Ｕの数とが異なる。しかし、本発明は、これに限定されない。また本実施形態では、ユニット領域１０Ｕは一定な間隔に配列されている、即ち、第１方向Ｄ１におけるユニット領域１０Ｕの間隔と第２方向Ｄ２におけるユニット領域１０Ｕの間隔とは、実質的に同一である。しかし、本発明は、これに限定されない。
図１を参照すれば、各行（第２方向Ｄ２に沿う）のユニット領域１０Ｕは、隣接する行のユニット領域１０Ｕと共に整列されて規則的なのマトリックスパターンを定義する。これと異なり、図２を参照すれば、各行のユニット領域１０Ｕは、隣接する行のユニット領域１０Ｕとオフセット（ｏｆｆｓｅｔ）されて不規則なマトリックスパターンを定義する。この場合、ユニット領域１０Ｕの各列（第１方向Ｄ１に沿う）は、ジグザグ形状に配列される。しかし、本発明は、図１及び図２に示されたユニット領域１０Ｕの配列に限定されない。
他の実施形態では、ダミー領域１０Ｄは、ユニット領域１０Ｕのグループの間にも配置される。この場合、ユニット領域１０Ｕの各グループは、ダミー領域１０Ｄによってユニット領域１０Ｕの他のグループから分離された複数のユニット領域１０Ｕを含む。これに対する詳細な説明は、後述する。
ダミー構造体（即ち、導電性支持構造体）３０がダミー領域１０Ｄに形成される。ダミー構造体３０は、支持構造体として提供され、ユニット領域１０Ｕに形成された回路パターンと同時に形成される。これに加えて、図示しないが、ダミー領域１０Ｄは、整列ホール、スロット、及び／又は整列マーク等のような他の構造物を含み得る。整列ホールは、基板ストリップ１０ａ、１０ｂに対する工程を遂行する時の基準点として使用され、スロットは、基板ストリップ１０ａ、１０ｂの歪み現象（ｗａｒｐａｇｅ）を最少化又は防止に使用される。
図３及び図４は、本発明の実施形態による基板ストリップ１０ａ、１０ｂのユニット領域１０Ｕａ、１０Ｕｂを示す平面図である。図５は、図３のＤ部分を拡大した図面である。
図３及び図４を参照すれば、ユニット領域１０Ｕａ、１０Ｕｂは、ボンディングパッド２１、内部配線（ＩＣ）、入出力パッド２３、パワー端子（図示せず）、及び接地端子（導電性平面）２５を含む。ユニット領域１０Ｕａ、１０ｂの中心部に半導体チップ１００ａ、１００ｂが各々実装される。一方、本発明は、これに限定されず、例えば、半導体チップ１００ａ、１００ｂの表面積は、ユニット領域１０Ｕの表面積の約５０％以上を占める場合もある。
図３に示された実施形態によれば、基板ストリップ１０の上面においてボンディングパッド２１が半導体チップ１００ａの周囲に配置される。半導体チップ１００ａのパッドがワイヤ（Ｗ）ボンディングによってボンディングパッド２１に電気的に連結される。特に、入出力パッド２３がボンディングパッド２１が離隔されてユニット領域１０Ｕａの上面又は下面に配置される。入出力パッド２３は、内部配線（ＩＣ）を通じてボンディングパッド２１に電気的に連結される。
図４に示された実施形態によれば、半導体チップ１００ｂは、フリップチップ（ｆｌｉｐ ｃｈｉｐ）のボンディング方式により実装される。言い換えれば、ユニット領域１０Ｕｂの中心部にボンディングパッド２１が配置され、導電性バンプ（図示しない）を介して半導体チップ１００ｂのパッドがボンディングパッド２１に付着される。また、入出力パッド２３が互いに離隔され、ボンディングパッド２１に電気的に連結される。入出力パッド２３は、ユニット領域１０Ｕｂの上面又は下面に配置される。入出力パッド２３は、内部配線（ＩＣ）を通じてボンディングパッド２１に電気的に連結される。
さらに、図３、図４、及び図５を参照すれば、接地端子２５がユニット領域１０Ｕａ又は１０Ｕｂの周囲に配置されて半導体チップ１００ａ又は１００ｂを囲む。一実施形態で、接地端子２５は、導電性平面である。また、接地端子２５は、ユニット領域１０Ｕａ又は１０Ｕｂの周辺全体に近接して半導体チップ１００ａ又は１００ｂを囲む閉ループを定義する。一実施形態で、接地端子２５は、ユニット領域１０Ｕａ又は１０Ｕｂの最外殻に配置され、ユニット領域１０Ｕに形成されるパターンの中で最も広い面積を占め得る。一実施形態で、接地端子２５は、入出力パッド２３の側部を部分的に囲む。
図６、図７、及び図８は、本発明の実施形態による基板ストリップのダミー領域の一部分を示す平面図であって、図１及び図２のＡ部分を示す。図面の各々は、ダミー領域に含まれたダミー構造体３０の一部分を示す。
図６、図７、及び図８を参照すれば、基板ストリップ１０のダミー領域１０Ｄにダミー構造体３０が配置される。実施形態によれば、ダミー構造体３０は、平面的な観点で、ダミー領域１０Ｄの表面に対して２次元的に配列された複数のダミーパッド部（ダミーパッド端子）３１及びダミーパッド部３１を連結する連結部（相互連結ライン）３３を含む。ダミーパッド部３１は、多様な形状を有する。例えば、ダミー構造体３０のダミーパッド部３１は、図６に示したように円形であるか、図７に示したように長方形であるか、又は図８に示したように、多角形である。また、複数のダミーパッド部３１は、行及び列に沿って配列されて行（又は列）が互いに整列される規則的なマトリックスパターン、又は行（又は列）が互いに対してオフセットされる不規則なマトリックスパターンを定義する。
実施形態で、ダミー構造体３０は、例えば、銅、銅合金、銀、パラジウム、白金、金、銀−パラジウム合金、ニッケルのような金属物質から形成される。このようなダミー構造体３０は、基板ストリップ１０ａ、１０ｂの強度を高め、基板ストリップ１０ａ、１０ｂの変形を防止する。さらに、実施形態によれば、ダミー構造体３０は、図３及び図４のユニット領域１０Ｕａ又は１０Ｕｂに形成されるボンディングパッド２１、内部配線（ＩＣ）、入出力パッド２３、及びパワー及び接地端子２５と共に形成される。また、続いて説明されるように、ダミー構造体３０は、ユニット領域１０Ｕａ、１０Ｕｂに形成された接地端子２５に電気的に連結される。
図９は、本発明の一実施形態による基板ストリップの一部分を拡大した平面図であって、図１、及び図２のＢ部分を示す。特に、図９は、ユニット領域１０Ｕの一部分とユニット領域１０Ｕに隣接するダミー領域１０Ｄの一部分とを示す。
図１又は図２と図９を参照すれば、第１導電ライン４１が、ダミー領域１０Ｄに隣接するユニット領域１０Ｕに配置された接地端子２５をダミー構造体３０に電気的に連結する。第１導電ライン４１は、鍍金工程を利用して形成される。鍍金工程は、無電解鍍金（Ｅｌｅｃｔｒｏｌｅｓｓ Ｐｌａｔｉｎｇ）又は電解鍍金（Ｅｌｅｃｔｒｏ Ｐｌａｔｉｎｇ）の何れかによる。例えば、第１導電ライン４１は、アルミニウム（Ａｌ）、銅（Ｃｕ）、錫（Ｓｂ）、金（Ａｕ）、ニッケル（Ｎｉ）又は鉛（Ｐｂ）のような金属物質から形成される。
図１０は、本発明の一実施形態による基板ストリップの一部分を拡大した平面図で、図１のＣ１部分を示す。特に、図１０は、隣接するユニット領域１０Ｕの一部分を示す。
図１及び図１０を参照すれば、隣接するユニット領域１０Ｕの接地端子２５は、第２導電ライン４３を通じて互いに電気的に連結される。本実施形態で、第２導電ライン４３は、第１方向Ｄ１に延長されて第１方向Ｄ１において互いに隣接するユニット領域１０Ｕの接地端子２５に連結され、第２導電ライン４３は、第２方向Ｄ２に延長されて第２方向Ｄ２において互いに隣接するユニット領域の接地端子２５に連結される。第２導電ライン４３は、鍍金工程を利用して形成される。鍍金工程は、無電解鍍金（Ｅｌｅｃｔｒｏｌｅｓｓ Ｐｌａｔｉｎｇ）と電解鍍金（Ｅｌｅｃｔｒｏ Ｐｌａｔｉｎｇ）の何れかによる。例えば、導電ラインは、アルミニウム（Ａｌ）、銅（Ｃｕ）、錫（Ｓｎ）、アンチモン（Ｓｂ）、金（Ａｕ）、ニッケル（Ｎｉ）又は鉛（Ｐｂ）のような金属物質から形成される。
本実施形態によれば、第１及び第２導電ライン４１、４３を通じてユニット領域１０Ｕの接地端子２５は、ダミー構造体３０に電気的に連結される。即ち、ユニット領域１０Ｕの接地端子２５とダミー構造体３０とは、等電位状態を有する。
図１１は、本発明の一実施形態による基板ストリップの一部分を拡大した平面図で、図２のＣ２部分を示す。特に、図１１は、隣接する２つのユニット領域１０Ｕの一部分と、該隣接する２つのユニット領域１０Ｕに隣接する他の１つのユニット領域１０Ｕの一部分を示す。ここで、隣接する３つのユニット領域１０Ｕの接地端子２５は、図１０を参照して説明し示したように、第２導電ライン４３によって連結される。
図１２、図１３、及び図１４は、本発明の実施形態による基板ストリップの一部分を示す断面図である。
これらの断面図は何れも、１つのダミー領域１０Ｄと２つのユニット領域１０Ｕの各々の一部を含む。
図１２、図１３、及び図１４を参照すれば、ユニット領域１０Ｕの各々は、図３及び図４を参照して説明したように、ボンディングパッド２１、内部配線（ＩＣ）、入出力パッド２３、パワー端子、及び接地端子２５を含む。そして、ダミー領域１０Ｄにおいて基板ストリップ１０は、図６、図７、及び図８を参照して説明したように、ダミーパッド部３１及び連結部３３を含むダミー構造体３０を含む。
図１２、図１３、及び図１４は厳密には、図４にのみ対応しているが、図３に対応する図面は当業者には容易に想到できるであろう。
更に詳細には、図１２、図１３、及び図１４の各々に示す基板ストリップ１０ｘ、１０ｙ、１０ｚは、垂直方向に積層された複数の絶縁層を含み、ユニット領域１０Ｕの各々に積層された絶縁層の間に内部配線（ＩＣ）が配置され、周辺部の最外廓に接地端子２５が配置される。そして、先に説明したように、ユニット領域１０Ｕの各々の上面に図４の半導体チップ１００ｂとして示した半導体チップ１００が実装される。
また、ダミー領域１０Ｄにおいて、積層された２つの絶縁層の間にダミーパッド部３１及び連結部（図６、図７、及び図８の３３）が配置される。即ち、図６、図７、及び図８を参照して説明したダミーパッド部３１及び連結部３３は、基板ストリップ１０ｘ、１０ｙ、１０ｚ内に垂直方向に積層された構造を有する。また、ダミー構造体３０は、互いに垂直方向に整列されたダミーパッド部３１を連結する導電性ビア３５を含む。これによって、ダミー領域１０Ｄに配置されるダミーパッド部３１、連結部３３、及び導電性ビア３５は、電気的に共通に連結される。
或る実施形態によれば、絶縁層は、熱硬化性樹脂等の高分子物質、ＦＲ−４（Ｆｌａｍｅ Ｒｅｔａｒｄａｎｔ ４）、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ ｕｐ Ｆｉｌｍ）等のエポキシ系樹脂、又はプリプレグ（ＰＰＧ）を含む。そして、内部配線（ＩＣ）、入出力パッド２３、パワー端子、及び接地端子２５、ダミーパッド部３１、及び連結部３３は、フォトレジストパターンをマスクとして利用した鍍金工程を実施して形成される。前記鍍金工程は、無電解鍍金（Ｅｌｅｃｔｒｏｌｅｓｓ Ｐｌａｔｉｎｇ）又は電解鍍金（Ｅｌｅｃｔｒｏ Ｐｌａｔｉｎｇ）の何れかによる。内部配線（ＩＣ）、ダミーパッド部３１、及び連結部３３は、銅、銅合金、銀、パラジウム、白金、金、銀−パラジウム合金、ニッケルなどの金属物質から形成される。
図１２に示された基板ストリップ１０ｘにおいて、ダミー領域１０Ｄに隣接するユニット領域１０Ｕの接地端子２５は、第１導電ライン４１を通じてダミー構造体３０に電気的に連結される。ここで、第１導電ライン４１は、基板ストリップ１０ｘの上面に例えば鍍金工程を利用して形成される。そして、互いに隣接するユニット領域１０Ｕの接地端子２５は、第２導電ライン４３を通じて電気的に連結され、第２導電ライン４３は、基板ストリップ１０ｘの上面に例えば鍍金工程を利用して形成される。
図１３に示された基板ストリップ１０ｙにおいて、ユニット領域１０Ｕの接地端子２５をダミー構造体３０に連結する第１導電ライン４１は、基板ストリップ１０ｙを構成する絶縁層の内、基板ストリップ１０ｙの上面直下の２つの絶縁層の間に形成される。本実施形態では、第１導電ライン４１は、接地端子２５及びダミーパッド部３１と共面形成される。同様に、第２導電ライン４３は、基板ストリップ１０ｙの上面直下の２つの絶縁層の間に形成される。第２導電ライン４３は、接地端子２５と共面を成し、接地端子２５に電気的に連結される。
図１４に示された基板ストリップ１０ｚにおいては、基板ストリップ１０ｚは、ユニット領域１０Ｕの各々に積層された複数の接地端子２５を含み、該積層された複数の接地端子２５は、ビアを通じて連結される。
そして、同一の積層レベルに位置する接地端子２５とダミーパッド部３１とは、第１導電ライン４１を通じて互いに連結される。即ち、第１導電ライン４１は、基板ストリップ１０ｚの内で積層されて、積層された接地端子２５及び積層されたダミーパッド部３１の各々に連結される。また、互いに隣接するユニット領域１０Ｕで同一の積層レベルに位置する接地端子２５は、第２導電ライン４３を通じて互いに連結される。即ち、第２導電ライン４３は、基板ストリップ１０内で積層されて、積層された接地端子２５の各々に連結される。
図１３及び図１４に示した実施形態において、各積層平面に属する第１導電ライン４１、接地端子２５、及びダミーパッド部３１は、連続する（ｃｏｎｔｉｇｕｏｕｓ、切れ目のない）導電パターン（ｃｏｎｄｕｃｔｉｖｅ＿ｔｒａｃｅ）として形成される。同様に、図１３及び図１４に示した実施形態において各積層平面に属する第２導電ライン４３及び接地端子２５は、連続する導電パターンとして形成される。
本実施形態によれば、図１２、図１３、及び図１４に示したように、ダミー構造体３０の一部分が露出されて、外部装置５００から接地電圧がダミー構造体３０に印加される。詳細には、基板ストリップ１０ｘ、１０ｙ、１０ｚの下面（底面）に最下層のダミーパッド部３１が露出され、露出されたダミーパッド部３１に接地電圧が印加される。即ち、半導体のパッケージ製造工程を通じて第１及び第２導電ライン４１、４３を通じてユニット領域１０Ｕの接地端子２５に接地電圧が印加される。
図１５は、本発明の実施形態による基板ストリップを利用した半導体パッケージの製造方法を示す順序図である。図１６乃至図１９は、本発明の実施形態による基板ストリップを利用した半導体パッケージの製造方法を示す図面である。図２０は、図１６及び図１７のＥ部分を拡大した図面である。
図１５及び図１６を参照すれば、本発明の実施形態による基板ストリップ１０が提供され（Ｓ１０）、半導体パッケージ製造装置内の支持台（サポート）５０１上に載置される。即ち、基板ストリップ１０は、図１及び図２を参照して説明した基板ストリップ１０ａ、１０ｂのように、複数のユニット領域１０Ｕ及びダミー領域１０Ｄを含む。
そして、基板ストリップ１０は、ユニット領域１０Ｕの各々に内部配線（ＩＣ）、ボンディングパッド２１、入出力パッド２３、パワー端子、及び接地端子２５を含み、ダミー領域１０Ｄの各々にダミー構造体３０を含む。基板ストリップ１０の断面は、図１２、図１３、及び図１４を参照して説明した基板ストリップ１０ｘ、１０ｙ、１０ｚの中何れか１つに対応する。
サポート５０１上で半導体チップ１００を基板ストリップ１０のユニット領域１０Ｕに実装する工程が遂行される（Ｓ２０）。図２０に示したように、サポート５０１は、接地電圧が提供される接地パッド５１０を有し、基板ストリップ１０のダミー構造体３０がサポート５０１の接地パッド５１０に接触して電気的に接続されるように、基板ストリップ１０が半導体パッケージ製造装置５０１のサポート５０１上に位置する。
これによって、ユニット領域１０Ｕの接地端子２５に接地電圧がダミー構造体３０及び第１及び第２導電ライン４１、４３を通じて印加される。従って、半導体チップ１００を実装する工程の間に外部から流れ込む瞬間的な靜電放電（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）又は高電流サージ（Ｓｕｒｇｅ）から半導体チップ１００を保護できる。前記接地パッド５１０を含むサポート５０１は、図１２乃至図１４の外部装置５００の一部に該当する。
図１５及び図１７を参照すれば、半導体チップ１００が実装された基板ストリップ１０を半導体パッケージ用のモールディング装置５０２（図示せず）内に搭載し、半導体チップ１００をモールディングする工程が遂行される（Ｓ３０）。
より詳細に、半導体チップ１００が実装された基板ストリップ１０がモールディング装置５０２のモールド型内に設けられたサポート５０１に装着され、モールド型の内にモールディングコンパウンドが注入される。モールディングコンパウンドは、エポキシ系モールディングコンパウンド（ＥＭＣ：Ｅｐｏｘｙ Ｍｏｌｄ Ｃｏｍｐｏｕｎｄ）である。モールディングコンパウンドは、基板ストリップ１０の全体を覆って流れるように注入されて、基板ストリップ１０と半導体チップ１００との間を満たしながら、半導体チップ１００を覆うモールディング膜（密封膜）５０が形成される。
このようにモールディング工程を遂行する最中に、基板ストリップ１０のダミー構造体３０は、図２０に示したように、モールディング装置５０２の一部であるサポート５０１に設けられた接地パッド５１０と接触されて、ダミー構造体３０に接地電圧が印加される。従って、モールディング工程の間に半導体チップ１００は、第１及び第２導電ライン４１、４３を通じてダミー構造体３０と電気的に連結されるので、外部から流れ込まれる瞬間的な靜電放電又は高電流サージから保護される。
モールディング膜５０で覆われた基板ストリップ１０がモールディング装置５０２から取り出された後、図１５及び図１８を参照すれば、基板ストリップ１０の下面に外部入出力端子（連結端子）６０がボンディングされる（Ｓ４０）。
外部入出力端子６０は、各々のユニット領域１０Ｕで外部入出力パッド（図示せず）に付着される。外部入出力端子６０は、ソルダボール又はバンプである。外部入出力端子６０の一部又は全部は、外部入出力パッドを介して基板ストリップ１０の内部配線（ＩＣ）に連結され、更に入出力パッド２３を介して半導体チップ１００に電気的に連結される。即ち、外部の電子装置から提供される電気的信号が外部入出力端子６０及び内部配線（ＩＣ）を通じて半導体チップ１００に提供される。
図１５及び図１９を参照すれば、基板ストリップ１０に対するソーイング（ｓａｗｉｎｇ）又はカッティング（ｃｕｔｔｉｎｇ）工程を遂行して、半導体チップ１００が実装されたユニット領域１０Ｕが個別的に分離される（Ｓ５０）。これによって、１つの基板ストリップ１０が複数の半導体パッケージに分離される。
詳細に、ブレードを利用してユニット領域１０Ｕの間とユニット領域１０Ｕとダミー領域１０Ｄとの間のモールディング膜５０及び基板ストリップ１０をソーイングすることによって、モールディングされた半導体チップ１００が互いに分離される。ここで、ブレードは、モールディング膜５０及び基板ストリップ１０をカッティングする。実施形態によれば、このソーイング工程において、ダミー構造体３０と接地端子２５を連結する第１導電ライン４１と、ユニット領域１０Ｕとの間の接地端子２５を連結する第２導電ライン４３とがカッティングされる。カッティングされた基板ストリップ１０は個別の半導体パッケージの下部基板２００となる。
図２１は、本発明の実施形態による基板ストリップを利用して、上述の工程を経て製造された半導体パッケージの透視平面図（モールディング膜を図示せず）である。図２１で、ユニット領域１０Ｕは、例示的に、図３のユニット領域１０Ｕａに相当する。
図２１に示したように、半導体パッケージは、半導体チップ１１を囲む接地端子２５のような導電性平面と複数の導電ライン４３及び４１を含む。複数の導電ライン４３及び４１の各々は、接地端子２５と連結される近接端部（ｐｒｏｘｉｍａｔｅ ｅｎｄ）と、下部基板２００の側壁（ＳＷ）と共面を形成する末端断面を備える末端部（ｄｉｓｔａｌ ｅｎｄ）とを有する。側壁（ＳＷ）は、図１９を参照して説明したカッティングラインに対応する。導電ライン４３及び４１は、ソーイング工程の時、カッティングされるので、導電ラインの末端部の末端断面は、下部基板２００の側壁（ＳＷ）と共面を形成する。
導電ライン４３及び４１は、下部基板２００の最外郭縁に向かって直角に延長され、接地端子２５は、下部基板２００の上面の周辺領域に延長される。さらに、第２導電ライン４３の積層体及び接地端子２５の積層体が先に説明されたように、下部基板２００内に提供される。また、図示しないが、モールディング膜（図１７の５０）は、下部基板２００の上面を覆い、基板の最外郭縁の側面と共面を形成する側面を有する。
図２２は、本発明の実施形態による半導体パッケージが適用される電子装置を示す図面である。図２３は、本発明の実施形態による半導体パッケージが適用される電子装置を概略的に示すブロック図である。
図２２は、本発明の実施形態による半導体パッケージが適用されるモバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）１０００を示す。他の例として、本発明の実施形態による半導体パッケージは、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、ＤＭＢ（ｄｉｇｉｔａｌ ｍｕｌｔｉｍｅｄｉａ ｂｒｏａｄｃａｓｔ）装置、ＧＰＳ（ｇｌｏｂａｌ ｐｏｓｉｔｉｏｎｉｎｇ ｓｙｓｔｅｍ）装置、携帯用のゲーム機（ｈａｎｄｌｅｄ ｇａｍｉｎｇ ｃｏｎｓｏｌｅ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピューター、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できる全ての素子に適用される。
図２３を参照すれば、本発明の例示的な実施形態による電子装置２０００は、マイクロプロセッサ１１００、使用者インターフェイス１２００、ベースバンドチップセット（ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）を含むモデム１３００、本発明の実施形態による半導体パッケージ１４００に収容されたメモリ及びメモリコントローラを含む。
本発明による電子装置がモバイル装置である場合、電子装置の動作電圧を供給するためのバッテリ１５００が追加的に提供される。さらに、図示しないが、本発明による電子装置には、応用チップセット（ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ、ＣＩＳ）等がさらに提供され得ることはこの分野で通常的な知識を習得した者には明確であろう。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者には、本発明がその技術的思想や必須的な特徴を変形せずに、他の具体的な形態に適用できることが理解できよう。従って、以上に記述した実施形態は、全ての面で例示的であって、限定的ではないと理解されなければならない。
１０、１０ａ、１０ｂ 基板ストリップ
１０Ｄ ダミー領域、周辺領域
１０Ｕ、１０Ｕａ、１０Ｕｂ ユニット領域、チップマウンティング領域
２１ ボンディングパッド
ＩＣ 内部配線
２３ 入出力パッド
２５ 接地端子、導電性平面
３０ ダミー構造体、導電性支持構造体
３１ ダミーパッド部、ダミーパッド端子
３３ 連結部、相互連結ライン
３５ 導電性ビア
４１、４３ 第１、第２導電ライン
５０ モールディング膜、密封膜
６０ 外部入出力端子、連結端子
１００、１００ａ、１００ｂ 半導体チップ
２００ 下部基板
５００ 外部装置
５０１ 支持台、サポート
５０２ モールディング装置
５１０ 接地パッド
１０００ モバイルフォン
２０００ 電子装置
１１００ マイクロプロセッサ
１２００ 使用者インターフェイス
１３００ モデム
１４００ 半導体パッケージ
１５００ バッテリ

Claims (25)

  1. 複数のチップマウンティング領域及び、前記複数のチップマウンティング領域の全部又は一部を囲む周辺領域を含み、前記チップマウンティング領域の各々が導電性平面を含む、基板本体と、
    前記周辺領域に位置する導電性支持構造体と、
    隣接する前記チップマウンティング領域の前記導電性平面を連結する第１導電ラインと、
    前記周辺領域に隣接するように配置された前記チップマウンティング領域の前記導電性平面と、
    前記導電性支持構造体との間に連結された第２導電ラインと、を含むことを特徴とする基板ストリップ。
  2. 前記各チップマウンティング領域の前記導電性平面は、前記各チップマウンティング領域の周辺を囲む接地端子であることを特徴とする請求項１に記載の基板ストリップ。
  3. 前記第１及び第２導電ラインは、前記導電形平面と共面を形成することを特徴とする請求項１に記載の基板ストリップ。
  4. 前記導電性支持構造体は、
    複数のダミーパッド端子と、
    前記ダミーパッド端子を互いに電気的に連結する複数の相互連結ラインを含むことを特徴とする請求項１に記載の基板ストリップ。
  5. 前記ダミーパッド端子は、マトリックスパターンに配列されたことを特徴とする請求項４に記載の基板ストリップ。
  6. 前記導電性支持構造体は、
    各々が、導電性ビアによって電気的に連結されて垂直方向に整列された複数のダミーパッド端子を含む複数のダミーパッド端子の積層体と、
    前記ダミーパッド端子の積層体を互いに電気的に連結する複数の相互連結ラインと、を含むことを特徴とする請求項１に記載の基板ストリップ。
  7. 前記ダミーパッド端子の積層体は、マトリックスパターンに配列されていることを特徴とする請求項６に記載の基板ストリップ。
  8. 前記チップマウンティング領域は、前記基板本体の上面の上に位置し、前記ダミーパッド端子の積層体の中で少なくとも１つは、前記基板本体の底面に電気的に露出されることを特徴とする請求項６に記載の基板ストリップ。
  9. 前記チップマウンティング領域は、前記基板本体の上面の上に位置し、前記第１及び第２導電ラインは、前記基板本体の前記上面に沿って延長されることを特徴とする請求項１に記載の基板ストリップ。
  10. 隣接する前記チップマウンティング領域の前記導電性平面及び前記第１導電ラインを連結する第１ビアと、
    前記周辺領域に隣接するように配置された前記チップマウンティング領域の前記導電性平面及び前記第２導電ラインを連結する第２ビアと、をさらに含むことを特徴とする請求項９に記載の基板ストリップ。
  11. 前記チップマウンティング領域は、前記基板本体の上面の上に配置され、前記第１及び第２導電ラインは、前記ダミーパッド端子の中の少なくとも１つと共面を形成して前記基板本体の上面の下方内部に延長されることを特徴とする請求項６に記載の基板ストリップ。
  12. 互いに対向する第１及び第２面を有する基板と、
    前記基板の前記第１面上の導電性平面と、
    複数の導電性ラインと、を含み、
    前記導電性ラインの各々は、前記導電性平面に連結された近接端部（ｐｒｏｘｉｍａｔｅ ｅｎｄ）と、前記基板の側壁と共面を形成する末端断面を備える末端部（ｄｉｓｔａｌ ｅｎｄ）とを有することを特徴とする半導体パッケージ。
  13. 前記導電性ラインは、前記基板の前記第１面の外側縁に向かって直角に延長されることを特徴とする請求項１２に記載の半導体パッケージ。
  14. 前記導電性平面は、前記基板の前記第１面の周辺領域の周りに延長された接地端子であり、
    前記導電性平面は、前記基板の前記周辺領域の全体を囲んで近接することを特徴とする請求項１２に記載の半導体パッケージ。
  15. 前記複数の導電性ラインの中で少なくとも１つは、前記基板の前記第１面の外側縁の各々に位置することを特徴とする請求項１４に記載の半導体パッケージ。
  16. 前記複数の導電ライン各々の前記近接端部は、前記導電性平面に重畳され、ビアによって前記導電性平面に連結されることを特徴とする請求項１２に記載の半導体パッケージ。
  17. 前記導電性ライン及び前記導電性平面は、共面を成し、
    前記複数の導電ライン各々の前記近接端部は、前記導電性平面に近接したことを特徴とする請求項１２に記載の半導体パッケージ。
  18. 前記基板上及び前記基板内に積層され、垂直方向に整列された複数の導電性平面を含み、前記導電性平面の間を連結するビアを有することを特徴とする請求項１２に記載の半導体パッケージ。
  19. 上面、下面、及び複数の側面を有する基板と、
    前記基板の前記側面に隣接する前記基板の周辺部分に延長された導電性平面と、
    各々の前記導電性平面に連結される近接端部（ｐｒｏｘｉｍａｔｅ ｅｎｄ）及び前記基板の前記側面の中の１つと共面を形成する末端部（ｄｉｓｔａｌ ｅｎｄ）を有する複数の導電ラインと、
    前記基板の前記上面の上にマウンティングされた半導体チップと、
    前記半導体チップ及び前記基板の上面を覆う密封膜と、
    前記基板の下面に位置し、前記半導体チップに電気的に連結された連結端子と、を含むことを特徴とする半導体パッケージ。
  20. 前記複数の導電ラインは、前記基板の前記上面に配置されることを特徴とする請求項１９に記載の半導体パッケージ。
  21. 前記複数の導電ラインは、前記基板の前記上面の下方の前記基板内にエンベデッド（埋め込み）されたことを特徴とする請求項１９に記載の半導体パッケージ。
  22. 前記密封膜の側面は、前記基板の前記側面と共面を形成することを特徴とする請求項１９に記載の半導体パッケージ。
  23. 前記導電ライン各々の前記近接端部は、ビアによって前記導電性平面に連結されることを特徴とする請求項１９に記載の半導体パッケージ。
  24. 前記導電ライン各々の前記近接端部は、前記導電性平面と共面を成し、
    前記導電ラインは、前記導電ライン各々の前記近接端部で前記導電性平面に近接することを特徴とする請求項１９に記載の半導体パッケージ。
  25. 前記導電性平面は、垂直方向に離隔された導電性平面の積層体内に含まれ、前記基板の前記上面の下方に整列されることを特徴とする請求項１９に記載の半導体パッケージ。
JP2015244747A 2014-12-19 2015-12-16 基板ストリップ及びこれを利用した半導体パッケージ Pending JP2016119462A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140184869A KR102319407B1 (ko) 2014-12-19 2014-12-19 기판 스트립 및 이를 이용한 반도체 패키지의 제조 방법
KR10-2014-0184869 2014-12-19

Publications (1)

Publication Number Publication Date
JP2016119462A true JP2016119462A (ja) 2016-06-30

Family

ID=56130323

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015244747A Pending JP2016119462A (ja) 2014-12-19 2015-12-16 基板ストリップ及びこれを利用した半導体パッケージ

Country Status (3)

Country Link
US (1) US10553514B2 (ja)
JP (1) JP2016119462A (ja)
KR (1) KR102319407B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022034460A (ja) * 2020-08-18 2022-03-03 三菱電機株式会社 パッケージ基板およびパッケージ基板の製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11502030B2 (en) * 2016-09-02 2022-11-15 Octavo Systems Llc System and method of assembling a system
KR102561928B1 (ko) * 2016-10-28 2023-08-01 삼성전기주식회사 스트립 기판
US10811347B2 (en) * 2018-12-27 2020-10-20 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
TWI694545B (zh) * 2019-08-13 2020-05-21 創意電子股份有限公司 工作單元模組之半導體結構
KR20210050106A (ko) * 2019-10-28 2021-05-07 삼성전기주식회사 인쇄회로기판
TWI805216B (zh) * 2022-02-09 2023-06-11 矽品精密工業股份有限公司 電子封裝件及其基板結構

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5869869A (en) 1996-01-31 1999-02-09 Lsi Logic Corporation Microelectronic device with thin film electrostatic discharge protection structure
US6160705A (en) * 1997-05-09 2000-12-12 Texas Instruments Incorporated Ball grid array package and method using enhanced power and ground distribution circuitry
US6078068A (en) 1998-07-15 2000-06-20 Adaptec, Inc. Electrostatic discharge protection bus/die edge seal
US6144542A (en) 1998-12-15 2000-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. ESD bus lines in CMOS IC's for whole-chip ESD protection
JP3865989B2 (ja) 2000-01-13 2007-01-10 新光電気工業株式会社 多層配線基板、配線基板、多層配線基板の製造方法、配線基板の製造方法、及び半導体装置
CN1685502B (zh) * 2002-11-21 2010-07-21 卡西欧计算机株式会社 高频信号传输构件
US6849479B2 (en) 2002-12-03 2005-02-01 Taiwan Semiconductor Manufacturing Company Substrate based ESD network protection method for flip chip design
DE112004002722T5 (de) * 2004-02-11 2007-06-21 Infineon Technologies Ag Halbleitergehäuse mit perforiertem Substrat
TWI269423B (en) * 2005-02-02 2006-12-21 Phoenix Prec Technology Corp Substrate assembly with direct electrical connection as a semiconductor package
US8049249B1 (en) 2006-09-14 2011-11-01 Marvell International Ltd. Integrated circuit devices with ESD protection in scribe line, and methods for fabricating same
US20090190277A1 (en) 2007-09-28 2009-07-30 Super Talent Electronics, Inc. ESD Protection For USB Memory Devices
GB2451439A (en) 2007-07-30 2009-02-04 Toumaz Technology Ltd Electrostatic discharge prevention circuit
TWI366909B (en) 2007-10-15 2012-06-21 Ind Tech Res Inst Substrate with esd protection and integrated circuit utilizing the same
US8427797B2 (en) 2008-03-22 2013-04-23 Nxp B.V. ESD networks for solder bump integrated circuits
CN101925250A (zh) 2009-06-09 2010-12-22 鸿富锦精密工业（深圳）有限公司 印刷电路板
US8304286B2 (en) 2009-12-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with shielded package and method of manufacture thereof
KR101048717B1 (ko) 2010-01-19 2011-07-14 삼성전기주식회사 인쇄회로기판 스트립 및 전자소자 내장형 인쇄회로기판 제조방법
US9412708B2 (en) 2011-01-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced ESD protection of integrated circuit in 3DIC package
US9331272B2 (en) * 2011-06-10 2016-05-03 Seoul National University R&Db Foundation 3-dimensional (3D) non-volatile memory device and method of fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022034460A (ja) * 2020-08-18 2022-03-03 三菱電機株式会社 パッケージ基板およびパッケージ基板の製造方法
JP7412305B2 (ja) 2020-08-18 2024-01-12 三菱電機株式会社 パッケージ基板およびパッケージ基板の製造方法

Also Published As

Publication number Publication date
US10553514B2 (en) 2020-02-04
US20160181195A1 (en) 2016-06-23
KR20160075991A (ko) 2016-06-30
KR102319407B1 (ko) 2021-11-01

Similar Documents

Publication Publication Date Title
US7687899B1 (en) Dual laminate package structure with embedded elements
KR102319407B1 (ko) 기판 스트립 및 이를 이용한 반도체 패키지의 제조 방법
US7968991B2 (en) Stacked package module and board having exposed ends
US7501696B2 (en) Semiconductor chip-embedded substrate and method of manufacturing same
US8269323B2 (en) Integrated circuit package with etched leadframe for package-on-package interconnects
KR101718011B1 (ko) 반도체 패키지 및 그 제조방법
KR101695846B1 (ko) 적층형 반도체 패키지
US10032705B2 (en) Semiconductor package and manufacturing method thereof
KR101734882B1 (ko) 영역 어레이 유닛 컨넥터를 갖는 적층 가능한 몰딩된 마이크로전자 패키지
US20070158799A1 (en) Interconnected IC packages with vertical SMT pads
US20090134528A1 (en) Semiconductor package, electronic device including the semiconductor package, and method of manufacturing the semiconductor package
US9881859B2 (en) Substrate block for PoP package
TW201501226A (zh) 半導體封裝及封裝半導體裝置之方法
KR101145041B1 (ko) 반도체칩 패키지, 반도체 모듈 및 그 제조 방법
TWI624912B (zh) 於層狀基版上具有嵌埋墊的積體電路封裝系統及其製造方法
TW201330216A (zh) 半導體裝置結構及其製造方法
CN111933590B (zh) 封装结构和封装结构制作方法
US8872329B1 (en) Extended landing pad substrate package structure and method
JP2006295183A (ja) 非対称に配置されたダイとモールド体とを具備するスタックされたパッケージを備えるマルチパッケージモジュール。
JP5404513B2 (ja) 半導体装置の製造方法
US20080230886A1 (en) Stacked package module
US10804190B2 (en) Multi-chip module and method for manufacturing same
US9082634B2 (en) Stack package and method for manufacturing the same
EP2849226A2 (en) Semiconductor package
EP3182449A1 (en) Semiconductor package