JP2016111138A - Ｉｉｉ族窒化物半導体エピタキシャル基板およびその製造方法 - Google Patents

Ｉｉｉ族窒化物半導体エピタキシャル基板およびその製造方法 Download PDF

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Abstract

【課題】III族窒化物半導体エピタキシャル基板の主面へのパーティクル付着を抑制することが可能なIII族窒化物半導体エピタキシャル基板およびその製造方法を提供する。【解決手段】本発明のIII族窒化物半導体エピタキシャル基板は、シリコン基板と、シリコン基板２０の主面上に、複数層のIII族窒化物層がエピタキシャル成長して形成された主積層体３０と、主積層体３０およびシリコン基板２０を被覆する窒化シリコン膜４０と、を有し、シリコン基板２０の裏面側では、窒化シリコン膜４０がシリコン基板２０の外周部２２のみを直接被覆し、かつ、前記裏面側の外周部２２を除く領域２１でシリコン基板２０が露出することを特徴とする、【選択図】図４

Description

本発明は、III族窒化物半導体エピタキシャル基板およびその製造方法に関し、特に、III族窒化物半導体エピタキシャル基板の主面へのパーティクルの付着を抑制することのできるIII族窒化物半導体エピタキシャル基板およびその製造方法に関するものである。
Ａｌ、ＧａなどとＮとの化合物からなるIII族窒化物半導体で構成されるIII族窒化物半導体素子は、発光素子または電子デバイス用素子として広く用いられている。このようなIII族窒化物半導体は、例えばシリコンやサファイアなどの異種基板からなる結晶成長基板上に、ＭＯＣＶＤ法により形成されるのが一般的である。
このようなIII族窒化物半導体エピタキシャル基板を用いたIII族窒化物半導体素子の一つとして、高速の電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が広く用いられるようになっている。このような電界効果型のトランジスタは、例えば図１に模式的に示されるように、異種基板２上にチャネル層３および電子供給層４を積層し、この電子供給層４の表面にソース電極５ａ、ドレイン電極５ｂおよびゲート電極５ｃを配設することにより形成される。デバイスの動作時には、ソース電極５ａ、電子供給層４、チャネル層３、電子供給層４およびドレイン電極５ｂの順に電子が移動して、横方向が主な電流導通方向となる。なお、この横方向の電子の移動は、ゲート電極５ｃに印加される電圧により制御される。ＨＥＭＴにおいて、バンドギャップの異なる電子供給層４およびチャネル層３の接合界面に生じる電子は、通常の半導体内と比較して高速で移動することができる。
例えば特許文献１において、高抵抗Ｓｉ単結晶基板の一方の面上に、不純物拡散抑制層を形成する工程と、前記高抵抗Ｓｉ単結晶基板の他方の面上に、絶縁層としてのバッファを形成する工程と、該バッファ上に、複数層のIII族窒化物層をエピタキシャル成長させて主積層体を形成してエピタキシャル基板を作製する工程と、該エピタキシャル基板の主積層体の抵抗を非接触で測定する工程とを具える横方向を電流導通方向とする電子デバイス用エピタキシャル基板の製造方法を、本願出願人は先に提案している。
特許文献１に記載の製造方法によって製造された電子デバイス用エピタキシャル基板は、高抵抗Ｓｉ単結晶基板の裏面に酸化シリコン膜などの不純物拡散層を形成されるため、III族窒化物層をエピタキシャル成長させる際に、基板裏面におけるIII族元素の汚染を抑制することができる。
Ｓｉ単結晶基板の裏面に酸化シリコン膜を設ける技術として、本願出願人は他にも、特許文献２において、Ｂ濃度が２×１０18／ｃｍ3以上であるＳｉ単結晶基板と、前記Ｓｉ単結晶基板の主面上に形成されたＳｉ単結晶層を有し、前記Ｓｉ単結晶層の表面のＢ濃度がＳｉ単結晶基板のＢ濃度よりも小さく、前記Ｓｉ単結晶基板の主面とは反対側の裏面に、酸化シリコンを含む不純物拡散抑制層を有する、III族窒化物半導体成長用Ｓｉ単結晶基板を提案している。
特許文献２に記載されたIII族窒化物半導体成長用Ｓｉ単結晶基板は、エピ表面のピット欠陥を低減させ、さらに、裏面への不純物拡散抑制も可能とすることができるのである。
また、例えば２ＤＥＧの電流密度向上によるクラック発生を防止するため等の目的で、ＨＥＭＴの電子供給層の上に窒化シリコン膜を形成し、該窒化シリコン膜上に電極を形成したＨＥＭＴ構造が知られている。例えば、特許文献３には、基板と、好ましくはＧａＮで形成される第１活性層と、前記第１活性層上の第２活性層であって、前記第１活性層より高いバンドギャップを有し、好ましくはＡｌＧａＮまたはＡｌＧａＩｎＮで形成されているものと、前記第１活性層と前記第２活性層との間の二次元電子ガス層と、前記第２活性層上の、電子供与体元素および窒素を含み、好ましくはＳｉＮを含む不動態化層と、前記不動態化層上に直接的なソース接点およびドレイン接点とを含む半導体装置が開示されている。
特許文献３によると、ソースおよびドレイン接点のオーミック接触が、ＳｉＮ層の存在により妨害されず、むしろ改良され、エピタキシャル基板がＳｉＮ不動態化層により非常に良好に保護される、というものである。
また、特許文献４には、基板と、前記基板上に形成され、チャネル層及び電子供給層を含む窒化物半導体層と、前記窒化物半導体層上に設けられたソース電極、ゲート電極、及びドレイン電極と、少なくとも前記ゲート電極、及び前記ゲート電極と前記ドレイン電極との間の前記窒化物半導体層の表面を覆う窒化シリコンからなる絶縁膜と、前記窒化物半導体層上であって、前記ゲート電極と前記ドレイン電極との間に設けられたフィールドプレートと、を具備する半導体装置が開示されている。
さらに、特許文献５には、化合物半導体領域と、前記化合物半導体領域の表面の少なくとも一部を覆う保護絶縁膜とを含み、前記保護絶縁膜は、前記化合物半導体基板の表面と化学的活性度の高い状態に形成された第１の絶縁膜と、前記第１の絶縁膜上に積層され、前記第１の絶縁膜よりも化学的活性度の低い第２の絶縁膜とからなる２層構造を有する半導体装置において、前記第１および第２の絶縁膜のいずれか一方または両方に、シリコン窒化膜を用いることが開示されている。特許文献３〜５に開示されているように、電子供給層上に窒化シリコン膜を形成することが行われている。
特開２０１１−２３６６４号公報 特開２０１４−２２６９８号公報 特開２００６−２４９２７号公報 特開２０１２−２５３１８１号公報 特開２００８−２０５３９２号公報
本発明者らは、異種基板としてシリコン基板を用いたIII族窒化物半導体エピタキシャル基板において、特許文献１，２に記載されているように、シリコン基板の裏面に酸化シリコン膜を予め設け、その後、シリコン基板の主面側の主積層体表面に窒化シリコン膜を形成することを検討した。
ここで、III族窒化物半導体エピタキシャル基板が電子デバイス用途に用いられる場合、裏面側の酸化シリコン膜はデバイス工程投入前までに除去されるのが通常である。これは、特許文献１，２に記載の酸化シリコン膜は、デバイス形成工程投入前までの裏面の汚染を防ぐことを目的とするものであるからである。そこで、デバイス形成を想定して、裏面側の酸化シリコン膜をエッチングによって除去したところ、III族窒化物半導体エピタキシャル基板の裏面に酸化シリコンおよび窒化シリコンが部分的に残ることでパーティクルが発生して主面に付着してしまい、製品化できなくなってしまう場合があることが判明した。
そこで本発明は、III族窒化物半導体エピタキシャル基板の主面へのパーティクル付着が抑制されたIII族窒化物半導体エピタキシャル基板およびパーティクル付着を抑制することのできるIII族窒化物半導体エピタキシャル基板ならびにそれらの製造方法を提供することを目的とする。
ここで、図２（Ａ），（Ｂ）を用いて、一般的なシリコン基板２０について予め説明する。本明細書において、シリコン基板２０のうち、III族窒化物半導体層を形成する側の面を主面と称し、主面と反対側の面を裏面と称する。図２（Ａ）は、一般的なシリコン基板２０の裏面を平面視したときの模式図であり、図２（Ｂ）は、図２（Ａ）におけるI-I断面の拡大模式図である。なお、図２（Ａ）下部に示す円形の切り欠き部分２３はオリエンテーションフラット（「オリフラ」と略称されることがある。）である。シリコン基板２０を搬送するときの割れや欠けを防ぐため、図２（Ｂ）に示すように、シリコン基板２０の周縁部は一般的に面取加工される。シリコン基板２０の仕様によっても異なるが、基板２０の端面と、基板２０の平坦面との間に傾斜面（「ベベル」と呼ばれ、ベベルの幅は通常１ｍｍ以内である。）が形成される。ここで、本明細書において、シリコン基板２０の裏面を以下の定義に従い、領域２１と、外周部２２とに区画する。すなわち、シリコン基板２０の端面と、端面から１〜５ｍｍ程度の範囲で任意に設定される内側の線との間の領域（ベベルを含む）を外周部２２とし、外周部２２を除く領域（すなわち裏面側中央部の領域）を領域２１とする。なお、図２は、領域２１および外周部２２の実際の比率から誇張して図示している。以下、同様の意味でこれらの用語を用いる。
さて、本発明者らは、前述のパーティクル付着の原因を詳細に検討した。シリコン基板２０の裏面全体に酸化シリコン層１０が設けられ、シリコン基板１０の主面側には、主積層体３０および窒化シリコン膜４０がこの順に設けられた比較例に係るIII族窒化物半導体エピタキシャル基板１００′を図３に模式的に示す。但し、図３におけるシリコン基板２０の周縁部を簡略化している。本発明者らは、前述のパーティクル付着の原因を以下のように考えている。すなわち、シリコン基板２０の裏面全体に酸化シリコン層１０が設けられている場合、主積層体３０を被覆する窒化シリコン膜を更に設けようとすると、シリコン基板２０の裏面側の外周部２２にまで窒化シリコンが回り込む。その結果、外周部２２において窒化シリコン膜４０の一部分４０ａが酸化シリコン層１０を部分的に被覆することとなる。この窒化シリコン膜の一部分４０ａおよび重なった部分の酸化シリコン層１０は、エッチング等によって酸化シリコン層１０を除去した後でも部分的に残存したり、浮遊物となったりする。このことが、III族窒化物半導体エピタキシャル基板１００′の主面へのパーティクル付着源となると考えられる。
そこで本発明者は、上記諸課題を解決する方途について鋭意検討した。主積層体３０を被覆する窒化シリコン膜４０を形成する場合、シリコン基板２０の裏面側にまで窒化シリコンが回り込み、窒化シリコンが析出することは避け難い。しかしながら、窒化シリコン膜４０の形成に先立ち、予め外周部２２における酸化シリコンを除去しておき、外周部２２を除く領域２１表面のみに酸化シリコン層１０を形成しておけば、窒化シリコン膜４０が酸化シリコン層１０を被覆することがないため、酸化シリコン層１０の除去時にIII族窒化物半導体エピタキシャル基板１００′の主面へのパーティクル付着問題が生じないことを本発明者らは知見し、本発明を完成するに至った。
すなわち、本発明の要旨構成は以下のとおりである。
（１）シリコン基板と、前記シリコン基板の主面上に、複数層のIII族窒化物層がエピタキシャル成長して形成された主積層体と、前記主積層体および前記シリコン基板を被覆する窒化シリコン膜と、を有するIII族窒化物半導体エピタキシャル基板であって、前記シリコン基板の裏面側では、前記窒化シリコン膜が前記シリコン基板の外周部のみを直接被覆し、かつ、前記裏面側の前記外周部を除く領域で前記シリコン基板が露出することを特徴とする、III族窒化物半導体エピタキシャル基板。
（２）シリコン基板と、前記シリコン基板の主面上に、複数層のIII族窒化物層がエピタキシャル成長して形成された主積層体と、前記主積層体および前記シリコン基板を被覆する窒化シリコン膜と、を有するIII族窒化物半導体エピタキシャル基板であって、前記シリコン基板の裏面側では、前記窒化シリコン膜が前記シリコン基板の外周部のみを直接被覆し、前記裏面側の前記外周部を除く表面には酸化シリコン層が更に設けられることを特徴とする、III族窒化物半導体エピタキシャル基板。
（３）シリコン基板の裏面側の外周部を除く表面に酸化シリコン層を形成する第１工程と、前記シリコン基板の主面に複数層のIII族窒化物層をエピタキシャル成長させて主積層体を形成する第２工程と、前記主積層体および前記シリコン基板を被覆し、かつ、前記シリコン基板の裏面側では、前記外周部のみを直接被覆する窒化シリコン膜を形成する第３工程と、を含むことを特徴とする、III族窒化物半導体エピタキシャル基板の製造方法。
（４）前記第３工程の後、前記酸化シリコン層を除去する第４工程を更に含む、上記（３）に記載の製造方法。
（５）前記第１工程において、前記シリコン基板の裏面側の前記外周部にレジストを塗布し、次いで前記シリコン基板の裏面側に酸化シリコン膜を形成し、その後、前記レジストを除去して前記酸化シリコン層を形成する、上記（３）または（４）に記載の製造方法。
（６）前記第１工程において、前記シリコン基板の裏面側全体に酸化シリコン膜を形成し、その後、前記外周部を被覆する部分の酸化シリコン膜をエッチングして前記酸化シリコン層を形成する、上記（３）または（４）に記載の製造方法。
本発明によれば、窒化シリコン膜が酸化シリコン層を被覆することがないので、III族窒化物半導体エピタキシャル基板の主面へのパーティクル付着が抑制されたIII族窒化物半導体エピタキシャル基板およびパーティクル付着を抑制することのできるIII族窒化物半導体エピタキシャル基板ならびにその製造方法を提供することができる。
一般的な高電子移動度トランジスタを示す模式的断面図である。 一般的なシリコン基板を説明する模式図であり、（Ａ）はシリコン基板の裏面の平面図であり、（Ｂ）は（Ａ）におけるI-I断面図である。 比較例に係るIII族窒化物半導体エピタキシャル基板を説明する模式図である。 本発明に従うIII族窒化物半導体エピタキシャル基板の製造方法を説明するフローチャートである。 本発明に従うIII族窒化物半導体エピタキシャル基板の製造方法において、シリコン基板裏面に形成する酸化シリコン層の製造方法の一実施形態を説明するフローチャートである。 本発明に従うIII族窒化物半導体エピタキシャル基板の製造方法において、シリコン基板裏面に形成する酸化シリコン層の製造方法の別の実施形態を説明するフローチャートである。 本発明の他の実施形態に係る横方向を電流導通方向とする電子デバイス用のIII族窒化物半導体エピタキシャル基板を説明する模式図である。 実施例において、III族窒化物半導体エピタキシャル基板の裏面を撮影した写真であり、（Ａ）は実施例１の写真であり、（Ｂ）は比較例１の写真である。
以下、図面を参照して本発明の実施形態について説明する。なお、同一の構成要素には原則として同一の参照番号を付して、説明を省略する。また、既述の図２，３および後述の図４〜図７において、説明の便宜上、各層、各膜および基板等の縦横の比率を実際の比率から誇張して図示している。但し、図４〜図７では、図面の簡略化のためにシリコン基板２０の周縁部を簡略化して図示している。
（第１実施形態：III族窒化物半導体エピタキシャル基板の製造方法）
図４（Ａ）〜（Ｄ）に示すように、本発明の第１実施形態に従うIII族窒化物半導体エピタキシャル基板１００の製造方法は、シリコン基板２０の裏面側の外周部２２を除く領域２１の表面に酸化シリコン層１０を形成する第１工程（図４（Ａ），（Ｂ））と、シリコン基板２０の主面に複数層のIII族窒化物層をエピタキシャル成長させて主積層体３０を形成する第２工程（図４（Ｃ））と、主積層体３０およびシリコン基板２０を被覆し、かつ、シリコン基板２０の裏面側では、外周部２２のみを直接被覆する窒化シリコン膜４０を形成する第３工程（図４（Ｄ））と、を含むことを特徴とする。かかる行程を経て製造されたIII族窒化物半導体エピタキシャル基板１００は、裏面側の酸化シリコン膜１０を除去する際に、III族窒化物半導体エピタキシャル基板１００の主面へのパーティクル付着を抑制することができる。なお、窒化シリコン膜４０のうち、シリコン基板２０の裏面側の外周部２２における部分を窒化シリコン膜４０の一部分４０ａと表記する。本実施形態において、窒化シリコン膜４０の一部分４０ａは、酸化シリコン層１０を被覆せず、重なることがない。以下、各工程の詳細を順に説明する。
第１工程では、図４（Ａ）に示すように、まずシリコン基板２０を用意する。シリコン基板２０の面方位は特に指定されず、（１１１），（１００），（１１０）面等の任意の面方位を使用することができる。III族窒化物の（０００１）面を表面平坦性よく成長させるためには、（１１１）面を使用することが好ましい。シリコン基板２０の導電性については、１００００Ω・ｃｍ以上の絶縁性の高い高比抵抗基板から、０．００１Ω・ｃｍ程度までの低比抵抗基板まで、用途に応じて適宜使用することができる。なお、シリコン基板２０は、ｐ型、ｎ型いずれの伝導型としてもよい。このシリコン基板２０の製法としては、ＣＺ法、ＦＺ法等各種方法を用いることができる。シリコン基板２０としては、バルクのシリコン単結晶基板以外にも基板の主面に、Ｓｉ，ＳｉＣ等をエピタキシャル成長させた基板を用いてもよい。なお、シリコン基板２０の基板表裏面に自然酸化膜が形成されていてもよいが、この場合、後述の第３工程を行うまでに、少なくとも裏面側の外周部２２における自然酸化膜を除去しておく。シリコン基板２０の厚さおよび幅等のその他の仕様は、III族窒化物半導体エピタキシャル基板１００の用途に応じて、適宜設計すればよい。
特に、III族窒化物半導体エピタキシャル基板１００を高周波特性に優れた電子デバイス用エピタキシャル基板として作製するためには、シリコン基板２０の比抵抗を、１０００Ω・ｃｍ以上とすることが好ましい。このような基板は、Ｓｉ結晶の高純度化が容易なＦＺ法により作製することができる。
次に、図４（Ｂ）に示すように、シリコン基板２０の裏面側の外周部２２を除く領域２１における表面に酸化シリコン層１０を形成する。酸化シリコン層１０の形成方法は後述する。なお、後述の酸化シリコン膜を含めて、「酸化シリコン」の記載が、化学量論としてのＳｉＯ2への限定を意図するものではなく、シリコン基板２０に通常形成される酸化シリコン（ＳｉＯx）を意味する。
ここで、酸化シリコン層１０は、シリコン基板２０の裏面を保護することができ、さらに、シリコン基板裏面に回りこんでｐ型のキャリアとなるIII族元素が基板中に拡散し、シリコン基板２０の導電性が大きくなってしまうことを防ぐこともできる。その結果、シリコン基板２０の裏面側の外周部２２を除く領域２１の表面から１μｍの深さ位置までの範囲において、III族元素の濃度を、１×１０16ａｔｏｍｓ／ｃｍ3以下とすることができる。すなわち、酸化シリコン層１０は不純物拡散抑制層としても機能する。シリコン基板２０の裏面の外周部２２に酸化シリコンが形成されていなくとも、外周部はデバイスとして用いられることがない。そのため、酸化シリコン層１０がシリコン基板１０の裏面全体に設けられていなくても、III族窒化物半導体エピタキシャル基板１００を電子デバイス用エピタキシャル基板として用いた場合に行われることのある、電磁誘導方式などで測定する非接触式のシート抵抗測定に影響しない。
なお、シリコン基板２０の主面および裏面は、いずれも領域２１および外周部２２に区画されるのは前述のとおりであり、外周部２２は、シリコン基板２０の端面と、端面から１〜５ｍｍ程度の範囲で任意に設定される内側の線との間で区画される。窒化シリコン膜４０については詳細を後述するが、シリコン基板２０の裏面において、窒化シリコン膜４０と酸化シリコン層１０とが重ならないことが肝要であり、シリコン基板２０の裏面上で窒化シリコン膜４０と酸化シリコン層１０との間に間隙が設けられて離隔していてもよい。但し、不純物汚染を抑制する観点では、後述の第３工程における窒化シリコン膜４０の形成条件を踏まえて、間隙を設けないように酸化層１０を形成することが好ましい。この場合、外周部２０を、シリコン基板２０の端面から５ｍｍまでの範囲とすることが好ましく、２ｍｍまでの範囲とすることがより好ましい。
酸化シリコン層１０の形成方法は限定されないが、例えば図５に示すように、シリコン基板２０の裏面の外周部２２にレジストＲを塗布し、次いでシリコン基板２０裏面に酸化シリコン膜１０′を形成し、その後、レジストＲを除去することで、酸化シリコン層１０を領域２１の表面に形成することができる。
ここで、酸化シリコン膜１０′は、化学気相成長（CVD: chemical vapor deposition）法および熱酸化法などの常法に従い形成することができる。熱酸化法の場合、シリコン基板２０表面全体に酸化シリコン膜が形成されるので、主面側および側面の酸化シリコン膜については除去すればよい。酸化シリコン膜１０′の厚みは特に限定されないが、基板中央部分において例えば１０ｎｍ〜１０μｍとすることができる。上記の不純物拡散抑制層として機能させるには１００ｎｍ以上とすることがより好ましい。
また、レジストＲとしては、ネガ型の他、ポジ型などを用いることができる。アセトンなどを用いてレジストＲを溶解することにより、レジストＲ上の酸化シリコン膜１０′がリフトオフされ、裏面中央部上のみに酸化シリコン層１０が形成される。このリフトオフの際に、シリコン基板２０に自然酸化膜が予め形成されている場合でも、外周部２２における自然酸化膜は除去される。
他にも、シリコン基板２０の裏面全体に酸化シリコン膜１０′を形成し、その後、外周部２２をエッチングして酸化シリコン層１０を形成してもよい。すなわち、図６（Ａ）〜（Ｃ）に示すように、まず、シリコン基板２０の裏面全体に酸化シリコン膜１０′を形成する。その後、外周部２２に形成された部分の酸化シリコン膜１０′をエッチングする。
エッチングとしては、例えば酸化シリコン膜１０′の領域２１上方にマスクを形成し、エッチング液によりマスクの形成されていない外周部２２にある部分の酸化シリコン膜１０′を除去し、最後にマスクを除去すれば、酸化シリコン層１０が形成される（図示せず）。なお、酸化シリコン膜１０′のエッチング液としてはバッファードフッ酸（ＢＨＦ）、フッ酸（ＨＦ）などを用いることができる。このエッチングの際に、シリコン基板２０に自然酸化膜が形成されている場合でも、外周部２２における自然酸化膜は除去される。
次の第２工程では、図４（Ｃ）に示すように、裏面側の領域２１に酸化シリコン層１０が形成されたシリコン基板２０の主面に、複数層のIII族窒化物層をエピタキシャル成長させて主積層体３０を形成する。
この主積層体３０は、化学気相成長法を用いてエピタキシャル成長させることにより形成することができ、有機金属気相成長（MOCVD: Metal Organic Chemical Vapor Deposition）法を用いることが好ましい。ＭＯＣＶＤ法におけるIII族原料としては、ＴＭＡ（トリメチルアルミニウム）・ＴＭＧ（トリメチルガリウム）等、Ｖ族原料としてはアンモニア等を用い、キャリアガスとして、水素および窒素ガス等を用いることができる。詳細を後述するが、本実施形態により製造されたIII族窒化物半導体エピタキシャル基板１００を、ＨＥＭＴなどの横方向を電流導通方向とする電子デバイス用エピタキシャル基板として用いる場合には、主積層体３０は、シリコン基板２０から順に、バッファ、チャネル層および電子供給層を含むことが好ましい。後述のIII族窒化物半導体エピタキシャル基板２００の主積層体３０についでも同様である。なお、図面の簡略化のために、主積層体３０の複数層構造については、ここでは図示しない。
続く第３工程では、図４（Ｄ）に示すように、主積層体３０およびシリコン基板２０を被覆し、かつ、シリコン基板２０の裏面側では、外周部２２のみを直接被覆する窒化シリコン膜４０を形成する。なお、窒化シリコン膜はシリコン基板２０の端面およびベベルを含む側面部を被覆する。ここで、シリコン基板２０の裏面側において、酸化シリコン層１０と、窒化シリコン膜４０の一部分４０ａとが重なることなく、外周部２２のみにおいて、窒化シリコン膜の一部分４０ａが形成されることが、本発明において肝要である。なお、「窒化シリコン」の記載が、化学量論としてのＳｉ3Ｎ4への限定を意図するものではなく、通常形成される窒化シリコン（ＳｉＮx）を意味する。外周部２２における窒化シリコンは、エネルギー分散Ｘ線分光法（ＥＤＳ； Energy Dispersive X-ray Spectrometry）によりＳｉおよびＮのピークの有無を検出して確認することができる。
窒化シリコン膜４０は、ＭＯＣＶＤ法、プラズマＣＶＤ法または電子ビーム（ＥＢ）蒸着法等によって形成することができる。既述のとおり、図４（Ｄ）に図示するようにシリコン基板２０および主積層体３０を被覆する窒化シリコン膜４０を形成する際には、窒化シリコンが基板裏面の領域２２にも回り込むことを本発明者らは知見した。なお、窒化シリコン膜４０の厚みは特に限定されず、用途に応じて適宜定めることができ、限定を意図しないものの、主積層体上面の中央部分において例えば１０ｎｍ〜１μｍとすることができ、窒化シリコン膜４０の一部分４０ａの厚みを例えば１０ｎｍ〜１μｍとすることができる。ＭＯＣＶＤ法の場合、例えば成長時間を調整することで、窒化シリコンの裏面側での析出領域をシリコン基板２０の端面から１．０ｍｍ〜２．０ｍｍまでの範囲で調整することができる。なお、成長中の基板が下凸に反るほど、裏面側での析出領域の範囲が広がる。そのため、下凸の反りがあれば、窒化シリコンの裏面側での析出領域がシリコン基板２０の端面から１．０〜３．０ｍｍまで及ぶ場合がある。とくにオリフラ付近の裏面側での析出領域が大きくなる。そのため、主積層体上面の中央部分における窒化シリコン膜を厚くしたい場合には、基板の反りを小さくすることが好ましい。
以上のとおりにして得られたIII族窒化物半導体エピタキシャル基板１００は、図３に示したIII族窒化物半導体エピタキシャル基板１００′とは異なり、シリコン基板２０の裏面側において、酸化シリコン層１０と、窒化シリコン膜４０の一部分４０ａとで重なる部分がない。したがって、酸化シリコン層１０をエッチング等によって除去する際に、除去後に酸化シリコン層一部が残存したり、酸化シリコン層を介して基板と接合していた窒化シリコン層の一部が、酸化シリコン層が除去されたことによって基板と離間して浮遊物となったりすることを防止することができる。シリコン基板２０の裏面側の外周部２２に位置する窒化シリコン膜４０aはシリコン基板２０の裏面に直接着いているため、III族窒化物半導体エピタキシャル基板１００主面へのパーティクル付着を抑制することができる。
なお、上記実施形態では第１工程を先に行い、次いで第２工程を行っているが、この順序を入れ替えても構わない。ただし、基板成長面を入れ替える際の汚染を避けるために上記実施形態と同様に第１工程、第２工程の順に行うことが通常であり、好ましい。
（第２実施形態）
また、本発明に従う第２実施形態に係るIII族窒化物半導体エピタキシャル基板２００の製造方法は、既述の第１実施形態における第１〜第３工程の後、酸化シリコン層１０を除去する第４工程を更に含むことが好ましい。
すなわち、本発明の第２実施形態に従うIII族窒化物半導体エピタキシャル基板２００の製造方法は、シリコン基板２０の裏面側の外周部２２を除く領域２１の表面に酸化シリコン層１０を形成する第１工程（図４（Ａ），（Ｂ））と、シリコン基板２０の主面に複数層のIII族窒化物層をエピタキシャル成長させて主積層体３０を形成する第２工程（図４（Ｃ））と、主積層体３０およびシリコン基板２０を被覆し、かつ、シリコン基板２０の裏面側では、外周部２２のみを直接被覆する窒化シリコン膜４０を形成する第３工程（図４（Ｄ））と、を含み、酸化シリコン層１０を除去する第４工程（図４（Ｅ））を更に含むことを特徴とする。この場合、シリコン基板２０の裏面側の領域２１では、シリコン基板２０が露出することとなる。
第１〜第３工程は前述の第１実施形態と同様であり、重複する説明を省略する。酸化シリコン層１０の除去は、常法に従い行うことができ、エッチング液としてはバッファードフッ酸（ＢＨＦ）、フッ酸（ＨＦ）などを用いることができる。
かかる行程を経て製造されたIII族窒化物半導体エピタキシャル基板２００は、III族窒化物半導体エピタキシャル基板の主面へのパーティクル付着が抑制される。
（第３実施形態：III族窒化物半導体エピタキシャル基板）
本発明の一実施形態に従うIII族窒化物半導体エピタキシャル基板２００は、シリコン基板２０と、シリコン基板２０の主面上に、複数層のIII族窒化物層がエピタキシャル成長して形成された主積層体３０と、主積層体３０およびシリコン基板２０を被覆する窒化シリコン膜４０と、を有する。ここで、シリコン基板２０の裏面側では窒化シリコン膜４０がシリコン基板２０の外周部２２のみを直接被覆し、かつ、裏面側の外周部２２を除く領域２１でシリコン基板２０が露出することが本実施形態の特徴である。本実施形態に従うIII族窒化物半導体エピタキシャル基板２００は、III族窒化物半導体エピタキシャル基板の主面へのパーティクル付着を抑制することができる。
ここで、前述のとおり、III族窒化物半導体エピタキシャル基板２００をＨＥＭＴなどの横方向を電流導通方向とする電子デバイス用エピタキシャル基板として用いることが好適であり、この場合、主積層体３０は、シリコン基板２０から順に、バッファ３１、チャネル層３２および電子供給層３３を含むことが好ましい（図７）。
この場合、バッファ３１は、超格子構造または傾斜組成構造を有することも好ましい。超格子構造とは、図７に示すように、第１層３２ｃと第２層３２ｄを周期的に含むように積層することを意味する。第１層３２ｃと第２層３２ｄ以外の層(たとえば組成遷移層)を含んでもよい。なお、傾斜組成構造とは、特定のIII族元素含有量を膜厚方向に傾斜させることを意味する。
さらに、バッファ３１は、図７に示すように、シリコン基板２０と接する初期成長層３１ａおよび初期成長層３１ａ上の超格子積層構造からなる超格子積層体３１ｂを有することも好ましい。初期成長層３１ａは例えばＡｌＮ材料からなることができ、初期成長層３１ａをＡｌＮで形成することにより、シリコン基板２０との反応を抑制し、ＨＥＭＴにおける縦方向耐圧の向上を可能とする。これは、初期成長層３１ａをＧａ，Ｉｎを含むIII族窒化物材料で形成した場合、Ｇａ，Ｉｎが基板のＳｉと反応して欠陥を発生させ、エピタキシャル層内に貫通欠陥を誘起することによる、縦方向耐圧の低下の抑制を目的としている。ただし、ここでいうＡｌＮ材料は、１％以下の微量不純物を含んでいてもよく、例えば、上記Ｇａ，Ｉｎをはじめとして、Ｓｉ，Ｈ，Ｏ，Ｃ，Ｂ，Ｍｇ，Ａｓ，Ｐなどの不純物を含むことができる。なお、バッファ３１のＣ濃度を１×１０18ａｔｏｍｓ／ｃｍ3以上とすることも好ましい。縦方向耐圧を向上することができる。
チャネル層３２は、Ｂa1Ａｌb1Ｇａc1Ｉｎd1Ｎ（０≦ａ1≦１，０≦ｂ1≦１，０≦ｃ1≦１，０≦ｄ1≦１，ａ1＋ｂ1＋ｃ1＋ｄ1＝１）とすることができ、電子供給層３３は、チャネル層３２よりバンドギャップの大きな、Ｂa2Ａｌb2Ｇａc2Ｉｎd2Ｎ（０≦ａ2≦１，０≦ｂ2≦１，０≦ｃ2≦１，０≦ｄ2≦１，ａ2＋ｂ2＋ｃ2＋ｄ2＝１）とすることができる。この際、両層とも単一もしくは複数の組成から構成してもよい。合金散乱をさけ、電流導通部分の比抵抗を下げるためには、チャネル層の少なくとも電子供給層と接する部分をＧａＮ（ａ1＝０，ｂ1＝０，ｃ1＝１，ｄ1＝０）とすることが好ましい。チャネル層全体をＧａＮとしてもよい。
前述のバッファ、チャネル層および電子供給層は常法に従い形成することができる。また、既述のように、III族窒化物半導体エピタキシャル基板の窒化シリコン膜４０上にソース電極、ゲート電極およびドレイン電極を形成することにより、ＨＥＭＴとすることができる。
なお、図７に示したIII族窒化物半導体エピタキシャル基板は、本発明に従う一実施形態を示したものであって、本発明はこの実施形態に限定されるものではない。たとえば、各層の間に本発明の効果に悪影響を与えない程度の中間層や他の超格子層を挿入したり、組成に傾斜をつけたりすることもできる。
（第４実施形態：III族窒化物半導体エピタキシャル基板）
本発明の別の実施形態に従うIII族窒化物半導体エピタキシャル基板１００は、シリコン基板２０と、シリコン基板２０の主面上に、複数層のIII族窒化物層がエピタキシャル成長して形成された主積層体３０と、主積層体３０およびシリコン基板２０を被覆する窒化シリコン膜４０と、を有する。ここで、シリコン基板２０の裏面側では、窒化シリコン膜４０がシリコン基板２０の外周部２２のみを直接被覆し、シリコン基板２０の裏面側の外周部２２を除く領域２１の表面には、酸化シリコン層１０が設けられることが本実施形態の特徴である。既述のとおり、同一の構成要素には原則として同一の参照番号を付して、説明を省略する。
本実施形態に従うIII族窒化物半導体エピタキシャル基板１００は、シリコン基板２０裏面の酸化シリコン層１０を除去する際に、III族窒化物半導体エピタキシャル基板の主面へのパーティクル付着を抑制することができる。
なお、第１実施形態および第２実施形態に係る製造方法は、本発明に従うIII族窒化物半導体エピタキシャル基板１００，２００の製造方法の一実施形態に過ぎず、他の製造方法により、本発明に従うIII族窒化物半導体エピタキシャル基板１００，２００を製造してもよいことはもちろんである。
以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。
（実施例１）
図４，５に示すフローチャートに従い、実施例１に係るIII族窒化物半導体エピタキシャル基板を作製した。すなわち、まず、（１１１）面、３インチのシリコン単結晶基板（厚さ：６００μｍ，比抵抗：６×１０3Ω・ｃｍ）を用意した。次に、シリコン単結晶基板の裏面外周部（シリコン基板の端面から３ｍｍまでの範囲）にレジスト（ＡＺ５２１８Ｅ、厚さ：２．０μｍ）を塗布した。なお、本実施例において、外周部は、シリコン単結晶基板の端面と端面から３ｍｍ内側の線との間の領域である。その後、プラズマＣＶＤ法により、基板の両面に酸化シリコン膜を形成し、さらに主面側の酸化シリコン膜を除去し、裏面のみに酸化シリコン膜（厚さ：０．３μｍ）を形成した。次いで、アセトンを用いてレジストを溶解除去して、リフトオフした。こうして、裏面外周部を除く領域の表面のみに酸化シリコン層を形成した。その後、シリコン基板の表面にエピレディ処理をおこなった。
次いで、シリコン基板の主面上に、初期成長層（ＡｌＮ材料，厚さ：１００ｎｍ）および超格子積層体（ＡｌＮ，厚さ：４ｎｍおよびＡｌ0.10Ｇａ0.90Ｎ，厚さ：２５ｎｍ、合計７５層）を成長させてバッファを形成し、さらにこの超格子積層体上にチャネル層（ＧａＮ，厚さ：０．７５μｍ）および電子供給層（Ａｌ0.15Ｇａ0.85Ｎ，厚さ：４０ｎｍ）をＭＯＣＶＤ法によりエピタキシャル成長させて主積層体を形成した。III族原料としては、ＴＭＡ（トリメチルアルミニウム）・ＴＭＧ（トリメチルガリウム）、Ｖ族原料としてはアンモニアを用い、キャリアガスとして、水素および窒素ガスを用いた。
さらに、主積層体を被覆する窒化シリコン膜をＭＯＣＶＤ法Ｉｎ-Ｓｉｔｕ（その場）成長により形成した。原料ガスとしては、ＳｉＨ4およびＮＨ3を用いた。主積層体上面の中央部分の窒化シリコン膜の厚さは１５０ｎｍである。このとき、原料ガスがシリコン単結晶基板の裏面外周部にまで回り込み、裏面側の外周部にも窒化シリコン膜が形成された。裏面側において、窒化シリコン膜は、シリコン単結晶基板の端面から最大で２ｍｍまでの範囲に形成されていることを、ＳＥＭ−ＥＤＳ（エネルギー分散型Ｘ線分光分析）による元素マッピングにより観察した。最後に、シリコン基板裏面に形成した酸化シリコン膜をＢＨＦで除去し、実施例１に係るIII族窒化物半導体エピタキシャル基板を作製した。なお、ＴＸＲＦ（全反射蛍光Ｘ線分析）にてシリコン基板裏面(ウェハ中心部)のごく浅い表層の不純物を測定したところ、測定した全範囲で、Ｇａ、Ａｌ等の主積層体の構成元素が検出され、Ｆｅ、Ｃｒ、Ｎｉなどの不純物濃度は、１×１０11ａｔｏｍｓ／ｃｍ2以下であった。
（比較例１）
実施例１におけるレジスト塗布およびレジスト除去を行わなかった以外は、実施例１と同様にして、比較例１に係るIII族窒化物半導体エピタキシャル基板を作製した。すなわち、比較例１に係るIII族窒化物半導体エピタキシャル基板は、図２に示す裏面全体に酸化シリコンを形成したIII族窒化物半導体エピタキシャル基板を形成した後に、この酸化シリコンを除去して作製したものである。裏面側において、窒化シリコン膜は、シリコン単結晶基板の端面から最大で２ｍｍまでの範囲に形成されていることを、ＳＥＭ−ＥＤＳによる元素マッピングにより観察した。なお、実施例と比較すると外周部の色が異なった。これは、外周部において酸化シリコンを被覆するように窒化シリコン膜が形成されたからだと考えられる。
（評価）
裏面側の酸化シリコン層を除去した後の、実施例１および比較例１に係るIII族窒化物半導体エピタキシャル基板の裏面のオリエンテーションフラット近傍を蛍光灯下においてデジタルカメラにてそれぞれ撮影した。結果を図８（Ａ），（Ｂ）に示す。また、表１に、酸化シリコン除去後のパーティクル付着の有無を示す。
図８（Ａ）ではシリコン基板の裏面に膜残りがなく、実施例１ではシリコン表面が露出していることが確認できた。一方、図８（Ｂ）では曇りが観察されることから、比較例１では部分的に酸化層が残っていることが確認できた。また、比較例１では外周部に（とくにオリフラ部において顕著に）窒化シリコン膜に被覆された酸化層が溶けずに残存していた。従って、比較例１において、エピタキシャル基板をデバイス作製に供する際には、酸化層を完全に除去する必要があるので、この酸化層と、酸化層を完全に除去しようとした際の外周部のシリコン基板との密着性を欠いた部分の窒化シリコン膜がパーティクル付着の原因となる。これに対して、実施例１では、主面へのパーティクル付着の原因を抑制できていることがわかる。したがって、シリコン基板の裏面において、酸化シリコン層が被覆されないように窒化シリコン膜を形成することで、酸化シリコン層を除去したときに、主面へのパーティクル付着を防止できることがわかった。
本発明によれば、III族窒化物半導体エピタキシャル基板の主面へのパーティクル付着が抑制されたIII族窒化物半導体エピタキシャル基板およびパーティクル付着を抑制することのできるIII族窒化物半導体エピタキシャル基板ならびにその製造方法を提供することができる。
１ 電子デバイス用エピタキシャル基板（ＨＥＭＴ）
２ 異種基板
３ チャネル層
４ 電子供給層
５ａ ソース電極
５ｂ ドレイン電極
５ｃ ゲート電極
１０ 酸化シリコン層
１０′ 酸化シリコン膜
２０ シリコン基板
２１ 領域
２２ 外周部
２３ オリエンテーションフラット
３０ 主積層体
３１ チャネル層
３２ 電子供給層
４０ 窒化シリコン膜
４０ａ 窒化シリコン膜の一部分
１００，２００ III族窒化物半導体エピタキシャル基板
Ｒ レジスト
すなわち、本発明の要旨構成は以下のとおりである。
（１）シリコン基板と、前記シリコン基板の主面上に、複数層のIII族窒化物層がエピタキシャル成長して形成された主積層体と、前記主積層体および前記シリコン基板を被覆する窒化シリコン膜と、を有するIII族窒化物半導体エピタキシャル基板であって、前記シリコン基板の裏面側では、前記窒化シリコン膜が前記シリコン基板の裏面上の外周部のみを直接被覆し、かつ、前記裏面側の前記外周部を除く領域で前記シリコン基板が露出することを特徴とする、III族窒化物半導体エピタキシャル基板。

Claims (6)

  1. シリコン基板と、
    前記シリコン基板の主面上に、複数層のIII族窒化物層がエピタキシャル成長して形成された主積層体と、
    前記主積層体および前記シリコン基板を被覆する窒化シリコン膜と、を有するIII族窒化物半導体エピタキシャル基板であって、
    前記シリコン基板の裏面側では、前記窒化シリコン膜が前記シリコン基板の外周部のみを直接被覆し、かつ、前記裏面側の前記外周部を除く領域で前記シリコン基板が露出することを特徴とする、III族窒化物半導体エピタキシャル基板。
  2. シリコン基板と、
    前記シリコン基板の主面上に、複数層のIII族窒化物層がエピタキシャル成長して形成された主積層体と、
    前記主積層体および前記シリコン基板を被覆する窒化シリコン膜と、を有するIII族窒化物半導体エピタキシャル基板であって、
    前記シリコン基板の裏面側では、前記窒化シリコン膜が前記シリコン基板の外周部のみを直接被覆し、
    前記裏面側の前記外周部を除く表面には酸化シリコン層が更に設けられることを特徴とする、III族窒化物半導体エピタキシャル基板。
  3. シリコン基板の裏面側の外周部を除く表面に酸化シリコン層を形成する第１工程と、
    前記シリコン基板の主面に複数層のIII族窒化物層をエピタキシャル成長させて主積層体を形成する第２工程と、
    前記主積層体および前記シリコン基板を被覆し、かつ、前記シリコン基板の裏面側では、前記外周部のみを直接被覆する窒化シリコン膜を形成する第３工程と、
    を含むことを特徴とする、III族窒化物半導体エピタキシャル基板の製造方法。
  4. 前記第３工程の後、前記酸化シリコン層を除去する第４工程を更に含む、請求項３に記載の製造方法。
  5. 前記第１工程において、前記シリコン基板の裏面側の前記外周部にレジストを塗布し、次いで前記シリコン基板の裏面側に酸化シリコン膜を形成し、その後、前記レジストを除去して前記酸化シリコン層を形成する、請求項３または４に記載の製造方法。
  6. 前記第１工程において、前記シリコン基板の裏面側全体に酸化シリコン膜を形成し、その後、前記外周部を被覆する部分の酸化シリコン膜をエッチングして前記酸化シリコン層を形成する、請求項３または４に記載の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018203587A (ja) * 2017-06-07 2018-12-27 株式会社Sumco 窒化物半導体基板の製造方法および窒化物半導体基板
JP2020098839A (ja) * 2018-12-17 2020-06-25 信越半導体株式会社 窒化物半導体ウェーハの製造方法および窒化物半導体ウェーハ

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306848A (ja) * 1996-05-16 1997-11-28 Nec Corp 半導体結晶性膜の成長方法
WO2005088666A1 (ja) * 2004-03-12 2005-09-22 Hamamatsu Photonics K.K. 層状部材の製造方法、及び層状部材
JP2010258352A (ja) * 2009-04-28 2010-11-11 Oki Data Corp 半導体薄膜素子の製造方法並びに半導体ウエハ、及び、半導体薄膜素子
JP2011023664A (ja) * 2009-07-17 2011-02-03 Dowa Electronics Materials Co Ltd 横方向を電流導通方向とする電子デバイス用エピタキシャル基板およびその製造方法
JP2011155057A (ja) * 2010-01-26 2011-08-11 Mitsubishi Electric Corp 半導体デバイスの製造方法および半導体基板
JP2013062409A (ja) * 2011-09-14 2013-04-04 Toshiba Corp 窒化物半導体積層構造体の製造方法
JP2014022698A (ja) * 2012-07-24 2014-02-03 Dowa Holdings Co Ltd 窒化物半導体成長用Ｓｉ基板およびそれを用いた電子デバイス用エピタキシャル基板およびそれらの製造方法
US20140264368A1 (en) * 2013-03-15 2014-09-18 Semiconductor Components Industries, Llc Semiconductor Wafer and a Process of Forming the Same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306848A (ja) * 1996-05-16 1997-11-28 Nec Corp 半導体結晶性膜の成長方法
WO2005088666A1 (ja) * 2004-03-12 2005-09-22 Hamamatsu Photonics K.K. 層状部材の製造方法、及び層状部材
JP2010258352A (ja) * 2009-04-28 2010-11-11 Oki Data Corp 半導体薄膜素子の製造方法並びに半導体ウエハ、及び、半導体薄膜素子
JP2011023664A (ja) * 2009-07-17 2011-02-03 Dowa Electronics Materials Co Ltd 横方向を電流導通方向とする電子デバイス用エピタキシャル基板およびその製造方法
JP2011155057A (ja) * 2010-01-26 2011-08-11 Mitsubishi Electric Corp 半導体デバイスの製造方法および半導体基板
JP2013062409A (ja) * 2011-09-14 2013-04-04 Toshiba Corp 窒化物半導体積層構造体の製造方法
JP2014022698A (ja) * 2012-07-24 2014-02-03 Dowa Holdings Co Ltd 窒化物半導体成長用Ｓｉ基板およびそれを用いた電子デバイス用エピタキシャル基板およびそれらの製造方法
US20140264368A1 (en) * 2013-03-15 2014-09-18 Semiconductor Components Industries, Llc Semiconductor Wafer and a Process of Forming the Same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018203587A (ja) * 2017-06-07 2018-12-27 株式会社Sumco 窒化物半導体基板の製造方法および窒化物半導体基板
JP2020098839A (ja) * 2018-12-17 2020-06-25 信越半導体株式会社 窒化物半導体ウェーハの製造方法および窒化物半導体ウェーハ

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