JP2016100958A - 制御回路 - Google Patents
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Abstract
【課題】昇圧チョッパ回路を有する力率改善回路において、入力電圧のゼロクロス付近での波形歪の発生を抑制する。【解決手段】スイッチング電源AAは、力率改善回路3と、力率改善回路3に設けられたスイッチ素子Q1をスイッチング制御する制御回路1と、を備える。制御回路1は、力率改善回路3の入力電圧および出力電圧と、スイッチ素子Q1に流れる電流と、に基づいてスイッチ素子Q1のスイッチングを制御する。また、制御回路1は、スイッチ素子Q1に流れる電流が閾値未満であれば、このスイッチ素子Q1がオン状態からオフ状態に切り替わるのを禁止する。【選択図】図1
Description
本発明は、スイッチ素子をスイッチング制御する制御回路に関する。
従来、スイッチング電源には、力率を改善するために力率改善回路が設けられており、この力率改善回路には、高調波電流対策として昇圧チョッパ回路が用いられることがある(例えば、特許文献1参照)。特許文献1に示されている力率改善回路は、力率の改善を、入力電圧の位相情報を高精度に検出することで実現しようとしている。
高入力電圧または軽負荷な状態では、入力電圧のゼロクロス付近において、昇圧チョッパ回路に設けられたスイッチ素子に流れる電流が、小さくなる。このため、入力電圧のゼロクロス付近では、昇圧チョッパ回路に設けられたスイッチ素子の寄生容量と、昇圧チョッパ回路に設けられたインダクタと、による共振により、入力コンデンサが放電されなくなる。入力コンデンサが放電されなくなると、入力コンデンサの両端電圧が入力電圧よりも高くなり、入力電流が流れなくなってしまうので、波形歪が発生してしまうおそれがあった。
上述の課題に鑑み、本発明は、昇圧チョッパ回路を有する力率改善回路において、入力電圧のゼロクロス付近での波形歪の発生を抑制することを目的とする。
本発明は、上述の課題を解決するために、以下の事項を提案している。
(1) 本発明は、力率改善回路(例えば、図1の力率改善回路3に相当)が有する昇圧チョッパ回路に設けられたスイッチ素子(例えば、図1のスイッチ素子Q1に相当)をスイッチング制御する制御回路(例えば、図1の制御回路1に相当)であって、前記力率改善回路の入力電圧および出力電圧と、前記スイッチ素子に流れる電流と、に基づいて当該スイッチ素子をオン状態からオフ状態に切り替える力率改善制御回路(例えば、図2の力率改善制御回路10に相当)を備え、前記力率改善制御回路により、前記スイッチ素子に流れる電流が予め定められた閾値未満であれば、当該スイッチ素子がオン状態からオフ状態に切り替わるのを禁止することを特徴とする制御回路を提案している。
(1) 本発明は、力率改善回路(例えば、図1の力率改善回路3に相当)が有する昇圧チョッパ回路に設けられたスイッチ素子(例えば、図1のスイッチ素子Q1に相当)をスイッチング制御する制御回路(例えば、図1の制御回路1に相当)であって、前記力率改善回路の入力電圧および出力電圧と、前記スイッチ素子に流れる電流と、に基づいて当該スイッチ素子をオン状態からオフ状態に切り替える力率改善制御回路(例えば、図2の力率改善制御回路10に相当)を備え、前記力率改善制御回路により、前記スイッチ素子に流れる電流が予め定められた閾値未満であれば、当該スイッチ素子がオン状態からオフ状態に切り替わるのを禁止することを特徴とする制御回路を提案している。
この発明によれば、力率改善制御回路により、スイッチ素子に流れる電流が閾値未満であれば、このスイッチ素子がオン状態からオフ状態に切り替わるのを禁止することとした。このため、スイッチ素子に流れるピーク電流の下限値を、閾値により設定することができる。したがって、入力電圧のゼロクロス付近において、入力コンデンサを放電することができるので、入力電流を流すことができる。よって、昇圧チョッパ回路を有する力率改善回路において、入力電圧のゼロクロス付近での波形歪の発生を抑制することができる。
(2) 本発明は、力率改善回路(例えば、図3の力率改善回路3Aに相当)が有する昇圧チョッパ回路に設けられたスイッチ素子(例えば、図3のスイッチ素子Q1に相当)をスイッチング制御する制御回路(例えば、図3の制御回路1Aに相当)であって、前記力率改善回路の出力電圧に基づいて当該スイッチ素子のオン幅を制御して、当該スイッチ素子をオン状態からオフ状態に切り替える力率改善制御回路(例えば、図4の力率改善制御回路10Aに相当)を備え、前記力率改善制御回路により、前記スイッチ素子に流れる電流が予め定められた閾値未満であれば、当該スイッチ素子がオン状態からオフ状態に切り替わるのを禁止することを特徴とする制御回路を提案している。
この発明によれば、力率改善制御回路により、スイッチ素子に流れる電流が閾値未満であれば、このスイッチ素子がオン状態からオフ状態に切り替わるのを禁止することとした。このため、スイッチ素子に流れるピーク電流の下限値を、閾値により設定することができる。したがって、入力電圧のゼロクロス付近において、入力コンデンサを放電することができるので、入力電流を流すことができる。よって、昇圧チョッパ回路を有する力率改善回路において、入力電圧のゼロクロス付近での波形歪の発生を抑制することができる。
(3) 本発明は、(1)または(2)の制御回路について、前記力率改善回路の出力電圧に応じて前記閾値を補正することを特徴とする制御回路を提案している。
この発明によれば、(1)または(2)の制御回路において、スイッチ素子がオン状態からオフ状態に切り替わるのを禁止するか否かを決定するためにスイッチ素子に流れる電流と比較する閾値を、力率改善回路の出力電圧に応じて補正することができる。
(4) 本発明は、(1)から(3)のいずれかの制御回路について、前記力率改善回路の入力電圧に応じて前記閾値を補正することを特徴とする制御回路を提案している。
この発明によれば、(1)から(3)のいずれかの制御回路において、スイッチ素子がオン状態からオフ状態に切り替わるのを禁止するか否かを決定するためにスイッチ素子に流れる電流と比較する閾値を、力率改善回路の入力電圧に応じて補正することができる。
(5) 本発明は、(1)から(4)のいずれかの制御回路について、前記スイッチ素子に流れる電流に応じて正比例で変化する電圧が第1の抵抗(例えば、図13の抵抗R7に相当)を介して入力される第1の入力端子(例えば、図2の比較器CMP2の非反転入力端子に相当)と、前記閾値に応じた電圧が入力される第2の入力端子(例えば、図2の比較器CMP2の反転入力端子に相当)と、を有し、当該第1の入力端子の電圧と当該第2の入力端子の電圧とを比較して、当該スイッチ素子に流れる電流が当該閾値以上であるか否かを判別する比較手段(例えば、図2の比較器CMP2に相当)を備え、前記第1の抵抗と前記第1の入力端子との接続点に一端が接続され、基準電位点に他端が接続された第2の抵抗(例えば、図13の抵抗R9に相当)が、前記制御回路の外部に設けられることを特徴とする制御回路を提案している。
この発明によれば、(1)から(4)のいずれかの制御回路において、第1の入力端子および第2の入力端子を有する比較手段を設け、第1の入力端子に、スイッチ素子に流れる電流に応じて正比例で変化する電圧が第1の抵抗を介して入力され、第2の入力端子に、上述の閾値に応じた電圧が入力されることとした。また、第2の抵抗を制御回路の外部に設け、第2の抵抗の一端を第1の抵抗と第1の入力端子との接続点に接続し、第2の抵抗の他端を基準電位点に接続することとした。このため、第1の入力端子に入力される電圧は、第1の抵抗と第2の抵抗との抵抗比や基準電位点の電圧に応じて変化するので、制御回路の外部に設けられた第2の抵抗の抵抗値を調節することで、第1の入力端子に入力される電圧を補正することができる。したがって、制御回路がIC(Integrated Circuit)化されていても、この制御回路に端子を新たに追加することなく、スイッチ素子に流れる電流に応じて正比例で変化する電圧を、補正することができる。
(6) 本発明は、(1)から(5)のいずれかの制御回路について、前記スイッチ素子のオン幅が予め定められた所定幅以上になると、当該スイッチ素子をオン状態からオフ状態に切り替えることを特徴とする制御回路を提案している。
ここで、スイッチ素子に流れる電流が閾値未満である期間において、このスイッチ素子がオン状態からオフ状態に切り替わるのを禁止して、スイッチ素子に閾値以上の電流を流そうとしていると、入力電圧のまさにゼロ電圧近傍(ゼロクロス付近)では、スイッチ素子のオン幅が広くなりすぎてしまい、波形歪が発生してしまうおそれがある。そこで、この発明によれば、(1)から(5)のいずれかの制御回路において、スイッチ素子のオン幅が予め定められた所定幅以上になると、このスイッチ素子をオン状態からオフ状態に切り替えることとした。このため、スイッチ素子のオン幅が広くなりすぎるのを防止して、波形歪の発生をさらに抑制することができる。
本発明によれば、昇圧チョッパ回路を有する力率改善回路において、入力電圧のゼロクロス付近での波形歪の発生を抑制することができる。
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
<第1実施形態>
[スイッチング電源AAの構成]
図1は、本発明の第1実施形態に係るスイッチング電源AAの回路図である。スイッチング電源AAは、交流電源Vinから入力された入力電圧を変換制御して、出力端子OUT1、GND1の間から出力するものであり、制御回路1、整流回路2、および力率改善回路3を備える。
[スイッチング電源AAの構成]
図1は、本発明の第1実施形態に係るスイッチング電源AAの回路図である。スイッチング電源AAは、交流電源Vinから入力された入力電圧を変換制御して、出力端子OUT1、GND1の間から出力するものであり、制御回路1、整流回路2、および力率改善回路3を備える。
整流回路2は、交流電源Vinから入力された入力電圧を全波整流して、第1の出力端子OUT2および第2の出力端子OUT3の間から出力する。
力率改善回路3は、抵抗R1、R2、R3、R4、R5、R6、R7、R8と、キャパシタC1、C2、C3、C4、C5と、NチャネルMOSFETで構成されるスイッチ素子Q1と、ダイオードD1と、インダクタL1と、インダクタL1と磁気結合する制御巻線L2と、を備え、いわゆる昇圧チョッパ回路を構成する。
整流回路2の第1の出力端子OUT2と第2の出力端子OUT3とは、抵抗R1、R2を直列接続したものを介して接続されるとともに、入力コンデンサとしてのキャパシタC1を介して接続される。抵抗R1と抵抗R2との接続点には、制御回路1の端子P1が接続される。
整流回路2の第2の出力端子OUT3には、出力端子GND1が接続される。整流回路2の第1の出力端子OUT2には、インダクタL1の一端が接続され、インダクタL1の他端には、スイッチ素子Q1のドレインと、ダイオードD1のアノードと、が接続される。スイッチ素子Q1のソースには、抵抗R3を介して整流回路2の第2の出力端子OUT3が接続されるとともに、抵抗R7の一端が接続される。抵抗R7の他端には、制御回路1の端子P3が接続されるとともに、キャパシタC4を介して基準電位源GNDが接続される。スイッチ素子Q1のドレインとソースとは、キャパシタC2を介して接続され、スイッチ素子Q1のゲートには、抵抗R6を介して制御回路1の端子P2が接続される。なお、キャパシタC2としては、スイッチ素子Q1の寄生容量を想定しているが、スイッチ素子Q1の寄生容量と、ノイズ対策に用いられるキャパシタと、の合計容量であってもよい。
ダイオードD1のカソードには、出力端子OUT1が接続される。出力端子OUT1と出力端子GND1とは、キャパシタC3を介して接続されるとともに、抵抗R4、R5を直列接続したものを介して接続される。抵抗R4と抵抗R5との接続点には、制御回路1の端子P5が接続される。
制御巻線L2の一端には、基準電位源GNDが接続される。制御巻線L2の他端には、抵抗R8を介して制御回路1の端子P4が接続される。
制御回路1の端子P6には、キャパシタC5を介して基準電位源GNDが接続される。
以上の構成を備えるスイッチング電源AAは、制御回路1の端子P2からスイッチング制御信号を出力させ、このスイッチング制御信号によりスイッチ素子Q1をスイッチング制御して、スイッチング電源AAの力率の改善を行う。
図2は、制御回路1の回路図である。制御回路1は、力率改善制御回路10、オントリガ生成部20、リスタート部30、および論理和OR1を備える。力率改善制御回路10は、マルチプライヤ11を備えるとともに、エラーアンプEA1と、比較器CMP1、CMP2と、論理積AND1と、バッファBUF1と、フリップフロップFF1と、直流電源Vref1、Vref2と、を備える。
端子P5には、エラーアンプEA1の非反転入力端子が接続される。エラーアンプEA1の反転入力端子には、直流電源Vref1の正極が接続され、直流電源Vref1の負極には、基準電位源GNDが接続される。エラーアンプEA1の出力端子には、端子P6およびマルチプライヤ11が接続される。
エラーアンプEA1の非反転入力端子には、端子P5を介して、力率改善回路3の出力電圧を抵抗R4、R5で分圧した電圧、すなわち力率改善回路3の出力電圧に応じた電圧が、入力される。このエラーアンプEA1は、力率改善回路3の出力電圧をマルチプライヤ11にフィードバックする。具体的には、力率改善回路3の出力電圧に応じた電圧と、直流電源Vref1の正極の電圧と、の誤差を増幅してマルチプライヤ11にフィードバックする。
端子P1には、マルチプライヤ11が接続される。このマルチプライヤ11には、エラーアンプEA1の出力端子が接続されるとともに、比較器CMP1の反転入力端子が接続される。
マルチプライヤ11には、エラーアンプEA1の出力電圧が入力されるとともに、端子P1を介して、整流回路2の出力電圧を抵抗R1、R2で分圧した電圧、言い換えると力率改善回路3の入力電圧を抵抗R1、R2で分圧した電圧、すなわち力率改善回路3の入力電圧に応じた電圧が、入力される。このマルチプライヤ11は、エラーアンプEA1の出力電圧と、力率改善回路3の入力電圧に応じた電圧と、を乗算し、乗算結果を比較器CMP1の反転入力端子に出力する。
端子P3には、比較器CMP1の非反転入力端子と、比較器CMP2の非反転入力端子と、が接続され、比較器CMP2の反転入力端子には、直流電源Vref2の正極が接続され、直流電源Vref2の負極には、基準電位源GNDが接続される。比較器CMP1の非反転入力端子と、比較器CMP2の非反転入力端子と、には、端子P3および抵抗R7を介して、抵抗R3の両端電圧が入力される。ここで、抵抗R3の両端電圧は、スイッチ素子Q1に流れた電流が抵抗R3を流れることによって、発生する。このため、比較器CMP1の非反転入力端子と、比較器CMP2の非反転入力端子と、には、スイッチ素子Q1に流れた電流に応じた電圧が、入力されることになる。
比較器CMP1は、スイッチ素子Q1に流れた電流に応じた電圧を、マルチプライヤ11の出力電圧と比較する。スイッチ素子Q1に流れた電流に応じた電圧が、マルチプライヤ11の出力電圧以上である場合には、Hレベル電圧を出力し、スイッチ素子Q1に流れた電流に応じた電圧が、マルチプライヤ11の出力電圧未満である場合には、Lレベル電圧を出力する。
比較器CMP2は、スイッチ素子Q1に流れた電流に応じた電圧を、直流電源Vref2の正極の電圧と比較する。スイッチ素子Q1に流れた電流に応じた電圧が、直流電源Vref2の正極の電圧以上である場合には、Hレベル電圧を出力し、スイッチ素子Q1に流れた電流に応じた電圧が、直流電源Vref2の正極の電圧未満である場合には、Lレベル電圧を出力する。
比較器CMP1の出力端子には、論理積AND1の2つの入力端子のうち一方が接続され、比較器CMP2の出力端子には、論理積AND1の2つの入力端子のうち他方が接続される。論理積AND1の出力端子には、フリップフロップFF1のリセット端子が接続される。論理積AND1は、2つの入力端子の双方にHレベル電圧が入力された場合には、フリップフロップFF1のリセット端子にHレベル電圧を出力して、フリップフロップFF1をリセットする。一方、2つの入力端子のうち少なくともいずれかにLレベル電圧が入力された場合には、フリップフロップFF1のリセット端子にLレベル電圧を出力する。
端子P2には、バッファBUF1の出力端子が接続される。バッファBUF1の入力端子には、フリップフロップFF1の出力端子が接続されるとともに、リスタート部30が接続される。
端子P4には、オントリガ生成部20が接続される。オントリガ生成部20には、リスタート部30が接続されるとともに、論理和OR1の2つの入力端子のうち一方が接続される。論理和OR1の2つの入力端子のうち他方には、リスタート部30が接続される。論理和OR1の出力端子には、フリップフロップFF1のセット端子が接続される。
フリップフロップFF1は、セット端子にHレベル電圧が入力されると、リセット端子にHレベル電圧が入力されるまで、出力端子からHレベル電圧を出力し続ける。一方、フリップフロップFF1は、リセット端子にHレベル電圧が入力されると、リセット端子にLレベル電圧が入力されるとともにセット端子にHレベル電圧が入力されるまで、出力端子からLレベル電圧を出力し続ける。フリップフロップFF1がHレベル電圧を出力している期間では、スイッチ素子Q1がオン状態になり、フリップフロップFF1がLレベル電圧を出力している期間では、スイッチ素子がオフ状態になる。
オントリガ生成部20には、端子P4および抵抗R8を介して、制御巻線L2に発生した電圧が入力される。
オントリガ生成部20は、制御巻線L2に発生した電圧のネガティブエッジを検出すると、ワンショットパルスを出力する。具体的には、スイッチ素子Q1がオン状態である期間に、インダクタL1にエネルギーが蓄積され、端子P4の電位がマイナスになる電圧が制御巻線L2に発生する。スイッチ素子Q1がオフ状態になると、インダクタL1に蓄積されたエネルギーは、出力端子OUT1側へ吐き出され、端子P4の電位がプラスになる電圧が制御巻線L2に発生する。出力端子OUT1側へのエネルギーの吐き出しが終了すると、制御巻線L2に発生していた電圧が低下し始める。オントリガ生成部20は、この電圧が低下し始めるタイミングを、上述のネガティブエッジを検出することで検知して、ワンショットパルスの出力によりスイッチ素子Q1をオン状態にさせて臨界動作を実現する。
リスタート部30は、オントリガ生成部20からワンショットパルスが継続して出力されていない時間をカウントし、カウントした時間が予め定められた時間になるとHレベル電圧を出力する。また、リスタート部30は、フリップフロップFF1の出力端子からHレベル電圧が出力されると、Lレベル電圧を出力する。
なお、スイッチング電源AAの起動時や、何らかの保護機能でスイッチ素子Q1の発振が停止した後に発振を再開する際には、制御巻線L2に電圧が発生しておらず、オントリガ生成部20が制御巻線L2に発生した電圧のネガティブエッジを検出できない場合が起こり得る。このような場合でも、リスタート部30により、スイッチ素子Q1の発振を開始させることができる。
以上の構成を備える制御回路1は、以下のように動作する。
まず、スイッチ素子がオフ状態からオン状態に切り替わる場合について、以下に説明する。フリップフロップFF1のリセット端子にLレベル電圧が入力されている期間において、論理和OR1からHレベル電圧が出力されると、フリップフロップFF1からHレベル電圧が出力されて、スイッチ素子Q1がオフ状態からオン状態に切り替わる。
論理和OR1は、オントリガ生成部20およびリスタート部30の双方がLレベル電圧を出力している期間では、Lレベル電圧を出力し、オントリガ生成部20およびリスタート部30のうち少なくともいずれかがHレベル電圧を出力している期間では、Hレベル電圧を出力する。
以上より、フリップフロップFF1のリセット端子にLレベル電圧が入力されている期間において、オントリガ生成部20またはリスタート部30がHレベル電圧を出力すると、スイッチ素子がオフ状態からオン状態に切り替わる。
次に、スイッチ素子がオン状態からオフ状態に切り替わる場合について、以下に説明する。フリップフロップFF1のリセット端子にHレベル電圧が入力されると、フリップフロップFF1からLレベル電圧が出力されて、スイッチ素子Q1がオン状態からオフ状態に切り替わる。
ここで、フリップフロップFF1のリセット端子にHレベル電圧が入力される条件は、論理積AND1がHレベル電圧を出力すること、すなわち比較器CMP1、CMP2の双方がHレベル電圧を出力することである。このため、比較器CMP1、CMP2のうち少なくともいずれかがLレベル電圧を出力している期間では、フリップフロップFF1がリセット状態にならない。
スイッチ素子Q1に流れた電流に応じた電圧が、マルチプライヤ11の出力電圧以上である期間では、比較器CMP1がHレベル電圧を出力する。また、スイッチ素子Q1に流れた電流に応じた電圧が、マルチプライヤ11の出力電圧未満である期間では、比較器CMP1がLレベル電圧を出力する。さらに、マルチプライヤ11の出力電圧は、上述のように力率改善回路3の入力電圧および出力電圧に応じて変化する。このため、マルチプライヤ11および比較器CMP1により、力率改善回路3の入力電圧および出力電圧と、スイッチ素子Q1に流れる電流と、に基づいて、スイッチ素子Q1のスイッチングが制御される。
一方、スイッチ素子Q1に流れた電流に応じた電圧が、直流電源Vref2の正極の電圧未満である期間では、比較器CMP2がLレベル電圧を出力する。このため、スイッチ素子Q1に流れた電流に応じた電圧が、直流電源Vref2の正極の電圧未満である期間、すなわちスイッチ素子Q1に流れた電流が、直流電源Vref2の正極の電圧に応じた閾値未満である期間では、論理積AND1の2つの入力端子のうち他方にLレベル電圧が入力される。したがって、スイッチ素子Q1に流れた電流が、直流電源Vref2の正極の電圧に応じた閾値未満である期間では、比較器CMP1から出力される電圧にかかわらず、論理積AND1からLレベル電圧が出力されることになる。よって、スイッチ素子Q1に流れた電流が、直流電源Vref2の正極の電圧に応じた閾値未満である期間では、比較器CMP1から出力される電圧にかかわらず、フリップフロップFF1のリセット端子にLレベル電圧が入力され、スイッチ素子Q1がオン状態からオフ状態に切り替わるのが禁止されることになる。
以上の制御回路1によれば、以下の効果を奏することができる。
制御回路1は、力率改善制御回路10に設けられた比較器CMP2と直流電源Vref2と論理積AND1とにより、スイッチ素子Q1に流れる電流が閾値未満であれば、このスイッチ素子Q1がオン状態からオフ状態に切り替わるのを禁止する。このため、スイッチ素子Q1に流れるピーク電流の下限値を、直流電源Vref2により定まる閾値により設定することができる。したがって、入力電圧のゼロクロス付近において、キャパシタC1を放電することができるので、入力電流を流すことができる。よって、昇圧チョッパ回路を有する力率改善回路3において、入力電圧のゼロクロス付近での波形歪の発生を抑制することができる。
<第2実施形態>
[スイッチング電源BBの構成]
図3は、本発明の第2実施形態に係るスイッチング電源BBの回路図である。スイッチング電源BBは、図1に示した本発明の第1実施形態に係るスイッチング電源AAとは、制御回路1の代わりに制御回路1Aを備える点と、力率改善回路3の代わりに力率改善回路3Aを備える点と、で異なる。スイッチング電源BBにおいて、スイッチング電源AAと同一の構成要件については、同一符号を付し、その説明を省略する。
[スイッチング電源BBの構成]
図3は、本発明の第2実施形態に係るスイッチング電源BBの回路図である。スイッチング電源BBは、図1に示した本発明の第1実施形態に係るスイッチング電源AAとは、制御回路1の代わりに制御回路1Aを備える点と、力率改善回路3の代わりに力率改善回路3Aを備える点と、で異なる。スイッチング電源BBにおいて、スイッチング電源AAと同一の構成要件については、同一符号を付し、その説明を省略する。
力率改善回路3Aは、図1の力率改善回路3とは、抵抗R1、R2を備えていない点で異なっており、制御回路1Aは、端子P1を有していない。
以上の構成を備えるスイッチング電源BBは、図1のスイッチング電源AAと同様に、制御回路1Aの端子P2からスイッチング制御信号を出力させ、このスイッチング制御信号によりスイッチ素子Q1をスイッチング制御して、スイッチング電源BBの力率の改善を行う。
図4は、制御回路1Aの回路図である。制御回路1Aは、図2に示した本発明の第1実施形態に係る制御回路1とは、力率改善制御回路10の代わりに力率改善制御回路10Aを備える点と、端子P1を備えていない点と、で異なる。力率改善制御回路10Aは、力率改善制御回路10とは、マルチプライヤ11および比較器CMP1の代わりにオン幅制御部12を備える点で異なる。
オン幅制御部12には、エラーアンプEA1の出力端子と、フリップフロップFF1の出力端子と、論理積AND1の2つの入力端子のうち一方と、が接続される。オン幅制御部12は、フリップフロップFF1の出力電圧がHレベル電圧になってから、論理積AND1の2つの入力端子のうち一方にHレベル信号を出力するまでの時間を、エラーアンプEA1の出力電圧に応じて制御して、スイッチ素子Q1のオン幅を制御する。
以上の構成を備える制御回路1Aは、オン幅制御部12により、エラーアンプEA1の出力電圧に基づいて、すなわち力率改善回路3Aの出力電圧に基づいて、スイッチ素子Q1のオン幅を制御する。また、制御回路1Aは、制御回路1と同様に、比較器CMP2と直流電源Vref2と論理積AND1とにより、スイッチ素子Q1に流れた電流が閾値未満である期間では、オン幅制御部12から出力される電圧にかかわらず、フリップフロップFF1のリセット端子にLレベル電圧を入力して、スイッチ素子Q1がオン状態からオフ状態に切り替わるのを禁止する。
以上の制御回路1Aによれば、以下の効果を奏することができる。
制御回路1Aは、力率改善制御回路10Aに設けられた比較器CMP2と直流電源Vref2と論理積AND1とにより、スイッチ素子Q1に流れる電流が閾値未満であれば、このスイッチ素子Q1がオン状態からオフ状態に切り替わるのを禁止する。このため、スイッチ素子Q1に流れるピーク電流の下限値を、直流電源Vref2により定まる閾値により設定することができる。したがって、入力電圧のゼロクロス付近において、キャパシタC1を放電することができるので、入力電流を流すことができる。よって、昇圧チョッパ回路を有する力率改善回路3Aにおいて、入力電圧のゼロクロス付近での波形歪の発生を抑制することができる。
<第3実施形態>
[スイッチング電源CCの構成]
図5は、本発明の第3実施形態に係るスイッチング電源CCの回路図である。スイッチング電源CCは、図1に示した本発明の第1実施形態に係るスイッチング電源AAとは、制御回路1の代わりに制御回路1Bを備える点で異なる。スイッチング電源CCにおいて、スイッチング電源AAと同一の構成要件については、同一符号を付し、その説明を省略する。
[スイッチング電源CCの構成]
図5は、本発明の第3実施形態に係るスイッチング電源CCの回路図である。スイッチング電源CCは、図1に示した本発明の第1実施形態に係るスイッチング電源AAとは、制御回路1の代わりに制御回路1Bを備える点で異なる。スイッチング電源CCにおいて、スイッチング電源AAと同一の構成要件については、同一符号を付し、その説明を省略する。
スイッチング電源CCは、図1のスイッチング電源AAと同様に、制御回路1Bの端子P2からスイッチング制御信号を出力させ、このスイッチング制御信号によりスイッチ素子Q1をスイッチング制御して、スイッチング電源CCの力率の改善を行う。
図6は、制御回路1Bの回路図である。制御回路1Bは、図2に示した本発明の第1実施形態に係る制御回路1とは、力率改善制御回路10の代わりに力率改善制御回路10Bを備える点で異なる。力率改善制御回路10Bは、力率改善制御回路10とは、補償値変更部13および最大オン幅制限部14を備える点で異なる。
補償値変更部13には、エラーアンプEA1の出力端子が接続される。補償値変更部13は、エラーアンプEA1の出力電圧に応じて、すなわち力率改善回路3の出力電圧に応じて、直流電源Vref2の正極の電圧を補正する。これによれば、スイッチ素子Q1がオン状態からオフ状態に切り替わるのを禁止するか否かを決定するためにスイッチ素子Q1に流れる電流と比較する閾値が、力率改善回路3の出力電圧に応じて補正されることになる。
最大オン幅制限部14には、フリップフロップFF1の出力端子と、フリップフロップFF1の第2のリセット端子と、が接続される。最大オン幅制限部14は、フリップフロップFF1の出力電圧が予め定められた時間に亘ってHレベルであれば、フリップフロップFF1の第2のリセット端子に予め定められた時間だけHレベル電圧を出力する。これによれば、スイッチ素子Q1のオン幅が予め定められた幅になると、フリップフロップFF1がリセットされて、スイッチ素子Q1がオフ状態になる。
以上の構成を備える制御回路1Bは、制御回路1と同様に、マルチプライヤ11および比較器CMP1により、力率改善回路3の入力電圧および出力電圧と、スイッチ素子Q1に流れる電流と、に基づいて、スイッチ素子Q1のスイッチングを制御する。また、制御回路1Bは、制御回路1と同様に、比較器CMP2と直流電源Vref2と論理積AND1とにより、スイッチ素子Q1に流れた電流が閾値未満である期間では、比較器CMP1から出力される電圧にかかわらず、フリップフロップFF1のリセット端子にHレベル電圧を入力して、スイッチ素子Q1がオン状態からオフ状態に切り替わるのを禁止する。また、制御回路1Bは、補償値変更部13により、上述の閾値を力率改善回路3の出力電圧に応じて補正するとともに、最大オン幅制限部14により、スイッチ素子Q1のオン幅の最大値を定める。
以上の制御回路1Bによれば、制御回路1が奏することのできる上述の効果に加えて、以下の効果を奏することができる。
制御回路1Bは、スイッチ素子Q1がオン状態からオフ状態に切り替わるのを禁止するか否かを決定するためにスイッチ素子Q1に流れる電流と比較する閾値を、力率改善回路3の出力電圧に応じて補正することができる。なお、入力電圧のゼロクロス付近での波形歪の発生を抑制するために、上述のようにスイッチ素子Q1に流れる電流の最小値を制限しているが、この最小値の最適値は、負荷電力に応じて異なる。このため、上述のように力率改善回路3の出力電圧に応じて閾値を補正すれば、負荷変化に合わせた適切な波形歪の対策が可能となる。
<第4実施形態>
[スイッチング電源DDの構成]
図7は、本発明の第4実施形態に係るスイッチング電源DDの回路図である。スイッチング電源DDは、図3に示した本発明の第2実施形態に係るスイッチング電源BBとは、制御回路1Aの代わりに制御回路1Cを備える点で異なる。スイッチング電源DDにおいて、スイッチング電源BBと同一の構成要件については、同一符号を付し、その説明を省略する。
[スイッチング電源DDの構成]
図7は、本発明の第4実施形態に係るスイッチング電源DDの回路図である。スイッチング電源DDは、図3に示した本発明の第2実施形態に係るスイッチング電源BBとは、制御回路1Aの代わりに制御回路1Cを備える点で異なる。スイッチング電源DDにおいて、スイッチング電源BBと同一の構成要件については、同一符号を付し、その説明を省略する。
スイッチング電源DDは、図3のスイッチング電源BBと同様に、制御回路1Cの端子P2からスイッチング制御信号を出力させ、このスイッチング制御信号によりスイッチ素子Q1をスイッチング制御して、スイッチング電源DDの力率の改善を行う。
図8は、制御回路1Cの回路図である。制御回路1Cは、図4に示した本発明の第2実施形態に係る制御回路1Aとは、力率改善制御回路10Aの代わりに力率改善制御回路10Cを備える点で異なる。力率改善制御回路10Cは、力率改善制御回路10Aとは、補償値変更部13および最大オン幅制限部14を備える点で異なる。
補償値変更部13には、エラーアンプEA1の出力端子が接続される。補償値変更部13は、エラーアンプEA1の出力電圧に応じて、すなわち力率改善回路3Aの出力電圧に応じて、直流電源Vref2の正極の電圧を補正する。これによれば、スイッチ素子Q1がオン状態からオフ状態に切り替わるのを禁止するか否かを決定するためにスイッチ素子Q1に流れる電流と比較する閾値が、力率改善回路3Aの出力電圧に応じて補正されることになる。
最大オン幅制限部14には、フリップフロップFF1の出力端子と、フリップフロップFF1の第2のリセット端子と、が接続される。最大オン幅制限部14は、フリップフロップFF1の出力電圧が予め定められた時間に亘ってHレベルであれば、フリップフロップFF1の第2のリセット端子に予め定められた時間だけHレベル電圧を出力する。これによれば、スイッチ素子Q1のオン幅が予め定められた幅になると、フリップフロップFF1がリセットされて、スイッチ素子Q1がオフ状態になる。
以上の構成を備える制御回路1Cは、制御回路1Aと同様に、オン幅制御部12により、エラーアンプEA1の出力電圧に基づいて、すなわち力率改善回路3Aの出力電圧に基づいて、スイッチ素子Q1のオン幅を制御する。また、制御回路1Aと同様に、比較器CMP2と直流電源Vref2と論理積AND1とにより、スイッチ素子Q1に流れた電流が閾値未満である期間では、オン幅制御部12から出力される電圧にかかわらず、フリップフロップFF1のリセット端子にLレベル電圧を入力して、スイッチ素子Q1がオン状態からオフ状態に切り替わるのを禁止する。また、制御回路1Cは、補償値変更部13により、上述の閾値を力率改善回路3Aの出力電圧に応じて補正するとともに、最大オン幅制限部14により、スイッチ素子Q1のオン幅の最大値を定める。
以上の制御回路1Cによれば、制御回路1Aが奏することのできる上述の効果に加えて、以下の効果を奏することができる。
制御回路1Cは、スイッチ素子Q1がオン状態からオフ状態に切り替わるのを禁止するか否かを決定するためにスイッチ素子Q1に流れる電流と比較する閾値を、力率改善回路3Aの出力電圧に応じて補正することができる。なお、入力電圧のゼロクロス付近での波形歪の発生を抑制するために上述のようにスイッチ素子Q1に流れる電流の最小値を制限しているが、この最小値の最適値は、負荷電力に応じて異なる。このため、上述のように力率改善回路3Aの出力電圧に応じて閾値を補正すれば、負荷変化に合わせた適切な波形歪の対策が可能となる。
<第5実施形態>
[スイッチング電源EEの構成]
図9は、本発明の第5実施形態に係るスイッチング電源EEの回路図である。スイッチング電源EEは、図5に示した本発明の第3実施形態に係るスイッチング電源CCとは、制御回路1Bの代わりに制御回路1Dを備える点で異なる。スイッチング電源EEにおいて、スイッチング電源CCと同一の構成要件については、同一符号を付し、その説明を省略する。
[スイッチング電源EEの構成]
図9は、本発明の第5実施形態に係るスイッチング電源EEの回路図である。スイッチング電源EEは、図5に示した本発明の第3実施形態に係るスイッチング電源CCとは、制御回路1Bの代わりに制御回路1Dを備える点で異なる。スイッチング電源EEにおいて、スイッチング電源CCと同一の構成要件については、同一符号を付し、その説明を省略する。
スイッチング電源EEは、図5のスイッチング電源CCと同様に、制御回路1Dの端子P2からスイッチング制御信号を出力させ、このスイッチング制御信号によりスイッチ素子Q1をスイッチング制御して、スイッチング電源EEの力率の改善を行う。
図10は、制御回路1Dの回路図である。制御回路1Dは、図6に示した本発明の第3実施形態に係る制御回路1Bとは、力率改善制御回路10Bの代わりに力率改善制御回路10Dを備える点で異なる。力率改善制御回路10Dは、力率改善制御回路10Bとは、入力電圧検出部15を備える点と、エラーアンプEA1の出力端子の代わりに入力電圧検出部15に補償値変更部13が接続される点と、で異なる。
入力電圧検出部15には、端子P1と、補償値変更部13と、が接続される。入力電圧検出部15は、端子P1を介して入力される力率改善回路3の入力電圧に応じた電圧から、力率改善回路3の入力電圧を検出し、検出結果を補償値変更部13に出力する。
なお、第1の出力端子OUT2および第2の出力端子OUT3の間から出力される電圧は、整流回路2により全波整流されてはいるが、平滑化されてはいない。このため、交流電源Vinから入力された入力電圧の半周期の期間以上に亘ってこの入力電圧を検出しないと、力率改善回路3の入力電圧を適切に検出できない。そこで、入力電圧検出部15は、交流電源Vinからの入力電圧の半周期の期間以上に亘って、端子P1を介して入力される力率改善回路3の入力電圧に応じた電圧が予め定められた設定電圧以上であるか否かにより、力率改善回路3の入力電圧を検出する。
補償値変更部13は、入力電圧検出部15による検出結果に応じて、直流電源Vref2の正極の電圧を補正する。これによれば、スイッチ素子Q1がオン状態からオフ状態に切り替わるのを禁止するか否かを決定するためにスイッチ素子Q1に流れる電流と比較する閾値が、力率改善回路3の入力電圧に応じて補正されることになる。
なお、補償値変更部13による上述の補正は、例えば、力率改善回路3の入力電圧に基づいて、交流電源Vinが100V系入力であるのか200V系入力であるのかを判別し、判別結果に応じて補正値を切り替えるものとしてもよい。また、入力電圧が大きくなるに従って補正値を大きく設定してもよい。
以上の構成を備える制御回路1Dは、制御回路1と同様に、マルチプライヤ11および比較器CMP1により、力率改善回路3の入力電圧および出力電圧と、スイッチ素子Q1に流れる電流と、に基づいて、スイッチ素子Q1のスイッチングを制御する。また、制御回路1Dは、制御回路1と同様に、比較器CMP2と直流電源Vref2と論理積AND1とにより、スイッチ素子Q1に流れた電流が閾値未満である期間では、比較器CMP1から出力される電圧にかかわらず、フリップフロップFF1のリセット端子にLレベル電圧を入力して、スイッチ素子Q1がオン状態からオフ状態に切り替わるのを禁止する。また、制御回路1Dは、制御回路1Bと同様に、最大オン幅制限部14により、スイッチ素子Q1のオン幅の最大値を定める。また、制御回路1Dは、補償値変更部13および入力電圧検出部15により、上述の閾値を、力率改善回路3の入力電圧に応じて補正する。
以上の制御回路1Dによれば、制御回路1が奏することのできる上述の効果に加えて、以下の効果を奏することができる。
制御回路1Dは、スイッチ素子Q1がオン状態からオフ状態に切り替わるのを禁止するか否かを決定するためにスイッチ素子Q1に流れる電流と比較する閾値を、力率改善回路3の入力電圧に応じて補正することができる。なお、入力電圧のゼロクロス付近での波形歪の発生を抑制するために上述のようにスイッチ素子Q1に流れる電流の最小値を制限しているが、この最小値の最適値は、負荷電力だけでなく入力電圧に応じても異なる。このため、上述のように力率改善回路3の入力電圧に応じて閾値を補正すれば、入力電圧に合わせた適切な波形歪の対策が可能となる。
<第6実施形態>
[スイッチング電源FFの構成]
図11は、本発明の第6実施形態に係るスイッチング電源FFの回路図である。スイッチング電源FFは、図7に示した本発明の第4実施形態に係るスイッチング電源DDとは、制御回路1Cの代わりに制御回路1Eを備える点と、力率改善回路3Aの代わりに力率改善回路3を備える点と、で異なる。スイッチング電源FFにおいて、スイッチング電源DDと同一の構成要件については、同一符号を付し、その説明を省略する。
[スイッチング電源FFの構成]
図11は、本発明の第6実施形態に係るスイッチング電源FFの回路図である。スイッチング電源FFは、図7に示した本発明の第4実施形態に係るスイッチング電源DDとは、制御回路1Cの代わりに制御回路1Eを備える点と、力率改善回路3Aの代わりに力率改善回路3を備える点と、で異なる。スイッチング電源FFにおいて、スイッチング電源DDと同一の構成要件については、同一符号を付し、その説明を省略する。
力率改善回路3は、図7の力率改善回路3Aとは、抵抗R1、R2を備える点で異なる。抵抗R1、R2は、直列接続され、これら抵抗R1、R2を直列接続したものは、整流回路2の第1の出力端子OUT2と第2の出力端子OUT3とを接続する。また、抵抗R1と抵抗R2との接続点には、制御回路1Eの端子P1が接続される。
以上の構成を備えるスイッチング電源FFは、図7のスイッチング電源DDと同様に、制御回路1Eの端子P2からスイッチング制御信号を出力させ、このスイッチング制御信号によりスイッチ素子Q1をスイッチング制御して、スイッチング電源FFの力率の改善を行う。
図12は、制御回路1Eの回路図である。制御回路1Eは、図8に示した本発明の第4実施形態に係る制御回路1Cとは、力率改善制御回路10Cの代わりに力率改善制御回路10Eを備える点で異なる。力率改善制御回路10Eは、力率改善制御回路10Cとは、入力電圧検出部15を備える点と、エラーアンプEA1の出力端子の代わりに入力電圧検出部15に補償値変更部13が接続される点と、で異なる。
入力電圧検出部15には、端子P1と、補償値変更部13と、が接続される。入力電圧検出部15は、端子P1を介して入力される力率改善回路3の入力電圧に応じた電圧から、力率改善回路3の入力電圧を検出し、検出結果を補償値変更部13に出力する。
なお、第1の出力端子OUT2および第2の出力端子OUT3の間から出力される電圧は、整流回路2により全波整流されてはいるが、平滑化されてはいない。このため、交流電源Vinから入力された入力電圧の半周期の期間以上に亘ってこの入力電圧を検出しないと、力率改善回路3の入力電圧を適切に検出できない。そこで、入力電圧検出部15は、交流電源Vinからの入力電圧の半周期の期間以上に亘って、端子P1を介して入力される力率改善回路3の入力電圧に応じた電圧が予め定められた設定電圧以上であるか否かにより、力率改善回路3の入力電圧を検出する。
補償値変更部13は、入力電圧検出部15による検出結果に応じて、直流電源Vref2の正極の電圧を補正する。これによれば、スイッチ素子Q1がオン状態からオフ状態に切り替わるのを禁止するか否かを決定するためにスイッチ素子Q1に流れる電流と比較する閾値が、力率改善回路3の入力電圧に応じて補正されることになる。
以上の構成を備える制御回路1Eは、制御回路1Aと同様に、オン幅制御部12により、エラーアンプEA1の出力電圧に基づいて、すなわち力率改善回路3の出力電圧に基づいて、スイッチ素子Q1のオン幅を制御する。また、制御回路1Eは、制御回路1Cと同様に、最大オン幅制限部14により、スイッチ素子Q1のオン幅の最大値を定める。また、制御回路1Eは、制御回路1Aと同様に、比較器CMP2と直流電源Vref2と論理積AND1とにより、スイッチ素子Q1に流れた電流が閾値未満である期間では、オン幅制御部12から出力される電圧にかかわらず、フリップフロップFF1のリセット端子にLレベル電圧を入力して、スイッチ素子Q1がオン状態からオフ状態に切り替わるのを禁止する。また、制御回路1Eは、補償値変更部13および入力電圧検出部15により、上述の閾値を、力率改善回路3の入力電圧に応じて補正する。
以上の制御回路1Eによれば、制御回路1が奏することのできる上述の効果に加えて、以下の効果を奏することができる。
制御回路1Eは、スイッチ素子Q1がオン状態からオフ状態に切り替わるのを禁止するか否かを決定するためにスイッチ素子Q1に流れる電流と比較する閾値を、力率改善回路3の入力電圧に応じて補正することができる。なお、入力電圧のゼロクロス付近での波形歪の発生を抑制するために上述のようにスイッチ素子Q1に流れる電流の最小値を制限しているが、この最小値の最適値は、負荷電力だけでなく入力電圧に応じても異なる。このため、上述のように力率改善回路3の入力電圧に応じて閾値を補正すれば、入力電圧に合わせた適切な波形歪の対策が可能となる。
<第7実施形態>
[スイッチング電源GGの構成]
図13は、本発明の第7実施形態に係るスイッチング電源GGの回路図である。スイッチング電源GGは、図1に示した本発明の第1実施形態に係るスイッチング電源AAとは、力率改善回路3の代わりに力率改善回路3Bを備える点で異なる。スイッチング電源GGにおいて、スイッチング電源AAと同一の構成要件については、同一符号を付し、その説明を省略する。
[スイッチング電源GGの構成]
図13は、本発明の第7実施形態に係るスイッチング電源GGの回路図である。スイッチング電源GGは、図1に示した本発明の第1実施形態に係るスイッチング電源AAとは、力率改善回路3の代わりに力率改善回路3Bを備える点で異なる。スイッチング電源GGにおいて、スイッチング電源AAと同一の構成要件については、同一符号を付し、その説明を省略する。
力率改善回路3Bは、図1の力率改善回路3とは、抵抗R9および直流電源Vref3を備える点で異なる。直流電源Vref3の負極には、基準電位源GNDが接続される。直流電源Vref3の正極には、抵抗R9を介して制御回路1の端子P3が接続される。
以上の構成を備えるスイッチング電源GGは、図1のスイッチング電源AAと同様に、制御回路1の端子P2からスイッチング制御信号を出力させ、このスイッチング制御信号によりスイッチ素子Q1をスイッチング制御して、スイッチング電源GGの力率の改善を行う。また、スイッチング電源GGは、制御回路1の外部において、制御回路1の端子P3に抵抗R9および直流電源Vref3を接続する。このため、端子P3に入力される電圧は、抵抗R7、R9の抵抗比や直流電源Vref3の正極の電圧に応じて変化するので、抵抗R9の抵抗値や、直流電源Vref3の正極の電圧を調整することで、端子P3に入力される電圧を補正することができる。したがって、制御回路1がIC(Integrated Circuit)化されていても、抵抗R9の抵抗値や、直流電源Vref3の正極の電圧を調整することで、端子P3を介して比較器CMP1、CMP2の非反転入力端子に入力される電圧を、制御回路1に端子を新たに追加することなく補正することができる。
<第8実施形態>
[スイッチング電源HHの構成]
図14は、本発明の第8実施形態に係るスイッチング電源HHの回路図である。スイッチング電源HHは、図3に示した本発明の第2実施形態に係るスイッチング電源BBとは、力率改善回路3Aの代わりに力率改善回路3Cを備える点で異なる。スイッチング電源HHにおいて、スイッチング電源BBと同一の構成要件については、同一符号を付し、その説明を省略する。
[スイッチング電源HHの構成]
図14は、本発明の第8実施形態に係るスイッチング電源HHの回路図である。スイッチング電源HHは、図3に示した本発明の第2実施形態に係るスイッチング電源BBとは、力率改善回路3Aの代わりに力率改善回路3Cを備える点で異なる。スイッチング電源HHにおいて、スイッチング電源BBと同一の構成要件については、同一符号を付し、その説明を省略する。
力率改善回路3Cは、図3の力率改善回路3Aとは、抵抗R9および直流電源Vref3を備える点で異なる。直流電源Vref3の負極には、基準電位源GNDが接続される。直流電源Vref3の正極には、抵抗R9を介して制御回路1Aの端子P3が接続される。
以上の構成を備えるスイッチング電源HHは、図3のスイッチング電源BBと同様に、制御回路1Aの端子P2からスイッチング制御信号を出力させ、このスイッチング制御信号によりスイッチ素子Q1をスイッチング制御して、スイッチング電源HHの力率の改善を行う。また、スイッチング電源HHは、制御回路1Aの外部において、制御回路1Aの端子P3に抵抗R9および直流電源Vref3を接続する。このため、端子P3に入力される電圧は、抵抗R7、R9の抵抗比や直流電源Vref3の正極の電圧に応じて変化するので、抵抗R9の抵抗値や、直流電源Vref3の正極の電圧を調整することで、端子P3に入力される電圧を補正することができる。したがって、制御回路1AがIC化されていても、抵抗R9の抵抗値や、直流電源Vref3の正極の電圧を調整することで、端子P3を介して比較器CMP2の非反転入力端子に入力される電圧を、制御回路1Aに端子を新たに追加することなく補正することができる。
本発明は、上述の実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
AA、BB、CC、DD、EE、FF、GG、HH;スイッチング電源
Q1;スイッチ素子
1、1A、1B、1C、1D、1E;制御回路
3、3A、3B、3C;力率改善回路
10、10A、10B、10C、10D、10E;力率改善制御回路
Q1;スイッチ素子
1、1A、1B、1C、1D、1E;制御回路
3、3A、3B、3C;力率改善回路
10、10A、10B、10C、10D、10E;力率改善制御回路
Claims (6)
- 力率改善回路が有する昇圧チョッパ回路に設けられたスイッチ素子をスイッチング制御する制御回路であって、
前記力率改善回路の入力電圧および出力電圧と、前記スイッチ素子に流れる電流と、に基づいて当該スイッチ素子をオン状態からオフ状態に切り替える力率改善制御回路を備え、
前記力率改善制御回路により、前記スイッチ素子に流れる電流が予め定められた閾値未満であれば、当該スイッチ素子がオン状態からオフ状態に切り替わるのを禁止することを特徴とする制御回路。 - 力率改善回路が有する昇圧チョッパ回路に設けられたスイッチ素子をスイッチング制御する制御回路であって、
前記力率改善回路の出力電圧に基づいて当該スイッチ素子のオン幅を制御して、当該スイッチ素子をオン状態からオフ状態に切り替える力率改善制御回路を備え、
前記力率改善制御回路により、前記スイッチ素子に流れる電流が予め定められた閾値未満であれば、当該スイッチ素子がオン状態からオフ状態に切り替わるのを禁止することを特徴とする制御回路。 - 前記力率改善回路の出力電圧に応じて前記閾値を補正することを特徴とする請求項1または2に記載の制御回路。
- 前記力率改善回路の入力電圧に応じて前記閾値を補正することを特徴とする請求項1から3のいずれかに記載の制御回路。
- 前記スイッチ素子に流れる電流に応じて正比例で変化する電圧が第1の抵抗を介して入力される第1の入力端子と、前記閾値に応じた電圧が入力される第2の入力端子と、を有し、当該第1の入力端子の電圧と当該第2の入力端子の電圧とを比較して、当該スイッチ素子に流れる電流が当該閾値以上であるか否かを判別する比較手段を備え、
前記第1の抵抗と前記第1の入力端子との接続点に一端が接続され、基準電位点に他端が接続された第2の抵抗が、前記制御回路の外部に設けられることを特徴とする請求項1から4のいずれかに記載の制御回路。 - 前記スイッチ素子のオン幅が予め定められた所定幅以上になると、当該スイッチ素子をオン状態からオフ状態に切り替えることを特徴とする請求項1から5のいずれかに記載の制御回路。
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Applications Claiming Priority (1)
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Family
ID=56078211
Family Applications (1)
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---|---|---|---|
JP2014235258A Pending JP2016100958A (ja) | 2014-11-20 | 2014-11-20 | 制御回路 |
Country Status (1)
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---|---|
JP (1) | JP2016100958A (ja) |
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