JP2016096679A

JP2016096679A - ゲート駆動回路

Info

Publication number: JP2016096679A
Application number: JP2014232202A
Authority: JP
Inventors: 伸一渡邉; Shinichi Watanabe
Original assignee: Panasonic Intellectual Property Management Co Ltd
Current assignee: Panasonic Intellectual Property Management Co Ltd
Priority date: 2014-11-14
Filing date: 2014-11-14
Publication date: 2016-05-26

Abstract

【課題】単電源の基準電位以下になる負の電位を発生できるゲート駆動回路を提供する。【解決手段】電源は単電源とし、ダイオードと抵抗とコンデンサで構成する回路により、ゲート駆動信号に負の電位を発生させる。加えて、回路素子の定数によって信号を制御でき、負電圧を発生する電源回路を省略でき、回路を簡素化できる。【選択図】図１

Description

本開示は、ワイドギャップ半導体のゲート駆動に関するものである。

従来のゲート駆動回路として、負電源を持つ駆動回路によりゲート駆動電位を負の電位に制御し、ターンオフを高速化する回路は、特開２０１３−０４２６１２号公報によって知られている。

特開２０１３−０４２６１２号公報

しかしながら、従来のゲート駆動回路では、ゲート駆動信号を得るために、負電位を用意する必要があり、回路規模が大きくなるという問題がある。

上記課題を解決するために、本開示は、電源は単電源とし、ダイオードと抵抗とコンデンサで構成する回路により、ゲート駆動信号に負の電位を発生させる。

本開示によれば、ゲート駆動信号に単電源の基準電位以下になる負の電位を、単電源のみで発生させることができる。

本開示の実施の形態１にかかるゲート駆動回路の回路図本開示の実施の形態１にかかる制御信号とＱ２００のゲート波形を説明する図本開示の実施の形態２にかかるゲート駆動回路の回路図本開示の実施の形態２にかかる制御信号とＱ２００およびＱ２０１のゲート波形を説明する図

（実施の形態１）
本開示の実施の形態１におけるゲート駆動回路について図面を参照しながら説明する。図１は本開示の実施の形態１におけるゲート駆動回路の回路図である。

制御信号１は、ゲートＧ１００を駆動して、Ｑ２００をターンオン、ターンオフするための信号であって、制御信号１がハイレベルのときにＱ２００をターンオン、制御信号１がローレベルのときにＱ２００をターンオフする。

制御信号１は、インバータＧ１００に接続され、Ｑ１００とＱ１１０からなるインバータ回路の、Ｑ１００とＱ１１０のゲートの双方へ接続される。Ｑ１００はＰｃｈＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）、Ｑ１１０はＮｃｈＭＯＳＦＥＴとしているが、同じ論理出力をする回路であれば、他の種類のトランジスタを用いても良い。

Ｑ１００のドレインとＲ１を介してＲ３とＣ１を直列に接続した回路と、Ｄ１とＤ２とＤ３を直列に接続した回路のＤ１のアノードと、Ｒ４とＤ４のカソードの接続になる直列に接続した回路と、Ｒ２を介してＱ１１０のドレインと接続し、Ｄ４のカソードとＲ５とＤ５の並列接続した回路をＤ４のアノードと接続している回路構成をとる。

以上の回路は、ブロック２００である。Ｄ５のカソードは、Ｑ２００のゲートと接続している。Ｑ２００は、ＧａＮＦＥＴである。Ｑ２００のゲート電位は、制御信号１がハイレベルになったときに、Ｑ１００がオン、Ｑ１１０がオフすることにより、電源Ｅ１からＶＤＤ１の電圧がＱ１００のドレインに生じる。

そのときの電位がＲ１に印加されると、Ｑ１１０はオフであり、Ｄ４の逆方向の電位のため、Ｒ１からＲ３を介してＣ１へ電荷として充電され、Ｃ１の電位は、Ｄ１とＤ２とＤ３を直列接続され、Ｒ１とＲ３とＲ５の直列抵抗で確定した電流値に見合った順方向電圧の合計の電位まで充電されるとともに、ＶＤＤ１からその電位を引いた図２で示す電位１１００の電圧が生じ、Ｑ２００をオンさせる電圧を発生させる。

次に、制御信号１がローレベルになったときに、Ｑ１００がオフ、Ｑ１１０がオンすることにより、ＧＮＤレベルＶＳＳ１の電圧が、Ｑ１１０のドレインに生じる。

そのときの電位がＲ２に印加されると、Ｃ１に充電されていた電圧は、Ｒ３とＣ１の接続点の電圧をＶＳＳ１にしようとするため、Ｃ１とＱ２００のゲートの接続点の電圧、つまり、Ｑ２００のゲート電圧は、Ｄ５の順方向電圧で制限されたＶＳＳ１よりも低い、図２で示す電位９００となる。

上記電圧は、Ｑ１１０がオンしている間は、Ｒ５とＤ４とＲ４とＲ２の回路により放電されて、最終的にはＶＳＳ１レベルになる。この動作により、図２に示す信号が発生し、Ｑ２００のターンオンを犠牲にせずに、ターンオフを速めることが可能になる。

（実施の形態２）
図３は、本開示の実施の形態２におけるゲート駆動回路の回路図であり、公知のハーフブリッジ回路である。ブロック２０１は、ブロック２００と同じ回路構成をとる回路である。ブロック１０１には、ブロック１００と、レベルシフタ３と、ゲートＧ１００と逆の論理になる正論理のゲートＧ１０１と、ＶＤＤ２の電位になる電源Ｅ２と、電圧生成器２を追加で具備している。

電圧生成器２は、Ｑ２０１のソースおよび、Ｑ１１１のソースと接続されていて、ソースの電圧からチャージポンプとレギュレータによりＱ１０１のドレイン電圧をＱ２０１のドレイン電圧より高電圧にし、Ｑ１０１のドレインとＧ１０１へ印加して、Ｑ２０１のゲートドライブ電位を得るための回路である。

レベルシフタ３は、制御信号１をＧ１０１の動作レベルへシフトするための回路である。制御信号１とＱ２００の関係は、実施形態１で述べたものと同じ動作になる。

図３に新しく追加されている制御信号１とＱ２０１の関係を説明する。制御信号１は、レベルシフタ３を介してインバータＧ１０１に接続され、Ｑ１０１とＱ１１１からなるインバータ回路の、Ｑ１０１とＱ１１１のゲートの双方へ接続される。Ｑ１０１はＰｃｈＭＯＳＦＥＴ、Ｑ１１１はＮｃｈＭＯＳＦＥＴとしているが、同じ論理出力をする回路であれば、他の種類のトランジスタを用いても良い。

Ｑ１０１のドレインとＲ１０を介してＲ３０とＣ１０を直列に接続した回路と、Ｄ１０とＤ２０とＤ３０を直列に接続した回路のＤ１０のアノードと、Ｒ４０とＤ４０のカソードの接続になる直列に接続した回路と、Ｒ２０を介してＱ１１１のドレインと接続し、Ｄ４０のカソードとＲ５０とＤ５０の並列接続した回路をＤ４０のアノードと接続している回路構成をとる。

以上の回路は、ブロック２０１である。Ｄ５０のカソードは、Ｑ２０１のゲートと接続している。Ｑ２０１は、ＧａＮＦＥＴである。Ｑ２０１のゲート電位は、制御信号１がハイレベルになったときに、Ｑ１０１がオフ、Ｑ１１１がオンすることにより、電圧生成器２からＱ２０１のソース電位にＱ２０１を駆動するための電圧を生成された電圧がＱ１０１のドレインに生じる。

そのときの電位がＲ１０に印加されると、Ｑ１０１がオフ、Ｑ１１１がオンすることにより、ＧＮＤレベルＶＳＳ１の電圧が、Ｑ１１１のドレインに生じる。

そのときの電位がＲ２０に印加されると、Ｃ１０に充電されていた電圧は、Ｒ３０とＣ１０の接続点の電圧をＱ２０１のソース電位にしようとするため、Ｃ１０とＱ２０１のゲートの接続点の電圧、つまり、Ｑ２０１のゲート電圧は、Ｄ５０の順方向電圧で制限された、Ｑ２０１のソース電位よりも低い、図４で示す電位９０１となる。

上記電圧は、Ｑ１１１がオンしている間は、Ｒ５０とＤ４０とＲ４０とＲ２０の回路により放電されて、最終的にはＱ２０１のソース電位になる。

次に、制御信号１がローレベルになったときには、Ｑ１０１はオンであり、Ｄ４０の逆方向の電位のため、Ｒ１０からＲ３０を介してＣ１０へ電荷として充電され、Ｃ１０の電位は、Ｄ１０とＤ２０とＤ３０を直列接続され、Ｒ１０とＲ３０とＲ５０の直列抵抗で確定した電流値に見合った順方向電圧の合計の電位までで充電されるとともに、電圧生成器２で生成された電位から生成され、Ｑ１０１のドレインと接続されている電位を引いた図４で示す電位１１０１の電圧が生じ、Ｑ２０１をオンさせる電圧を発生させる。

この動作により、図２に示す信号が発生し、Ｑ２００のターンオンを犠牲にせずに、ターンオフを速めることが可能になる。

図４に、制御信号１と、Ｑ２００のゲートとソース間の電位および、Ｑ２０１のゲートとソース間の電位の関係を示す。図３の回路により、ハーフブリッジ回路の、Ｑ２００および、Ｑ２０１のターンオン時間を犠牲にせずに、ターンオフを高速化する。

以上のように、本開示によれば、ゲート駆動信号に単電源の基準電位以下になる負の電位を、単電源のみで発生させることができる。加えて、回路素子の定数によって信号を制御でき、負電圧を発生する電源回路を省略でき、回路を簡素化できる。

１００ブロック
１０１ブロック
２００ブロック
２０１ブロック

Claims

単電源の回路から、抵抗とコンデンサとダイオードを用いてゲート駆動信号に負の電圧を発生させるゲート駆動回路。