JP2016075999A - 情報処理システム - Google Patents
情報処理システム Download PDFInfo
- Publication number
- JP2016075999A JP2016075999A JP2014204331A JP2014204331A JP2016075999A JP 2016075999 A JP2016075999 A JP 2016075999A JP 2014204331 A JP2014204331 A JP 2014204331A JP 2014204331 A JP2014204331 A JP 2014204331A JP 2016075999 A JP2016075999 A JP 2016075999A
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- host device
- processing unit
- attack
- destruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Storage Device Security (AREA)
Abstract
【課題】不正なホスト装置又は不正なメモリ装置に対して能動的な対応を行うことにより、セキュリティ性を向上することが可能な情報処理システムを得る。
【解決手段】情報処理システム１は、ホスト装置２Ａと、ホスト装置２Ａに接続されるメモリ装置３Ａと、を備え、メモリ装置３Ａは、所定のイベントが発生したことを条件として、ホスト装置２Ａを攻撃するための攻撃処理を実行する攻撃処理部６０Ａを有する。
【選択図】図３
【解決手段】情報処理システム１は、ホスト装置２Ａと、ホスト装置２Ａに接続されるメモリ装置３Ａと、を備え、メモリ装置３Ａは、所定のイベントが発生したことを条件として、ホスト装置２Ａを攻撃するための攻撃処理を実行する攻撃処理部６０Ａを有する。
【選択図】図３
Description
本発明は情報処理システムに関し、特に、ホスト装置とメモリ装置とを備える情報処理システムに関する。
フラッシュメモリ等のメモリ装置に記憶されたデータの機密性を確保するための一般的手法として、（１）認証等によって不正アクセスを防止する技術、（２）暗号化等によってデータを保護する技術、（３）不正アクセス等に対して記憶データを強制的に消去（自己破壊）する技術、が知られている。例えば下記特許文献１には、電力供給源の短絡又は開放を検出することにより、破壊回路によって半導体集積回路の記憶データを自己破壊する技術が開示されている。
しかし、上述した一般的手法はいずれも、不正アクセス等に対して受動的な対応を行うものであり、不正なホスト装置や不正なメモリ装置が使用されることを防止して情報処理システムのセキュリティ性を向上するための対策としては不十分である。
本発明はかかる事情に鑑みて成されたものであり、ホスト装置とメモリ装置とを備える情報処理システムにおいて、不正なホスト装置又は不正なメモリ装置に対して能動的な対応を行うことにより、セキュリティ性を向上することが可能な情報処理システムを得ることを目的とするものである。
本発明の第１の態様に係る情報処理システムは、ホスト装置と、前記ホスト装置に接続されるメモリ装置と、を備え、前記メモリ装置は、所定のイベントが発生したことを条件として、前記ホスト装置を攻撃するための攻撃処理を実行する攻撃処理部を有することを特徴とするものである。
第１の態様に係る情報処理システムによれば、攻撃処理部は、所定のイベントが発生したことを条件として、ホスト装置を攻撃するための攻撃処理を実行する。従って、不正なホスト装置が使用された場合等に破壊又は妨害等の能動的な対応によってホスト装置を攻撃することにより、不正なホスト装置の使用を防止でき、その結果、情報処理システムのセキュリティ性を向上することが可能となる。
本発明の第２の態様に係る情報処理システムは、第１の態様に係る情報処理システムにおいて特に、前記攻撃処理部は、前記所定のイベントの発生条件として所定のタイミングが到来した場合に、前記ホスト装置を破壊するための破壊処理を実行する破壊処理部を含み、前記ホスト装置は、前記所定のタイミングで、前記破壊処理部からの破壊処理を回避する回避処理部を有することを特徴とするものである。
第２の態様に係る情報処理システムによれば、破壊処理部は、所定のタイミングが到来した場合に、ホスト装置を破壊するための破壊処理を実行し、回避処理部は、当該所定のタイミングで、破壊処理部からの破壊処理を回避する。従って、ホスト装置が正規品である場合には、破壊処理部からの破壊処理を回避処理部によって回避でき、一方、ホスト装置が不正品である場合には、当該ホスト装置は回避処理部を有していないため、破壊処理部からの破壊処理を回避できない。その結果、正規のホスト装置が破壊されることを回避しつつ、不正なホスト装置を破壊することができる。
本発明の第３の態様に係る情報処理システムは、第２の態様に係る情報処理システムにおいて特に、前記破壊処理部は、前記ホスト装置を破壊する大電流を前記ホスト装置に供給する電流供給回路を含み、前記回避処理部は、前記電流供給回路から供給された大電流から前記ホスト装置を保護する保護回路を含むことを特徴とするものである。
第３の態様に係る情報処理システムによれば、電流供給回路は、ホスト装置を破壊する大電流をホスト装置に供給し、保護回路は、電流供給回路から供給された大電流からホスト装置を保護する。従って、ホスト装置が正規品である場合には、電流供給回路から供給された大電流からホスト装置を保護することができ、一方、ホスト装置が不正品である場合には、電流供給回路から供給された大電流によってホスト装置を破壊することができる。
本発明の第４の態様に係る情報処理システムは、第２又は第３の態様に係る情報処理システムにおいて特に、前記攻撃処理部は、前記ホスト装置が正規品であるか不正品であるかを判定する判定部をさらに含み、前記破壊処理部はさらに、前記所定のイベントの発生条件として前記判定部によって前記ホスト装置が不正品であると判定された場合に、破壊処理を実行することを特徴とするものである。
第４の態様に係る情報処理システムによれば、破壊処理部は、判定部によってホスト装置が不正品であると判定された場合に、破壊処理を実行する。従って、メモリ装置がホスト装置から所定のタイミング情報を受信しない場合や、メモリ装置がホスト装置の認証に失敗した場合等、ホスト装置が不正品であると判定された場合に破壊処理を実行することにより、不正なホスト装置を破壊することができる。
本発明の第５の態様に係る情報処理システムは、第１の態様に係る情報処理システムにおいて特に、前記攻撃処理部は、前記ホスト装置が正規品であるか不正品であるかを判定する判定部と、前記所定のイベントの発生条件として前記判定部によって前記ホスト装置が不正品であると判定された場合に、前記ホスト装置を破壊するための破壊処理を実行する破壊処理部と、を含むことを特徴とするものである。
第５の態様に係る情報処理システムによれば、破壊処理部は、判定部によってホスト装置が不正品であると判定された場合に、破壊処理を実行する。従って、メモリ装置がホスト装置から所定のタイミング情報を受信しない場合や、メモリ装置がホスト装置の認証に失敗した場合等、ホスト装置が不正品であると判定された場合に破壊処理を実行することにより、不正なホスト装置を破壊することができる。
本発明の第６の態様に係る情報処理システムは、第５の態様に係る情報処理システムにおいて特に、前記破壊処理部は、前記ホスト装置を破壊する大電流を前記ホスト装置に供給する電流供給回路を含むことを特徴とするものである。
第６の態様に係る情報処理システムによれば、電流供給回路は、ホスト装置を破壊する大電流をホスト装置に供給する。このように、メモリ装置の電流供給回路がホスト装置に大電流を供給することによって、不正なホスト装置を破壊することができる。しかも、破壊処理はホスト装置が不正品であると判定された場合にのみ実行され、正規のホスト装置に保護回路が不要であるため、ホスト装置の回路規模を削減できるとともに、実用性を向上することができる。
本発明の第７の態様に係る情報処理システムは、第５の態様に係る情報処理システムにおいて特に、前記破壊処理部は、前記ホスト装置から前記メモリ装置への信号出力端子に向けて前記メモリ装置から信号を出力することにより、当該信号出力端子において信号衝突を発生させる制御回路を含むことを特徴とするものである。
第７の態様に係る情報処理システムによれば、制御回路は、ホスト装置からメモリ装置への信号出力端子に向けてメモリ装置から信号を出力することにより、当該信号出力端子において信号衝突を発生させる。このように、メモリ装置の制御回路がホスト装置において意図的に信号衝突を発生させることによって、不正なホスト装置を破壊することができる。しかも、大電流の供給によってホスト装置を破壊する場合と比較すると、メモリ装置に電流供給回路が不要となるため、メモリ装置の回路規模を削減できるとともに、消費電力を低減することができる。
本発明の第８の態様に係る情報処理システムは、第５〜７のいずれか一つの態様に係る情報処理システムにおいて特に、前記攻撃処理部は、前記所定のイベントの発生条件として所定のタイミングが到来した場合に、前記ホスト装置の正常動作を妨害するための妨害処理を実行する妨害処理部をさらに含むことを特徴とするものである。
第８の態様に係る情報処理システムによれば、妨害処理部は、所定のタイミングが到来した場合に、ホスト装置の正常動作を妨害するための妨害処理（読み出しコマンドに対してダミーデータを送信する等の処理）を実行する。従って、ホスト装置が正規品である場合には、上記所定のタイミングにおいて妨害処理を回避でき（ダミーデータを無効化する等の処理）、一方、ホスト装置が不正品である場合には、上記所定のタイミングにおいて妨害処理を回避できない。その結果、正規のホスト装置の正常動作が妨害されることを回避しつつ、不正なホスト装置の正常動作を妨害することができる。しかも、破壊処理の前段階として妨害処理を実行することにより、ノイズやデータ通信エラー等に起因して、メモリ装置がホスト装置から所定のタイミング情報を受信しない場合や、メモリ装置がホスト装置の認証に失敗した場合等に、正規のホスト装置が直ちに破壊されてしまうことを回避できる。
本発明の第９の態様に係る情報処理システムは、第２〜４，８のいずれか一つの態様に係る情報処理システムにおいて特に、前記ホスト装置は、ランダムなパラメータを生成するパラメータ生成部と、前記パラメータ生成部が生成したパラメータに基づいて前記所定のタイミングを設定するタイミング設定部と、をさらに有することを特徴とするものである。
第９の態様に係る情報処理システムによれば、パラメータ生成部はランダムなパラメータを生成し、タイミング設定部はパラメータ生成部が生成したパラメータに基づいて所定のタイミングを設定する。従って、攻撃処理を実行する所定のタイミングを不規則に設定できるため、解析者による解析が困難となり、その結果、情報処理システムのセキュリティ性を向上することが可能となる。
本発明の第１０の態様に係る情報処理システムは、第２〜４，８のいずれか一つの態様に係る情報処理システムにおいて特に、前記ホスト装置は、前記ホスト装置と前記メモリ装置との間で送受信される通信データに基づいて前記所定のタイミングを設定するタイミング設定部をさらに有することを特徴とするものである。
第１０の態様に係る情報処理システムによれば、タイミング設定部は、ホスト装置とメモリ装置との間で送受信される通信データに基づいて所定のタイミングを設定する。従って、パラメータ生成部が生成したパラメータに基づいて所定のタイミングを設定する場合と比較すると、パラメータ生成部が不要となるため、ホスト装置の回路規模を削減することができる。
本発明の第１１の態様に係る情報処理システムは、第９又は１０の態様に係る情報処理システムにおいて特に、前記タイミング設定部は、前記メモリ装置のうち機密性の低い情報が格納されているアドレスへのアクセスが発生した場合には、前記所定のタイミングを第１の頻度で設定し、前記メモリ装置のうち機密性の高い情報が格納されているアドレスへのアクセスが発生した場合には、前記所定のタイミングを第１の頻度よりも高い第２の頻度で設定することを特徴とするものである。
第１１の態様に係る情報処理システムによれば、タイミング設定部は、メモリ装置のうち機密性の高い情報が格納されているアドレスへのアクセスが発生した場合には、所定のタイミングを第１の頻度よりも高い第２の頻度で設定する。従って、機密性の高い重要な情報が格納されているアドレスへのアクセスが発生した場合には、ホスト装置に対する攻撃処理が高頻度で実行されるため、不正なホスト装置によって重要な情報が読み出されることを効果的に防止でき、その結果、重要な情報の機密性を向上することが可能となる。
本発明の第１２の態様に係る情報処理システムは、第２〜４，８のいずれか一つの態様に係る情報処理システムにおいて特に、前記ホスト装置は、前記ホスト装置から前記メモリ装置に所定のコマンドが送信された場合に前記所定のタイミングを設定するタイミング設定部をさらに有することを特徴とするものである。
第１２の態様に係る情報処理システムによれば、タイミング設定部は、ホスト装置からメモリ装置に所定のコマンドが送信された場合に所定のタイミングを設定する。従って、パラメータ生成部が生成したパラメータに基づいて所定のタイミングを設定する場合と比較すると、パラメータ生成部が不要となるため、ホスト装置の回路規模を削減することができる。また、攻撃処理を実行するタイミングが限定されるため、消費電力を削減できるとともに、実用性を向上することが可能となる。
本発明の第１３の態様に係る情報処理システムは、第２〜４，８のいずれか一つの態様に係る情報処理システムにおいて特に、前記ホスト装置は、前記ホスト装置が前記メモリ装置の所定のアドレスにアクセスした場合に前記所定のタイミングを設定するタイミング設定部をさらに有することを特徴とするものである。
第１３の態様に係る情報処理システムによれば、タイミング設定部は、ホスト装置がメモリ装置の所定のアドレスにアクセスした場合に所定のタイミングを設定する。従って、パラメータ生成部が生成したパラメータに基づいて所定のタイミングを設定する場合と比較すると、パラメータ生成部が不要となるため、ホスト装置の回路規模を削減することができる。また、攻撃処理を実行するタイミングが限定されるため、消費電力を削減できるとともに、実用性を向上することが可能となる。
本発明の第１４の態様に係る情報処理システムは、第１３の態様に係る情報処理システムにおいて特に、前記タイミング設定部は、前記所定のアドレスへのアクセス回数が所定値を超えた場合に前記所定のタイミングを設定することを特徴とするものである。
第１４の態様に係る情報処理システムによれば、タイミング設定部は、所定のアドレスへのアクセス回数が所定値を超えた場合に所定のタイミングを設定する。従って、解析者がメモリ装置の記憶情報を解析する場合には、解析者による解析がある程度進行した段階で攻撃処理が実行されるため、解析者に対して精神的なダメージを与えることができる。また、攻撃処理を実行するタイミングがさらに限定されるため、消費電力をさらに削減できるとともに、実用性をさらに向上することが可能となる。
本発明の第１５の態様に係る情報処理システムは、ホスト装置と、前記ホスト装置に接続されるメモリ装置と、を備え、前記ホスト装置は、所定のイベントが発生したことを条件として、前記メモリ装置を攻撃するための攻撃処理を実行する攻撃処理部を有することを特徴とするものである。
第１５の態様に係る情報処理システムによれば、攻撃処理部は、所定のイベントが発生したことを条件として、メモリ装置を攻撃するための攻撃処理を実行する。従って、不正なメモリ装置が使用された場合等に破壊又は妨害等の能動的な対応によってメモリ装置を攻撃することにより、不正なメモリ装置の使用を防止でき、その結果、情報処理システムのセキュリティ性を向上することが可能となる。
本発明の第１６の態様に係る情報処理システムは、第１５の態様に係る情報処理システムにおいて特に、前記攻撃処理部は、前記所定のイベントの発生条件として所定のタイミングが到来した場合に、前記メモリ装置を破壊するための破壊処理を実行する破壊処理部を含み、前記メモリ装置は、前記所定のタイミングで、前記破壊処理部からの破壊処理を回避する回避処理部を有することを特徴とするものである。
第１６の態様に係る情報処理システムによれば、破壊処理部は、所定のタイミングが到来した場合に、メモリ装置を破壊するための破壊処理を実行し、回避処理部は、当該所定のタイミングで、破壊処理部からの破壊処理を回避する。従って、メモリ装置が正規品である場合には、破壊処理部からの破壊処理を回避処理部によって回避でき、一方、メモリ装置が不正品である場合には、当該メモリ装置は回避処理部を有していないため、破壊処理部からの破壊処理を回避できない。その結果、正規のメモリ装置が破壊されることを回避しつつ、不正なメモリ装置を破壊することができる。
本発明の第１７の態様に係る情報処理システムは、第１６の態様に係る情報処理システムにおいて特に、前記破壊処理部は、前記メモリ装置を破壊する大電流を前記メモリ装置に供給する電流供給回路を含み、前記回避処理部は、前記電流供給回路から供給された大電流から前記メモリ装置を保護する保護回路を含むことを特徴とするものである。
第１７の態様に係る情報処理システムによれば、電流供給回路は、メモリ装置を破壊する大電流をメモリ装置に供給し、保護回路は、電流供給回路から供給された大電流からメモリ装置を保護する。従って、メモリ装置が正規品である場合には、電流供給回路から供給された大電流からメモリ装置を保護することができ、一方、メモリ装置が不正品である場合には、電流供給回路から供給された大電流によってメモリ装置を破壊することができる。
本発明の第１８の態様に係る情報処理システムは、第１６の態様に係る情報処理システムにおいて特に、前記破壊処理部は、前記メモリ装置が記憶しているデータを消去するための消去コマンドを発行する第１の制御回路を含み、前記回避処理部は、前記第１の制御回路によって発行された前記消去コマンドを無効化する第２の制御回路を含むことを特徴とするものである。
第１８の態様に係る情報処理システムによれば、第１の制御回路は、メモリ装置が記憶しているデータを消去するための消去コマンドを発行し、第２の制御回路は、第１の制御回路によって発行された消去コマンドを無効化する。従って、メモリ装置が正規品である場合には、第１の制御回路によって発行された消去コマンドを第２の制御回路によって無効化することにより、メモリ装置の記憶データが消去されることを回避でき、一方、メモリ装置が不正品である場合には、第１の制御回路によって発行された消去コマンドによってメモリ装置の記憶データを消去することができる。しかも、大電流の供給によってメモリ装置を破壊する場合と比較すると、ホスト装置に電流供給回路が不要となるため、ホスト装置の回路規模を削減できるとともに、消費電力を低減することができる。
本発明の第１９の態様に係る情報処理システムは、第１６の態様に係る情報処理システムにおいて特に、前記破壊処理部は、前記メモリ装置が記憶しているデータを別のデータに書き換えるための書き込みコマンドを発行する第１の制御回路を含み、前記回避処理部は、前記第１の制御回路によって発行された前記書き込みコマンドを無効化する第２の制御回路を含むことを特徴とするものである。
第１９の態様に係る情報処理システムによれば、第１の制御回路は、メモリ装置が記憶しているデータを別のデータに書き換えるための書き込みコマンドを発行し、第２の制御回路は、第１の制御回路によって発行された書き込みコマンドを無効化する。従って、メモリ装置が正規品である場合には、第１の制御回路によって発行された書き込みコマンドを第２の制御回路によって無効化することにより、メモリ装置の記憶データが書き換えられることを回避でき、一方、メモリ装置が不正品である場合には、第１の制御回路によって発行された書き込みコマンドによってメモリ装置の記憶データを書き換えることができる。しかも、大電流の供給によってメモリ装置を破壊する場合と比較すると、ホスト装置に電流供給回路が不要となるため、ホスト装置の回路規模を削減できるとともに、消費電力を低減することができる。
本発明の第２０の態様に係る情報処理システムは、第１６〜１９のいずれか一つの態様に係る情報処理システムにおいて特に、前記攻撃処理部は、前記メモリ装置が正規品であるか不正品であるかを判定する判定部をさらに含み、前記破壊処理部はさらに、前記所定のイベントの発生条件として前記判定部によって前記メモリ装置が不正品であると判定された場合に、破壊処理を実行することを特徴とするものである。
第２０の態様に係る情報処理システムによれば、破壊処理部は、判定部によってメモリ装置が不正品であると判定された場合に、破壊処理を実行する。従って、ホスト装置がメモリ装置から所定のタイミング情報を受信しない場合や、ホスト装置がメモリ装置の認証に失敗した場合等、メモリ装置が不正品であると判定された場合に破壊処理を実行することにより、不正なメモリ装置を破壊することができる。
本発明の第２１の態様に係る情報処理システムは、第１５の態様に係る情報処理システムにおいて特に、前記攻撃処理部は、前記メモリ装置が正規品であるか不正品であるかを判定する判定部と、前記所定のイベントの発生条件として前記判定部によって前記メモリ装置が不正品であると判定された場合に、前記メモリ装置を破壊するための破壊処理を実行する破壊処理部と、を含むことを特徴とするものである。
第２１の態様に係る情報処理システムによれば、破壊処理部は、判定部によってメモリ装置が不正品であると判定された場合に、破壊処理を実行する。従って、ホスト装置がメモリ装置から所定のタイミング情報を受信しない場合や、ホスト装置がメモリ装置の認証に失敗した場合等、メモリ装置が不正品であると判定された場合に破壊処理を実行することにより、不正なメモリ装置を破壊することができる。
本発明の第２２の態様に係る情報処理システムは、第２１の態様に係る情報処理システムにおいて特に、前記破壊処理部は、前記メモリ装置を破壊する大電流を前記メモリ装置に供給する電流供給回路を含むことを特徴とするものである。
第２２の態様に係る情報処理システムによれば、電流供給回路は、メモリ装置を破壊する大電流をメモリ装置に供給する。このように、ホスト装置の電流供給回路がメモリ装置に大電流を供給することによって、不正なメモリ装置を破壊することができる。しかも、破壊処理はメモリ装置が不正品であると判定された場合にのみ実行され、正規のメモリ装置に保護回路が不要であるため、メモリ装置の回路規模を削減できるとともに、実用性を向上することができる。
本発明の第２３の態様に係る情報処理システムは、第２１の態様に係る情報処理システムにおいて特に、前記破壊処理部は、前記メモリ装置から前記ホスト装置への信号出力端子に向けて前記ホスト装置から信号を出力することにより、当該信号出力端子において信号衝突を発生させる制御回路を含むことを特徴とするものである。
第２３の態様に係る情報処理システムによれば、制御回路は、メモリ装置からホスト装置への信号出力端子に向けてホスト装置から信号を出力することにより、当該信号出力端子において信号衝突を発生させる。このように、ホスト装置の制御回路がメモリ装置において意図的に信号衝突を発生させることによって、不正なメモリ装置を破壊することができる。しかも、大電流の供給によってメモリ装置を破壊する場合と比較すると、ホスト装置に電流供給回路が不要となるため、ホスト装置の回路規模を削減できるとともに、消費電力を低減することができる。
本発明の第２４の態様に係る情報処理システムは、第２１〜２３のいずれか一つの態様に係る情報処理システムにおいて特に、前記攻撃処理部は、前記所定のイベントの発生条件として所定のタイミングが到来した場合に、前記メモリ装置の正常動作を妨害するための妨害処理を実行する妨害処理部をさらに含むことを特徴とするものである。
第２４の態様に係る情報処理システムによれば、妨害処理部は、所定のタイミングが到来した場合に、メモリ装置の正常動作を妨害するための妨害処理を実行する。従って、メモリ装置が正規品である場合には、上記所定のタイミングにおいて妨害処理を回避でき、一方、メモリ装置が不正品である場合には、上記所定のタイミングにおいて妨害処理を回避できない。その結果、正規のメモリ装置の正常動作が妨害されることを回避しつつ、不正なメモリ装置の正常動作を妨害することができる。しかも、破壊処理の前段階として妨害処理を実行することにより、ノイズやデータ通信エラー等に起因して、ホスト装置がメモリ装置から所定のタイミング情報を受信しない場合や、ホスト装置がメモリ装置の認証に失敗した場合等に、正規のメモリ装置が直ちに破壊されてしまうことを回避できる。
本発明の第２５の態様に係る情報処理システムは、第１６〜２０，２４のいずれか一つの態様に係る情報処理システムにおいて特に、前記メモリ装置は、ランダムなパラメータを生成するパラメータ生成部と、前記パラメータ生成部が生成したパラメータに基づいて前記所定のタイミングを設定するタイミング設定部と、をさらに有することを特徴とするものである。
第２５の態様に係る情報処理システムによれば、パラメータ生成部はランダムなパラメータを生成し、タイミング設定部はパラメータ生成部が生成したパラメータに基づいて所定のタイミングを設定する。従って、攻撃処理を実行する所定のタイミングを不規則に設定できるため、解析者による解析が困難となり、その結果、情報処理システムのセキュリティ性を向上することが可能となる。
本発明の第２６の態様に係る情報処理システムは、第１６〜２０，２４のいずれか一つの態様に係る情報処理システムにおいて特に、前記メモリ装置は、前記メモリ装置と前記ホスト装置との間で送受信される通信データに基づいて前記所定のタイミングを設定するタイミング設定部をさらに有することを特徴とするものである。
第２６の態様に係る情報処理システムによれば、タイミング設定部は、メモリ装置とホスト装置との間で送受信される通信データに基づいて所定のタイミングを設定する。従って、パラメータ生成部が生成したパラメータに基づいて所定のタイミングを設定する場合と比較すると、パラメータ生成部が不要となるため、メモリ装置の回路規模を削減することができる。
本発明の第２７の態様に係る情報処理システムは、第２５又は２６の態様に係る情報処理システムにおいて特に、前記タイミング設定部は、前記メモリ装置のうち機密性の低い情報が格納されているアドレスへのアクセスが発生した場合には、前記所定のタイミングを第１の頻度で設定し、前記メモリ装置のうち機密性の高い情報が格納されているアドレスへのアクセスが発生した場合には、前記所定のタイミングを第１の頻度よりも高い第２の頻度で設定することを特徴とするものである。
第２７の態様に係る情報処理システムによれば、タイミング設定部は、メモリ装置のうち機密性の高い情報が格納されているアドレスへのアクセスが発生した場合には、所定のタイミングを第１の頻度よりも高い第２の頻度で設定する。従って、機密性の高い重要な情報が格納されているアドレスへのアクセスが発生した場合には、メモリ装置に対する攻撃処理が高頻度で実行されるため、不正なメモリ装置が使用されることを効果的に防止でき、その結果、重要な情報の機密性を向上することが可能となる。
本発明の第２８の態様に係る情報処理システムは、第１６〜２０，２４のいずれか一つの態様に係る情報処理システムにおいて特に、前記メモリ装置は、前記ホスト装置から所定のコマンドを受信した場合に前記所定のタイミングを設定するタイミング設定部をさらに有することを特徴とするものである。
第２８の態様に係る情報処理システムによれば、タイミング設定部は、ホスト装置から所定のコマンドを受信した場合に所定のタイミングを設定する。従って、パラメータ生成部が生成したパラメータに基づいて所定のタイミングを設定する場合と比較すると、パラメータ生成部が不要となるため、メモリ装置の回路規模を削減することができる。また、攻撃処理を実行するタイミングが限定されるため、消費電力を削減できるとともに、実用性を向上することが可能となる。
本発明の第２９の態様に係る情報処理システムは、第１６〜２０，２４のいずれか一つの態様に係る情報処理システムにおいて特に、前記メモリ装置は、前記ホスト装置から所定のアドレスにアクセスされた場合に前記所定のタイミングを設定するタイミング設定部をさらに有することを特徴とするものである。
第２９の態様に係る情報処理システムによれば、タイミング設定部は、ホスト装置から所定のアドレスにアクセスされた場合に所定のタイミングを設定する。従って、パラメータ生成部が生成したパラメータに基づいて所定のタイミングを設定する場合と比較すると、パラメータ生成部が不要となるため、メモリ装置の回路規模を削減することができる。また、攻撃処理を実行するタイミングが限定されるため、消費電力を削減できるとともに、実用性を向上することが可能となる。
本発明の第３０の態様に係る情報処理システムは、第２９の態様に係る情報処理システムにおいて特に、前記タイミング設定部は、前記所定のアドレスへのアクセス回数が所定値を超えた場合に前記所定のタイミングを設定することを特徴とするものである。
第３０の態様に係る情報処理システムによれば、タイミング設定部は、所定のアドレスへのアクセス回数が所定値を超えた場合に所定のタイミングを設定する。従って、解析者がメモリ装置の記憶情報を解析する場合には、解析者による解析がある程度進行した段階で攻撃処理が実行されるため、解析者に対して精神的なダメージを与えることができる。また、攻撃処理を実行するタイミングがさらに限定されるため、消費電力をさらに削減できるとともに、実用性をさらに向上することが可能となる。
本発明の第３１の態様に係る情報処理システムは、第１〜３０のいずれか一つの態様に係る情報処理システムにおいて特に、前記ホスト装置は、所定のタイミングで前記ホスト装置から前記メモリ装置に大電流を供給する第１の制御回路と、当該所定のタイミングで当該大電流から前記ホスト装置を保護するための第１の保護回路と、をさらに有し、前記メモリ装置は、当該所定のタイミングで前記ホスト装置から前記メモリ装置に大電流を供給させる第２の制御回路と、当該所定のタイミングで当該大電流から前記メモリ装置を保護するための第２の保護回路と、をさらに有することを特徴とするものである。
第３１の態様に係る情報処理システムによれば、第１の制御回路は、所定のタイミングでホスト装置からメモリ装置に大電流を供給し、第２の制御回路は、当該所定のタイミングでホスト装置からメモリ装置に大電流を供給させる。これにより、ホスト装置とメモリ装置との間に大電流が流れるため、解析者がホスト装置−メモリ装置間にプローブ等の外部機器を接続して通信データを盗み出そうとしても、両装置間に流れる大電流によって外部機器を破壊することができる。このように、ホスト装置−メモリ装置間に外部機器が接続された場合に能動的な対応によって外部機器を攻撃することにより、不正な外部機器の使用を防止でき、その結果、情報処理システムのセキュリティ性を向上することが可能となる。また、第１の保護回路は、当該所定のタイミングで当該大電流からホスト装置を保護し、第２の保護回路は、当該所定のタイミングで当該大電流からメモリ装置を保護する。従って、外部機器を破壊するための大電流によってホスト装置自身又はメモリ装置自身が破壊されてしまうことを、第１の保護回路及び第２の保護回路によって防止することが可能となる。
本発明の第３２の態様に係る情報処理システムは、第３１の態様に係る情報処理システムにおいて特に、前記ホスト装置又は前記メモリ装置は、前記ホスト装置と前記メモリ装置との間における外部機器の接続を検出する検出回路をさらに有し、前記第１の制御回路及び前記第２の制御回路は、前記検出回路が前記外部機器の接続を検出していることを条件として、前記ホスト装置から前記メモリ装置に大電流を供給することを特徴とするものである。
第３２の態様に係る情報処理システムによれば、第１の制御回路及び第２の制御回路は、検出回路が外部機器の接続を検出していることを条件として、ホスト装置からメモリ装置に大電流を供給する。従って、検出回路が外部機器の接続を検出していない場合にはホスト装置からメモリ装置への大電流の供給は行われないため、消費電力を削減できるとともに、実用性を向上することが可能となる。
本発明によれば、不正なホスト装置又は不正なメモリ装置に対して能動的な対応を行うことにより、情報処理システムのセキュリティ性を向上することが可能となる。
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。
図１は、本発明に係る情報処理システム１の構成を示す図である。情報処理システム１は、パーソナルコンピュータ等のホスト装置２と、フラッシュメモリ等のメモリ装置３とを備えて構成されている。メモリ装置３は、ホスト装置２に対して着脱自在に接続される。メモリ装置３がホスト装置２に接続されることにより、メモリ装置３はホスト装置２から電源供給を受けて動作する。
＜実施の形態１＞
図２は、本発明の実施の形態１に係るホスト装置２Ａの構成を示す図であり、図３は、本実施の形態１に係るメモリ装置３Ａの構成を示す図である。
図２は、本発明の実施の形態１に係るホスト装置２Ａの構成を示す図であり、図３は、本実施の形態１に係るメモリ装置３Ａの構成を示す図である。
図２の接続関係で示すように、ホスト装置２Ａは、ＣＰＵ１１、バッファ１２、出力端子１３、入力端子１４、制御部１５、保護回路１６、及びパラメータ生成部１７を備えて構成されている。制御部１５は、設定部２０Ａを有している。
図３の接続関係で示すように、メモリ装置３Ａは、バッファ４１、メモリコントローラ４２、入力端子４３、出力端子４４、メモリアレイ４５、認証処理部４６、制御部４７、及び電流供給回路４８を備えて構成されている。制御部４７は、判定部５０を有している。入力端子４３は出力端子１３に接続され、出力端子４４は入力端子１４に接続される。
図３を参照して、制御部４７、電流供給回路４８、及びバッファ４１は、所定のイベントが発生したことを条件としてホスト装置２Ａを攻撃するための攻撃処理を実行する攻撃処理部６０Ａとして機能する。
図４は、本実施の形態１に係る攻撃処理部６０Ａの機能を示す図である。本実施の形態１において、攻撃処理部６０Ａは、ホスト装置２Ａを破壊するための破壊処理を実行する破壊処理部７１として機能する。つまり本実施の形態１においては、破壊処理部７１が制御部４７、電流供給回路４８、及びバッファ４１を有して構成されている。電流供給回路４８は、大容量キャパシタを含んで構成されている。バッファ４１，１２は、許容電流の大きい配線（以下「耐電流配線」と称す）を含んで構成されている。放電によって大容量キャパシタから流出した大電流がバッファ４１及びバッファ１２の耐電流配線を介してホスト装置２Ａに供給されることにより、当該大電流によってホスト装置２Ａを破壊する。
図２を参照して、制御部１５、保護回路１６、及びバッファ１２は、破壊処理部７１からの破壊処理を回避する回避処理部３０Ａとして機能する。保護回路１６は、例えば、電流供給回路４８からバッファ１２の耐電流配線に供給された大電流を接地端子からホスト装置２Ａの外部に放出することにより、当該大電流からホスト装置２Ａを保護する。ホスト装置２Ａが正規品である場合には、回避処理部３０Ａが実装されているため、大電流による破壊処理部７１からの破壊処理を回避処理部３０Ａによって回避できる。一方、ホスト装置２Ａが不正品（非正規品）である場合には、回避処理部３０Ａが実装されていないため、破壊処理部７１からの破壊処理を回避できない。
破壊処理部７１は、上記所定のイベントの発生条件として、（１）攻撃タイミングが到来した場合、（２）ホスト装置２Ａから攻撃タイミング情報を受信しない場合、（３）認証処理部４６がホスト装置２Ａの認証に失敗した場合に、破壊処理を実行する。以下、順に説明する。
（１）攻撃タイミングが到来した場合の攻撃処理
図２を参照して、パラメータ生成部１７は、例えば擬似乱数生成回路によってランダムなパラメータＮを生成する。
図２を参照して、パラメータ生成部１７は、例えば擬似乱数生成回路によってランダムなパラメータＮを生成する。
設定部２０Ａは、パラメータ生成部１７から取得したパラメータＮに基づいて、破壊処理の実行を開始する攻撃タイミングを設定する。例えば、前回の破壊処理の完了時からクロック信号がＮ回カウントされたタイミングを、次回の攻撃タイミングとして設定する。
制御部１５は、設定部２０Ａによって設定された攻撃タイミングを、攻撃タイミング情報として、バッファ１２及びバッファ４１を介して制御部４７に送信する。
また、制御部１５は、ＣＰＵ１１とバッファ１２との間で送受信される通信データ量を監視しており、当該通信データ量が所定のしきい値を超える度に、パラメータ生成部１７から新たに取得したパラメータＮに基づいて新たな攻撃タイミングを設定する。
制御部４７は、受信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ４１及び電流供給回路４８を制御することによって、破壊処理部７１による破壊処理を実行する。
また、制御部１５は、送信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ１２及び保護回路１６を制御することによって、回避処理部３０Ａによる回避処理を実行する。
なお、攻撃処理の実行中は、制御部１５がＣＰＵ１１に中断信号を入力し、制御部４７がメモリコントローラ４２に中断信号を入力することにより、ＣＰＵ１１及びメモリコントローラ４２は待機状態となる。
（２）ホスト装置２Ａから攻撃タイミング情報を受信しない場合の攻撃処理
図３を参照して、制御部４７は、メモリコントローラ４２とメモリアレイ４５との間で送受信される通信データ量を監視している。判定部５０は、メモリ装置３Ａが起動してから当該通信データ量が所定のしきい値に到達するまでの間に、ホスト装置２Ａから攻撃タイミング情報を受信しない場合には、ホスト装置２Ａが不正品であると判定する。判定部５０によってホスト装置２Ａが不正品であると判定された場合には、制御部４７は、バッファ４１及び電流供給回路４８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部７１による破壊処理を実行する。
図３を参照して、制御部４７は、メモリコントローラ４２とメモリアレイ４５との間で送受信される通信データ量を監視している。判定部５０は、メモリ装置３Ａが起動してから当該通信データ量が所定のしきい値に到達するまでの間に、ホスト装置２Ａから攻撃タイミング情報を受信しない場合には、ホスト装置２Ａが不正品であると判定する。判定部５０によってホスト装置２Ａが不正品であると判定された場合には、制御部４７は、バッファ４１及び電流供給回路４８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部７１による破壊処理を実行する。
（３）認証処理部４６がホスト装置２Ａの認証に失敗した場合の攻撃処理
図３を参照して、メモリ装置３Ａがホスト装置２Ａに接続されると、認証処理部４６は、ライセンス情報又はキー情報の送受信によってホスト装置２Ａを認証する。判定部５０は、認証処理部４６から入力された認証結果に基づき、認証処理部４６がホスト装置２Ａの認証に失敗した場合にはホスト装置２Ａが不正品であると判定する。判定部５０によってホスト装置２Ａが不正品であると判定された場合には、制御部４７は、バッファ４１及び電流供給回路４８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部７１による破壊処理を実行する。
図３を参照して、メモリ装置３Ａがホスト装置２Ａに接続されると、認証処理部４６は、ライセンス情報又はキー情報の送受信によってホスト装置２Ａを認証する。判定部５０は、認証処理部４６から入力された認証結果に基づき、認証処理部４６がホスト装置２Ａの認証に失敗した場合にはホスト装置２Ａが不正品であると判定する。判定部５０によってホスト装置２Ａが不正品であると判定された場合には、制御部４７は、バッファ４１及び電流供給回路４８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部７１による破壊処理を実行する。
このように本実施の形態１に係る情報処理システム１によれば、攻撃処理部６０Ａ（破壊処理部７１）は、所定のイベントが発生したことを条件として、ホスト装置２Ａを攻撃するための攻撃処理（破壊処理）を実行する。従って、不正なホスト装置２Ａが使用された場合に能動的な対応によってホスト装置２Ａを攻撃することにより、不正なホスト装置２Ａの使用を防止でき、その結果、情報処理システム１のセキュリティ性を向上することが可能となる。具体的には、メモリ装置３Ａに記憶されたコンテンツデータを第三者が不正なホスト装置２Ａを用いて不正コピーしようとする場合には、第三者は、コンテンツデータの解析を始める前に、メモリ装置３Ａからの攻撃内容及びその回避方法を解析する必要がある。メモリ装置３Ａからの攻撃によって不正なホスト装置２Ａが破壊されることにより、第三者にコンテンツデータの不正コピーを断念させる効果が期待できる。また、たとえ不正コピーを断念しなかったとしても、第三者がメモリ装置３Ａからの攻撃内容及びその回避方法を解析するためにはある程度の長期間を要する。そのため、メモリ装置３Ａに記憶されたコンテンツデータを長期間保護することが可能となる。
また、破壊処理部７１は、所定の攻撃タイミングが到来した場合に、ホスト装置２Ａを破壊するための破壊処理を実行し、回避処理部３０Ａは、当該攻撃タイミングで、破壊処理部７１からの破壊処理を回避する。従って、ホスト装置２Ａが正規品である場合には、破壊処理部７１からの破壊処理を回避処理部３０Ａによって回避でき、一方、ホスト装置２Ａが不正品である場合には、当該ホスト装置２Ａは回避処理部３０Ａを有していないため、破壊処理部７１からの破壊処理を回避できない。その結果、正規のホスト装置２Ａが破壊されることを回避しつつ、不正なホスト装置２Ａを破壊することができる。
また、電流供給回路４８は、ホスト装置２Ａを破壊する大電流をホスト装置２Ａに供給し、保護回路１６は、電流供給回路４８から供給された大電流からホスト装置２Ａを保護する。従って、ホスト装置２Ａが正規品である場合には、電流供給回路４８から供給された大電流からホスト装置２Ａを保護することができ、一方、ホスト装置２Ａが不正品である場合には、電流供給回路４８から供給された大電流によってホスト装置２Ａを破壊することができる。
また、破壊処理部７１は、判定部５０によってホスト装置２Ａが不正品であると判定された場合に、破壊処理を実行する。従って、メモリ装置３Ａがホスト装置２Ａから攻撃タイミング情報を受信しない場合や、認証処理部４６がホスト装置２Ａの認証に失敗した場合等、ホスト装置２Ａが不正品であると判定された場合に破壊処理を実行することにより、不正なホスト装置２Ａを破壊することができる。
また、パラメータ生成部１７はランダムなパラメータＮを生成し、設定部２０Ａ（タイミング設定部）はパラメータ生成部１７が生成したパラメータＮに基づいて攻撃タイミングを設定する。従って、攻撃処理を実行する攻撃タイミングを不規則に設定できるため、解析者による解析が困難となり、その結果、情報処理システム１のセキュリティ性を向上することが可能となる。
＜実施の形態２＞
図５は、本発明の実施の形態２に係るホスト装置２Ｂの構成を示す図であり、図６は、本実施の形態２に係るメモリ装置３Ｂの構成を示す図である。
図５は、本発明の実施の形態２に係るホスト装置２Ｂの構成を示す図であり、図６は、本実施の形態２に係るメモリ装置３Ｂの構成を示す図である。
図５の接続関係で示すように、ホスト装置２Ｂは、ＣＰＵ１１、バッファ１２、出力端子１３、入力端子１４、制御部１５、及びパラメータ生成部１７を備えて構成されている。制御部１５は、設定部２０Ａを有している。
図６の接続関係で示すように、メモリ装置３Ｂは、バッファ４１、メモリコントローラ４２、入力端子４３、出力端子４４、メモリアレイ４５、認証処理部４６、制御部４７、及び電流供給回路４８を備えて構成されている。制御部４７は、判定部５０を有している。
図６を参照して、制御部４７、電流供給回路４８、及びバッファ４１は、所定のイベントが発生したことを条件としてホスト装置２Ｂを攻撃するための攻撃処理を実行する攻撃処理部６０Ｂとして機能する。
図７は、本実施の形態２に係る攻撃処理部６０Ｂの機能を示す図である。本実施の形態２において、攻撃処理部６０Ｂは、ホスト装置２Ｂを破壊するための破壊処理を実行する破壊処理部７１、及び、ホスト装置２Ｂの正常動作を妨害するための妨害処理を実行する妨害処理部７２として機能する。
攻撃処理部６０Ｂは、上記所定のイベントの発生条件として、（１）攻撃タイミングが到来した場合、（２）ホスト装置２Ｂから攻撃タイミング情報を受信しない場合、（３）認証処理部４６がホスト装置２Ｂの認証に失敗した場合に、攻撃処理を実行する。以下、順に説明する。
（１）攻撃タイミングが到来した場合の攻撃処理
図５を参照して、設定部２０Ａは、パラメータ生成部１７から取得したパラメータＮに基づいて、妨害処理の実行を開始する攻撃タイミングを設定する。例えば、前回の妨害処理の完了時からクロック信号がＮ回カウントされたタイミングを、次回の攻撃タイミングとして設定する。
図５を参照して、設定部２０Ａは、パラメータ生成部１７から取得したパラメータＮに基づいて、妨害処理の実行を開始する攻撃タイミングを設定する。例えば、前回の妨害処理の完了時からクロック信号がＮ回カウントされたタイミングを、次回の攻撃タイミングとして設定する。
制御部１５は、設定部２０Ａによって設定された攻撃タイミングを、攻撃タイミング情報として、バッファ１２及びバッファ４１を介して制御部４７に送信する。
制御部４７は、受信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、妨害処理部７２による妨害処理を実行する。例えば、
・ホスト装置２Ｂから受信した読み出しコマンドに対して、当該読み出しコマンドをそのままホスト装置２Ｂに送信する
・ホスト装置２Ｂから受信した読み出しコマンドに対して、無意味なランダム値等のダミーデータをホスト装置２Ｂに送信する
・ホスト装置２Ｂを強制的にリセットさせるリセット命令をホスト装置２Ｂに送信する
等の妨害処理を実行する。
・ホスト装置２Ｂから受信した読み出しコマンドに対して、当該読み出しコマンドをそのままホスト装置２Ｂに送信する
・ホスト装置２Ｂから受信した読み出しコマンドに対して、無意味なランダム値等のダミーデータをホスト装置２Ｂに送信する
・ホスト装置２Ｂを強制的にリセットさせるリセット命令をホスト装置２Ｂに送信する
等の妨害処理を実行する。
また、制御部１５は、送信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、そのタイミングでメモリ装置３Ｂから受信したデータを無効化する等の処理を行うことにより、妨害処理部７２による妨害処理を回避する。
（２）ホスト装置２Ｂから攻撃タイミング情報を受信しない場合の攻撃処理
図６を参照して、制御部４７は、メモリコントローラ４２とメモリアレイ４５との間で送受信される通信データ量を監視している。妨害処理部７２は、メモリ装置３Ｂが起動してから当該通信データ量が所定のしきい値に到達するまでの間に、ホスト装置２Ｂから攻撃タイミング情報を受信しない場合には、上記と同様の妨害処理を実行する。また、妨害処理部７２は、妨害処理を実行してからの上記通信データ量が上記しきい値に到達すると、再び妨害処理を実行する。妨害処理部７２は、メモリ装置３Ｂがホスト装置２Ｂから攻撃タイミング情報を受信するまで、妨害処理を繰り返し実行する。
図６を参照して、制御部４７は、メモリコントローラ４２とメモリアレイ４５との間で送受信される通信データ量を監視している。妨害処理部７２は、メモリ装置３Ｂが起動してから当該通信データ量が所定のしきい値に到達するまでの間に、ホスト装置２Ｂから攻撃タイミング情報を受信しない場合には、上記と同様の妨害処理を実行する。また、妨害処理部７２は、妨害処理を実行してからの上記通信データ量が上記しきい値に到達すると、再び妨害処理を実行する。妨害処理部７２は、メモリ装置３Ｂがホスト装置２Ｂから攻撃タイミング情報を受信するまで、妨害処理を繰り返し実行する。
判定部５０は、妨害処理の実行回数が所定のしきい値に到達するまでの間に、ホスト装置２Ｂから攻撃タイミング情報を受信しない場合には、ホスト装置２Ｂが不正品であると判定する。判定部５０によってホスト装置２Ｂが不正品であると判定された場合には、制御部４７は、バッファ４１及び電流供給回路４８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部７１による破壊処理を実行する。
（３）認証処理部４６がホスト装置２Ｂの認証に失敗した場合の攻撃処理
図６を参照して、メモリ装置３Ｂがホスト装置２Ｂに接続されると、認証処理部４６は、ライセンス情報又はキー情報の送受信によってホスト装置２Ｂを認証する。妨害処理部７２は、認証処理部４６から入力された認証結果に基づき、認証処理部４６がホスト装置２Ｂの認証に失敗した場合には、上記と同様の妨害処理を実行する。また、妨害処理部７２は、認証処理部４６から入力された再認証の認証結果に基づき、認証処理部４６がホスト装置２Ｂの認証に失敗した場合には、再び妨害処理を実行する。妨害処理部７２は、認証処理部４６がホスト装置２Ｂの認証に成功するまで、妨害処理を繰り返し実行する。
図６を参照して、メモリ装置３Ｂがホスト装置２Ｂに接続されると、認証処理部４６は、ライセンス情報又はキー情報の送受信によってホスト装置２Ｂを認証する。妨害処理部７２は、認証処理部４６から入力された認証結果に基づき、認証処理部４６がホスト装置２Ｂの認証に失敗した場合には、上記と同様の妨害処理を実行する。また、妨害処理部７２は、認証処理部４６から入力された再認証の認証結果に基づき、認証処理部４６がホスト装置２Ｂの認証に失敗した場合には、再び妨害処理を実行する。妨害処理部７２は、認証処理部４６がホスト装置２Ｂの認証に成功するまで、妨害処理を繰り返し実行する。
判定部５０は、妨害処理の実行回数が所定のしきい値に到達するまでの間に、認証処理部４６がホスト装置２Ｂの認証に成功しない場合には、ホスト装置２Ｂが不正品であると判定する。判定部５０によってホスト装置２Ｂが不正品であると判定された場合には、制御部４７は、バッファ４１及び電流供給回路４８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部７１による破壊処理を実行する。
このように本実施の形態２に係る情報処理システム１によれば、破壊処理部７１は、判定部５０によってホスト装置２Ｂが不正品であると判定された場合に、破壊処理を実行する。従って、メモリ装置３Ｂがホスト装置２Ｂから一定期間以上攻撃タイミング情報を受信しない場合や、認証処理部４６がホスト装置２Ｂの認証に所定回数以上失敗した場合等、ホスト装置２Ｂが不正品であると判定された場合に破壊処理を実行することにより、不正なホスト装置２Ｂを破壊することができる。
また、本実施の形態２に係る情報処理システム１によれば、電流供給回路４８は、ホスト装置２Ｂを破壊する大電流をホスト装置２Ｂに供給する。このように、メモリ装置３Ｂの電流供給回路４８がホスト装置２Ｂに大電流を供給することによって、不正なホスト装置２Ｂを破壊することができる。しかも、破壊処理はホスト装置２Ｂが不正品であると判定された場合にのみ実行され、正規のホスト装置２Ｂへの保護回路１６の実装が不要であるため、ホスト装置２Ｂの回路規模を削減できるとともに、実用性を向上することができる。
また、本実施の形態２に係る情報処理システム１によれば、妨害処理部７２は、所定の攻撃タイミングが到来した場合に、ホスト装置２Ｂの正常動作を妨害するための妨害処理（読み出しコマンドに対してダミーデータを送信する等の処理）を実行する。従って、ホスト装置２Ｂが正規品である場合には、上記攻撃タイミングにおいて妨害処理を回避でき（ダミーデータを無効化する等の処理）、一方、ホスト装置２Ｂが不正品である場合には、上記攻撃タイミングにおいて妨害処理を回避できない。その結果、正規のホスト装置２Ｂの正常動作が妨害されることを回避しつつ、不正なホスト装置２Ｂの正常動作を妨害することができる。しかも、破壊処理の前段階として妨害処理を実行することにより、ノイズやデータ通信エラー等に起因して、メモリ装置３Ｂがホスト装置２Ｂから攻撃タイミング情報を受信しない場合や、認証処理部４６がホスト装置２Ｂの認証に失敗した場合等に、正規のホスト装置２Ｂが直ちに破壊されてしまうことを回避できる。
＜実施の形態３＞
本発明の実施の形態３に係るホスト装置２Ｂの構成は、図５と同様である。図８は、本実施の形態３に係るメモリ装置３Ｃの構成を示す図である。
本発明の実施の形態３に係るホスト装置２Ｂの構成は、図５と同様である。図８は、本実施の形態３に係るメモリ装置３Ｃの構成を示す図である。
図８の接続関係で示すように、メモリ装置３Ｃは、バッファ４１、メモリコントローラ４２、入力端子４３、出力端子４４、メモリアレイ４５、認証処理部４６、制御部４７、及び保護回路４９を備えて構成されている。制御部４７は、判定部５０を有している。
図８を参照して、制御部４７及び保護回路４９は、所定のイベントが発生したことを条件としてホスト装置２Ｂを攻撃するための攻撃処理を実行する攻撃処理部６０Ｃとして機能する。
図７と同様に、本実施の形態３において攻撃処理部６０Ｃは、ホスト装置２Ｂを破壊するための破壊処理を実行する破壊処理部７１、及び、ホスト装置２Ｂの正常動作を妨害するための妨害処理を実行する妨害処理部７２として機能する。
攻撃処理部６０Ｃは、上記所定のイベントの発生条件として、（１）攻撃タイミングが到来した場合、（２）ホスト装置２Ｂから攻撃タイミング情報を受信しない場合、（３）認証処理部４６がホスト装置２Ｂの認証に失敗した場合に、攻撃処理を実行する。以下、順に説明する。
（１）攻撃タイミングが到来した場合の攻撃処理
上記実施の形態２と同様に、制御部４７は、受信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、妨害処理部７２による妨害処理を実行する。また、制御部１５は、送信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、そのタイミングでメモリ装置３Ｃから受信したデータを無効化する等の処理を行うことにより、妨害処理部７２による妨害処理を回避する。
上記実施の形態２と同様に、制御部４７は、受信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、妨害処理部７２による妨害処理を実行する。また、制御部１５は、送信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、そのタイミングでメモリ装置３Ｃから受信したデータを無効化する等の処理を行うことにより、妨害処理部７２による妨害処理を回避する。
（２）ホスト装置２Ｂから攻撃タイミング情報を受信しない場合の攻撃処理
上記実施の形態２と同様に、妨害処理部７２は、メモリ装置３Ｃがホスト装置２Ｂから攻撃タイミング情報を受信するまで、妨害処理を繰り返し実行する。
上記実施の形態２と同様に、妨害処理部７２は、メモリ装置３Ｃがホスト装置２Ｂから攻撃タイミング情報を受信するまで、妨害処理を繰り返し実行する。
判定部５０は、妨害処理の実行回数が所定のしきい値に到達するまでの間に、ホスト装置２Ｂから攻撃タイミング情報を受信しない場合には、ホスト装置２Ｂが不正品であると判定する。判定部５０によってホスト装置２Ｂが不正品であると判定された場合には、制御部４７は、バッファ４１を制御することにより、ホスト装置２Ｂの出力端子１３に向けてメモリ装置３Ｃから任意の信号を出力し続ける。つまり、ホスト装置２Ｂの出力端子１３において信号衝突を発生させることによって、破壊処理部７１による破壊処理を実行する。また、制御部４７は、保護回路４９を制御することにより、信号衝突がメモリ装置３Ｃに与える影響を回避する。
（３）認証処理部４６がホスト装置２Ｂの認証に失敗した場合の攻撃処理
上記実施の形態２と同様に、妨害処理部７２は、認証処理部４６がホスト装置２Ｂの認証に成功するまで、妨害処理を繰り返し実行する。
上記実施の形態２と同様に、妨害処理部７２は、認証処理部４６がホスト装置２Ｂの認証に成功するまで、妨害処理を繰り返し実行する。
判定部５０は、妨害処理の実行回数が所定のしきい値に到達するまでの間に、認証処理部４６がホスト装置２Ｂの認証に成功しない場合には、ホスト装置２Ｂが不正品であると判定する。判定部５０によってホスト装置２Ｂが不正品であると判定された場合には、制御部４７は、バッファ４１を制御することにより、ホスト装置２Ｂの出力端子１３に向けてメモリ装置３Ｃから任意の信号を出力し続ける。つまり、ホスト装置２Ｂの出力端子１３において信号衝突を発生させることによって、破壊処理部７１による破壊処理を実行する。また、制御部４７は、保護回路４９を制御することにより、信号衝突がメモリ装置３Ｃに与える影響を回避する。
このように本実施の形態３に係る情報処理システム１によれば、制御部４７（制御回路）は、ホスト装置２Ｂからメモリ装置３Ｃへの出力端子１３に向けてメモリ装置３Ｃから信号を出力することにより、当該出力端子１３において信号衝突を発生させる。このように、メモリ装置３Ｃの制御部４７がホスト装置２Ｂにおいて意図的に信号衝突を発生させることによって、不正なホスト装置２Ｂを破壊することができる。しかも、上記実施の形態２のように大電流の供給によってホスト装置２Ｂを破壊する場合と比較すると、メモリ装置３Ｃに電流供給回路４８が不要となるため、メモリ装置３Ｃの回路規模を削減できるとともに、消費電力を低減することができる。
＜実施の形態４>
図９は、本発明の実施の形態４に係るホスト装置２Ｄの構成を示す図である。本実施の形態４に係るメモリ装置３Ａの構成は、図３と同様である。
図９は、本発明の実施の形態４に係るホスト装置２Ｄの構成を示す図である。本実施の形態４に係るメモリ装置３Ａの構成は、図３と同様である。
図９の接続関係で示すように、ホスト装置２Ｄは、ＣＰＵ１１、バッファ１２、出力端子１３、入力端子１４、制御部１５、及び保護回路１６を備えて構成されている。制御部１５は、設定部２０Ｄを有している。
図３を参照して、制御部４７、電流供給回路４８、及びバッファ４１は、所定のイベントが発生したことを条件としてホスト装置２Ｄを攻撃するための攻撃処理を実行する攻撃処理部６０Ａとして機能する。
図４と同様に、本実施の形態４において攻撃処理部６０Ａは、ホスト装置２Ｄを破壊するための破壊処理を実行する破壊処理部７１として機能する。
図９を参照して、制御部１５、保護回路１６、及びバッファ１２は、破壊処理部７１からの破壊処理を回避する回避処理部３０Ｄとして機能する。
上記実施の形態１と同様に、破壊処理部７１は、上記所定のイベントの発生条件として、（１）攻撃タイミングが到来した場合、（２）ホスト装置２Ｄから攻撃タイミング情報を受信しない場合、（３）認証処理部４６がホスト装置２Ｄの認証に失敗した場合に、破壊処理を実行する。以下、順に説明する。
（１）攻撃タイミングが到来した場合の攻撃処理
図９を参照して、制御部１５は、ホスト装置２Ｄとメモリ装置３Ａとの間で送受信される通信データ、つまりＣＰＵ１１とバッファ１２との間の通信データを監視している。設定部２０Ｄは、この通信データの値Ｍに基づいて、破壊処理の実行を開始する攻撃タイミングを設定する。例えば、
・直近の通信データの値
・直近の一定期間内の通信データ量の値
・これらの値を所定の演算方法で演算した結果として得られる値
等に基づいて、攻撃タイミングを設定する。例えば、前回の破壊処理の完了時からクロック信号がＭ回カウントされたタイミングを、次回の攻撃タイミングとして設定する。
図９を参照して、制御部１５は、ホスト装置２Ｄとメモリ装置３Ａとの間で送受信される通信データ、つまりＣＰＵ１１とバッファ１２との間の通信データを監視している。設定部２０Ｄは、この通信データの値Ｍに基づいて、破壊処理の実行を開始する攻撃タイミングを設定する。例えば、
・直近の通信データの値
・直近の一定期間内の通信データ量の値
・これらの値を所定の演算方法で演算した結果として得られる値
等に基づいて、攻撃タイミングを設定する。例えば、前回の破壊処理の完了時からクロック信号がＭ回カウントされたタイミングを、次回の攻撃タイミングとして設定する。
上記実施の形態１と同様に、制御部１５は、設定部２０Ｄによって設定された攻撃タイミングを、攻撃タイミング情報として、バッファ１２及びバッファ４１を介して制御部４７に送信する。制御部４７は、受信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ４１及び電流供給回路４８を制御することによって、破壊処理部７１による破壊処理を実行する。また、制御部１５は、送信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ１２及び保護回路１６を制御することによって、回避処理部３０Ｄによる回避処理を実行する。
（２）ホスト装置２Ｄから攻撃タイミング情報を受信しない場合の攻撃処理
上記実施の形態１と同様に、判定部５０によってホスト装置２Ｄが不正品であると判定された場合には、制御部４７は、バッファ４１及び電流供給回路４８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部７１による破壊処理を実行する。
上記実施の形態１と同様に、判定部５０によってホスト装置２Ｄが不正品であると判定された場合には、制御部４７は、バッファ４１及び電流供給回路４８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部７１による破壊処理を実行する。
（３）認証処理部４６がホスト装置２Ｄの認証に失敗した場合の攻撃処理
上記実施の形態１と同様に、判定部５０によってホスト装置２Ｄが不正品であると判定された場合には、制御部４７は、バッファ４１及び電流供給回路４８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部７１による破壊処理を実行する。
上記実施の形態１と同様に、判定部５０によってホスト装置２Ｄが不正品であると判定された場合には、制御部４７は、バッファ４１及び電流供給回路４８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部７１による破壊処理を実行する。
このように本実施の形態４に係る情報処理システム１によれば、設定部２０Ｄ（タイミング設定部）は、ホスト装置２Ｄとメモリ装置３Ａとの間で送受信される通信データに基づいて攻撃タイミングを設定する。従って、上記実施の形態１のようにパラメータ生成部１７が生成したパラメータＮに基づいて攻撃タイミングを設定する場合と比較すると、パラメータ生成部１７が不要となるため、ホスト装置２Ｄの回路規模を削減することができる。
＜実施の形態５>
図１０は、本発明の実施の形態５に係るホスト装置２Ｅの構成を示す図である。本実施の形態５に係るメモリ装置３Ａの構成は、図３と同様である。
図１０は、本発明の実施の形態５に係るホスト装置２Ｅの構成を示す図である。本実施の形態５に係るメモリ装置３Ａの構成は、図３と同様である。
図１０の接続関係で示すように、ホスト装置２Ｅは、ＣＰＵ１１、バッファ１２、出力端子１３、入力端子１４、制御部１５、保護回路１６、及びパラメータ生成部１７を備えて構成されている。制御部１５は、設定部２０Ｅを有している。
図３を参照して、制御部４７、電流供給回路４８、及びバッファ４１は、所定のイベントが発生したことを条件としてホスト装置２Ｅを攻撃するための攻撃処理を実行する攻撃処理部６０Ａとして機能する。
図４と同様に、本実施の形態５において攻撃処理部６０Ａは、ホスト装置２Ｅを破壊するための破壊処理を実行する破壊処理部７１として機能する。
図１０を参照して、制御部１５、保護回路１６、及びバッファ１２は、破壊処理部７１からの破壊処理を回避する回避処理部３０Ｅとして機能する。
上記実施の形態１と同様に、破壊処理部７１は、上記所定のイベントの発生条件として、（１）攻撃タイミングが到来した場合、（２）ホスト装置２Ｅから攻撃タイミング情報を受信しない場合、（３）認証処理部４６がホスト装置２Ｅの認証に失敗した場合に、破壊処理を実行する。以下、順に説明する。
（１）攻撃タイミングが到来した場合の攻撃処理
図１０を参照して、制御部１５は、ホスト装置２Ｅとメモリ装置３Ａとの間で送受信される通信データを監視している。また、制御部１５は、メモリ装置３Ａのメモリアレイ４５に関して、各アドレスに格納されている情報の機密性レベルを示すテーブルデータを保持している。設定部２０Ｅは、ホスト装置２Ｅからメモリ装置３Ａに送信される読み出しコマンドを解析し、メモリアレイ４５のうち機密性の低い情報が格納されているアドレスへの読み出しアクセスが発生した場合には、比較的低い第１の頻度で攻撃タイミングを設定する。また、メモリアレイ４５のうち機密性の高い情報が格納されているアドレスへの読み出しアクセスが発生した場合には、第１の頻度よりも高い第２の頻度で攻撃タイミングを設定する。例えば、パラメータ生成部１７から取得したパラメータＮに基づいて第１の頻度での攻撃タイミングを設定し、パラメータＮを所定の値でＭｏｄ演算することによって得られる値に基づいて、第２の頻度での攻撃タイミングを設定する。あるいは、パラメータ生成部１７から取得したパラメータＮに基づいて第１の頻度での攻撃タイミングを設定し、パラメータＮの最小値よりも小さい固定値を用いて、第２の頻度での攻撃タイミングを設定する。
図１０を参照して、制御部１５は、ホスト装置２Ｅとメモリ装置３Ａとの間で送受信される通信データを監視している。また、制御部１５は、メモリ装置３Ａのメモリアレイ４５に関して、各アドレスに格納されている情報の機密性レベルを示すテーブルデータを保持している。設定部２０Ｅは、ホスト装置２Ｅからメモリ装置３Ａに送信される読み出しコマンドを解析し、メモリアレイ４５のうち機密性の低い情報が格納されているアドレスへの読み出しアクセスが発生した場合には、比較的低い第１の頻度で攻撃タイミングを設定する。また、メモリアレイ４５のうち機密性の高い情報が格納されているアドレスへの読み出しアクセスが発生した場合には、第１の頻度よりも高い第２の頻度で攻撃タイミングを設定する。例えば、パラメータ生成部１７から取得したパラメータＮに基づいて第１の頻度での攻撃タイミングを設定し、パラメータＮを所定の値でＭｏｄ演算することによって得られる値に基づいて、第２の頻度での攻撃タイミングを設定する。あるいは、パラメータ生成部１７から取得したパラメータＮに基づいて第１の頻度での攻撃タイミングを設定し、パラメータＮの最小値よりも小さい固定値を用いて、第２の頻度での攻撃タイミングを設定する。
上記実施の形態１と同様に、制御部１５は、設定部２０Ｅによって設定された攻撃タイミングを、攻撃タイミング情報として、バッファ１２及びバッファ４１を介して制御部４７に送信する。制御部４７は、受信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ４１及び電流供給回路４８を制御することによって、破壊処理部７１による破壊処理を実行する。また、制御部１５は、送信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ１２及び保護回路１６を制御することによって、回避処理部３０Ｅによる回避処理を実行する。
（２）ホスト装置２Ｅから攻撃タイミング情報を受信しない場合の攻撃処理
上記実施の形態１と同様に、判定部５０によってホスト装置２Ｅが不正品であると判定された場合には、制御部４７は、バッファ４１及び電流供給回路４８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部７１による破壊処理を実行する。
上記実施の形態１と同様に、判定部５０によってホスト装置２Ｅが不正品であると判定された場合には、制御部４７は、バッファ４１及び電流供給回路４８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部７１による破壊処理を実行する。
（３）認証処理部４６がホスト装置２Ｅの認証に失敗した場合の攻撃処理
上記実施の形態１と同様に、判定部５０によってホスト装置２Ｅが不正品であると判定された場合には、制御部４７は、バッファ４１及び電流供給回路４８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部７１による破壊処理を実行する。
上記実施の形態１と同様に、判定部５０によってホスト装置２Ｅが不正品であると判定された場合には、制御部４７は、バッファ４１及び電流供給回路４８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部７１による破壊処理を実行する。
このように本実施の形態５に係る情報処理システム１によれば、設定部２０Ｅ（タイミング設定部）は、メモリアレイ４５のうち機密性の高い情報が格納されているアドレスへのアクセスが発生した場合には、攻撃タイミングを第１の頻度よりも高い第２の頻度で設定する。従って、機密性の高い重要な情報が格納されているアドレスへのアクセスが発生した場合には、ホスト装置２Ｅに対する攻撃処理が高頻度で実行されるため、不正なホスト装置２Ｅによって重要な情報が読み出されることを効果的に防止でき、その結果、重要な情報の機密性を向上することが可能となる。
＜実施の形態６＞
図１１は、本発明の実施の形態６に係るホスト装置２Ｆの構成を示す図である。本実施の形態６に係るメモリ装置３Ａの構成は、図３と同様である。
図１１は、本発明の実施の形態６に係るホスト装置２Ｆの構成を示す図である。本実施の形態６に係るメモリ装置３Ａの構成は、図３と同様である。
図１１の接続関係で示すように、ホスト装置２Ｆは、ＣＰＵ１１、バッファ１２、出力端子１３、入力端子１４、制御部１５、及び保護回路１６を備えて構成されている。制御部１５は、設定部２０Ｆを有している。
図３を参照して、制御部４７、電流供給回路４８、及びバッファ４１は、所定のイベントが発生したことを条件としてホスト装置２Ｆを攻撃するための攻撃処理を実行する攻撃処理部６０Ａとして機能する。
図４と同様に、本実施の形態６において攻撃処理部６０Ａは、ホスト装置２Ｆを破壊するための破壊処理を実行する破壊処理部７１として機能する。
図１１を参照して、制御部１５、保護回路１６、及びバッファ１２は、破壊処理部７１からの破壊処理を回避する回避処理部３０Ｆとして機能する。
本実施の形態６において破壊処理部７１は、上記所定のイベントの発生条件として、（１）攻撃タイミングが到来した場合、（２）認証処理部４６がホスト装置２Ｆの認証に失敗した場合に、破壊処理を実行する。以下、順に説明する。
（１）攻撃タイミングが到来した場合の攻撃処理
図１１を参照して、制御部１５は、ホスト装置２Ｆとメモリ装置３Ａとの間で送受信される通信データを監視している。設定部２０Ｆは、ホスト装置２Ｆからメモリ装置３Ａに所定のコマンド（例えば読み出しコマンド）が送信された場合に、攻撃タイミングを設定する。例えば、読み出しコマンドの送信完了から一定時間が経過したタイミング、又は、読み出しコマンドの送信完了からクロックが所定回数カウントされたタイミングを、攻撃タイミングとして設定する。
図１１を参照して、制御部１５は、ホスト装置２Ｆとメモリ装置３Ａとの間で送受信される通信データを監視している。設定部２０Ｆは、ホスト装置２Ｆからメモリ装置３Ａに所定のコマンド（例えば読み出しコマンド）が送信された場合に、攻撃タイミングを設定する。例えば、読み出しコマンドの送信完了から一定時間が経過したタイミング、又は、読み出しコマンドの送信完了からクロックが所定回数カウントされたタイミングを、攻撃タイミングとして設定する。
上記実施の形態１と同様に、制御部１５は、設定部２０Ｆによって設定された攻撃タイミングを、攻撃タイミング情報として、バッファ１２及びバッファ４１を介して制御部４７に送信する。制御部４７は、受信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ４１及び電流供給回路４８を制御することによって、破壊処理部７１による破壊処理を実行する。また、制御部１５は、送信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ１２及び保護回路１６を制御することによって、回避処理部３０Ｆによる回避処理を実行する。
（２）認証処理部４６がホスト装置２Ｆの認証に失敗した場合の攻撃処理
上記実施の形態１と同様に、判定部５０によってホスト装置２Ｆが不正品であると判定された場合には、制御部４７は、バッファ４１及び電流供給回路４８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部７１による破壊処理を実行する。
上記実施の形態１と同様に、判定部５０によってホスト装置２Ｆが不正品であると判定された場合には、制御部４７は、バッファ４１及び電流供給回路４８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部７１による破壊処理を実行する。
このように本実施の形態６に係る情報処理システム１によれば、設定部２０Ｆ（タイミング設定部）は、ホスト装置２Ｆからメモリ装置３Ａに所定のコマンドが送信された場合に攻撃タイミングを設定する。従って、上記実施の形態１のようにパラメータ生成部１７が生成したパラメータＮに基づいて攻撃タイミングを設定する場合と比較すると、パラメータ生成部１７が不要となるため、ホスト装置２Ｆの回路規模を削減することができる。また、攻撃処理を実行するタイミングが限定されるため、消費電力を削減できるとともに、実用性を向上することが可能となる。
＜実施の形態７＞
図１２は、本発明の実施の形態７に係るホスト装置２Ｇの構成を示す図である。本実施の形態７に係るメモリ装置３Ａの構成は、図３と同様である。
図１２は、本発明の実施の形態７に係るホスト装置２Ｇの構成を示す図である。本実施の形態７に係るメモリ装置３Ａの構成は、図３と同様である。
図１２の接続関係で示すように、ホスト装置２Ｇは、ＣＰＵ１１、バッファ１２、出力端子１３、入力端子１４、制御部１５、及び保護回路１６を備えて構成されている。制御部１５は、設定部２０Ｇを有している。
図３を参照して、制御部４７、電流供給回路４８、及びバッファ４１は、所定のイベントが発生したことを条件としてホスト装置２Ｇを攻撃するための攻撃処理を実行する攻撃処理部６０Ａとして機能する。
図４と同様に、本実施の形態７において攻撃処理部６０Ａは、ホスト装置２Ｇを破壊するための破壊処理を実行する破壊処理部７１として機能する。
図１２を参照して、制御部１５、保護回路１６、及びバッファ１２は、破壊処理部７１からの破壊処理を回避する回避処理部３０Ｇとして機能する。
本実施の形態７において破壊処理部７１は、上記所定のイベントの発生条件として、（１）攻撃タイミングが到来した場合、（２）認証処理部４６がホスト装置２Ｇの認証に失敗した場合に、破壊処理を実行する。以下、順に説明する。
（１）攻撃タイミングが到来した場合の攻撃処理
図１２を参照して、制御部１５は、ホスト装置２Ｇとメモリ装置３Ａとの間で送受信される通信データを監視している。また、制御部１５は、メモリ装置３Ａのメモリアレイ４５に関して、全てのアドレスの中から任意に抽出された一又は複数の特定アドレスを示すテーブルデータを保持している。設定部２０Ｇは、特定アドレスにアクセスする読み出しコマンドがホスト装置２Ｇからメモリ装置３Ａに送信された場合に、攻撃タイミングを設定する。例えば、特定アドレスにアクセスする読み出しコマンドの送信完了から一定時間が経過したタイミング、又は、特定アドレスにアクセスする読み出しコマンドの送信完了からクロックが所定回数カウントされたタイミングを、攻撃タイミングとして設定する。
図１２を参照して、制御部１５は、ホスト装置２Ｇとメモリ装置３Ａとの間で送受信される通信データを監視している。また、制御部１５は、メモリ装置３Ａのメモリアレイ４５に関して、全てのアドレスの中から任意に抽出された一又は複数の特定アドレスを示すテーブルデータを保持している。設定部２０Ｇは、特定アドレスにアクセスする読み出しコマンドがホスト装置２Ｇからメモリ装置３Ａに送信された場合に、攻撃タイミングを設定する。例えば、特定アドレスにアクセスする読み出しコマンドの送信完了から一定時間が経過したタイミング、又は、特定アドレスにアクセスする読み出しコマンドの送信完了からクロックが所定回数カウントされたタイミングを、攻撃タイミングとして設定する。
上記実施の形態１と同様に、制御部１５は、設定部２０Ｇによって設定された攻撃タイミングを、攻撃タイミング情報として、バッファ１２及びバッファ４１を介して制御部４７に送信する。制御部４７は、受信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ４１及び電流供給回路４８を制御することによって、破壊処理部７１による破壊処理を実行する。また、制御部１５は、送信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ１２及び保護回路１６を制御することによって、回避処理部３０Ｇによる回避処理を実行する。
（２）認証処理部４６がホスト装置２Ｇの認証に失敗した場合の攻撃処理
上記実施の形態１と同様に、判定部５０によってホスト装置２Ｇが不正品であると判定された場合には、制御部４７は、バッファ４１及び電流供給回路４８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部７１による破壊処理を実行する。
上記実施の形態１と同様に、判定部５０によってホスト装置２Ｇが不正品であると判定された場合には、制御部４７は、バッファ４１及び電流供給回路４８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部７１による破壊処理を実行する。
このように本実施の形態７に係る情報処理システム１によれば、設定部２０Ｇ（タイミング設定部）は、ホスト装置２Ｇがメモリアレイ４５の特定アドレスにアクセスした場合に攻撃タイミングを設定する。従って、上記実施の形態１のようにパラメータ生成部１７が生成したパラメータＮに基づいて攻撃タイミングを設定する場合と比較すると、パラメータ生成部１７が不要となるため、ホスト装置２Ｇの回路規模を削減することができる。また、攻撃処理を実行するタイミングが限定されるため、消費電力を削減できるとともに、実用性を向上することが可能となる。
本実施の形態７の変形例として、設定部２０Ｇは、ホスト装置２Ｇが特定アドレスへアクセスする毎に攻撃タイミングを設定するのではなく、ホスト装置２Ｇから特定アドレスへのアクセス回数が規定値を超えた場合に攻撃タイミングを設定しても良い。当該規定値は、固定値であっても良いし、乱数を用いた変動値であっても良い。
当該変形例に係る情報処理システム１によれば、設定部２０Ｇ（タイミング設定部）は、特定アドレスへのアクセス回数が規定値を超えた場合に攻撃タイミングを設定する。従って、解析者がメモリ装置３Ａの記憶情報を解析する場合には、解析者による解析がある程度進行した段階で攻撃処理が実行されるため、解析者に対して精神的なダメージを与えることができる。また、攻撃処理を実行するタイミングがさらに限定されるため、消費電力をさらに削減できるとともに、実用性をさらに向上することが可能となる。
上記実施の形態１〜７では、メモリ装置３がホスト装置２を攻撃する構成について説明したが、これとは逆に、ホスト装置２がメモリ装置３を攻撃する構成も実現できる。以下、実施の形態８〜１６として説明する。
＜実施の形態８＞
図１３は、本発明の実施の形態８に係るホスト装置２Ｈの構成を示す図であり、図１４は、本実施の形態８に係るメモリ装置３Ｈの構成を示す図である。
図１３は、本発明の実施の形態８に係るホスト装置２Ｈの構成を示す図であり、図１４は、本実施の形態８に係るメモリ装置３Ｈの構成を示す図である。
図１３の接続関係で示すように、ホスト装置２Ｈは、ＣＰＵ１１、バッファ１２、出力端子１３、入力端子１４、認証処理部８６、制御部８７、及び電流供給回路８８を備えて構成されている。制御部８７は、判定部９０を有している。
図１４の接続関係で示すように、メモリ装置３Ｈは、バッファ４１、メモリコントローラ４２、入力端子４３、出力端子４４、メモリアレイ４５、制御部１１５、保護回路１１６、及びパラメータ生成部１１７を備えて構成されている。制御部１１５は、設定部１２０Ｈを有している。入力端子４３は出力端子１３に接続され、出力端子４４は入力端子１４に接続される。
図１３を参照して、制御部８７、電流供給回路８８、及びバッファ１２は、所定のイベントが発生したことを条件としてメモリ装置３Ｈを攻撃するための攻撃処理を実行する攻撃処理部１００Ｈとして機能する。
図１５は、本実施の形態８に係る攻撃処理部１００Ｈの機能を示す図である。本実施の形態８において、攻撃処理部１００Ｈは、メモリ装置３Ｈを破壊するための破壊処理を実行する破壊処理部１４１として機能する。つまり本実施の形態８においては、破壊処理部１４１が制御部８７、電流供給回路８８、及びバッファ１２を有して構成されている。電流供給回路８８は、大容量キャパシタを含んで構成されている。バッファ１２．４１は、耐電流配線を含んで構成されている。放電によって大容量キャパシタから流出した大電流がバッファ１２及びバッファ４１の耐電流配線を介してメモリ装置３Ｈに供給されることにより、当該大電流によってメモリ装置３Ｈを破壊する。
図１４を参照して、制御部１１５、保護回路１１６、及びバッファ４１は、破壊処理部１４１からの破壊処理を回避する回避処理部１３０Ｈとして機能する。保護回路１１６は、例えば、電流供給回路８８からバッファ４１の耐電流配線に供給された大電流を接地端子からメモリ装置３Ｈの外部に放出することにより、当該大電流からメモリ装置３Ｈを保護する。メモリ装置３Ｈが正規品である場合には、回避処理部１３０Ｈが実装されているため、大電流による破壊処理部１４１からの破壊処理を回避処理部１３０Ｈによって回避できる。一方、メモリ装置３Ｈが不正品（非正規品）である場合には、回避処理部１３０Ｈが実装されていないため、破壊処理部１４１からの破壊処理を回避できない。
破壊処理部１４１は、上記所定のイベントの発生条件として、（１）攻撃タイミングが到来した場合、（２）メモリ装置３Ｈから攻撃タイミング情報を受信しない場合、（３）認証処理部８６がメモリ装置３Ｈの認証に失敗した場合に、破壊処理を実行する。以下、順に説明する。
（１）攻撃タイミングが到来した場合の攻撃処理
図１４を参照して、パラメータ生成部１１７は、例えば擬似乱数生成回路によってランダムなパラメータＮを生成する。
図１４を参照して、パラメータ生成部１１７は、例えば擬似乱数生成回路によってランダムなパラメータＮを生成する。
設定部１２０Ｈは、パラメータ生成部１１７から取得したパラメータＮに基づいて、破壊処理の実行を開始する攻撃タイミングを設定する。例えば、前回の破壊処理の完了時からクロック信号がＮ回カウントされたタイミングを、次回の攻撃タイミングとして設定する。
制御部１１５は、設定部１２０Ｈによって設定された攻撃タイミングを、攻撃タイミング情報として、バッファ４１及びバッファ１２を介して制御部８７に送信する。
また、制御部１１５は、メモリコントローラ４２とメモリアレイ４５との間で送受信される通信データ量を監視しており、当該通信データ量が所定のしきい値を超える度に、パラメータ生成部１１７から新たに取得したパラメータＮに基づいて新たな攻撃タイミングを設定する。
制御部８７は、受信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ１２及び電流供給回路８８を制御することによって、破壊処理部１４１による破壊処理を実行する。
また、制御部１１５は、送信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ４１及び保護回路１１６を制御することによって、回避処理部１３０Ｈによる回避処理を実行する。
なお、攻撃処理の実行中は、制御部８７がＣＰＵ１１に中断信号を入力し、制御部１１５がメモリコントローラ４２に中断信号を入力することにより、ＣＰＵ１１及びメモリコントローラ４２は待機状態となる。
（２）メモリ装置３Ｈから攻撃タイミング情報を受信しない場合の攻撃処理
図１３を参照して、制御部８７は、ＣＰＵ１１とバッファ１２との間で送受信される通信データ量を監視している。判定部９０は、メモリ装置３Ｈが起動してから当該通信データ量が所定のしきい値に到達するまでの間に、メモリ装置３Ｈから攻撃タイミング情報を受信しない場合には、メモリ装置３Ｈが不正品であると判定する。判定部９０によってメモリ装置３Ｈが不正品であると判定された場合には、制御部８７は、バッファ１２及び電流供給回路８８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部１４１による破壊処理を実行する。
図１３を参照して、制御部８７は、ＣＰＵ１１とバッファ１２との間で送受信される通信データ量を監視している。判定部９０は、メモリ装置３Ｈが起動してから当該通信データ量が所定のしきい値に到達するまでの間に、メモリ装置３Ｈから攻撃タイミング情報を受信しない場合には、メモリ装置３Ｈが不正品であると判定する。判定部９０によってメモリ装置３Ｈが不正品であると判定された場合には、制御部８７は、バッファ１２及び電流供給回路８８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部１４１による破壊処理を実行する。
（３）認証処理部８６がメモリ装置３Ｈの認証に失敗した場合の攻撃処理
図１３を参照して、メモリ装置３Ｈがホスト装置２Ｈに接続されると、認証処理部８６は、ライセンス情報又はキー情報の送受信によってメモリ装置３Ｈを認証する。判定部９０は、認証処理部８６から入力された認証結果に基づき、認証処理部８６がメモリ装置３Ｈの認証に失敗した場合にはメモリ装置３Ｈが不正品であると判定する。判定部９０によってメモリ装置３Ｈが不正品であると判定された場合には、制御部８７は、バッファ１２及び電流供給回路８８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部１４１による破壊処理を実行する。
図１３を参照して、メモリ装置３Ｈがホスト装置２Ｈに接続されると、認証処理部８６は、ライセンス情報又はキー情報の送受信によってメモリ装置３Ｈを認証する。判定部９０は、認証処理部８６から入力された認証結果に基づき、認証処理部８６がメモリ装置３Ｈの認証に失敗した場合にはメモリ装置３Ｈが不正品であると判定する。判定部９０によってメモリ装置３Ｈが不正品であると判定された場合には、制御部８７は、バッファ１２及び電流供給回路８８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部１４１による破壊処理を実行する。
このように本実施の形態８に係る情報処理システム１によれば、攻撃処理部１００Ｈ（破壊処理部１４１）は、所定のイベントが発生したことを条件として、メモリ装置３Ｈを攻撃するための攻撃処理（破壊処理）を実行する。従って、不正なメモリ装置３Ｈが使用された場合に能動的な対応によってメモリ装置３Ｈを攻撃することにより、不正なメモリ装置３Ｈの使用を防止でき、その結果、情報処理システム１のセキュリティ性を向上することが可能となる。具体的には、不正なメモリ装置３Ｈに記憶されたコンテンツデータを第三者がホスト装置２Ｈを用いて不正に読み出そうとする場合には、第三者は、コンテンツデータの読み出しを始める前に、ホスト装置２Ｈからの攻撃内容及びその回避方法を解析する必要がある。ホスト装置２Ｈからの攻撃によって不正なメモリ装置３Ｈが破壊されることにより、第三者に不正メモリの使用を断念させる効果が期待できる。また、たとえ不正メモリの使用を断念しなかったとしても、第三者がホスト装置２Ｈからの攻撃内容及びその回避方法を解析するためにはある程度の長期間を要する。つまり、不正メモリが使用可能な状態になるまで長期間を要するため、その間、正規のメモリ装置３Ｈを保護することが可能となる。
また、破壊処理部１４１は、所定の攻撃タイミングが到来した場合に、メモリ装置３Ｈを破壊するための破壊処理を実行し、回避処理部１３０Ｈは、当該攻撃タイミングで、破壊処理部１４１からの破壊処理を回避する。従って、メモリ装置３Ｈが正規品である場合には、破壊処理部１４１からの破壊処理を回避処理部１３０Ｈによって回避でき、一方、メモリ装置３Ｈが不正品である場合には、当該メモリ装置３Ｈは回避処理部１３０Ｈを有していないため、破壊処理部１４１からの破壊処理を回避できない。その結果、正規のメモリ装置３Ｈが破壊されることを回避しつつ、不正なメモリ装置３Ｈを破壊することができる。
また、電流供給回路８８は、メモリ装置３Ｈを破壊する大電流をメモリ装置３Ｈに供給し、保護回路１１６は、電流供給回路８８から供給された大電流からメモリ装置３Ｈを保護する。従って、メモリ装置３Ｈが正規品である場合には、電流供給回路８８から供給された大電流からメモリ装置３Ｈを保護することができ、一方、メモリ装置３Ｈが不正品である場合には、電流供給回路８８から供給された大電流によってメモリ装置３Ｈを破壊することができる。
また、破壊処理部１４１は、判定部９０によってメモリ装置３Ｈが不正品であると判定された場合に、破壊処理を実行する。従って、ホスト装置２Ｈがメモリ装置３Ｈから攻撃タイミング情報を受信しない場合や、認証処理部８６がメモリ装置３Ｈの認証に失敗した場合等、メモリ装置３Ｈが不正品であると判定された場合に破壊処理を実行することにより、不正なメモリ装置３Ｈを破壊することができる。
また、パラメータ生成部１１７はランダムなパラメータＮを生成し、設定部１２０Ｈ（タイミング設定部）はパラメータ生成部１１７が生成したパラメータＮに基づいて攻撃タイミングを設定する。従って、攻撃処理を実行する攻撃タイミングを不規則に設定できるため、解析者による解析が困難となり、その結果、情報処理システム１のセキュリティ性を向上することが可能となる。
＜実施の形態９＞
図１６は、本発明の実施の形態９に係るホスト装置２Ｉの構成を示す図であり、図１７は、本実施の形態９に係るメモリ装置３Ｉの構成を示す図である。
図１６は、本発明の実施の形態９に係るホスト装置２Ｉの構成を示す図であり、図１７は、本実施の形態９に係るメモリ装置３Ｉの構成を示す図である。
図１６の接続関係で示すように、ホスト装置２Ｉは、ＣＰＵ１１、バッファ１２、出力端子１３、入力端子１４、認証処理部８６、及び制御部８７を備えて構成されている。制御部８７は、判定部９０を有している。
図１７の接続関係で示すように、メモリ装置３Ｉは、バッファ４１、メモリコントローラ４２、入力端子４３、出力端子４４、メモリアレイ４５、制御部１１５、及びパラメータ生成部１１７を備えて構成されている。制御部１１５は、設定部１２０Ｈを有している。
図１６を参照して、制御部８７は、所定のイベントが発生したことを条件としてメモリ装置３Ｉを攻撃するための攻撃処理を実行する攻撃処理部１００Ｉとして機能する。
図１５と同様に、本実施の形態９において攻撃処理部１００Ｉは、メモリ装置３Ｉを破壊するための破壊処理を実行する破壊処理部１４１として機能する。また、図１７を参照して、制御部１１５は、破壊処理部１４１からの破壊処理を回避する回避処理部１３０Ｉとして機能する。
破壊処理部１４１は、上記所定のイベントの発生条件として、（１）攻撃タイミングが到来した場合、（２）メモリ装置３Ｉから攻撃タイミング情報を受信しない場合、（３）認証処理部８６がメモリ装置３Ｉの認証に失敗した場合に、破壊処理を実行する。以下、順に説明する。
（１）攻撃タイミングが到来した場合の攻撃処理
上記実施の形態８と同様に、設定部１２０Ｈは、パラメータ生成部１１７から取得したパラメータＮに基づいて攻撃タイミングを設定し、制御部１１５は、攻撃タイミング情報を制御部８７に送信する。
上記実施の形態８と同様に、設定部１２０Ｈは、パラメータ生成部１１７から取得したパラメータＮに基づいて攻撃タイミングを設定し、制御部１１５は、攻撃タイミング情報を制御部８７に送信する。
制御部８７は、受信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、破壊処理部１４１による破壊処理を実行する。本実施の形態９において制御部８７は、メモリアレイ４５の任意のアドレスに格納されているデータを消去するための意図しない消去コマンドを発行することにより、破壊処理を実行する。制御部８７は、消去対象のアドレス及びその優先順位が予め定められたテーブルデータを保持しており、当該テーブルデータを参照することによって消去対象のアドレスを決定する。あるいは、擬似乱数等を用いてランダムな順序で、消去対象のアドレスを決定しても良い。あるいは、直近の所定期間内におけるアクセス回数が多い順に、消去対象のアドレスを決定しても良い。あるいは、メモリアレイ４５の先頭アドレスから順に、消去対象のアドレスを決定しても良い。
また、制御部１１５は、送信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、そのタイミングでホスト装置２Ｉから受信した消去コマンドを無効化する等の処理を行うことにより、回避処理部１３０Ｉによる回避処理を実行する。
（２）メモリ装置３Ｉから攻撃タイミング情報を受信しない場合の攻撃処理
上記実施の形態８と同様に、判定部９０は、メモリ装置３Ｉが起動してから通信データ量が所定のしきい値に到達するまでの間に、メモリ装置３Ｉから攻撃タイミング情報を受信しない場合には、メモリ装置３Ｉが不正品であると判定する。判定部９０によってメモリ装置３Ｉが不正品であると判定された場合には、制御部８７は、意図しない消去コマンドを発行し続けることによって、破壊処理部１４１による破壊処理を実行する。制御部８７は、上記テーブルデータに記述された優先順位の高い順に、あるいはランダムな順に、あるいは直近の所定期間内におけるアクセス回数が多い順に、あるいはメモリアレイ４５の先頭アドレスから順に、消去対象のアドレスを決定する。
上記実施の形態８と同様に、判定部９０は、メモリ装置３Ｉが起動してから通信データ量が所定のしきい値に到達するまでの間に、メモリ装置３Ｉから攻撃タイミング情報を受信しない場合には、メモリ装置３Ｉが不正品であると判定する。判定部９０によってメモリ装置３Ｉが不正品であると判定された場合には、制御部８７は、意図しない消去コマンドを発行し続けることによって、破壊処理部１４１による破壊処理を実行する。制御部８７は、上記テーブルデータに記述された優先順位の高い順に、あるいはランダムな順に、あるいは直近の所定期間内におけるアクセス回数が多い順に、あるいはメモリアレイ４５の先頭アドレスから順に、消去対象のアドレスを決定する。
（３）認証処理部８６がメモリ装置３Ｉの認証に失敗した場合の攻撃処理
上記実施の形態８と同様に、判定部９０は、認証処理部８６がメモリ装置３Ｉの認証に失敗した場合にはメモリ装置３Ｉが不正品であると判定する。判定部９０によってメモリ装置３Ｉが不正品であると判定された場合には、制御部８７は、意図しない消去コマンドを発行し続けることによって、破壊処理部１４１による破壊処理を実行する。制御部８７は、上記テーブルデータに記述された優先順位の高い順に、あるいはランダムな順に、あるいは直近の所定期間内におけるアクセス回数が多い順に、あるいはメモリアレイ４５の先頭アドレスから順に、消去対象のアドレスを決定する。
上記実施の形態８と同様に、判定部９０は、認証処理部８６がメモリ装置３Ｉの認証に失敗した場合にはメモリ装置３Ｉが不正品であると判定する。判定部９０によってメモリ装置３Ｉが不正品であると判定された場合には、制御部８７は、意図しない消去コマンドを発行し続けることによって、破壊処理部１４１による破壊処理を実行する。制御部８７は、上記テーブルデータに記述された優先順位の高い順に、あるいはランダムな順に、あるいは直近の所定期間内におけるアクセス回数が多い順に、あるいはメモリアレイ４５の先頭アドレスから順に、消去対象のアドレスを決定する。
このように本実施の形態９に係る情報処理システム１によれば、制御部８７（第１の制御回路）は、メモリ装置３Ｉが記憶しているデータを消去するための消去コマンドを発行し、制御部１１５（第２の制御回路）は、制御部８７によって発行された消去コマンドを無効化する。従って、メモリ装置３Ｉが正規品である場合には、制御部８７によって発行された消去コマンドを制御部１１５によって無効化することにより、メモリ装置３Ｉの記憶データが消去されることを回避でき、一方、メモリ装置３Ｉが不正品である場合には、制御部８７によって発行された消去コマンドによってメモリ装置３Ｉの記憶データを消去することができる。しかも、上記実施の形態８のように大電流の供給によってメモリ装置３Ｈを破壊する場合と比較すると、ホスト装置２Ｉに電流供給回路８８が不要となるため、ホスト装置２Ｉの回路規模を削減できるとともに、消費電力を低減することができる。
＜実施の形態１０＞
図１８は、本発明の実施の形態１０に係るホスト装置２Ｊの構成を示す図であり、図１９は、本実施の形態１０に係るメモリ装置３Ｊの構成を示す図である。
図１８は、本発明の実施の形態１０に係るホスト装置２Ｊの構成を示す図であり、図１９は、本実施の形態１０に係るメモリ装置３Ｊの構成を示す図である。
図１８の接続関係で示すように、ホスト装置２Ｊは、ＣＰＵ１１、バッファ１２、出力端子１３、入力端子１４、認証処理部８６、及び制御部８７を備えて構成されている。制御部８７は、判定部９０を有している。
図１９の接続関係で示すように、メモリ装置３Ｊは、バッファ４１、メモリコントローラ４２、入力端子４３、出力端子４４、メモリアレイ４５、制御部１１５、及びパラメータ生成部１１７を備えて構成されている。制御部１１５は、設定部１２０Ｈを有している。
図１８を参照して、制御部８７は、所定のイベントが発生したことを条件としてメモリ装置３Ｊを攻撃するための攻撃処理を実行する攻撃処理部１００Ｊとして機能する。
図１５と同様に、本実施の形態１０において攻撃処理部１００Ｊは、メモリ装置３Ｊを破壊するための破壊処理を実行する破壊処理部１４１として機能する。また、図１９を参照して、制御部１１５は、破壊処理部１４１からの破壊処理を回避する回避処理部１３０Ｊとして機能する。
破壊処理部１４１は、上記所定のイベントの発生条件として、（１）攻撃タイミングが到来した場合、（２）メモリ装置３Ｊから攻撃タイミング情報を受信しない場合、（３）認証処理部８６がメモリ装置３Ｊの認証に失敗した場合に、破壊処理を実行する。以下、順に説明する。
（１）攻撃タイミングが到来した場合の攻撃処理
上記実施の形態８と同様に、設定部１２０Ｈは、パラメータ生成部１１７から取得したパラメータＮに基づいて攻撃タイミングを設定し、制御部１１５は、攻撃タイミング情報を制御部８７に送信する。
上記実施の形態８と同様に、設定部１２０Ｈは、パラメータ生成部１１７から取得したパラメータＮに基づいて攻撃タイミングを設定し、制御部１１５は、攻撃タイミング情報を制御部８７に送信する。
制御部８７は、受信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、破壊処理部１４１による破壊処理を実行する。本実施の形態１０において制御部８７は、メモリアレイ４５の任意のアドレスに格納されているデータを別の任意のデータに書き換えるための意図しない書き込みコマンドを発行することにより、破壊処理を実行する。制御部８７は、書き換え対象のアドレス及びその優先順位が予め定められたテーブルデータを保持しており、当該テーブルデータを参照することによって書き換え対象のアドレスを決定する。あるいは、擬似乱数等を用いてランダムな順序で、書き換え対象のアドレスを決定しても良い。あるいは、直近の所定期間内におけるアクセス回数が多い順に、書き換え対象のアドレスを決定しても良い。あるいは、メモリアレイ４５の先頭アドレスから順に、書き換え対象のアドレスを決定しても良い。
また、制御部１１５は、送信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、そのタイミングでホスト装置２Ｊから受信した書き込みコマンドを無効化する等の処理を行うことにより、回避処理部１３０Ｊによる回避処理を実行する。
（２）メモリ装置３Ｊから攻撃タイミング情報を受信しない場合の攻撃処理
上記実施の形態８と同様に、判定部９０は、メモリ装置３Ｊが起動してから通信データ量が所定のしきい値に到達するまでの間に、メモリ装置３Ｊから攻撃タイミング情報を受信しない場合には、メモリ装置３Ｊが不正品であると判定する。判定部９０によってメモリ装置３Ｊが不正品であると判定された場合には、制御部８７は、意図しない書き込みコマンドを発行し続けることによって、破壊処理部１４１による破壊処理を実行する。制御部８７は、上記テーブルデータに記述された優先順位の高い順に、あるいはランダムな順に、あるいは直近の所定期間内におけるアクセス回数が多い順に、あるいはメモリアレイ４５の先頭アドレスから順に、書き換え対象のアドレスを決定する。
上記実施の形態８と同様に、判定部９０は、メモリ装置３Ｊが起動してから通信データ量が所定のしきい値に到達するまでの間に、メモリ装置３Ｊから攻撃タイミング情報を受信しない場合には、メモリ装置３Ｊが不正品であると判定する。判定部９０によってメモリ装置３Ｊが不正品であると判定された場合には、制御部８７は、意図しない書き込みコマンドを発行し続けることによって、破壊処理部１４１による破壊処理を実行する。制御部８７は、上記テーブルデータに記述された優先順位の高い順に、あるいはランダムな順に、あるいは直近の所定期間内におけるアクセス回数が多い順に、あるいはメモリアレイ４５の先頭アドレスから順に、書き換え対象のアドレスを決定する。
（３）認証処理部８６がメモリ装置３Ｊの認証に失敗した場合の攻撃処理
上記実施の形態８と同様に、判定部９０は、認証処理部８６がメモリ装置３Ｊの認証に失敗した場合にはメモリ装置３Ｊが不正品であると判定する。判定部９０によってメモリ装置３Ｊが不正品であると判定された場合には、制御部８７は、意図しない書き込みコマンドを発行し続けることによって、破壊処理部１４１による破壊処理を実行する。制御部８７は、上記テーブルデータに記述された優先順位の高い順に、あるいはランダムな順に、あるいは直近の所定期間内におけるアクセス回数が多い順に、あるいはメモリアレイ４５の先頭アドレスから順に、書き換え対象のアドレスを決定する。
上記実施の形態８と同様に、判定部９０は、認証処理部８６がメモリ装置３Ｊの認証に失敗した場合にはメモリ装置３Ｊが不正品であると判定する。判定部９０によってメモリ装置３Ｊが不正品であると判定された場合には、制御部８７は、意図しない書き込みコマンドを発行し続けることによって、破壊処理部１４１による破壊処理を実行する。制御部８７は、上記テーブルデータに記述された優先順位の高い順に、あるいはランダムな順に、あるいは直近の所定期間内におけるアクセス回数が多い順に、あるいはメモリアレイ４５の先頭アドレスから順に、書き換え対象のアドレスを決定する。
このように本実施の形態１０に係る情報処理システム１によれば、制御部８７（第１の制御回路）は、メモリ装置３Ｊが記憶しているデータを別のデータに書き換えるための書き込みコマンドを発行し、制御部１１５（第２の制御回路）は、制御部８７によって発行された書き込みコマンドを無効化する。従って、メモリ装置３Ｊが正規品である場合には、制御部８７によって発行された書き込みコマンドを制御部１１５によって無効化することにより、メモリ装置３Ｊの記憶データが書き換えられることを回避でき、一方、メモリ装置３Ｊが不正品である場合には、制御部８７によって発行された書き込みコマンドによってメモリ装置３Ｊの記憶データを書き換えることができる。しかも、上記実施の形態８のように大電流の供給によってメモリ装置３Ｈを破壊する場合と比較すると、ホスト装置２Ｊに電流供給回路８８が不要となるため、ホスト装置２Ｊの回路規模を削減できるとともに、消費電力を低減することができる。
＜実施の形態１１＞
図２０は、本発明の実施の形態１１に係るホスト装置２Ｋの構成を示す図であり、図２１は、本実施の形態１１に係るメモリ装置３Ｋの構成を示す図である。
図２０は、本発明の実施の形態１１に係るホスト装置２Ｋの構成を示す図であり、図２１は、本実施の形態１１に係るメモリ装置３Ｋの構成を示す図である。
図２０の接続関係で示すように、ホスト装置２Ｋは、ＣＰＵ１１、バッファ１２、出力端子１３、入力端子１４、認証処理部８６、制御部８７、及び電流供給回路８８を備えて構成されている。制御部８７は、判定部９０を有している。
図２１の接続関係で示すように、メモリ装置３Ｋは、バッファ４１、メモリコントローラ４２、入力端子４３、出力端子４４、メモリアレイ４５、制御部１１５、及びパラメータ生成部１１７を備えて構成されている。制御部１１５は、設定部１２０Ｈを有している。
図２０を参照して、制御部４７、電流供給回路８８、及びバッファ１２は、所定のイベントが発生したことを条件としてメモリ装置３Ｋを攻撃するための攻撃処理を実行する攻撃処理部１００Ｋとして機能する。
図２２は、本実施の形態１１に係る攻撃処理部１００Ｋの機能を示す図である。本実施の形態１１において、攻撃処理部１００Ｋは、メモリ装置３Ｋを破壊するための破壊処理を実行する破壊処理部１４１、及び、メモリ装置３Ｋの正常動作を妨害するための妨害処理を実行する妨害処理部１４２として機能する。
攻撃処理部１００Ｋは、上記所定のイベントの発生条件として、（１）攻撃タイミングが到来した場合、（２）メモリ装置３Ｋから攻撃タイミング情報を受信しない場合、（３）認証処理部８６がメモリ装置３Ｋの認証に失敗した場合に、攻撃処理を実行する。以下、順に説明する。
（１）攻撃タイミングが到来した場合の攻撃処理
図２１を参照して、設定部１２０Ｈは、パラメータ生成部１１７から取得したパラメータＮに基づいて、妨害処理の実行を開始する攻撃タイミングを設定する。例えば、前回の妨害処理の完了時からクロック信号がＮ回カウントされたタイミングを、次回の攻撃タイミングとして設定する。
図２１を参照して、設定部１２０Ｈは、パラメータ生成部１１７から取得したパラメータＮに基づいて、妨害処理の実行を開始する攻撃タイミングを設定する。例えば、前回の妨害処理の完了時からクロック信号がＮ回カウントされたタイミングを、次回の攻撃タイミングとして設定する。
制御部１１５は、設定部１２０Ｈによって設定された攻撃タイミングを、攻撃タイミング情報として、バッファ４１及びバッファ１２を介して制御部８７に送信する。
制御部８７は、受信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、妨害処理部１４２による妨害処理を実行する。例えば、
・ホスト装置２Ｋから送信する読み出しコマンドに含まれる読み出しアドレスを別の任意のアドレスに書き換えて送信する
・メモリ装置３Ｋを強制的にリセットさせるリセット命令をメモリ装置３Ｋに送信する
等の妨害処理を実行する。
・ホスト装置２Ｋから送信する読み出しコマンドに含まれる読み出しアドレスを別の任意のアドレスに書き換えて送信する
・メモリ装置３Ｋを強制的にリセットさせるリセット命令をメモリ装置３Ｋに送信する
等の妨害処理を実行する。
また、制御部１１５は、送信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、そのタイミングでホスト装置２Ｋから受信した読み出しコマンドやリセット命令等を無効化する等の処理を行うことにより、妨害処理部１４２による妨害処理を回避する。
（２）メモリ装置３Ｋから攻撃タイミング情報を受信しない場合の攻撃処理
図２０を参照して、制御部８７は、ＣＰＵ１１とバッファ１２との間で送受信される通信データ量を監視している。妨害処理部１４２は、メモリ装置３Ｋが起動してから当該通信データ量が所定のしきい値に到達するまでの間に、メモリ装置３Ｋから攻撃タイミング情報を受信しない場合には、上記と同様の妨害処理を実行する。また、妨害処理部１４２は、妨害処理を実行してからの上記通信データ量が上記しきい値に到達すると、再び妨害処理を実行する。妨害処理部１４２は、ホスト装置２Ｋがメモリ装置３Ｋから攻撃タイミング情報を受信するまで、妨害処理を繰り返し実行する。
図２０を参照して、制御部８７は、ＣＰＵ１１とバッファ１２との間で送受信される通信データ量を監視している。妨害処理部１４２は、メモリ装置３Ｋが起動してから当該通信データ量が所定のしきい値に到達するまでの間に、メモリ装置３Ｋから攻撃タイミング情報を受信しない場合には、上記と同様の妨害処理を実行する。また、妨害処理部１４２は、妨害処理を実行してからの上記通信データ量が上記しきい値に到達すると、再び妨害処理を実行する。妨害処理部１４２は、ホスト装置２Ｋがメモリ装置３Ｋから攻撃タイミング情報を受信するまで、妨害処理を繰り返し実行する。
判定部９０は、妨害処理の実行回数が所定のしきい値に到達するまでの間に、メモリ装置３Ｋから攻撃タイミング情報を受信しない場合には、メモリ装置３Ｋが不正品であると判定する。判定部９０によってメモリ装置３Ｋが不正品であると判定された場合には、制御部８７は、バッファ１２及び電流供給回路８８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部１４１による破壊処理を実行する。
（３）認証処理部８６がメモリ装置３Ｋの認証に失敗した場合の攻撃処理
図２０を参照して、メモリ装置３Ｋがホスト装置２Ｋに接続されると、認証処理部８６は、ライセンス情報又はキー情報の送受信によってメモリ装置３Ｋを認証する。妨害処理部１４２は、認証処理部８６から入力された認証結果に基づき、認証処理部８６がメモリ装置３Ｋの認証に失敗した場合には、上記と同様の妨害処理を実行する。また、妨害処理部１４２は、認証処理部８６から入力された再認証の認証結果に基づき、認証処理部８６がメモリ装置３Ｋの認証に失敗した場合には、再び妨害処理を実行する。妨害処理部１４２は、認証処理部８６がメモリ装置３Ｋの認証に成功するまで、妨害処理を繰り返し実行する。
図２０を参照して、メモリ装置３Ｋがホスト装置２Ｋに接続されると、認証処理部８６は、ライセンス情報又はキー情報の送受信によってメモリ装置３Ｋを認証する。妨害処理部１４２は、認証処理部８６から入力された認証結果に基づき、認証処理部８６がメモリ装置３Ｋの認証に失敗した場合には、上記と同様の妨害処理を実行する。また、妨害処理部１４２は、認証処理部８６から入力された再認証の認証結果に基づき、認証処理部８６がメモリ装置３Ｋの認証に失敗した場合には、再び妨害処理を実行する。妨害処理部１４２は、認証処理部８６がメモリ装置３Ｋの認証に成功するまで、妨害処理を繰り返し実行する。
判定部９０は、妨害処理の実行回数が所定のしきい値に到達するまでの間に、認証処理部８６がメモリ装置３Ｋの認証に成功しない場合には、メモリ装置３Ｋが不正品であると判定する。判定部９０によってメモリ装置３Ｋが不正品であると判定された場合には、制御部８７は、バッファ１２及び電流供給回路８８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部１４１による破壊処理を実行する。
このように本実施の形態１１に係る情報処理システム１によれば、破壊処理部１４１は、判定部９０によってメモリ装置３Ｋが不正品であると判定された場合に、破壊処理を実行する。従って、ホスト装置２Ｋがメモリ装置３Ｋから一定期間以上攻撃タイミング情報を受信しない場合や、認証処理部８６がメモリ装置３Ｋの認証に所定回数以上失敗した場合等、メモリ装置３Ｋが不正品であると判定された場合に破壊処理を実行することにより、不正なメモリ装置３Ｋを破壊することができる。
また、本実施の形態１１に係る情報処理システム１によれば、電流供給回路８８は、メモリ装置３Ｋを破壊する大電流をメモリ装置３Ｋに供給する。このように、ホスト装置２Ｋの電流供給回路８８がメモリ装置３Ｋに大電流を供給することによって、不正なメモリ装置３Ｋを破壊することができる。しかも、破壊処理はメモリ装置３Ｋが不正品であると判定された場合にのみ実行され、正規のメモリ装置３Ｋへの保護回路１１６の実装が不要であるため、メモリ装置３Ｋの回路規模を削減できるとともに、実用性を向上することができる。
また、本実施の形態１１に係る情報処理システム１によれば、妨害処理部１４２は、所定の攻撃タイミングが到来した場合に、メモリ装置３Ｋの正常動作を妨害するための妨害処理（読み出しコマンド内の読み出しアドレスを別のアドレスに変更する等の処理）を実行する。従って、メモリ装置３Ｋが正規品である場合には、上記攻撃タイミングにおいて妨害処理を回避でき（読み出しコマンドを無効化する等の処理）、一方、メモリ装置３Ｋが不正品である場合には、上記攻撃タイミングにおいて妨害処理を回避できない。その結果、正規のメモリ装置３Ｋの正常動作が妨害されることを回避しつつ、不正なメモリ装置３Ｋの正常動作を妨害することができる。しかも、破壊処理の前段階として妨害処理を実行することにより、ノイズやデータ通信エラー等に起因して、ホスト装置２Ｋがメモリ装置３Ｋから攻撃タイミング情報を受信しない場合や、認証処理部８６がメモリ装置３Ｋの認証に失敗した場合等に、正規のメモリ装置３Ｋが直ちに破壊されてしまうことを回避できる。
＜実施の形態１２＞
本発明の実施の形態１２に係るメモリ装置３Ｋの構成は、図２１と同様である。図２３は、本実施の形態１２に係るホスト装置２Ｌの構成を示す図である。
本発明の実施の形態１２に係るメモリ装置３Ｋの構成は、図２１と同様である。図２３は、本実施の形態１２に係るホスト装置２Ｌの構成を示す図である。
図２３の接続関係で示すように、ホスト装置２Ｌは、ＣＰＵ１１、バッファ１２、出力端子１３、入力端子１４、認証処理部８６、制御部８７、及び保護回路８９を備えて構成されている。制御部８７は、判定部９０を有している。制御部８７、保護回路８９、及びバッファ１２は、所定のイベントが発生したことを条件としてメモリ装置３Ｋを攻撃するための攻撃処理を実行する攻撃処理部１００Ｌとして機能する。
図２２と同様に、本実施の形態１２において攻撃処理部１００Ｌは、メモリ装置３Ｋを破壊するための破壊処理を実行する破壊処理部１４１、及び、メモリ装置３Ｋの正常動作を妨害するための妨害処理を実行する妨害処理部１４２として機能する。
攻撃処理部１００Ｌは、上記所定のイベントの発生条件として、（１）攻撃タイミングが到来した場合、（２）メモリ装置３Ｋから攻撃タイミング情報を受信しない場合、（３）認証処理部８６がメモリ装置３Ｋの認証に失敗した場合に、攻撃処理を実行する。以下、順に説明する。
（１）攻撃タイミングが到来した場合の攻撃処理
上記実施の形態１１と同様に、制御部８７は、受信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、妨害処理部１４２による妨害処理を実行する。また、制御部１１５は、送信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、そのタイミングでホスト装置２Ｌから受信したコマンドを無効化する等の処理を行うことにより、妨害処理部１４２による妨害処理を回避する。
上記実施の形態１１と同様に、制御部８７は、受信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、妨害処理部１４２による妨害処理を実行する。また、制御部１１５は、送信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、そのタイミングでホスト装置２Ｌから受信したコマンドを無効化する等の処理を行うことにより、妨害処理部１４２による妨害処理を回避する。
（２）メモリ装置３Ｋから攻撃タイミング情報を受信しない場合の攻撃処理
上記実施の形態１１と同様に、妨害処理部１４２は、ホスト装置２Ｌがメモリ装置３Ｋから攻撃タイミング情報を受信するまで、妨害処理を繰り返し実行する。
上記実施の形態１１と同様に、妨害処理部１４２は、ホスト装置２Ｌがメモリ装置３Ｋから攻撃タイミング情報を受信するまで、妨害処理を繰り返し実行する。
判定部９０は、妨害処理の実行回数が所定のしきい値に到達するまでの間に、メモリ装置３Ｋから攻撃タイミング情報を受信しない場合には、メモリ装置３Ｋが不正品であると判定する。判定部９０によってメモリ装置３Ｋが不正品であると判定された場合には、制御部８７は、バッファ１２を制御することにより、メモリ装置３Ｋの出力端子４４に向けてホスト装置２Ｌから任意の信号を出力し続ける。つまり、メモリ装置３Ｋの出力端子４４において信号衝突を発生させることによって、破壊処理部１４１による破壊処理を実行する。また、制御部８７は、保護回路８９を制御することにより、信号衝突がホスト装置２Ｌに与える影響を回避する。
（３）認証処理部８６がメモリ装置３Ｋの認証に失敗した場合の攻撃処理
上記実施の形態１１と同様に、妨害処理部１４２は、認証処理部８６がメモリ装置３Ｋの認証に成功するまで、妨害処理を繰り返し実行する。
上記実施の形態１１と同様に、妨害処理部１４２は、認証処理部８６がメモリ装置３Ｋの認証に成功するまで、妨害処理を繰り返し実行する。
判定部９０は、妨害処理の実行回数が所定のしきい値に到達するまでの間に、認証処理部８６がメモリ装置３Ｋの認証に成功しない場合には、メモリ装置３Ｋが不正品であると判定する。判定部９０によってメモリ装置３Ｋが不正品であると判定された場合には、制御部８７は、バッファ１２を制御することにより、メモリ装置３Ｋの出力端子４４に向けてホスト装置２Ｌから任意の信号を出力し続ける。つまり、メモリ装置３Ｋの出力端子４４において信号衝突を発生させることによって、破壊処理部１４１による破壊処理を実行する。また、制御部８７は、保護回路８９を制御することにより、信号衝突がホスト装置２Ｌに与える影響を回避する。
このように本実施の形態１２に係る情報処理システム１によれば、制御部８７（制御回路）は、メモリ装置３Ｋからホスト装置２Ｌへの出力端子４４に向けてホスト装置２Ｌから信号を出力することにより、当該出力端子４４において信号衝突を発生させる。このように、ホスト装置２Ｌの制御部８７がメモリ装置３Ｋにおいて意図的に信号衝突を発生させることによって、不正なメモリ装置３Ｋを破壊することができる。しかも、上記実施の形態１１のように大電流の供給によってメモリ装置３Ｋを破壊する場合と比較すると、ホスト装置２Ｌに電流供給回路８８が不要となるため、ホスト装置２Ｌの回路規模を削減できるとともに、消費電力を低減することができる。
＜実施の形態１３>
図２４は、本発明の実施の形態１３に係るメモリ装置３Ｍの構成を示す図である。本実施の形態１３に係るホスト装置２Ｈの構成は、図１３と同様である。
図２４は、本発明の実施の形態１３に係るメモリ装置３Ｍの構成を示す図である。本実施の形態１３に係るホスト装置２Ｈの構成は、図１３と同様である。
図２４の接続関係で示すように、メモリ装置３Ｍは、バッファ４１、メモリコントローラ４２、入力端子４３、出力端子４４、メモリアレイ４５、制御部１１５、及び保護回路１１６を備えて構成されている。制御部１１５は、設定部１２０Ｍを有している。
図１３を参照して、制御部８７、電流供給回路８８、及びバッファ１２は、所定のイベントが発生したことを条件としてメモリ装置３Ｍを攻撃するための攻撃処理を実行する攻撃処理部１００Ｈとして機能する。
図１５と同様に、本実施の形態１３において攻撃処理部１００Ｈは、メモリ装置３Ｍを破壊するための破壊処理を実行する破壊処理部１４１として機能する。
図２４を参照して、制御部１１５、保護回路１１６、及びバッファ４１は、破壊処理部１４１からの破壊処理を回避する回避処理部１３０Ｍとして機能する。
上記実施の形態８と同様に、破壊処理部１４１は、上記所定のイベントの発生条件として、（１）攻撃タイミングが到来した場合、（２）メモリ装置３Ｍから攻撃タイミング情報を受信しない場合、（３）認証処理部８６がメモリ装置３Ｍの認証に失敗した場合に、破壊処理を実行する。以下、順に説明する。
（１）攻撃タイミングが到来した場合の攻撃処理
図２４を参照して、制御部１１５は、ホスト装置２Ｈとメモリ装置３Ｍとの間で送受信される通信データ、つまりメモリコントローラ４２とメモリアレイ４５との間の通信データを監視している。設定部１２０Ｍは、この通信データの値Ｍに基づいて、破壊処理の実行を開始する攻撃タイミングを設定する。例えば、
・直近の通信データの値
・直近の一定期間内の通信データ量の値
・これらの値を所定の演算方法で演算した結果として得られる値
等に基づいて、攻撃タイミングを設定する。例えば、前回の破壊処理の完了時からクロック信号がＭ回カウントされたタイミングを、次回の攻撃タイミングとして設定する。
図２４を参照して、制御部１１５は、ホスト装置２Ｈとメモリ装置３Ｍとの間で送受信される通信データ、つまりメモリコントローラ４２とメモリアレイ４５との間の通信データを監視している。設定部１２０Ｍは、この通信データの値Ｍに基づいて、破壊処理の実行を開始する攻撃タイミングを設定する。例えば、
・直近の通信データの値
・直近の一定期間内の通信データ量の値
・これらの値を所定の演算方法で演算した結果として得られる値
等に基づいて、攻撃タイミングを設定する。例えば、前回の破壊処理の完了時からクロック信号がＭ回カウントされたタイミングを、次回の攻撃タイミングとして設定する。
上記実施の形態８と同様に、制御部１１５は、設定部１２０Ｍによって設定された攻撃タイミングを、攻撃タイミング情報として、バッファ４１及びバッファ１２を介して制御部８７に送信する。制御部８７は、受信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ１２及び電流供給回路８８を制御することによって、破壊処理部１４１による破壊処理を実行する。また、制御部１１５は、送信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ４１及び保護回路１１６を制御することによって、回避処理部１３０Ｍによる回避処理を実行する。
（２）メモリ装置３Ｍから攻撃タイミング情報を受信しない場合の攻撃処理
上記実施の形態８と同様に、判定部９０によってメモリ装置３Ｍが不正品であると判定された場合には、制御部８７は、バッファ１２及び電流供給回路８８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部１４１による破壊処理を実行する。
上記実施の形態８と同様に、判定部９０によってメモリ装置３Ｍが不正品であると判定された場合には、制御部８７は、バッファ１２及び電流供給回路８８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部１４１による破壊処理を実行する。
（３）認証処理部８６がメモリ装置３Ｍの認証に失敗した場合の攻撃処理
上記実施の形態８と同様に、判定部９０によってメモリ装置３Ｍが不正品であると判定された場合には、制御部８７は、バッファ１２及び電流供給回路８８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部１４１による破壊処理を実行する。
上記実施の形態８と同様に、判定部９０によってメモリ装置３Ｍが不正品であると判定された場合には、制御部８７は、バッファ１２及び電流供給回路８８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部１４１による破壊処理を実行する。
このように本実施の形態１３に係る情報処理システム１によれば、設定部１２０Ｍ（タイミング設定部）は、ホスト装置２Ｈとメモリ装置３Ｍとの間で送受信される通信データに基づいて攻撃タイミングを設定する。従って、上記実施の形態８のようにパラメータ生成部１１７が生成したパラメータＮに基づいて攻撃タイミングを設定する場合と比較すると、パラメータ生成部１１７が不要となるため、メモリ装置３Ｍの回路規模を削減することができる。
＜実施の形態１４>
図２５は、本発明の実施の形態１４に係るメモリ装置３Ｎの構成を示す図である。本実施の形態１４に係るホスト装置２Ｈの構成は、図１３と同様である。
図２５は、本発明の実施の形態１４に係るメモリ装置３Ｎの構成を示す図である。本実施の形態１４に係るホスト装置２Ｈの構成は、図１３と同様である。
図２５の接続関係で示すように、メモリ装置３Ｎは、バッファ４１、メモリコントローラ４２、入力端子４３、出力端子４４、メモリアレイ４５、制御部１１５、保護回路１１６、及びパラメータ生成部１１７を備えて構成されている。制御部１１５は、設定部１２０Ｎを有している。
図１３を参照して、制御部８７、電流供給回路８８、及びバッファ１２は、所定のイベントが発生したことを条件としてメモリ装置３Ｎを攻撃するための攻撃処理を実行する攻撃処理部１００Ｈとして機能する。
図１５と同様に、本実施の形態１４において攻撃処理部１００Ｈは、メモリ装置３Ｎを破壊するための破壊処理を実行する破壊処理部１４１として機能する。
図２５を参照して、制御部１１５、保護回路１１６、及びバッファ４１は、破壊処理部１４１からの破壊処理を回避する回避処理部１３０Ｎとして機能する。
上記実施の形態８と同様に、破壊処理部１４１は、上記所定のイベントの発生条件として、（１）攻撃タイミングが到来した場合、（２）メモリ装置３Ｎから攻撃タイミング情報を受信しない場合、（３）認証処理部８６がメモリ装置３Ｎの認証に失敗した場合に、破壊処理を実行する。以下、順に説明する。
（１）攻撃タイミングが到来した場合の攻撃処理
図２５を参照して、制御部１１５は、ホスト装置２Ｈとメモリ装置３Ｎとの間で送受信される通信データを監視している。また、制御部１１５は、メモリ装置３Ｎのメモリアレイ４５に関して、各アドレスに格納されている情報の機密性レベルを示すテーブルデータを保持している。設定部１２０Ｎは、ホスト装置２Ｈから受信した読み出しコマンドを解析し、メモリアレイ４５のうち機密性の低い情報が格納されているアドレスへの読み出しアクセスが発生した場合には、比較的低い第１の頻度で攻撃タイミングを設定する。また、メモリアレイ４５のうち機密性の高い情報が格納されているアドレスへの読み出しアクセスが発生した場合には、第１の頻度よりも高い第２の頻度で攻撃タイミングを設定する。例えば、パラメータ生成部１１７から取得したパラメータＮに基づいて第１の頻度での攻撃タイミングを設定し、パラメータＮを所定の値でＭｏｄ演算することによって得られる値に基づいて、第２の頻度での攻撃タイミングを設定する。あるいは、パラメータ生成部１１７から取得したパラメータＮに基づいて第１の頻度での攻撃タイミングを設定し、パラメータＮの最小値よりも小さい固定値を用いて、第２の頻度での攻撃タイミングを設定する。
図２５を参照して、制御部１１５は、ホスト装置２Ｈとメモリ装置３Ｎとの間で送受信される通信データを監視している。また、制御部１１５は、メモリ装置３Ｎのメモリアレイ４５に関して、各アドレスに格納されている情報の機密性レベルを示すテーブルデータを保持している。設定部１２０Ｎは、ホスト装置２Ｈから受信した読み出しコマンドを解析し、メモリアレイ４５のうち機密性の低い情報が格納されているアドレスへの読み出しアクセスが発生した場合には、比較的低い第１の頻度で攻撃タイミングを設定する。また、メモリアレイ４５のうち機密性の高い情報が格納されているアドレスへの読み出しアクセスが発生した場合には、第１の頻度よりも高い第２の頻度で攻撃タイミングを設定する。例えば、パラメータ生成部１１７から取得したパラメータＮに基づいて第１の頻度での攻撃タイミングを設定し、パラメータＮを所定の値でＭｏｄ演算することによって得られる値に基づいて、第２の頻度での攻撃タイミングを設定する。あるいは、パラメータ生成部１１７から取得したパラメータＮに基づいて第１の頻度での攻撃タイミングを設定し、パラメータＮの最小値よりも小さい固定値を用いて、第２の頻度での攻撃タイミングを設定する。
上記実施の形態８と同様に、制御部１１５は、設定部１２０Ｎによって設定された攻撃タイミングを、攻撃タイミング情報として、バッファ４１及びバッファ１２を介して制御部８７に送信する。制御部８７は、受信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ１２及び電流供給回路８８を制御することによって、破壊処理部１４１による破壊処理を実行する。また、制御部１１５は、送信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ４１及び保護回路１１６を制御することによって、回避処理部１３０Ｎによる回避処理を実行する。
（２）メモリ装置３Ｎから攻撃タイミング情報を受信しない場合の攻撃処理
上記実施の形態８と同様に、判定部９０によってメモリ装置３Ｎが不正品であると判定された場合には、制御部８７は、バッファ１２及び電流供給回路８８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部１４１による破壊処理を実行する。
上記実施の形態８と同様に、判定部９０によってメモリ装置３Ｎが不正品であると判定された場合には、制御部８７は、バッファ１２及び電流供給回路８８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部１４１による破壊処理を実行する。
（３）認証処理部８６がメモリ装置３Ｎの認証に失敗した場合の攻撃処理
上記実施の形態８と同様に、判定部９０によってメモリ装置３Ｎが不正品であると判定された場合には、制御部８７は、バッファ１２及び電流供給回路８８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部１４１による破壊処理を実行する。
上記実施の形態８と同様に、判定部９０によってメモリ装置３Ｎが不正品であると判定された場合には、制御部８７は、バッファ１２及び電流供給回路８８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部１４１による破壊処理を実行する。
このように本実施の形態１４に係る情報処理システム１によれば、設定部１２０Ｎ（タイミング設定部）は、メモリアレイ４５のうち機密性の高い情報が格納されているアドレスへのアクセスが発生した場合には、攻撃タイミングを第１の頻度よりも高い第２の頻度で設定する。従って、機密性の高い重要な情報が格納されているアドレスへのアクセスが発生した場合には、メモリ装置３Ｎに対する攻撃処理が高頻度で実行されるため、不正なメモリ装置３Ｎが使用されることを効果的に防止でき、その結果、重要な情報の機密性を向上することが可能となる。
＜実施の形態１５＞
図２６は、本発明の実施の形態１５に係るメモリ装置３Ｏの構成を示す図である。本実施の形態１５に係るホスト装置２Ｈの構成は、図８と同様である。
図２６は、本発明の実施の形態１５に係るメモリ装置３Ｏの構成を示す図である。本実施の形態１５に係るホスト装置２Ｈの構成は、図８と同様である。
図２６の接続関係で示すように、メモリ装置３Ｏは、バッファ４１、メモリコントローラ４２、入力端子４３、出力端子４４、メモリアレイ４５、制御部１１５、及び保護回路１１６を備えて構成されている。制御部１１５は、設定部１２０Ｏを有している。
図１３を参照して、制御部８７、電流供給回路８８、及びバッファ１２は、所定のイベントが発生したことを条件としてメモリ装置３Ｏを攻撃するための攻撃処理を実行する攻撃処理部１００Ｈとして機能する。
図１５と同様に、本実施の形態１５において攻撃処理部１００Ｈは、メモリ装置３Ｏを破壊するための破壊処理を実行する破壊処理部１４１として機能する。
図２６を参照して、制御部１１５、保護回路１１６、及びバッファ４１は、破壊処理部１４１からの破壊処理を回避する回避処理部１３０Ｏとして機能する。
本実施の形態１５において破壊処理部１４１は、上記所定のイベントの発生条件として、（１）攻撃タイミングが到来した場合、（２）認証処理部８６がメモリ装置３Ｏの認証に失敗した場合に、破壊処理を実行する。以下、順に説明する。
（１）攻撃タイミングが到来した場合の攻撃処理
図２６を参照して、制御部１１５は、ホスト装置２Ｈとメモリ装置３Ｏとの間で送受信される通信データを監視している。設定部１２０Ｏは、メモリ装置３Ｏがホスト装置２Ｈから所定のコマンド（例えば読み出しコマンド）を受信した場合に、攻撃タイミングを設定する。例えば、読み出しコマンドの受信完了から一定時間が経過したタイミング、又は、読み出しコマンドの受信完了からクロックが所定回数カウントされたタイミングを、攻撃タイミングとして設定する。
図２６を参照して、制御部１１５は、ホスト装置２Ｈとメモリ装置３Ｏとの間で送受信される通信データを監視している。設定部１２０Ｏは、メモリ装置３Ｏがホスト装置２Ｈから所定のコマンド（例えば読み出しコマンド）を受信した場合に、攻撃タイミングを設定する。例えば、読み出しコマンドの受信完了から一定時間が経過したタイミング、又は、読み出しコマンドの受信完了からクロックが所定回数カウントされたタイミングを、攻撃タイミングとして設定する。
上記実施の形態８と同様に、制御部１１５は、設定部１２０Ｏによって設定された攻撃タイミングを、攻撃タイミング情報として、バッファ４１及びバッファ１２を介して制御部８７に送信する。制御部８７は、受信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ１２及び電流供給回路８８を制御することによって、破壊処理部１４１による破壊処理を実行する。また、制御部１１５は、送信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ４１及び保護回路１１６を制御することによって、回避処理部１３０Ｏによる回避処理を実行する。
（２）認証処理部８６がメモリ装置３Ｏの認証に失敗した場合の攻撃処理
上記実施の形態８と同様に、判定部９０によってメモリ装置３Ｏが不正品であると判定された場合には、制御部８７は、バッファ１２及び電流供給回路８８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部１４１による破壊処理を実行する。
上記実施の形態８と同様に、判定部９０によってメモリ装置３Ｏが不正品であると判定された場合には、制御部８７は、バッファ１２及び電流供給回路８８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部１４１による破壊処理を実行する。
このように本実施の形態１５に係る情報処理システム１によれば、設定部１２０Ｏ（タイミング設定部）は、メモリ装置３Ｏがホスト装置２Ｈから所定のコマンドを受信した場合に攻撃タイミングを設定する。従って、上記実施の形態８のようにパラメータ生成部１１７が生成したパラメータＮに基づいて攻撃タイミングを設定する場合と比較すると、パラメータ生成部１１７が不要となるため、メモリ装置３Ｏの回路規模を削減することができる。また、攻撃処理を実行するタイミングが限定されるため、消費電力を削減できるとともに、実用性を向上することが可能となる。
＜実施の形態１６＞
図２７は、本発明の実施の形態１６に係るメモリ装置３Ｐの構成を示す図である。本実施の形態１６に係るホスト装置２Ｈの構成は、図１３と同様である。
図２７は、本発明の実施の形態１６に係るメモリ装置３Ｐの構成を示す図である。本実施の形態１６に係るホスト装置２Ｈの構成は、図１３と同様である。
図２７の接続関係で示すように、メモリ装置３Ｐは、バッファ４１、メモリコントローラ４２、入力端子４３、出力端子４４、メモリアレイ４５、制御部１１５、及び保護回路１１６を備えて構成されている。制御部１１５は、設定部１２０Ｐを有している。
図１３を参照して、制御部８７、電流供給回路８８、及びバッファ１２は、所定のイベントが発生したことを条件としてメモリ装置３Ｐを攻撃するための攻撃処理を実行する攻撃処理部１００Ｈとして機能する。
図１５と同様に、本実施の形態１６において攻撃処理部１００Ｈは、メモリ装置３Ｐを破壊するための破壊処理を実行する破壊処理部１４１として機能する。
図２７を参照して、制御部１１５、保護回路１１６、及びバッファ４１は、破壊処理部１４１からの破壊処理を回避する回避処理部１３０Ｐとして機能する。
本実施の形態１６において破壊処理部１４１は、上記所定のイベントの発生条件として、（１）攻撃タイミングが到来した場合、（２）認証処理部８６がメモリ装置３Ｐの認証に失敗した場合に、破壊処理を実行する。以下、順に説明する。
（１）攻撃タイミングが到来した場合の攻撃処理
図２７を参照して、制御部１５は、ホスト装置２Ｈとメモリ装置３Ｐとの間で送受信される通信データを監視している。また、制御部１１５は、メモリ装置３Ｐのメモリアレイ４５に関して、全てのアドレスの中から任意に抽出された一又は複数の特定アドレスを示すテーブルデータを保持している。設定部１２０Ｐは、特定アドレスにアクセスする読み出しコマンドをホスト装置２Ｈから受信した場合に、攻撃タイミングを設定する。例えば、特定アドレスにアクセスする読み出しコマンドの受信完了から一定時間が経過したタイミング、又は、特定アドレスにアクセスする読み出しコマンドの受信完了からクロックが所定回数カウントされたタイミングを、攻撃タイミングとして設定する。
図２７を参照して、制御部１５は、ホスト装置２Ｈとメモリ装置３Ｐとの間で送受信される通信データを監視している。また、制御部１１５は、メモリ装置３Ｐのメモリアレイ４５に関して、全てのアドレスの中から任意に抽出された一又は複数の特定アドレスを示すテーブルデータを保持している。設定部１２０Ｐは、特定アドレスにアクセスする読み出しコマンドをホスト装置２Ｈから受信した場合に、攻撃タイミングを設定する。例えば、特定アドレスにアクセスする読み出しコマンドの受信完了から一定時間が経過したタイミング、又は、特定アドレスにアクセスする読み出しコマンドの受信完了からクロックが所定回数カウントされたタイミングを、攻撃タイミングとして設定する。
上記実施の形態８と同様に、制御部１１５は、設定部１２０Ｐによって設定された攻撃タイミングを、攻撃タイミング情報として、バッファ４１及びバッファ１２を介して制御部８７に送信する。制御部８７は、受信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ１２及び電流供給回路８８を制御することによって、破壊処理部１４１による破壊処理を実行する。また、制御部１１５は、送信した攻撃タイミング情報に設定されている攻撃タイミングが到来すると、バッファ４１及び保護回路１１６を制御することによって、回避処理部１３０Ｐによる回避処理を実行する。
（２）認証処理部８６がメモリ装置３Ｐの認証に失敗した場合の攻撃処理
上記実施の形態８と同様に、判定部９０によってメモリ装置３Ｐが不正品であると判定された場合には、制御部８７は、バッファ１２及び電流供給回路８８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部１４１による破壊処理を実行する。
上記実施の形態８と同様に、判定部９０によってメモリ装置３Ｐが不正品であると判定された場合には、制御部８７は、バッファ１２及び電流供給回路８８を制御することによって、上記大容量キャパシタの充電が完了する毎に破壊処理部１４１による破壊処理を実行する。
このように本実施の形態１６に係る情報処理システム１によれば、設定部１２０Ｐ（タイミング設定部）は、ホスト装置２Ｈからメモリアレイ４５の特定アドレスにアクセスされた場合に攻撃タイミングを設定する。従って、上記実施の形態８のようにパラメータ生成部１１７が生成したパラメータＮに基づいて攻撃タイミングを設定する場合と比較すると、パラメータ生成部１１７が不要となるため、メモリ装置３Ｐの回路規模を削減することができる。また、攻撃処理を実行するタイミングが限定されるため、消費電力を削減できるとともに、実用性を向上することが可能となる。
本実施の形態１６の変形例として、設定部１２０Ｐは、ホスト装置２Ｈから特定アドレスへアクセスされる毎に攻撃タイミングを設定するのではなく、ホスト装置２Ｈから特定アドレスへのアクセス回数が規定値を超えた場合に攻撃タイミングを設定しても良い。当該規定値は、固定値であっても良いし、乱数を用いた変動値であっても良い。
当該変形例に係る情報処理システム１によれば、設定部１２０Ｐ（タイミング設定部）は、特定アドレスへのアクセス回数が規定値を超えた場合に攻撃タイミングを設定する。従って、解析者がメモリ装置３Ｐの記憶情報を解析する場合には、解析者による解析がある程度進行した段階で攻撃処理が実行されるため、解析者に対して精神的なダメージを与えることができる。また、攻撃処理を実行するタイミングがさらに限定されるため、消費電力をさらに削減できるとともに、実用性をさらに向上することが可能となる。
上記実施の形態１〜１６では、ホスト装置２及びメモリ装置３の一方が他方を攻撃する構成について説明したが、ホスト装置２とメモリ装置３との間の通信データを盗み出すためにホスト装置２−メモリ装置３間にプローブ等の外部機器が接続された場合に、ホスト装置２及びメモリ装置３が協同して外部機器を攻撃する構成も実現できる。以下、実施の形態１７，１８として説明する。
＜実施の形態１７＞
本発明の実施の形態１７に係るホスト装置２Ａの構成は、図２と同様である。図２８は、本実施の形態１７に係るメモリ装置３Ｑの構成を示す図である。
本発明の実施の形態１７に係るホスト装置２Ａの構成は、図２と同様である。図２８は、本実施の形態１７に係るメモリ装置３Ｑの構成を示す図である。
図２８の接続関係で示すように、メモリ装置３Ｑは、バッファ４１、メモリコントローラ４２、入力端子４３、出力端子４４、メモリアレイ４５、認証処理部４６、制御部４７、電流供給回路４８、及び保護回路１５１を備えて構成されている。制御部４７は、判定部５０を有している。
図２，２８を参照して、制御部１５，４７及びバッファ１２，４１は、所定の攻撃タイミングで外部機器を攻撃するための攻撃処理を実行する攻撃処理部として機能する。
図２を参照して、パラメータ生成部１７は、例えば擬似乱数生成回路によってランダムなパラメータＮを生成する。
設定部２０Ａは、パラメータ生成部１７から取得したパラメータＮに基づいて攻撃タイミングを設定する。例えば、前回の攻撃処理の完了時からクロック信号がＮ回カウントされたタイミングを、次回の攻撃タイミングとして設定する。
制御部１５は、設定部２０Ａによって設定された攻撃タイミングを、攻撃タイミング情報として、バッファ１２及びバッファ４１を介して制御部４７に送信する。
また、制御部１５は、ＣＰＵ１１とバッファ１２との間で送受信される通信データ量を監視しており、当該通信データ量が所定のしきい値を超える度に、パラメータ生成部１７から新たに取得したパラメータＮに基づいて新たな攻撃タイミングを設定する。
攻撃タイミング情報に設定されている攻撃タイミングが到来すると、制御部１５はバッファ１２の所定の配線（耐電流配線）を電源ラインに接続し、同時に、制御部４７はバッファ４１の所定の配線（耐電流配線）を接地ラインに接続する。これにより、ホスト装置２Ａの電源ラインとメモリ装置３Ｑの接地ラインとの間に短絡が生じ、ホスト装置２Ａからメモリ装置３Ｑに大電流が供給される。ホスト装置２Ａとメモリ装置３Ｑとの間にプローブ等の外部機器が接続されている場合には、この大電流によって外部機器を破壊することができる。また、制御部１５，４７は、攻撃タイミングにおいて保護回路１６，１５１を制御することにより、大電流がホスト装置２Ａ及びメモリ装置３Ｑに及ぼす影響を回避する。
なお、攻撃処理の実行中は、制御部１５がＣＰＵ１１に中断信号を入力し、制御部４７がメモリコントローラ４２に中断信号を入力することにより、ＣＰＵ１１及びメモリコントローラ４２は待機状態となる。また、攻撃タイミングの設定処理は、ホスト装置２Ａ側ではなくメモリ装置３Ｑ側で行っても良い。
このように本実施の形態１７に係る情報処理システム１によれば、制御部１５（第１の制御回路）は、所定の攻撃タイミングでホスト装置２Ａからメモリ装置３Ｑに大電流を供給し、制御部４７（第２の制御回路）は、当該攻撃タイミングでホスト装置２Ａからメモリ装置３Ｑに大電流を供給させる。これにより、ホスト装置２Ａとメモリ装置３Ｑとの間に大電流が流れるため、解析者がホスト装置２Ａとメモリ装置３Ｑとの間にプローブ等の外部機器を接続して通信データを盗み出そうとしても、両装置間に流れる大電流によって外部機器を破壊することができる。このように、ホスト装置２Ａとメモリ装置３Ｑとの間に外部機器が接続された場合に能動的な対応によって外部機器を攻撃することにより、不正な外部機器の使用を防止でき、その結果、情報処理システム１のセキュリティ性を向上することが可能となる。具体的には、ホスト装置２Ａとメモリ装置３Ｑとの間で送受信されるデータを第三者が外部機器を用いて不正に盗み出そうとする場合には、第三者は、送受信データの解析を始める前に、ホスト装置２Ａ及びメモリ装置３Ｑからの攻撃内容及びその回避方法を解析する必要がある。ホスト装置２Ａ及びメモリ装置３Ｑからの攻撃によって外部機器が破壊されることにより、第三者にデータの盗み出しを断念させる効果が期待できる。また、たとえデータの盗み出しを断念しなかったとしても、第三者がホスト装置２Ａ及びメモリ装置３Ｑからの攻撃内容及びその回避方法を解析するためにはある程度の長期間を要する。そのため、メモリ装置３Ｑに記憶されたコンテンツデータを長期間保護することが可能となる。また、保護回路１６（第１の保護回路）は、攻撃タイミングで大電流からホスト装置２Ａを保護し、保護回路１５１（第２の保護回路）は、攻撃タイミングで大電流からメモリ装置３Ｑを保護する。従って、外部機器を破壊するための大電流によってホスト装置２Ａ自身又はメモリ装置３Ｑ自身が破壊されてしまうことを、保護回路１６，１５１によって防止することが可能となる。
＜実施の形態１８＞
図２９は、本発明の実施の形態１８に係るホスト装置２Ｒの構成を示す図である。本実施の形態１８に係るメモリ装置３Ｑの構成は、図２８と同様である。
図２９は、本発明の実施の形態１８に係るホスト装置２Ｒの構成を示す図である。本実施の形態１８に係るメモリ装置３Ｑの構成は、図２８と同様である。
図２９の接続関係で示すように、ホスト装置２Ｒは、ＣＰＵ１１、バッファ１２、出力端子１３、入力端子１４、制御部１５、保護回路１６、及び検出回路１５２を備えて構成されている。制御部１５は、設定部２０Ａを有している。
検出回路１５２は、ホスト装置２Ｒとメモリ装置３Ｑとの間の静電容量を測定すること等によって、両装置間にプローブ等の外部機器が接続されているか否かを検出する。検出回路１５２による外部機器の検出結果は、制御部１５に入力される。なお、攻撃タイミングの設定処理をホスト装置２Ｒ側ではなくメモリ装置３Ｑ側で行う場合には、検出回路１５２はメモリ装置３Ｑに実装される。
設定部２０Ａは、外部機器が接続されていることを示す検出結果が検出回路１５２から入力されていることを条件として、攻撃タイミングを設定する。設定する攻撃タイミングの回数は、一回でも良いし、一定間隔又は不定間隔の複数回でも良い。外部機器が接続されていないことを示す検出結果が検出回路１５２から入力されている場合には、設定部２０Ａは攻撃タイミングを設定しない。
上記実施の形態１７と同様に、制御部１５は攻撃タイミング情報を制御部４７に送信し、攻撃タイミングが到来すると、制御部１５，４７がバッファ１２，４１及び保護回路１６，１５１を制御することにより、ホスト装置２Ａからメモリ装置３Ｑに大電流を供給する。
このように本実施の形態１７に係る情報処理システム１によれば、制御部１５，４７は、検出回路１５２が外部機器の接続を検出していることを条件として、ホスト装置２Ｒからメモリ装置３Ｑに大電流を供給する。従って、検出回路１５２が外部機器の接続を検出していない場合にはホスト装置２Ｒからメモリ装置３Ｑへの大電流の供給は行われないため、消費電力を削減できるとともに、実用性を向上することが可能となる。
なお、上記実施の形態１〜１７では組み合わせの一例について説明したが、上記実施の形態１〜１７は任意に組み合わせて適用することが可能である。
１ 情報処理システム
２ ホスト装置
３ メモリ装置
１５，４７，８７，１１５ 制御部
１６，８９，１１６，１５１ 保護回路
１７，１１７ パラメータ生成部
２０，１２０ 設定部
３０，１３０ 回避処理部
４８，８８ 電流供給回路
５０，９０ 判定部
６０，１００ 攻撃処理部
７１，１４１ 破壊処理部
７２，１４２ 妨害処理部
１５２ 検出回路
２ ホスト装置
３ メモリ装置
１５，４７，８７，１１５ 制御部
１６，８９，１１６，１５１ 保護回路
１７，１１７ パラメータ生成部
２０，１２０ 設定部
３０，１３０ 回避処理部
４８，８８ 電流供給回路
５０，９０ 判定部
６０，１００ 攻撃処理部
７１，１４１ 破壊処理部
７２，１４２ 妨害処理部
１５２ 検出回路
Claims (32)
- ホスト装置と、
前記ホスト装置に接続されるメモリ装置と、
を備え、
前記メモリ装置は、
所定のイベントが発生したことを条件として、前記ホスト装置を攻撃するための攻撃処理を実行する攻撃処理部
を有する、情報処理システム。 - 前記攻撃処理部は、
前記所定のイベントの発生条件として所定のタイミングが到来した場合に、前記ホスト装置を破壊するための破壊処理を実行する破壊処理部
を含み、
前記ホスト装置は、
前記所定のタイミングで、前記破壊処理部からの破壊処理を回避する回避処理部
を有する、請求項１に記載の情報処理システム。 - 前記破壊処理部は、
前記ホスト装置を破壊する大電流を前記ホスト装置に供給する電流供給回路
を含み、
前記回避処理部は、
前記電流供給回路から供給された大電流から前記ホスト装置を保護する保護回路
を含む、請求項２に記載の情報処理システム。 - 前記攻撃処理部は、
前記ホスト装置が正規品であるか不正品であるかを判定する判定部
をさらに含み、
前記破壊処理部はさらに、前記所定のイベントの発生条件として前記判定部によって前記ホスト装置が不正品であると判定された場合に、破壊処理を実行する、請求項２又は３に記載の情報処理システム。 - 前記攻撃処理部は、
前記ホスト装置が正規品であるか不正品であるかを判定する判定部と、
前記所定のイベントの発生条件として前記判定部によって前記ホスト装置が不正品であると判定された場合に、前記ホスト装置を破壊するための破壊処理を実行する破壊処理部と、
を含む、請求項１に記載の情報処理システム。 - 前記破壊処理部は、
前記ホスト装置を破壊する大電流を前記ホスト装置に供給する電流供給回路
を含む、請求項５に記載の情報処理システム。 - 前記破壊処理部は、
前記ホスト装置から前記メモリ装置への信号出力端子に向けて前記メモリ装置から信号を出力することにより、当該信号出力端子において信号衝突を発生させる制御回路
を含む、請求項５に記載の情報処理システム。 - 前記攻撃処理部は、
前記所定のイベントの発生条件として所定のタイミングが到来した場合に、前記ホスト装置の正常動作を妨害するための妨害処理を実行する妨害処理部
をさらに含む、請求項５〜７のいずれか一つに記載の情報処理システム。 - 前記ホスト装置は、
ランダムなパラメータを生成するパラメータ生成部と、
前記パラメータ生成部が生成したパラメータに基づいて前記所定のタイミングを設定するタイミング設定部と、
をさらに有する、請求項２〜４，８のいずれか一つに記載の情報処理システム。 - 前記ホスト装置は、
前記ホスト装置と前記メモリ装置との間で送受信される通信データに基づいて前記所定のタイミングを設定するタイミング設定部
をさらに有する、請求項２〜４，８のいずれか一つに記載の情報処理システム。 - 前記タイミング設定部は、
前記メモリ装置のうち機密性の低い情報が格納されているアドレスへのアクセスが発生した場合には、前記所定のタイミングを第１の頻度で設定し、
前記メモリ装置のうち機密性の高い情報が格納されているアドレスへのアクセスが発生した場合には、前記所定のタイミングを第１の頻度よりも高い第２の頻度で設定する、請求項９又は１０に記載の情報処理システム。 - 前記ホスト装置は、
前記ホスト装置から前記メモリ装置に所定のコマンドが送信された場合に前記所定のタイミングを設定するタイミング設定部
をさらに有する、請求項２〜４，８のいずれか一つに記載の情報処理システム。 - 前記ホスト装置は、
前記ホスト装置が前記メモリ装置の所定のアドレスにアクセスした場合に前記所定のタイミングを設定するタイミング設定部
をさらに有する、請求項２〜４，８のいずれか一つに記載の情報処理システム。 - 前記タイミング設定部は、前記所定のアドレスへのアクセス回数が所定値を超えた場合に前記所定のタイミングを設定する、請求項１３に記載の情報処理システム。
- ホスト装置と、
前記ホスト装置に接続されるメモリ装置と、
を備え、
前記ホスト装置は、
所定のイベントが発生したことを条件として、前記メモリ装置を攻撃するための攻撃処理を実行する攻撃処理部
を有する、情報処理システム。 - 前記攻撃処理部は、
前記所定のイベントの発生条件として所定のタイミングが到来した場合に、前記メモリ装置を破壊するための破壊処理を実行する破壊処理部
を含み、
前記メモリ装置は、
前記所定のタイミングで、前記破壊処理部からの破壊処理を回避する回避処理部
を有する、請求項１５に記載の情報処理システム。 - 前記破壊処理部は、
前記メモリ装置を破壊する大電流を前記メモリ装置に供給する電流供給回路
を含み、
前記回避処理部は、
前記電流供給回路から供給された大電流から前記メモリ装置を保護する保護回路
を含む、請求項１６に記載の情報処理システム。 - 前記破壊処理部は、
前記メモリ装置が記憶しているデータを消去するための消去コマンドを発行する第１の制御回路
を含み、
前記回避処理部は、
前記第１の制御回路によって発行された前記消去コマンドを無効化する第２の制御回路
を含む、請求項１６に記載の情報処理システム。 - 前記破壊処理部は、
前記メモリ装置が記憶しているデータを別のデータに書き換えるための書き込みコマンドを発行する第１の制御回路
を含み、
前記回避処理部は、
前記第１の制御回路によって発行された前記書き込みコマンドを無効化する第２の制御回路
を含む、請求項１６に記載の情報処理システム。 - 前記攻撃処理部は、
前記メモリ装置が正規品であるか不正品であるかを判定する判定部
をさらに含み、
前記破壊処理部はさらに、前記所定のイベントの発生条件として前記判定部によって前記メモリ装置が不正品であると判定された場合に、破壊処理を実行する、請求項１６〜１９のいずれか一つに記載の情報処理システム。 - 前記攻撃処理部は、
前記メモリ装置が正規品であるか不正品であるかを判定する判定部と、
前記所定のイベントの発生条件として前記判定部によって前記メモリ装置が不正品であると判定された場合に、前記メモリ装置を破壊するための破壊処理を実行する破壊処理部と、
を含む、請求項１５に記載の情報処理システム。 - 前記破壊処理部は、
前記メモリ装置を破壊する大電流を前記メモリ装置に供給する電流供給回路
を含む、請求項２１に記載の情報処理システム。 - 前記破壊処理部は、
前記メモリ装置から前記ホスト装置への信号出力端子に向けて前記ホスト装置から信号を出力することにより、当該信号出力端子において信号衝突を発生させる制御回路
を含む、請求項２１に記載の情報処理システム。 - 前記攻撃処理部は、
前記所定のイベントの発生条件として所定のタイミングが到来した場合に、前記メモリ装置の正常動作を妨害するための妨害処理を実行する妨害処理部
をさらに含む、請求項２１〜２３のいずれか一つに記載の情報処理システム。 - 前記メモリ装置は、
ランダムなパラメータを生成するパラメータ生成部と、
前記パラメータ生成部が生成したパラメータに基づいて前記所定のタイミングを設定するタイミング設定部と、
をさらに有する、請求項１６〜２０，２４のいずれか一つに記載の情報処理システム。 - 前記メモリ装置は、
前記メモリ装置と前記ホスト装置との間で送受信される通信データに基づいて前記所定のタイミングを設定するタイミング設定部
をさらに有する、請求項１６〜２０，２４のいずれか一つに記載の情報処理システム。 - 前記タイミング設定部は、
前記メモリ装置のうち機密性の低い情報が格納されているアドレスへのアクセスが発生した場合には、前記所定のタイミングを第１の頻度で設定し、
前記メモリ装置のうち機密性の高い情報が格納されているアドレスへのアクセスが発生した場合には、前記所定のタイミングを第１の頻度よりも高い第２の頻度で設定する、請求項２５又は２６に記載の情報処理システム。 - 前記メモリ装置は、
前記ホスト装置から所定のコマンドを受信した場合に前記所定のタイミングを設定するタイミング設定部
をさらに有する、請求項１６〜２０，２４のいずれか一つに記載の情報処理システム。 - 前記メモリ装置は、
前記ホスト装置から所定のアドレスにアクセスされた場合に前記所定のタイミングを設定するタイミング設定部
をさらに有する、請求項１６〜２０，２４のいずれか一つに記載の情報処理システム。 - 前記タイミング設定部は、前記所定のアドレスへのアクセス回数が所定値を超えた場合に前記所定のタイミングを設定する、請求項２９に記載の情報処理システム。
- 前記ホスト装置は、
所定のタイミングで前記ホスト装置から前記メモリ装置に大電流を供給する第１の制御回路と、
当該所定のタイミングで当該大電流から前記ホスト装置を保護するための第１の保護回路と、
をさらに有し、
前記メモリ装置は、
当該所定のタイミングで前記ホスト装置から前記メモリ装置に大電流を供給させる第２の制御回路と、
当該所定のタイミングで当該大電流から前記メモリ装置を保護するための第２の保護回路と、
をさらに有する、請求項１〜３０のいずれか一つに記載の情報処理システム。 - 前記ホスト装置又は前記メモリ装置は、
前記ホスト装置と前記メモリ装置との間における外部機器の接続を検出する検出回路
をさらに有し、
前記第１の制御回路及び前記第２の制御回路は、前記検出回路が前記外部機器の接続を検出していることを条件として、前記ホスト装置から前記メモリ装置に大電流を供給する、請求項３１に記載の情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014204331A JP6423231B2 (ja) | 2014-10-02 | 2014-10-02 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014204331A JP6423231B2 (ja) | 2014-10-02 | 2014-10-02 | 情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2016075999A true JP2016075999A (ja) | 2016-05-12 |
| JP6423231B2 JP6423231B2 (ja) | 2018-11-14 |
Family
ID=55951455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014204331A Active JP6423231B2 (ja) | 2014-10-02 | 2014-10-02 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6423231B2 (ja) |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060152173A1 (en) * | 2004-12-27 | 2006-07-13 | M-Systems Flash Disk Pioneers Ltd. | Method and apparatus for intentionally damaging a solid-state disk |
| JP2007094966A (ja) * | 2005-09-30 | 2007-04-12 | Toshiba Corp | Ｉｃカード |
| JP2007128153A (ja) * | 2005-11-01 | 2007-05-24 | Nikon Corp | 電子カメラ |
| JP2008152693A (ja) * | 2006-12-20 | 2008-07-03 | Nec Access Technica Ltd | 情報処理装置 |
| JP2008211708A (ja) * | 2007-02-28 | 2008-09-11 | Rohm Co Ltd | 信号ライン監視回路、保護方法およびそれらを用いた電子機器 |
| JP2008312070A (ja) * | 2007-06-16 | 2008-12-25 | Toyo Sangyo:Kk | メモリカードセキュリティ機能付き携帯電話機 |
| JP2009110077A (ja) * | 2007-10-26 | 2009-05-21 | Mitsubishi Electric Corp | 計算機システム |
| JP2012048488A (ja) * | 2010-08-26 | 2012-03-08 | Toyota Infotechnology Center Co Ltd | コンピュータシステム |
| JP2012141999A (ja) * | 2009-09-15 | 2012-07-26 | Phison Electronics Corp | データの保護方法とシステム、記憶デバイス及び記憶デバイスコントローラ |
| JP2012221257A (ja) * | 2011-04-08 | 2012-11-12 | Toshiba Corp | 記憶装置、保護方法及び電子機器 |
| JP2013074489A (ja) * | 2011-09-28 | 2013-04-22 | Denso Corp | バス監視セキュリティ装置及びバス監視セキュリティシステム |
-
2014
- 2014-10-02 JP JP2014204331A patent/JP6423231B2/ja active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060152173A1 (en) * | 2004-12-27 | 2006-07-13 | M-Systems Flash Disk Pioneers Ltd. | Method and apparatus for intentionally damaging a solid-state disk |
| JP2007094966A (ja) * | 2005-09-30 | 2007-04-12 | Toshiba Corp | Ｉｃカード |
| JP2007128153A (ja) * | 2005-11-01 | 2007-05-24 | Nikon Corp | 電子カメラ |
| JP2008152693A (ja) * | 2006-12-20 | 2008-07-03 | Nec Access Technica Ltd | 情報処理装置 |
| JP2008211708A (ja) * | 2007-02-28 | 2008-09-11 | Rohm Co Ltd | 信号ライン監視回路、保護方法およびそれらを用いた電子機器 |
| JP2008312070A (ja) * | 2007-06-16 | 2008-12-25 | Toyo Sangyo:Kk | メモリカードセキュリティ機能付き携帯電話機 |
| JP2009110077A (ja) * | 2007-10-26 | 2009-05-21 | Mitsubishi Electric Corp | 計算機システム |
| JP2012141999A (ja) * | 2009-09-15 | 2012-07-26 | Phison Electronics Corp | データの保護方法とシステム、記憶デバイス及び記憶デバイスコントローラ |
| JP2012048488A (ja) * | 2010-08-26 | 2012-03-08 | Toyota Infotechnology Center Co Ltd | コンピュータシステム |
| JP2012221257A (ja) * | 2011-04-08 | 2012-11-12 | Toshiba Corp | 記憶装置、保護方法及び電子機器 |
| JP2013074489A (ja) * | 2011-09-28 | 2013-04-22 | Denso Corp | バス監視セキュリティ装置及びバス監視セキュリティシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6423231B2 (ja) | 2018-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9465755B2 (en) | Security parameter zeroization | |
| US8184812B2 (en) | Secure computing device with monotonic counter and method therefor | |
| JP6663674B2 (ja) | メモリからの情報漏洩を低減するためのシステム及び方法 | |
| US11121853B2 (en) | Techniques for preventing memory timing attacks | |
| KR20140019599A (ko) | 데이터의 안전한 저장을 위한 키 관리 방법 및 그 장치 | |
| JP2007529803A (ja) | 周辺機器に対するアクセスを制御する方法およびデバイス | |
| JP2007323149A (ja) | メモリデータ保護装置及びｉｃカード用ｌｓｉ | |
| TW200949678A (en) | Microprocessor apparatus for secure on-die real-time clock | |
| JP5764075B2 (ja) | パスワード認証回路と方法 | |
| KR20090095843A (ko) | 보안 기능을 갖는 프로세서 장치 | |
| EP2990953B1 (en) | Periodic memory refresh in a secure computing system | |
| CN113557516A (zh) | 警报处置 | |
| US20160026824A1 (en) | Security against memory replay attacks in computing systems | |
| CN112395654A (zh) | 存储装置 | |
| Palumbo et al. | A lightweight security checking module to protect microprocessors against hardware trojan horses | |
| JP2007004456A (ja) | 携帯可能電子装置及び携帯可能電子装置のデータ出力方法 | |
| US20210349985A1 (en) | Memory module authentication extension | |
| CN111737773A (zh) | 具有se安全模块功能的嵌入式安全存储器 | |
| JP6423231B2 (ja) | 情報処理システム | |
| US20210224386A1 (en) | Electronic system and method for preventing malicious actions on a processing system of the electronic system | |
| EP1435558A1 (en) | On-device random number generator | |
| JP6363926B2 (ja) | 情報処理システム | |
| JP2007052481A (ja) | Ｉｃカード用ｌｓｉ | |
| JP7383156B2 (ja) | セキュリティ関連プロセスのセキュアな実行のための方法 | |
| JP6079151B2 (ja) | システム設定情報更新装置、システム設定情報更新システム、システム設定情報更新方法、及び、システム設定情報更新プログラム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170929 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180531 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180726 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180920 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20181010 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20181018 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6423231 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |