JP6363926B2 - 情報処理システム - Google Patents

Description

本発明は情報処理システムに関し、特に、ホスト装置とメモリ装置とを備える情報処理システムに関する。

フラッシュメモリ等のメモリ装置に記憶されたデータの機密性を確保するための一般的手法として、（１）認証等によって不正アクセスを防止する技術、（２）暗号化等によってデータを保護する技術、（３）不正アクセス等に対して記憶データを強制的に消去（自己破壊）する技術、が知られている。例えば下記特許文献１には、電力供給源の短絡又は開放を検出することにより、破壊回路によって半導体集積回路の記憶データを自己破壊する技術が開示されている。

特開２００１−２５６１１９号公報

しかし、上述した一般的手法はいずれも、不正アクセス等に対して受動的な対応を行うものであり、通信データを盗み出すためにプローブ等の外部機器が使用されることを防止して情報処理システムのセキュリティ性を向上するための対策としては不十分である。

本発明はかかる事情に鑑みて成されたものであり、ホスト装置とメモリ装置とを備える情報処理システムにおいて、不正に接続された外部機器に対して能動的な対応を行うことにより、セキュリティ性を向上することが可能な情報処理システムを得ることを目的とするものである。

本発明の第１の態様に係る情報処理システムは、ホスト装置と、前記ホスト装置に接続されるメモリ装置と、を備え、前記ホスト装置は、所定のタイミングで前記ホスト装置から前記メモリ装置に大電流を供給する第１の制御回路と、前記所定のタイミングで前記大電流から前記ホスト装置を保護するための第１の保護回路と、を有し、前記メモリ装置は、前記所定のタイミングで前記ホスト装置から前記メモリ装置に前記大電流を供給させる第２の制御回路と、前記所定のタイミングで前記大電流から前記メモリ装置を保護するための第２の保護回路と、を有することを特徴とするものである。

第１の態様に係る情報処理システムによれば、第１の制御回路は、所定のタイミングでホスト装置からメモリ装置に大電流を供給し、第２の制御回路は、当該所定のタイミングでホスト装置からメモリ装置に大電流を供給させる。これにより、ホスト装置とメモリ装置との間に大電流が流れるため、解析者がホスト装置−メモリ装置間にプローブ等の外部機器を接続して通信データを盗み出そうとしても、両装置間に流れる大電流によって外部機器を破壊することができる。このように、ホスト装置−メモリ装置間に外部機器が接続された場合に能動的な対応によって外部機器を攻撃することにより、不正な外部機器の使用を防止でき、その結果、情報処理システムのセキュリティ性を向上することが可能となる。また、第１の保護回路は、当該所定のタイミングで当該大電流からホスト装置を保護し、第２の保護回路は、当該所定のタイミングで当該大電流からメモリ装置を保護する。従って、外部機器を破壊するための大電流によってホスト装置自身又はメモリ装置自身が破壊されてしまうことを、第１の保護回路及び第２の保護回路によって防止することが可能となる。

本発明の第２の態様に係る情報処理システムは、第１の態様に係る情報処理システムにおいて特に、前記ホスト装置又は前記メモリ装置は、前記ホスト装置と前記メモリ装置との間における外部機器の接続を検出する検出回路をさらに有し、前記第１の制御回路及び前記第２の制御回路は、前記検出回路が前記外部機器の接続を検出していることを条件として、前記ホスト装置から前記メモリ装置に大電流を供給することを特徴とするものである。

第２の態様に係る情報処理システムによれば、第１の制御回路及び第２の制御回路は、検出回路が外部機器の接続を検出していることを条件として、ホスト装置からメモリ装置に大電流を供給する。従って、検出回路が外部機器の接続を検出していない場合にはホスト装置からメモリ装置への大電流の供給は行われないため、消費電力を削減できるとともに、実用性を向上することが可能となる。

本発明の第３の態様に係る情報処理システムは、第１又は２の態様に係る情報処理システムにおいて特に、前記ホスト装置又は前記メモリ装置は、ランダムなパラメータを生成するパラメータ生成部と、前記パラメータ生成部が生成したパラメータに基づいて前記所定のタイミングを設定するタイミング設定部と、をさらに有することを特徴とするものである。

第３の態様に係る情報処理システムによれば、パラメータ生成部はランダムなパラメータを生成し、タイミング設定部はパラメータ生成部が生成したパラメータに基づいて所定のタイミングを設定する。従って、攻撃処理を実行する所定のタイミングを不規則に設定できるため、解析者による解析が困難となり、その結果、情報処理システムのセキュリティ性を向上することが可能となる。

本発明の第４の態様に係る情報処理システムは、第１又は２の態様に係る情報処理システムにおいて特に、前記ホスト装置又は前記メモリ装置は、前記ホスト装置と前記メモリ装置との間で送受信される通信データに基づいて前記所定のタイミングを設定するタイミング設定部をさらに有することを特徴とするものである。

第４の態様に係る情報処理システムによれば、タイミング設定部は、ホスト装置とメモリ装置との間で送受信される通信データに基づいて所定のタイミングを設定する。従って、パラメータ生成部が生成したパラメータに基づいて所定のタイミングを設定する場合と比較すると、パラメータ生成部が不要となるため、ホスト装置又はメモリ装置の回路規模を削減することができる。

本発明の第５の態様に係る情報処理システムは、第３又は４の態様に係る情報処理システムにおいて特に、前記タイミング設定部は、前記メモリ装置のうち機密性の低い情報が格納されているアドレスへのアクセスが発生した場合には、前記所定のタイミングを第１の頻度で設定し、前記メモリ装置のうち機密性の高い情報が格納されているアドレスへのアクセスが発生した場合には、前記所定のタイミングを第１の頻度よりも高い第２の頻度で設定することを特徴とするものである。

第５の態様に係る情報処理システムによれば、タイミング設定部は、メモリ装置のうち機密性の高い情報が格納されているアドレスへのアクセスが発生した場合には、所定のタイミングを第１の頻度よりも高い第２の頻度で設定する。従って、機密性の高い重要な情報が格納されているアドレスへのアクセスが発生した場合には、外部機器に対する攻撃処理が高頻度で実行されるため、外部機器によって重要な情報が盗み出されることを効果的に防止でき、その結果、重要な情報の機密性を向上することが可能となる。

本発明の第６の態様に係る情報処理システムは、第１又は２の態様に係る情報処理システムにおいて特に、前記ホスト装置又は前記メモリ装置は、前記ホスト装置から前記メモリ装置に所定のコマンドが送信された場合に前記所定のタイミングを設定するタイミング設定部をさらに有することを特徴とするものである。

第６の態様に係る情報処理システムによれば、タイミング設定部は、ホスト装置からメモリ装置に所定のコマンドが送信された場合に所定のタイミングを設定する。従って、パラメータ生成部が生成したパラメータに基づいて所定のタイミングを設定する場合と比較すると、パラメータ生成部が不要となるため、ホスト装置又はメモリ装置の回路規模を削減することができる。また、攻撃処理を実行するタイミングが限定されるため、消費電力を削減できるとともに、実用性を向上することが可能となる。

本発明の第７の態様に係る情報処理システムは、第１又は２の態様に係る情報処理システムにおいて特に、前記ホスト装置又は前記メモリ装置は、前記ホスト装置が前記メモリ装置の所定のアドレスにアクセスした場合に前記所定のタイミングを設定するタイミング設定部をさらに有することを特徴とするものである。

第７の態様に係る情報処理システムによれば、タイミング設定部は、ホスト装置がメモリ装置の所定のアドレスにアクセスした場合に所定のタイミングを設定する。従って、パラメータ生成部が生成したパラメータに基づいて所定のタイミングを設定する場合と比較すると、パラメータ生成部が不要となるため、ホスト装置又はメモリ装置の回路規模を削減することができる。また、攻撃処理を実行するタイミングが限定されるため、消費電力を削減できるとともに、実用性を向上することが可能となる。

本発明の第８の態様に係る情報処理システムは、第７の態様に係る情報処理システムにおいて特に、前記タイミング設定部は、前記所定のアドレスへのアクセス回数が所定値を超えた場合に前記所定のタイミングを設定することを特徴とするものである。

第８の態様に係る情報処理システムによれば、タイミング設定部は、所定のアドレスへのアクセス回数が所定値を超えた場合に所定のタイミングを設定する。従って、解析者がメモリ装置の記憶情報を解析する場合には、解析者による解析がある程度進行した段階で攻撃処理が実行されるため、解析者に対して精神的なダメージを与えることができる。また、攻撃処理を実行するタイミングがさらに限定されるため、消費電力をさらに削減できるとともに、実用性をさらに向上することが可能となる。

本発明によれば、不正に接続された外部機器に対して能動的な対応を行うことにより、情報処理システムのセキュリティ性を向上することが可能となる。

本発明に係る情報処理システムの構成を示す図である。 本発明の実施の形態１に係るホスト装置の構成を示す図である。 本発明の実施の形態１に係るメモリ装置の構成を示す図である。 本発明の実施の形態２に係るホスト装置の構成を示す図である。 本発明の実施の形態３に係るホスト装置の構成を示す図である。 本発明の実施の形態４に係るホスト装置の構成を示す図である。 本発明の実施の形態５に係るホスト装置の構成を示す図である。 本発明の実施の形態６に係るホスト装置の構成を示す図である。

以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。

図１は、本発明に係る情報処理システム１の構成を示す図である。情報処理システム１は、パーソナルコンピュータ等のホスト装置２と、フラッシュメモリ等のメモリ装置３とを備えて構成されている。メモリ装置３は、ホスト装置２に対して着脱自在に接続される。メモリ装置３がホスト装置２に接続されることにより、メモリ装置３はホスト装置２から電源供給を受けて動作する。

本発明は、ホスト装置２とメモリ装置３との間の通信データを盗み出すために両装置間にプローブ等の外部機器が接続された場合に、ホスト装置２及びメモリ装置３が協同して当該外部機器を攻撃するものである。以下、本発明の実施の形態について説明する。

＜実施の形態１＞
図２は、本発明の実施の形態１に係るホスト装置２Ａの構成を示す図であり、図３は、本実施の形態１に係るメモリ装置３の構成を示す図である。

図２の接続関係で示すように、ホスト装置２Ａは、ＣＰＵ１１、バッファ１２、出力端子１３、入力端子１４、制御部１５、保護回路１６、及びパラメータ生成部１７を備えて構成されている。制御部１５は、設定部２０Ａを有している。バッファ１２は、許容電流の大きい配線（以下「耐電流配線」と称す）を含んで構成されている。

図３の接続関係で示すように、メモリ装置３は、バッファ４１、メモリコントローラ４２、入力端子４３、出力端子４４、メモリアレイ４５、保護回路４６、及び制御部４７を備えて構成されている。入力端子４３は出力端子１３に接続され、出力端子４４は入力端子１４に接続される。バッファ４１は、耐電流配線を含んで構成されている。

図２，３を参照して、制御部１５，４７及びバッファ１２，４１は、所定の攻撃タイミングで外部機器を攻撃するための攻撃処理を実行する攻撃処理部として機能する。

図２を参照して、パラメータ生成部１７は、例えば擬似乱数生成回路によってランダムなパラメータＮを生成する。

設定部２０Ａは、パラメータ生成部１７から取得したパラメータＮに基づいて攻撃タイミングを設定する。例えば、前回の攻撃処理の完了時からクロック信号がＮ回カウントされたタイミングを、次回の攻撃タイミングとして設定する。

制御部１５は、設定部２０Ａによって設定された攻撃タイミングを、攻撃タイミング情報として、バッファ１２及びバッファ４１を介して制御部４７に送信する。

また、制御部１５は、ＣＰＵ１１とバッファ１２との間で送受信される通信データ量を監視しており、当該通信データ量が所定のしきい値を超える度に、パラメータ生成部１７から新たに取得したパラメータＮに基づいて新たな攻撃タイミングを設定する。

攻撃タイミング情報に設定されている攻撃タイミングが到来すると、制御部１５はバッファ１２の所定の配線（耐電流配線）を電源ラインに接続し、同時に、制御部４７はバッファ４１の所定の配線（耐電流配線）を接地ラインに接続する。これにより、ホスト装置２Ａの電源ラインとメモリ装置３の接地ラインとの間に短絡が生じ、ホスト装置２Ａからメモリ装置３に大電流が供給される。ホスト装置２Ａとメモリ装置３との間にプローブ等の外部機器が接続されている場合には、この大電流によって外部機器を破壊することができる。また、制御部１５，４７は、攻撃タイミングにおいて保護回路１６，４６を制御することにより、大電流がホスト装置２Ａ及びメモリ装置３に及ぼす影響を回避する。

なお、攻撃処理の実行中は、制御部１５がＣＰＵ１１に中断信号を入力し、制御部４７がメモリコントローラ４２に中断信号を入力することにより、ＣＰＵ１１及びメモリコントローラ４２は待機状態となる。また、攻撃タイミングの設定処理は、ホスト装置２Ａ側ではなくメモリ装置３側で行っても良い。

このように本実施の形態１に係る情報処理システム１によれば、制御部１５（第１の制御回路）は、所定の攻撃タイミングでホスト装置２Ａからメモリ装置３に大電流を供給し、制御部４７（第２の制御回路）は、当該攻撃タイミングでホスト装置２Ａからメモリ装置３に大電流を供給させる。これにより、ホスト装置２Ａとメモリ装置３との間に大電流が流れるため、解析者がホスト装置２Ａとメモリ装置３との間にプローブ等の外部機器を接続して通信データを盗み出そうとしても、両装置間に流れる大電流によって外部機器を破壊することができる。このように、ホスト装置２Ａとメモリ装置３との間に外部機器が接続された場合に能動的な対応によって外部機器を攻撃することにより、不正な外部機器の使用を防止でき、その結果、情報処理システム１のセキュリティ性を向上することが可能となる。具体的には、ホスト装置２Ａとメモリ装置３との間で送受信されるデータを第三者が外部機器を用いて不正に盗み出そうとする場合には、第三者は、送受信データの解析を始める前に、ホスト装置２Ａ及びメモリ装置３からの攻撃内容及びその回避方法を解析する必要がある。ホスト装置２Ａ及びメモリ装置３からの攻撃によって外部機器が破壊されることにより、第三者にデータの盗み出しを断念させる効果が期待できる。また、たとえデータの盗み出しを断念しなかったとしても、第三者がホスト装置２Ａ及びメモリ装置３からの攻撃内容及びその回避方法を解析するためにはある程度の長期間を要する。そのため、メモリ装置３に記憶されたコンテンツデータを長期間保護することが可能となる。また、保護回路１６（第１の保護回路）は、攻撃タイミングで大電流からホスト装置２Ａを保護し、保護回路４６（第２の保護回路）は、攻撃タイミングで大電流からメモリ装置３を保護する。従って、外部機器を破壊するための大電流によってホスト装置２Ａ自身又はメモリ装置３自身が破壊されてしまうことを、保護回路１６，４６によって防止することが可能となる。

また、本実施の形態１に係る情報処理システム１によれば、パラメータ生成部１７はランダムなパラメータＮを生成し、設定部２０Ａ（タイミング設定部）はパラメータ生成部１７が生成したパラメータＮに基づいて所定の攻撃タイミングを設定する。従って、攻撃タイミングを不規則に設定できるため、解析者による解析が困難となり、その結果、情報処理システム１のセキュリティ性を向上することが可能となる。

＜実施の形態２>
図４は、本発明の実施の形態２に係るホスト装置２Ｂの構成を示す図である。本実施の形態２に係るメモリ装置３の構成は、図３と同様である。

図４の接続関係で示すように、ホスト装置２Ｂは、ＣＰＵ１１、バッファ１２、出力端子１３、入力端子１４、制御部１５、及び保護回路１６を備えて構成されている。制御部１５は、設定部２０Ｂを有している。

制御部１５は、ホスト装置２Ｂとメモリ装置３との間で送受信される通信データ、つまりＣＰＵ１１とバッファ１２との間の通信データを監視している。設定部２０Ｂは、この通信データの値Ｍに基づいて攻撃タイミングを設定する。例えば、
・直近の通信データの値
・直近の一定期間内の通信データ量の値
・これらの値を所定の演算方法で演算した結果として得られる値
等に基づいて、攻撃タイミングを設定する。例えば、前回の攻撃処理の完了時からクロック信号がＭ回カウントされたタイミングを、次回の攻撃タイミングとして設定する。

上記実施の形態１と同様に、制御部１５は、設定部２０Ｂによって設定された攻撃タイミングを、攻撃タイミング情報として、バッファ１２及びバッファ４１を介して制御部４７に送信する。攻撃タイミング情報に設定されている攻撃タイミングが到来すると、上記実施の形態１と同様に、制御部１５，４７は、バッファ１２，４１を制御することにより、ホスト装置２Ｂからメモリ装置３に大電流を供給するとともに、保護回路１６，４６を制御することにより、大電流がホスト装置２Ｂ及びメモリ装置３に及ぼす影響を回避する。

このように本実施の形態２に係る情報処理システム１によれば、設定部２０Ｂ（タイミング設定部）は、ホスト装置２Ｂとメモリ装置３との間で送受信される通信データに基づいて攻撃タイミングを設定する。従って、上記実施の形態１のようにパラメータ生成部１７が生成したパラメータＮに基づいて攻撃タイミングを設定する場合と比較すると、パラメータ生成部１７が不要となるため、ホスト装置２Ｂ又はメモリ装置３の回路規模を削減することができる。

＜実施の形態３>
図５は、本発明の実施の形態３に係るホスト装置２Ｃの構成を示す図である。本実施の形態３に係るメモリ装置３の構成は、図３と同様である。

図５の接続関係で示すように、ホスト装置２Ｃは、ＣＰＵ１１、バッファ１２、出力端子１３、入力端子１４、制御部１５、保護回路１６、及びパラメータ生成部１７を備えて構成されている。制御部１５は、設定部２０Ｃを有している。

制御部１５は、ホスト装置２Ｃとメモリ装置３との間で送受信される通信データを監視している。また、制御部１５は、メモリ装置３のメモリアレイ４５に関して、各アドレスに格納されている情報の機密性レベルを示すテーブルデータを保持している。設定部２０Ｃは、ホスト装置２Ｃからメモリ装置３に送信される読み出しコマンドを解析し、メモリアレイ４５のうち機密性の低い情報が格納されているアドレスへの読み出しアクセスが発生した場合には、比較的低い第１の頻度で攻撃タイミングを設定する。また、メモリアレイ４５のうち機密性の高い情報が格納されているアドレスへの読み出しアクセスが発生した場合には、第１の頻度よりも高い第２の頻度で攻撃タイミングを設定する。例えば、パラメータ生成部１７から取得したパラメータＮに基づいて第１の頻度での攻撃タイミングを設定し、パラメータＮを所定の値でＭｏｄ演算することによって得られる値に基づいて、第２の頻度での攻撃タイミングを設定する。あるいは、パラメータ生成部１７から取得したパラメータＮに基づいて第１の頻度での攻撃タイミングを設定し、パラメータＮの最小値よりも小さい固定値を用いて、第２の頻度での攻撃タイミングを設定する。

上記実施の形態１と同様に、制御部１５は、設定部２０Ｃによって設定された攻撃タイミングを、攻撃タイミング情報として、バッファ１２及びバッファ４１を介して制御部４７に送信する。攻撃タイミング情報に設定されている攻撃タイミングが到来すると、上記実施の形態１と同様に、制御部１５，４７は、バッファ１２，４１を制御することにより、ホスト装置２Ｃからメモリ装置３に大電流を供給するとともに、保護回路１６，４６を制御することにより、大電流がホスト装置２Ｃ及びメモリ装置３に及ぼす影響を回避する。

このように本実施の形態３に係る情報処理システム１によれば、設定部２０Ｃ（タイミング設定部）は、メモリアレイ４５のうち機密性の高い情報が格納されているアドレスへのアクセスが発生した場合には、攻撃タイミングを第１の頻度よりも高い第２の頻度で設定する。従って、機密性の高い重要な情報が格納されているアドレスへのアクセスが発生した場合には、外部機器に対する攻撃処理が高頻度で実行されるため、外部機器によって重要な情報が盗み出されることを効果的に防止でき、その結果、重要な情報の機密性を向上することが可能となる。

＜実施の形態４＞
図６は、本発明の実施の形態４に係るホスト装置２Ｄの構成を示す図である。本実施の形態４に係るメモリ装置３の構成は、図３と同様である。

図６の接続関係で示すように、ホスト装置２Ｄは、ＣＰＵ１１、バッファ１２、出力端子１３、入力端子１４、制御部１５、及び保護回路１６を備えて構成されている。制御部１５は、設定部２０Ｄを有している。

制御部１５は、ホスト装置２Ｄとメモリ装置３との間で送受信される通信データを監視している。設定部２０Ｄは、ホスト装置２Ｄからメモリ装置３に所定のコマンド（例えば読み出しコマンド）が送信された場合に、攻撃タイミングを設定する。例えば、読み出しコマンドの送信完了から一定時間が経過したタイミング、又は、読み出しコマンドの送信完了からクロックが所定回数カウントされたタイミングを、攻撃タイミングとして設定する。

上記実施の形態１と同様に、制御部１５は、設定部２０Ｄによって設定された攻撃タイミングを、攻撃タイミング情報として、バッファ１２及びバッファ４１を介して制御部４７に送信する。攻撃タイミング情報に設定されている攻撃タイミングが到来すると、上記実施の形態１と同様に、制御部１５，４７は、バッファ１２，４１を制御することにより、ホスト装置２Ｄからメモリ装置３に大電流を供給するとともに、保護回路１６，４６を制御することにより、大電流がホスト装置２Ｄ及びメモリ装置３に及ぼす影響を回避する。

このように本実施の形態４に係る情報処理システム１によれば、設定部２０Ｄ（タイミング設定部）は、ホスト装置２Ｄからメモリ装置３に所定のコマンドが送信された場合に攻撃タイミングを設定する。従って、上記実施の形態１のようにパラメータ生成部１７が生成したパラメータＮに基づいて攻撃タイミングを設定する場合と比較すると、パラメータ生成部１７が不要となるため、ホスト装置２Ｄ又はメモリ装置３の回路規模を削減することができる。また、攻撃処理を実行するタイミングが限定されるため、消費電力を削減できるとともに、実用性を向上することが可能となる。

＜実施の形態５＞
図７は、本発明の実施の形態５に係るホスト装置２Ｅの構成を示す図である。本実施の形態５に係るメモリ装置３の構成は、図３と同様である。

図７の接続関係で示すように、ホスト装置２Ｅは、ＣＰＵ１１、バッファ１２、出力端子１３、入力端子１４、制御部１５、及び保護回路１６を備えて構成されている。制御部１５は、設定部２０Ｅを有している。

制御部１５は、ホスト装置２Ｅとメモリ装置３との間で送受信される通信データを監視している。また、制御部１５は、メモリ装置３Ｅのメモリアレイ４５に関して、全てのアドレスの中から任意に抽出された一又は複数の特定アドレスを示すテーブルデータを保持している。設定部２０Ｅは、特定アドレスにアクセスする読み出しコマンドがホスト装置２Ｅからメモリ装置３に送信された場合に、攻撃タイミングを設定する。例えば、特定アドレスにアクセスする読み出しコマンドの送信完了から一定時間が経過したタイミング、又は、特定アドレスにアクセスする読み出しコマンドの送信完了からクロックが所定回数カウントされたタイミングを、攻撃タイミングとして設定する。

上記実施の形態１と同様に、制御部１５は、設定部２０Ｅによって設定された攻撃タイミングを、攻撃タイミング情報として、バッファ１２及びバッファ４１を介して制御部４７に送信する。攻撃タイミング情報に設定されている攻撃タイミングが到来すると、上記実施の形態１と同様に、制御部１５，４７は、バッファ１２，４１を制御することにより、ホスト装置２Ｅからメモリ装置３に大電流を供給するとともに、保護回路１６，４６を制御することにより、大電流がホスト装置２Ｅ及びメモリ装置３に及ぼす影響を回避する。

このように本実施の形態５に係る情報処理システム１によれば、設定部２０Ｅ（タイミング設定部）は、ホスト装置２Ｅがメモリ装置３の所定のアドレスにアクセスした場合に攻撃タイミングを設定する。従って、上記実施の形態１のようにパラメータ生成部１７が生成したパラメータＮに基づいて攻撃タイミングを設定する場合と比較すると、パラメータ生成部１７が不要となるため、ホスト装置２Ｅ又はメモリ装置３の回路規模を削減することができる。また、攻撃処理を実行するタイミングが限定されるため、消費電力を削減できるとともに、実用性を向上することが可能となる。

本実施の形態５の変形例として、設定部２０Ｅは、ホスト装置２Ｅが特定アドレスへアクセスする毎に攻撃タイミングを設定するのではなく、ホスト装置２Ｅから特定アドレスへのアクセス回数が規定値を超えた場合に攻撃タイミングを設定しても良い。当該規定値は、固定値であっても良いし、乱数を用いた変動値であっても良い。

当該変形例に係る情報処理システム１によれば、設定部２０Ｅ（タイミング設定部）は、特定アドレスへのアクセス回数が規定値を超えた場合に攻撃タイミングを設定する。従って、解析者がメモリ装置３の記憶情報を解析する場合には、解析者による解析がある程度進行した段階で攻撃処理が実行されるため、解析者に対して精神的なダメージを与えることができる。また、攻撃処理を実行するタイミングがさらに限定されるため、消費電力をさらに削減できるとともに、実用性をさらに向上することが可能となる。

＜実施の形態６＞
図８は、本発明の実施の形態６に係るホスト装置２Ｆの構成を示す図である。本実施の形態６に係るメモリ装置３の構成は、図３と同様である。

図８の接続関係で示すように、ホスト装置２Ｆは、ＣＰＵ１１、バッファ１２、出力端子１３、入力端子１４、制御部１５、保護回路１６、及び検出回路５０を備えて構成されている。制御部１５は、設定部２０Ｆを有している。

検出回路５０は、ホスト装置２Ｆとメモリ装置３との間の静電容量を測定すること等によって、両装置間にプローブ等の外部機器が接続されているか否かを検出する。検出回路５０による外部機器の検出結果は、制御部１５に入力される。なお、攻撃タイミングの設定処理をホスト装置２Ｆ側ではなくメモリ装置３側で行う場合には、検出回路５０はメモリ装置３に実装される。

設定部２０Ｆは、外部機器が接続されていることを示す検出結果が検出回路５０から入力されていることを条件として、攻撃タイミングを設定する。設定する攻撃タイミングの回数は、一回でも良いし、一定間隔又は不定間隔の複数回でも良い。外部機器が接続されていないことを示す検出結果が検出回路５０から入力されている場合には、設定部２０Ｆは攻撃タイミングを設定しない。

上記実施の形態１と同様に、制御部１５は、設定部２０Ｆによって設定された攻撃タイミングを、攻撃タイミング情報として、バッファ１２及びバッファ４１を介して制御部４７に送信する。攻撃タイミング情報に設定されている攻撃タイミングが到来すると、上記実施の形態１と同様に、制御部１５，４７は、バッファ１２，４１を制御することにより、ホスト装置２Ｆからメモリ装置３に大電流を供給するとともに、保護回路１６，４６を制御することにより、大電流がホスト装置２Ｆ及びメモリ装置３に及ぼす影響を回避する。

このように本実施の形態６に係る情報処理システム１によれば、制御部１５，４７は、検出回路５０が外部機器の接続を検出していることを条件として、ホスト装置２Ｆからメモリ装置３に大電流を供給する。従って、検出回路５０が外部機器の接続を検出していない場合にはホスト装置２Ｆからメモリ装置３への大電流の供給は行われないため、消費電力を削減できるとともに、実用性を向上することが可能となる。

なお、上記実施の形態１〜６では組み合わせの一例について説明したが、上記実施の形態１〜６は任意に組み合わせて適用することが可能である。

１ 情報処理システム
２ ホスト装置
３ メモリ装置
１５，４７ 制御部
１６，４６ 保護回路
１７ パラメータ生成部
２０ 設定部
５０ 検出回路

Claims (8)

1. ホスト装置と、
   前記ホスト装置に接続されるメモリ装置と、
   を備え、
   前記ホスト装置は、
   所定のタイミングで前記ホスト装置から前記メモリ装置に大電流を供給する第１の制御回路と、
   前記所定のタイミングで前記大電流から前記ホスト装置を保護するための第１の保護回路と、
   を有し、
   前記メモリ装置は、
   前記所定のタイミングで前記ホスト装置から前記メモリ装置に前記大電流を供給させる第２の制御回路と、
   前記所定のタイミングで前記大電流から前記メモリ装置を保護するための第２の保護回路と、
   を有する、情報処理システム。
2. 前記ホスト装置又は前記メモリ装置は、
   前記ホスト装置と前記メモリ装置との間における外部機器の接続を検出する検出回路
   をさらに有し、
   前記第１の制御回路及び前記第２の制御回路は、前記検出回路が前記外部機器の接続を検出していることを条件として、前記ホスト装置から前記メモリ装置に大電流を供給する、請求項１に記載の情報処理システム。
3. 前記ホスト装置又は前記メモリ装置は、
   ランダムなパラメータを生成するパラメータ生成部と、
   前記パラメータ生成部が生成したパラメータに基づいて前記所定のタイミングを設定するタイミング設定部と、
   をさらに有する、請求項１又は２に記載の情報処理システム。
4. 前記ホスト装置又は前記メモリ装置は、
   前記ホスト装置と前記メモリ装置との間で送受信される通信データに基づいて前記所定のタイミングを設定するタイミング設定部
   をさらに有する、請求項１又は２に記載の情報処理システム。
5. 前記タイミング設定部は、
   前記メモリ装置のうち機密性の低い情報が格納されているアドレスへのアクセスが発生した場合には、前記所定のタイミングを第１の頻度で設定し、
   前記メモリ装置のうち機密性の高い情報が格納されているアドレスへのアクセスが発生した場合には、前記所定のタイミングを第１の頻度よりも高い第２の頻度で設定する、請求項３又は４に記載の情報処理システム。
6. 前記ホスト装置又は前記メモリ装置は、
   前記ホスト装置から前記メモリ装置に所定のコマンドが送信された場合に前記所定のタイミングを設定するタイミング設定部
   をさらに有する、請求項１又は２に記載の情報処理システム。
7. 前記ホスト装置又は前記メモリ装置は、
   前記ホスト装置が前記メモリ装置の所定のアドレスにアクセスした場合に前記所定のタイミングを設定するタイミング設定部
   をさらに有する、請求項１又は２に記載の情報処理システム。
8. 前記タイミング設定部は、前記所定のアドレスへのアクセス回数が所定値を超えた場合に前記所定のタイミングを設定する、請求項７に記載の情報処理システム。
   

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