JP2016042627A

JP2016042627A - Fully differential switched capacitor circuit

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Publication number: JP2016042627A
Application number: JP2014165181A
Authority: JP
Inventors: 昭彦野木; Akihiko Nogi; 純前原; Jun Maehara
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2014-08-14
Filing date: 2014-08-14
Publication date: 2016-03-31

Abstract

PROBLEM TO BE SOLVED: To provide a fully differential switched capacitor circuit in which input variation of a fully differential operational amplifier can be suppressed when an in-phase input signal is inputted, while suppressing increase in the chip size or current consumption.SOLUTION: A first sampling capacitor Cs1 is connected with a first input terminal 11 to which a positive signal is inputted, and a second sampling capacitor Cs2 is connected with a second input terminal 12 to which a negative signal is inputted. A fully differential computing unit 20 includes an inverted input terminal (-) for connection with the first input terminal 11, and a non-inverted input terminal (+) for connection with the second input terminal 12, and has common feedback. A third switch SW3 short-circuits and floats the input side of the first sampling capacitor Cs1, and the input side of the second sampling capacitor Cs2.SELECTED DRAWING: Figure 4

Description

本発明は、全差動型スイッチトキャパシタ回路に関し、より詳細には、同相入力信号が入力された場合に全差動演算器の入力変動を抑制することができ、また、チップサイズ・消費電流の増加も抑制できる全差動型スイッチトキャパシタ回路に関する。 The present invention relates to a fully-differential switched capacitor circuit, and more specifically, it can suppress input fluctuation of a fully-differential computing unit when an in-phase input signal is input, and can reduce chip size and current consumption. The present invention relates to a fully differential switched capacitor circuit capable of suppressing an increase.

従来から半導体集積回路にてアナログ信号を扱うフィルタ回路においてオペアンプ（演算器）とスイッチとキャパシタとの組み合わせにより実現するスイッチトキャパシタ回路が広く用いられてきた。
この種のスイッチトキャパシタ回路は、スイッチとキャパシタとの組み合わせにより抵抗を実現し、フィルタ回路のカットオフ周波数やゲイン特性をキャパシタの相対値により決定することができる。 Conventionally, a switched capacitor circuit realized by a combination of an operational amplifier (arithmetic unit), a switch, and a capacitor has been widely used in a filter circuit that handles an analog signal in a semiconductor integrated circuit.
In this type of switched capacitor circuit, a resistance is realized by a combination of a switch and a capacitor, and the cut-off frequency and gain characteristic of the filter circuit can be determined by the relative value of the capacitor.

半導体集積回路の製造時においてキャパシタの相対値ばらつきが小さいことが知られている。このため抵抗とキャパシタの絶対値でフィルタの特性が決定する通常のＲＣフィルタに比べて、スイッチトキャパシタ回路は高精度のフィルタ回路を集積回路内に実現することができる。
また、スイッチトキャパシタ回路は、製造プロセスの微細化により大規模な高速デジタル回路とのワンチップ化が進んでいる。そのノイズ対策としてアナログ信号を正側と負側の２系統に分けてこれらの差を信号レベルとすることにより、高速デジタルノイズを同相ノイズとしてキャンセルさせることが可能な全差動型スイッチトキャパシタ回路が広く使われている。 It is known that the relative value variation of capacitors is small during the manufacture of a semiconductor integrated circuit. For this reason, the switched capacitor circuit can realize a highly accurate filter circuit in the integrated circuit as compared with a normal RC filter whose filter characteristics are determined by the absolute values of the resistor and the capacitor.
Switched capacitor circuits are becoming one-chip with large-scale high-speed digital circuits due to miniaturization of manufacturing processes. A fully differential switched capacitor circuit that can cancel high-speed digital noise as common-mode noise by dividing the analog signal into two systems, the positive side and the negative side, as the signal level as countermeasures against the noise. Widely used.

この種の全差動型スイッチトキャパシタ回路において、同相入力信号が入力された場合に、全差動演算器（オペアンプ）の入力が変動するという問題がある。そのため、同相入力信号が入力される場合には、オペアンプの入力電圧レンジを広くする必要があり、また、サンプリングキャパシタとオペアンプの差動入力との間に設けるサンプリングスイッチの動作レンジも広くする必要がある。その結果、低電圧での動作が困難になる。 In this type of fully differential switched capacitor circuit, there is a problem that the input of the fully differential computing unit (op-amp) fluctuates when an in-phase input signal is input. Therefore, when an in-phase input signal is input, it is necessary to widen the input voltage range of the operational amplifier, and it is also necessary to widen the operating range of the sampling switch provided between the sampling capacitor and the differential input of the operational amplifier. is there. As a result, operation at a low voltage becomes difficult.

そこで、例えば、特許文献１に記載のものは、同相入力信号の変動の影響を受けないスイッチトキャパシタ回路に関するもので、この特許文献１では、差動入力電圧の中点電圧を定電圧分レベルシフトして、入力基準電圧として出力する同相電圧制御手段をスイッチトキャパシタ回路の前段に設けるものである。
また、例えば、特許文献２に記載のものは、全差動型スイッチトキャパシタ回路に関するもので、入力信号として差動信号を使用する場合であって、その差動入力信号間に振幅誤差又は反転位相誤差が存在する場合でも、全差動出力中に含まれるサンプリングキャパシタ容量値の電圧依存性の１次係数に伴う２次高調波歪みを低減できるようにしたものである。 Therefore, for example, the one described in Patent Document 1 relates to a switched capacitor circuit that is not affected by the fluctuation of the common-mode input signal. In this Patent Document 1, the midpoint voltage of the differential input voltage is level-shifted by a constant voltage. Thus, common-mode voltage control means for outputting as an input reference voltage is provided in the preceding stage of the switched capacitor circuit.
In addition, for example, the one described in Patent Document 2 relates to a fully differential switched capacitor circuit, which uses a differential signal as an input signal, and an amplitude error or an inverted phase between the differential input signals. Even when there is an error, it is possible to reduce the second-order harmonic distortion associated with the voltage-dependent first-order coefficient of the sampling capacitor capacitance value included in the fully differential output.

特開２００１−１９６８７１号公報Japanese Patent Laid-Open No. 2001-196871 特開２００８−７９１２９号公報JP 2008-79129 A

しかしながら、従来の通常の全差動型スイッチトキャパシタ回路では、同相入力信号が入力された場合に、全差動オペアンプの入力が変動してしまう。そのため、低電圧動作を行うことができない。また、電源環境が悪い場合に電圧が一瞬、途低下する瞬低と呼ばれる現象があるが、オペアンプの入力レンジを広くする場合、瞬低に対する耐量が減ってしまうという問題も生じる。 However, in the conventional normal fully differential switched capacitor circuit, when an in-phase input signal is input, the input of the fully differential operational amplifier fluctuates. Therefore, low voltage operation cannot be performed. In addition, there is a phenomenon called “instantaneous drop” in which the voltage drops momentarily when the power supply environment is bad. However, when the input range of the operational amplifier is widened, there arises a problem that the tolerance to the instantaneous drop is reduced.

また、上述した特許文献１では、レベルシフトするためオペアンプなどが必要で、チップサイズ・消費電流が増加するという問題がある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、同相入力信号が入力された場合に全差動オペアンプの入力変動を抑制する事ができ、また、チップサイズ・消費電流の増加も抑制できる全差動型スイッチトキャパシタ回路を提供することにある。 Further, in Patent Document 1 described above, there is a problem that an operational amplifier or the like is required for level shifting, and the chip size and current consumption increase.
The present invention has been made in view of such a problem, and an object of the present invention is to suppress input fluctuation of a fully differential operational amplifier when a common-mode input signal is input, and to reduce the chip size. The object is to provide a fully differential switched capacitor circuit capable of suppressing an increase in current consumption.

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、第１の入力端子（１１）に接続される第１のサンプリングキャパシタ（Ｃｓ１）と、第２の入力端子（１２）に接続される第２のサンプリングキャパシタ（Ｃｓ２）と、前記第１のサンプリングキャパシタ（Ｃｓ１）に接続される反転入力端子（−）と前記第２のサンプリングキャパシタ（Ｃｓ２）に接続される非反転入力端子（＋）をと有し、かつ、コモンフィードバックを有する全差動演算器（２０）と、前記全差動演算器（２０）の差動出力と差動入力との間に接続される帰還部（Ｃｉ１，Ｃｉ２）と、前記第１の入力端子（１１）と前記第１のサンプリングキャパシタ（Ｃｓ１）の入力側との間に設けられる第１のスイッチ（ＳＷ１；サンプリングスイッチ）と、前記第２の入力端子（１２）と前記第２のサンプリングキャパシタ（Ｃｓ２）の入力側との間に設けられる第５のスイッチ（ＳＷ５；サンプリングスイッチ）と、前記第１のサンプリングキャパシタ（Ｃｓ１）の出力側と前記全差動演算器（２０）の前記反転入力端子（−）との間に設けられた第４のスイッチ（ＳＷ４；転送スイッチ）と、前記第２のサンプリングキャパシタ（Ｃｓ２）の出力側と前記全差動演算器（２０）の前記非反転入力端子（＋）との間に設けられた第８のスイッチ（ＳＷ８；転送スイッチ）と、前記第１のサンプリングキャパシタ（Ｃｓ１）の入力側と前記第２のサンプリングキャパシタ（Ｃｓ２）の入力側とを短絡してフローティングとする第３のスイッチ（ＳＷ３；短絡スイッチ）と、を備えていることを特徴とする。（実施形態；図４） The present invention has been made to achieve such an object, and the invention according to claim 1 includes a first sampling capacitor (Cs1) connected to the first input terminal (11), A second sampling capacitor (Cs2) connected to the second input terminal (12), an inverting input terminal (−) connected to the first sampling capacitor (Cs1), and the second sampling capacitor (Cs2). A fully-differential computing unit (20) having a non-inverting input terminal (+) connected to each other and having common feedback, and a differential output and a differential input of the fully-differential computing unit (20) And a first switch (SW1; SW1) provided between the feedback section (Ci1, Ci2) connected between the first input terminal (11) and the input side of the first sampling capacitor (Cs1). Sample Switch), a fifth switch (SW5; sampling switch) provided between the second input terminal (12) and the input side of the second sampling capacitor (Cs2), and the first sampling capacitor A fourth switch (SW4; transfer switch) provided between the output side of (Cs1) and the inverting input terminal (−) of the fully differential computing unit (20); and the second sampling capacitor ( An eighth switch (SW8; transfer switch) provided between the output side of Cs2) and the non-inverting input terminal (+) of the fully differential computing unit (20); and the first sampling capacitor ( A third switch (SW3; short-circuit switch) that floats by short-circuiting the input side of Cs1) and the input side of the second sampling capacitor (Cs2). And wherein the are. (Embodiment; FIG. 4)

また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１のサンプリングキャパシタ（Ｃｓ１）の出力側と、前記第２のサンプリングキャパシタ（Ｃｓ２）の出力側とを、それぞれ所定電圧に接続する第２及び第６のスイッチ（ＳＷ２，ＳＷ６；所定電圧接続スイッチ）を備えていることを特徴とする。
また、請求項３に記載の発明は、請求項２に記載の発明において、サンプリング動作時は、前記第１及び第５のスイッチ（ＳＷ１，ＳＷ５）と、前記第２及び第６のスイッチ（ＳＷ２，ＳＷ６）とをＯＮして、前記第１のサンプリングキャパシタ（Ｃｓ１）と前記第２のサンプリングキャパシタ（Ｃｓ２）でサンプリング動作を行い、転送動作時は、前記第４及び第８のスイッチ（ＳＷ４，ＳＷ８）と前記第３のスイッチ（ＳＷ３）とをＯＮして、前記全差動演算器（２０）の差動入力へ転送動作を行うことを特徴とする。（図５，図６） According to a second aspect of the present invention, in the first aspect of the invention, the output side of the first sampling capacitor (Cs1) and the output side of the second sampling capacitor (Cs2) are respectively It is characterized by comprising second and sixth switches (SW2, SW6; predetermined voltage connection switches) connected to a predetermined voltage.
According to a third aspect of the present invention, in the second aspect of the present invention, during the sampling operation, the first and fifth switches (SW1, SW5) and the second and sixth switches (SW2) , SW6) are turned on, sampling operation is performed by the first sampling capacitor (Cs1) and the second sampling capacitor (Cs2), and during the transfer operation, the fourth and eighth switches (SW4, SW4) SW8) and the third switch (SW3) are turned on to perform a transfer operation to the differential input of the fully differential computing unit (20). (FIGS. 5 and 6)

また、請求項４に記載の発明は、請求項１乃至３のいずれか一項に記載の発明において、前記帰還部が、第１の積分キャパシタ（Ｃｉ１）と第２の積分キャパシタ（Ｃｉ２）であることを特徴とする。
また、請求項５に記載の発明は、請求項４に記載の発明において、サンプリング動作時は、前記第１及び第５のスイッチ（ＳＷ１，ＳＷ５）と、前記第２及び第６のスイッチ（ＳＷ２，ＳＷ６）とをＯＮして、前記第１のサンプリングキャパシタ（Ｃｓ１）と前記第２のサンプリングキャパシタ（Ｃｓ２）でサンプリング動作を行い、積分動作時は、前記第４及び第８のスイッチ（ＳＷ４，ＳＷ８）と前記第３のスイッチ（ＳＷ３）とをＯＮして、前記第１の積分キャパシタ（Ｃｉ１）と前記第２の積分キャパシタ（Ｃｉ２）と前記全差動演算器（２０）で積分動作を行うことを特徴とする。
また、請求項６に記載の発明は、請求項１乃至５のいずれか一項に記載の発明において、前記全差動演算器（２０）は、差動出力の平均電圧がコモン電圧となるコモンフィードバックを有することを特徴とする。 According to a fourth aspect of the present invention, in the invention according to any one of the first to third aspects, the feedback section includes a first integration capacitor (Ci1) and a second integration capacitor (Ci2). It is characterized by being.
According to a fifth aspect of the present invention, in the fourth aspect of the invention, the first and fifth switches (SW1, SW5) and the second and sixth switches (SW2) are used during the sampling operation. , SW6) are turned on, sampling operation is performed by the first sampling capacitor (Cs1) and the second sampling capacitor (Cs2), and during the integration operation, the fourth and eighth switches (SW4, SW4) SW8) and the third switch (SW3) are turned ON, and the first differential capacitor (Ci1), the second integral capacitor (Ci2), and the fully differential computing unit (20) perform the integration operation. It is characterized by performing.
According to a sixth aspect of the present invention, in the invention according to any one of the first to fifth aspects, the fully differential computing unit (20) is configured so that an average voltage of differential outputs is a common voltage. It is characterized by having feedback.

本発明によれば、同相入力信号が入力された場合に全差動演算器の入力変動を抑制する事ができ、また、チップサイズ・消費電流の増加も抑制できる全差動型スイッチトキャパシタ回路を実現することができる。 According to the present invention, there is provided a fully-differential switched capacitor circuit capable of suppressing input fluctuations of a fully-differential computing unit when an in-phase input signal is input and also suppressing an increase in chip size and current consumption. Can be realized.

全差動スイッチトキャパシタ型インテグレータ（積分器）を説明するための回路構成図である。It is a circuit block diagram for demonstrating a fully differential switched capacitor type | mold integrator (integrator). 全差動スイッチトキャパシタ型インテグレータ（正相時；φ１＝Ｈ，φ２＝Ｌ）の動作を説明するための回路構成図である。It is a circuit block diagram for demonstrating operation | movement of a fully differential switched capacitor type | mold integrator (at the time of a positive phase; (phi) 1 = H, (phi) 2 = L). 全差動スイッチトキャパシタ型インテグレータ（逆相時；φ１＝Ｌ，φ２＝Ｈ）の動作を説明するための回路構成図である。It is a circuit block diagram for demonstrating operation | movement of a fully differential switched capacitor type | mold integrator (in reverse phase; (phi) 1 = L, (phi) 2 = H). 本発明に係る全差動型スイッチトキャパシタ回路を説明するための回路構成図である。It is a circuit block diagram for demonstrating the fully differential switched capacitor circuit based on this invention. 本発明に係る全差動スイッチトキャパシタ型インテグレータの動作クロックが正相（φ１＝Ｈ，φ２＝Ｌ）の場合の動作を説明するための回路構成図である。It is a circuit block diagram for demonstrating operation | movement when the operation clock of the fully differential switched capacitor type | mold integrator which concerns on this invention is a positive phase ((phi) 1 = H, (phi) 2 = L). 本発明に係る全差動スイッチトキャパシタ型インテグレータの動作クロックが逆相（φ１＝Ｌ，φ２＝Ｈ）の場合の動作を説明するための回路構成図である。It is a circuit block diagram for demonstrating operation | movement when the operation clock of the fully differential switched capacitor type | mold integrator which concerns on this invention is a reverse phase ((phi) 1 = L, (phi) 2 = H).

まず、本発明に係る全差動型スイッチトキャパシタ回路を説明する前に、全差動スイッチトキャパシタ回路の具体例として本発明の前提となる全差動スイッチトキャパシタ型インテグレータ（積分器）について以下に説明する。
図１は、全差動スイッチトキャパシタ型インテグレータ（積分器）を説明するための回路構成図である。図中符号１１は正信号が入力される第１の入力端子、１２は負信号が入力される第２の入力端子、１３はコモン電圧の入力端子、２０は全差動演算器（オペアンプ）、２１は非反転出力端子、２２は反転出力端子を示している。 Before describing a fully differential switched capacitor circuit according to the present invention, a fully differential switched capacitor integrator (integrator), which is a premise of the present invention, will be described below as a specific example of a fully differential switched capacitor circuit. To do.
FIG. 1 is a circuit configuration diagram for explaining a fully differential switched capacitor type integrator (integrator). In the figure, reference numeral 11 is a first input terminal to which a positive signal is input, 12 is a second input terminal to which a negative signal is input, 13 is a common voltage input terminal, 20 is a fully differential computing unit (op amp), Reference numeral 21 denotes a non-inverting output terminal, and 22 denotes an inverting output terminal.

全差動スイッチトキャパシタ型インテグレータは、反転入力端子（−）及び非反転入力端子（＋）と非反転出力端子（＋）及び反転出力端子（−）を有する全全差動オペアンプ２０と、この全差動オペアンプ２０の反転入力端子と非反転出力端子間に配置される容量値Ｃｉ１なる第１の積分キャパシタと、非反転入力端子と反転出力端子間に配置される容量値Ｃｉ２なる第２積分キャパシタと、正信号のサンプル／ホールド機能を実施するために入力端子１１と全差動オペアンプ２０の反転入力端子との間に配置される容量値Ｃｓ１なる第１サンプリングキャパシタと、４個のスイッチＳＷ１〜ＳＷ４と、負信号のサンプル／ホールド機能を実施するために入力端子１２と全差動オペアンプの非反転入力端子との間に配置される容量値Ｃｓ２なる第２のサンプリングキャパシタと、４個のスイッチＳＷ５〜ＳＷ８とで構成されている。そして、ＳＷ２，ＳＷ３，ＳＷ６，ＳＷ７は、動作コモンＶＣＭ１３に接続されている。 The fully differential switched capacitor integrator includes a fully-differential operational amplifier 20 having an inverting input terminal (−) and a non-inverting input terminal (+), a non-inverting output terminal (+) and an inverting output terminal (−), A first integration capacitor having a capacitance value Ci1 disposed between the inverting input terminal and the non-inverting output terminal of the differential operational amplifier 20, and a second integration capacitor having a capacitance value Ci2 disposed between the non-inverting input terminal and the inverting output terminal. A first sampling capacitor having a capacitance value Cs1 disposed between the input terminal 11 and the inverting input terminal of the fully differential operational amplifier 20 in order to implement a positive signal sample / hold function, and four switches SW1 to SW1. Capacitance value Cs2 disposed between the input terminal 12 and the non-inverting input terminal of the fully differential operational amplifier in order to implement the negative signal sample / hold function SW4 A second sampling capacitor that is composed of the four switches SW5～SW8. SW2, SW3, SW6, and SW7 are connected to the operation common VCM13.

また、全差動オペアンプ２０は、図示しない周知の技術であるコモンモードフィードバック回路を内蔵し、非反転出力と反転出力の平均電圧が動作コモン電圧ＶＣＭになるよう動作する。
以下の説明では、全差動オペアンプ２０に関し、反転入力端子（−）への入力信号をＶＸ，非反転入力端子（＋）への入力信号をＶＹ，正信号が入力される入力端子１１をＶＩＰ，負信号が入力される入力端子１２をＶＩＮ，非反転出力用導体部（＋）からの出力信号をＶＯＰ，反転出力用導体部（−）からの出力信号をＶＯＮと表記する。 The fully differential operational amplifier 20 includes a common mode feedback circuit, which is a well-known technique (not shown), and operates so that the average voltage of the non-inverted output and the inverted output becomes the operating common voltage VCM.
In the following description, regarding the fully differential operational amplifier 20, the input signal to the inverting input terminal (−) is VX, the input signal to the non-inverting input terminal (+) is VY, and the input terminal 11 to which the positive signal is input is VIP. , The input terminal 12 to which a negative signal is input is expressed as VIN, the output signal from the non-inverted output conductor (+) is expressed as VOP, and the output signal from the inverted output conductor (−) is expressed as VON.

次に、全差動スイッチトキャパシタ型インテグレータの動作について説明する。
図２は、全差動スイッチトキャパシタ型インテグレータ（正相時；φ１＝Ｈ，φ２＝Ｌ）の動作を説明するための回路構成図である。つまり、図２は、動作クロックが正相（φ１＝Ｈ，φ２＝Ｌ）の場合を示している。
第１のスイッチＳＷ１と第２のスイッチＳＷ２と第５のスイッチＳＷ５と第６のスイッチＳＷ６がＯＮになり、第３のスイッチＳＷ３と第４のスイッチＳＷ４と第７のスイッチＳＷ７と第８のスイッチＳＷ８がＯＦＦになる。このため、第１のサンプリングキャパシタＣｓ１が、スイッチＳＷ１を介して入力端子１１に、また、スイッチＳＷ２を介して動作コモン電位にそれぞれ接続される。そして、第２のサンプリングキャパシタＣｓ２が、スイッチＳＷ５を介して入力端子１２に、また、スイッチＳＷ６を介して動作コモン電位にそれぞれ接続される。 Next, the operation of the fully differential switched capacitor integrator will be described.
FIG. 2 is a circuit configuration diagram for explaining the operation of the fully differential switched capacitor integrator (in the positive phase; φ1 = H, φ2 = L). That is, FIG. 2 shows a case where the operation clock is a positive phase (φ1 = H, φ2 = L).
The first switch SW1, the second switch SW2, the fifth switch SW5, and the sixth switch SW6 are turned on, and the third switch SW3, the fourth switch SW4, the seventh switch SW7, and the eighth switch SW8 is turned off. For this reason, the first sampling capacitor Cs1 is connected to the input terminal 11 via the switch SW1 and to the operating common potential via the switch SW2. The second sampling capacitor Cs2 is connected to the input terminal 12 via the switch SW5 and to the operating common potential via the switch SW6.

この結果、入力端子１１からの正信号と入力端子１２からの負信号が第１及び第２サンプリングキャパシタにサンプリングされ、入力端子１１の電位をＶＩＰ、入力端子１２の電位をＶＩＮとすると、第１及び第２サンプリングキャパシタには、次式のような電荷Ｑ１，Ｑ２がそれぞれ蓄積される。
Ｑ１＝ＶＩＰ・Ｃｓ１・・・（１）
Ｑ２＝ＶＩＮ・Ｃｓ２・・・（２） As a result, when the positive signal from the input terminal 11 and the negative signal from the input terminal 12 are sampled by the first and second sampling capacitors, the potential of the input terminal 11 is VIP, and the potential of the input terminal 12 is VIN. In the second sampling capacitor, charges Q1 and Q2 as shown in the following equations are respectively stored.
Q1 = VIP · Cs1 (1)
Q2 = VIN · Cs2 (2)

下式の差動信号（ＶＩＮｄｉｆｆ）を入力する。
ＶＩＰ＝ＶＩＮｄｉｆｆ／２
ＶＩＮ＝−ＶＩＮｄｉｆｆ／２
全差動オペアンプ２０の入力端子電圧ＶＸ，ＶＹは、電荷転送が行われる前なのでＶＣＭ（初期値）となっている。ＶＯＰ，ＶＯＮもＶＣＭである。
図３は、全差動スイッチトキャパシタ型インテグレータ（逆相時；φ１＝Ｌ，φ２＝Ｈ）の動作を説明するための回路構成図である。つまり、図３は、動作クロックが逆相（φ１＝Ｌ，φ２＝Ｈ）の場合を示している。 The following differential signal (VINdiff) is input.
VIP = VINdiff / 2
VIN = −VINdiff / 2
Since the input terminal voltages VX and VY of the fully differential operational amplifier 20 are before charge transfer is performed, they are VCM (initial values). VOP and VON are also VCMs.
FIG. 3 is a circuit configuration diagram for explaining the operation of the fully differential switched capacitor integrator (in reverse phase; φ1 = L, φ2 = H). That is, FIG. 3 shows a case where the operation clock is in reverse phase (φ1 = L, φ2 = H).

第１のスイッチＳＷ１と第２のスイッチＳＷ２と第５のスイッチＳＷ５と第６のスイッチＳＷ６がＯＦＦになり、第３のスイッチＳＷ３と第４のスイッチＳＷ４と第７のスイッチＳＷ７と第８のスイッチＳＷ８がＯＮになる。このため、第１のサンプリングキャパシタＣｓ１が、スイッチＳＷ３を介して動作コモン電位に、また、スイッチＳＷ４を介してオペアンプ入力端子ＶＸに接続される。そして、第２のサンプリングキャパシタＣｓ２が、スイッチＳＷ７を介して動作コモン電位に、また、スイッチＳＷ８を介してオペアンプ入力端子ＶＹに接続される。 The first switch SW1, the second switch SW2, the fifth switch SW5, and the sixth switch SW6 are turned off, and the third switch SW3, the fourth switch SW4, the seventh switch SW7, and the eighth switch SW8 is turned on. For this reason, the first sampling capacitor Cs1 is connected to the operating common potential via the switch SW3 and to the operational amplifier input terminal VX via the switch SW4. The second sampling capacitor Cs2 is connected to the operating common potential via the switch SW7 and to the operational amplifier input terminal VY via the switch SW8.

この結果、各サンプリングキャパシタに蓄積されていた電荷Ｑ１及びＱ２が第１及び第２の積分キャパシタに転送される。
従って、次のような電荷Ｑ１’，Ｑ２’が集められる。
Ｑ１’＝−Ｑ１＝ＶＸ・Ｃ_Ｓ１＋（ＶＸ−ＶＯＰ）・Ｃｉ１・・・（３）
Ｑ２’＝−Ｑ２＝ＶＹ・Ｃ_Ｓ２＋（ＶＹ−ＶＯＮ）・Ｃｉ２・・・（４） As a result, the charges Q1 and Q2 accumulated in each sampling capacitor are transferred to the first and second integration capacitors.
Therefore, the following charges Q1 ′ and Q2 ′ are collected.
Q1 ′ = − Q1 = VX · C _S1 + (VX−VOP) · Ci1 (3)
Q2 ′ = − Q2 = VY · C _S2 + (VY−VON) · Ci2 (4)

このため、全差動オペアンプ２０における非反転出力端子２１の電位ＶＯＰと、反転出力端子２２の電位ＶＯＮは、以下のようになる。
ＶＯＰ＝Ｑ１／Ｃｉ１＋（Ｃｓ１／Ｃｉ１＋１）・ＶＸ
＝ＶＩＰ・Ｃｓ１／Ｃｉ１＋（Ｃｓ１／Ｃｉ１＋１）・ＶＸ
＝ＶＩＮｄｉｆｆ／２・Ｃｓ１／Ｃｉ１＋（Ｃｓ１／Ｃｉ１＋１）・ＶＸ
・・・（５）
ＶＯＮ＝Ｑ２／Ｃｉ２＋（Ｃｓ２／Ｃｉ２＋１）・ＶＹ
＝ＶＩＮ・Ｃｓ２／Ｃｉ２＋（Ｃｓ２／Ｃｉ２＋１）・ＶＹ
＝（−ＶＩＮｄｉｆｆ／２）・Ｃｓ２／Ｃｉ２＋（Ｃｓ２／Ｃｉ２＋１）・ＶＹ・・・（６） Therefore, the potential VOP of the non-inverting output terminal 21 and the potential VON of the inverting output terminal 22 in the fully differential operational amplifier 20 are as follows.
VOP = Q1 / Ci1 + (Cs1 / Ci1 + 1) · VX
= VIP · Cs1 / Ci1 + (Cs1 / Ci1 + 1) · VX
= VINdiff / 2 · Cs1 / Ci1 + (Cs1 / Ci1 + 1) · VX
... (5)
VON = Q2 / Ci2 + (Cs2 / Ci2 + 1) · VY
= VIN · Cs2 / Ci2 + (Cs2 / Ci2 + 1) · VY
= (-VINdiff / 2) .Cs2 / Ci2 + (Cs2 / Ci2 + 1) .VY (6)

この結果、全差動出力ＶＯＵＴｄｉｆｆは、次のようになる。
ＶＯＵＴｄｉｆｆ＝ＶＯＰ−ＶＯＮ＝ＶＩＮｄｉｆｆ・Ｃｓ／Ｃｉ＋（Ｃｓ／Ｃｉ＋１）・（ＶＸ−ＶＹ）・・・（７）
Ｃｓ＝Ｃｓ１＝Ｃｓ２、Ｃｉ＝Ｃｉ１＝Ｃｉ２とする。
全差動オペアンプ２０では、反転入力端子と非反転出力端子間に配置された第１の積分キャパシタＣｉ１と、非反転入力端子と反転出力端子間に配置された第２の積分キャパシタＣｉ２によりネガティブフィードバックがかかり、全差動オペアンプの入力ＶＸ，ＶＹは、仮想接地状態となる。
ＶＸ＝ＶＹ・・・（８）
よって、（７）式は、ＶＯＵＴｄｉｆｆ＝ＶＯＰ−ＶＯＮ＝ＶＩＮｄｉｆｆ・Ｃｓ／Ｃｉとなる。
即ち、全差動出力ＶＯＵＴｄｉｆｆは、全差動入力信号ＶＩＮｄｉｆｆをサンプリングし、積分ゲインＣｓ／Ｃｉで積分した出力となる。 As a result, the fully differential output VOUTdiff is as follows.
VOUTdiff = VOP−VON = VINdiff · Cs / Ci + (Cs / Ci + 1) · (VX−VY) (7)
It is assumed that Cs = Cs1 = Cs2 and Ci = Ci1 = Ci2.
In the fully-differential operational amplifier 20, negative feedback is provided by a first integration capacitor Ci1 disposed between the inverting input terminal and the non-inverting output terminal, and a second integration capacitor Ci2 disposed between the non-inverting input terminal and the inverting output terminal. The inputs VX and VY of the fully differential operational amplifier are in a virtual ground state.
VX = VY (8)
Therefore, the equation (7) becomes VOUTdiff = VOP−VON = VINdiff · Cs / Ci.
That is, the fully differential output VOUTdiff is an output obtained by sampling the fully differential input signal VINdiff and integrating it with the integral gain Cs / Ci.

全差動オペアンプの入力端子電圧ＶＸ，ＶＹを求める。
全差動オペアンプは、コモンモードフィードバック回路を内蔵し、非反転出力と反転出力の平均電圧が動作コモン電圧ＶＣＭになるよう動作し、下式で表せる。
（ＶＯＰ＋ＶＯＮ）／２＝０・・・（９）
（９）式に（５）及び（６）式を代入する。
（Ｃｓ／Ｃｉ＋１）・（ＶＸ＋ＶＹ）＝０・・・（１０）
（８）及び（１０）式より、ＶＸ＝ＶＹ＝０・・・（１１）
即ち、全差動型スイッチトキャパシタ回路において、差動入力信号が入力された場合に全差動オペアンプの入力は動作コモン電圧ＶＣＭとなる。 The input terminal voltages VX and VY of the fully differential operational amplifier are obtained.
The fully differential operational amplifier has a built-in common mode feedback circuit, operates so that the average voltage of the non-inverted output and the inverted output becomes the operating common voltage VCM, and can be expressed by the following equation.
(VOP + VON) / 2 = 0 (9)
Substituting Equations (5) and (6) into Equation (9).
(Cs / Ci + 1) · (VX + VY) = 0 (10)
From the expressions (8) and (10), VX = VY = 0 (11)
That is, in the fully differential switched capacitor circuit, when a differential input signal is input, the input of the fully differential operational amplifier becomes the operating common voltage VCM.

次に、図１に示した全差動スイッチトキャパシタ型インテグレータの入力端子１１，１２に同相信号が入力された場合を検討する。
上述したように、図２には、動作クロックが正相（φ１＝Ｈ，φ２＝Ｌ）の場合を示している。第１のスイッチＳＷ１と第２のスイッチＳＷ２と第５のスイッチＳＷ５と第６のスイッチＳＷ６がＯＮに、第３のスイッチＳＷ３と第４のスイッチＳＷ４と第７のスイッチＳＷ７と第８のスイッチＳＷ８がＯＦＦになる。 Next, consider a case where an in-phase signal is input to the input terminals 11 and 12 of the fully differential switched capacitor integrator shown in FIG.
As described above, FIG. 2 shows a case where the operation clock is the positive phase (φ1 = H, φ2 = L). The first switch SW1, the second switch SW2, the fifth switch SW5, and the sixth switch SW6 are turned on, the third switch SW3, the fourth switch SW4, the seventh switch SW7, and the eighth switch SW8. Turns off.

この結果、入力端子１１と入力端子１２に入力された同相信号が第１及び第２のサンプリングキャパシタにサンプリングされ、第１及び第２のサンプリングキャパシタには、（１）及び（２）式であらわされる電荷Ｑ１，Ｑ２がそれぞれ蓄積される。
（１）及び（２）に下式の同相信号（ＶＩＣ）を入力する。
ＶＩＰ＝ＶＩＮ＝ＶＩＣ
Ｑ１＝ＶＩＣ・Ｃｓ１・・・（１２）
Ｑ２＝ＶＩＣ・Ｃｓ２・・・（１３）
全差動オペアンプ２０の入力端子電圧ＶＸ，ＶＹは、電荷転送が行われる前なのでＶＣＭ（初期値）となっている。ＶＯＰ，ＶＯＮもＶＣＭである。 As a result, the in-phase signal input to the input terminal 11 and the input terminal 12 is sampled by the first and second sampling capacitors, and the first and second sampling capacitors are expressed by the equations (1) and (2). Charges Q1 and Q2 represented are accumulated.
The in-phase signal (VIC) of the following equation is input to (1) and (2).
VIP = VIN = VIC
Q1 = VIC · Cs1 (12)
Q2 = VIC · Cs2 (13)
Since the input terminal voltages VX and VY of the fully differential operational amplifier 20 are before charge transfer is performed, they are VCM (initial values). VOP and VON are also VCMs.

上述したように、図３には、動作クロックが逆相（φ１＝Ｌ，φ２＝Ｈ）の場合を示している。第１のスイッチＳＷ１と第２のスイッチＳＷ２と第５のスイッチＳＷ５と第６のスイッチＳＷ６がＯＦＦに、第３のスイッチＳＷ３と第４のスイッチＳＷ４と第７のスイッチＳＷ７と第８のスイッチＳＷ８がＯＮになる。
この結果、各サンプリングキャパシタに蓄積されていた電荷Ｑ１及びＱ２が第１の積分及び第２の積分キャパシタに転送される。 As described above, FIG. 3 shows a case where the operation clock is in reverse phase (φ1 = L, φ2 = H). The first switch SW1, the second switch SW2, the fifth switch SW5, and the sixth switch SW6 are turned OFF, the third switch SW3, the fourth switch SW4, the seventh switch SW7, and the eighth switch SW8. Is turned on.
As a result, the charges Q1 and Q2 accumulated in each sampling capacitor are transferred to the first integration capacitor and the second integration capacitor.

従って、（３）及び（４）式であらわされる電荷Ｑ１’，Ｑ２’が集められる。
（３）及び（４），（１２）及び（１３）式より、ＶＯＰとＶＯＮは、以下のようになる。
ＶＯＰ＝Ｑ１／Ｃｉ１＋（Ｃｓ１／Ｃｉ１＋１）・ＶＸ
＝ＶＩＰ・Ｃｓ１／Ｃｉ１＋（Ｃｓ１／Ｃｉ１＋１）・ＶＸ
＝ＶＩＣ・Ｃｓ１／Ｃｉ１＋（Ｃｓ１／Ｃｉ１＋１）・ＶＸ
・・・（１４）
ＶＯＮ＝Ｑ２／Ｃｉ２＋（Ｃｓ２／Ｃｉ２＋１）・ＶＹ
＝ＶＩＮ・Ｃｓ２／Ｃｉ２＋（Ｃｓ２／Ｃｉ２＋１）・ＶＹ
＝ＶＩＣ・Ｃｓ２／Ｃｉ２＋（Ｃｓ２／Ｃｉ２＋１）・ＶＹ
・・・（１５） Therefore, charges Q1 ′ and Q2 ′ expressed by the equations (3) and (4) are collected.
From the expressions (3), (4), (12) and (13), VOP and VON are as follows.
VOP = Q1 / Ci1 + (Cs1 / Ci1 + 1) · VX
= VIP · Cs1 / Ci1 + (Cs1 / Ci1 + 1) · VX
= VIC · Cs1 / Ci1 + (Cs1 / Ci1 + 1) · VX
(14)
VON = Q2 / Ci2 + (Cs2 / Ci2 + 1) · VY
= VIN · Cs2 / Ci2 + (Cs2 / Ci2 + 1) · VY
= VIC · Cs2 / Ci2 + (Cs2 / Ci2 + 1) · VY
... (15)

この結果、全差動出力ＶＯＵＴｄｉｆｆは、次のようになる。
ＶＯＵＴｄｉｆｆ＝ＶＯＰ−ＶＯＮ＝（Ｃｓ／Ｃｉ＋１）・（ＶＸ−ＶＹ）＝０・・・（１６）
Ｃｓ＝Ｃｓ１＝Ｃｓ２、Ｃｉ＝Ｃｉ１＝Ｃｉ２とする。
即ち、同相信号が入力された場合、全差動出力ＶＯＵＴｄｉｆｆは０を出力し、積分動作を行わない。 As a result, the fully differential output VOUTdiff is as follows.
VOUTdiff = VOP−VON = (Cs / Ci + 1) · (VX−VY) = 0 (16)
It is assumed that Cs = Cs1 = Cs2 and Ci = Ci1 = Ci2.
That is, when an in-phase signal is input, the fully differential output VOUTdiff outputs 0, and no integration operation is performed.

全差動オペアンプの入力端子電圧ＶＸ，ＶＹを求める。
（９）式に（１４）及び（１５）式を代入する。
（Ｃｓ／Ｃｉ＋１）・（ＶＸ＋ＶＹ）＝−２・（ＶＩＣ・Ｃｓ／Ｃｉ）
ＶＸ＝ＶＹ＝−Ｃｓ／（Ｃｓ＋Ｃｉ）・ＶＩＣ・・・（１７）
一回のチャージ転送で全差動オペアンプの入力端子は、（１７）式で表される電圧が変化する。チャージ転送が続くと最終的にオペアンプの入力は−ＶＩＣとなる。
即ち、全差動型スイッチトキャパシタ回路において、同相入力信号が入力された場合に全差動オペアンプの入力が変動する。
つまり、同相入力信号が入力される場合には、全差動オペアンプの入力電圧レンジを広くする必要があり、また、ＳＷ４，ＳＷ８の動作レンジも広くする必要がある。結果、低電圧での動低が困難になる。 The input terminal voltages VX and VY of the fully differential operational amplifier are obtained.
Substituting Equations (14) and (15) into Equation (9).
(Cs / Ci + 1). (VX + VY) =-2. (VIC.Cs / Ci)
VX = VY = −Cs / (Cs + Ci) · VIC (17)
The voltage expressed by equation (17) changes at the input terminal of the fully differential operational amplifier in one charge transfer. When charge transfer continues, the input of the operational amplifier finally becomes -VIC.
That is, in the fully differential switched capacitor circuit, the input of the fully differential operational amplifier fluctuates when an in-phase input signal is input.
That is, when an in-phase input signal is input, it is necessary to widen the input voltage range of the fully differential operational amplifier, and it is also necessary to widen the operation range of SW4 and SW8. As a result, it becomes difficult to reduce the movement at a low voltage.

電源環境が悪い場合に電圧が一瞬、途低下する瞬低と呼ばれる現象がある。オペアンプの入力レンジを広くする場合、瞬低に対する耐量が減ってしまう問題が生じる。
そこで、本発明は、従来技術で問題となるチップサイズ、消費電流の増加をする事なく、かつ、同相入力信号の変動の影響を受けないスイッチトキャパシタ回路を実現するようにしたものである。 When the power supply environment is bad, there is a phenomenon called instantaneous drop where the voltage drops for a moment. When the input range of the operational amplifier is widened, there arises a problem that the tolerance to the instantaneous drop is reduced.
Therefore, the present invention realizes a switched capacitor circuit that does not increase the chip size and current consumption, which are problems in the prior art, and is not affected by fluctuations in the common-mode input signal.

以下、図面を参照して本発明の実施形態について説明する。
図４は、本発明に係る全差動型スイッチトキャパシタ回路を説明するための回路構成図である。なお、図１乃至図４と同じ機能を有する構成要素には同一の符号を付してある。
本実施形態の全差動型スイッチトキャパシタ回路において、第１のサンプリングキャパシタＣｓ１は、正信号が入力される第１の入力端子１１に接続されている。また、第２のサンプリングキャパシタＣｓ２は、負信号が入力される第２の入力端子１２に接続されている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 4 is a circuit configuration diagram for explaining a fully differential switched capacitor circuit according to the present invention. Components having the same functions as those in FIGS. 1 to 4 are denoted by the same reference numerals.
In the fully differential switched capacitor circuit of the present embodiment, the first sampling capacitor Cs1 is connected to the first input terminal 11 to which a positive signal is input. The second sampling capacitor Cs2 is connected to the second input terminal 12 to which a negative signal is input.

また、全差動演算器２０は、第１のサンプリングキャパシタＣｓ１に接続される反転入力端子（−）と第２のサンプリングキャパシタＣｓ２に接続される非反転入力端子（＋）を備え、コモンフィードバックを有するものである。また、帰還部Ｃｉ１，Ｃｉ２は、全差動演算器２０の差動出力と差動入力との間に接続されている。
また、第１のスイッチ（サンプリングスイッチ）ＳＷ１は、第１の入力端子１１と第１のサンプリングキャパシタＣｓ１の入力側との間に設けられている。また、第５のスイッチ（サンプリングスイッチ）ＳＷ５は、第２の入力端子１２と第２のサンプリングキャパシタＣｓ２の入力側との間に設けられている。 The fully differential computing unit 20 includes an inverting input terminal (−) connected to the first sampling capacitor Cs1 and a non-inverting input terminal (+) connected to the second sampling capacitor Cs2, and provides common feedback. It is what you have. The feedback units Ci1 and Ci2 are connected between the differential output and the differential input of the fully differential computing unit 20.
The first switch (sampling switch) SW1 is provided between the first input terminal 11 and the input side of the first sampling capacitor Cs1. The fifth switch (sampling switch) SW5 is provided between the second input terminal 12 and the input side of the second sampling capacitor Cs2.

また、第４のスイッチ（転送スイッチ）ＳＷ４は、第１のサンプリングキャパシタＣｓ１の出力側と全差動演算器２０の反転入力端子（−）との間に設けられている。また、第８のスイッチ（転送スイッチ）ＳＷ８は、第２のサンプリングキャパシタＣｓ２の出力側と全差動演算器２０の非反転入力端子（＋）との間に設けられている。
また、第３のスイッチ（短絡スイッチ）ＳＷ３は、第１のサンプリングキャパシタＣｓ１の入力側と、第２のサンプリングキャパシタＣｓ２の入力側とを短絡してフローティングとするものである。 The fourth switch (transfer switch) SW4 is provided between the output side of the first sampling capacitor Cs1 and the inverting input terminal (−) of the fully differential computing unit 20. The eighth switch (transfer switch) SW8 is provided between the output side of the second sampling capacitor Cs2 and the non-inverting input terminal (+) of the fully differential computing unit 20.
The third switch (short-circuit switch) SW3 short-circuits the input side of the first sampling capacitor Cs1 and the input side of the second sampling capacitor Cs2 to make it floating.

また、第２及び第６のスイッチ（所定電圧接続スイッチ）ＳＷ２，ＳＷ６は、第１のサンプリングキャパシタＣｓ１の出力側と、第２のサンプリングキャパシタＣｓ２の出力側とを、それぞれ所定電圧に接続するものである。
また、全差動演算器２０は、差動出力の平均電圧がコモン電圧となるコモンフィードバックを有するものである。 The second and sixth switches (predetermined voltage connection switches) SW2 and SW6 connect the output side of the first sampling capacitor Cs1 and the output side of the second sampling capacitor Cs2 to a predetermined voltage, respectively. It is.
The fully differential computing unit 20 has a common feedback in which the average voltage of the differential output becomes a common voltage.

以下に、全差動スイッチトキャパシタ回路の具体例として、図４に基づいて全差動スイッチトキャパシタ型インテグレータ（積分器）について説明する。
全差動スイッチトキャパシタ型インテグレータは、反転入力端子（−）及び非反転入力端子（＋）と非反転出力端子（＋）及び反転出力端子（−）を有する全差動演算器２０と、この全差動演算器２０の反転入力端子（−）と非反転出力端子（＋）間に配置される容量値Ｃｉ１なる第１の積分キャパシタと、非反転入力端子（＋）と反転出力端子（−）間に配置される容量値Ｃｉ２なる第２の積分キャパシタと、正信号のサンプル／ホールド機能を実施するために入力端子１１と全差動オペアンプ２０の反転入力端子（−）との間に配置される容量値Ｃｓ１なる第１のサンプリングキャパシタと、４個のスイッチである第１のスイッチＳＷ１〜第４のスイッチＳＷ４と、負信号のサンプル／ホールド機能を実施するために入力端子１２と全差動オペアンプの非反転入力端子（＋）との間に配置される容量値Ｃｓ２なる第２のサンプリングキャパシタと、４個のスイッチである第３のスイッチＳＷ３、第５のスイッチＳＷ５、第６のスイッチＳＷ６、第８のスイッチＳＷ８とで構成されている。 Hereinafter, as a specific example of the fully differential switched capacitor circuit, a fully differential switched capacitor type integrator (integrator) will be described with reference to FIG.
The fully differential switched capacitor integrator includes a fully differential computing unit 20 having an inverting input terminal (−) and a non-inverting input terminal (+), a non-inverting output terminal (+) and an inverting output terminal (−), A first integration capacitor having a capacitance value Ci1 disposed between the inverting input terminal (−) and the non-inverting output terminal (+) of the differential arithmetic unit 20, the non-inverting input terminal (+) and the inverting output terminal (−). Between the input terminal 11 and the inverting input terminal (−) of the fully-differential operational amplifier 20 in order to implement the positive signal sample / hold function. A first sampling capacitor having a capacitance value Cs1, a first switch SW1 to a fourth switch SW4, which are four switches, and the input terminal 12 in order to implement a negative signal sample / hold function. A second sampling capacitor having a capacitance value Cs2 disposed between the non-inverting input terminal (+) of the operational amplifier, a third switch SW3, a fifth switch SW5, and a sixth switch SW6 that are four switches. And an eighth switch SW8.

第３のスイッチＳＷ３は、第１のサンプリングキャパシタと第２サンプリングキャパシタ間に配置されている。そして第２のスイッチＳＷ２と第６のスイッチＳＷ６は、動作コモンＶＣＭ１３に接続されている。
また、全差動演算器２０は、図示しない周知の技術であるコモンモードフィードバック回路を内蔵し、非反転出力と反転出力の平均電圧が動作コモン電圧ＶＣＭになるよう動作する。
以下の説明では、全差動演算器２０に関し、反転入力端子（−）への入力信号をＶＸ、非反転入力端子（＋）への入力信号をＶＹ、正信号が入力される入力端子１１をＶＯＰ，負信号が入力される入力端子をＶＯＮ、反転出力用導体部（−）からの出力信号をＶＯＰ、非反転出力用導体部（＋）からの出力信号をＶＯＮと表記する。 The third switch SW3 is disposed between the first sampling capacitor and the second sampling capacitor. The second switch SW2 and the sixth switch SW6 are connected to the operation common VCM 13.
The fully differential computing unit 20 incorporates a common mode feedback circuit, which is a well-known technique (not shown), and operates so that the average voltage of the non-inverted output and the inverted output becomes the operating common voltage VCM.
In the following description, regarding the fully differential computing unit 20, the input signal to the inverting input terminal (−) is VX, the input signal to the non-inverting input terminal (+) is VY, and the input terminal 11 to which the positive signal is input is shown. An input terminal to which VOP, a negative signal is input is expressed as VON, an output signal from the inverted output conductor (−) is expressed as VOP, and an output signal from the non-inverted output conductor (+) is expressed as VON.

次に、全差動スイッチトキャパシタ型インテグレータの動作について説明する。
図５は、本発明に係る全差動スイッチトキャパシタ型インテグレータの動作クロックが正相（φ１＝Ｈ，φ２＝Ｌ）の場合の動作を説明するための回路構成図である。スイッチＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６がＯＮに、スイッチＳＷ３，ＳＷ４，ＳＷ８がＯＦＦになる。このため、第１のサンプリングキャパシタがスイッチＳＷ１を介して入力端子１１に、また、スイッチＳＷ２を介して動作コモン電位にそれぞれ接続される。そして、第２のサンプリングキャパシタがスイッチＳＷ５を介して入力端子１２に、また、スイッチＳＷ６を介して動作コモン電位にそれぞれ接続される。 Next, the operation of the fully differential switched capacitor integrator will be described.
FIG. 5 is a circuit configuration diagram for explaining the operation when the operation clock of the fully differential switched capacitor integrator according to the present invention is the positive phase (φ1 = H, φ2 = L). The switches SW1, SW2, SW5, and SW6 are turned on, and the switches SW3, SW4, and SW8 are turned off. For this reason, the first sampling capacitor is connected to the input terminal 11 via the switch SW1 and to the operating common potential via the switch SW2. The second sampling capacitor is connected to the input terminal 12 via the switch SW5 and to the operating common potential via the switch SW6.

つまり、サンプリング動作時は、第１及び第５のスイッチＳＷ１，ＳＷ５と、第２及び第６のスイッチＳＷ２，ＳＷ６とをＯＮして、第１のサンプリングキャパシタＣｓ１と第２のサンプリングキャパシタＣｓ２でサンプリング動作を行う。
この結果、入力端子１１からの正信号と入力端子１２からの負信号が第１及び第２のサンプリングキャパシタにサンプリングされ、入力端子１１の電位をＶＩＰ、入力端子１２の電位をＶＩＮとすると、第１及び第２のサンプリングキャパシタには、（１）及び（２）式のような電荷Ｑ１，Ｑ２がそれぞれ蓄積される。 That is, during the sampling operation, the first and fifth switches SW1 and SW5 and the second and sixth switches SW2 and SW6 are turned on, and sampling is performed by the first sampling capacitor Cs1 and the second sampling capacitor Cs2. Perform the action.
As a result, when the positive signal from the input terminal 11 and the negative signal from the input terminal 12 are sampled by the first and second sampling capacitors, the potential of the input terminal 11 is VIP, and the potential of the input terminal 12 is VIN. Charges Q1 and Q2 as shown in equations (1) and (2) are stored in the first and second sampling capacitors, respectively.

差動信号（ＶＩＮｄｉｆｆ）を入力する。
ＶＩＰ＝ＶＩＮｄｉｆｆ／２
ＶＩＮ＝−ＶＩＮｄｉｆｆ／２
全差動オペアンプの入力端子電圧ＶＸ，ＶＹは電荷転送が行われる前なのでＶＣＭ（初期値）となっている。
ＶＯＰ，ＶＯＮもＶＣＭである。 A differential signal (VINdiff) is input.
VIP = VINdiff / 2
VIN = −VINdiff / 2
Since the input terminal voltages VX and VY of the fully differential operational amplifier are before charge transfer is performed, they are set to VCM (initial value).
VOP and VON are also VCMs.

図６は、本発明に係る全差動スイッチトキャパシタ型インテグレータの動作クロックが逆相（φ１＝Ｌ，φ２＝Ｈ）の場合の動作を説明するための回路構成図である。スイッチＳＷ１，ＳＷ２，ＳＷ５、ＳＷ６がＯＦＦに、スイッチＳＷ３，ＳＷ４，ＳＷ８がＯＮになる。このため、第１のサンプリングキャパシタと第２のサンプリングキャパシタがスイッチＳＷ３を介して接続し、また、スイッチＳＷ４を介して全差動オペアンプの入力端子ＶＸに接続される。そして、第２のサンプリングキャパシタがスイッチＳＷ８を介して全差動オペアンプの入力端子ＶＹに接続される。 FIG. 6 is a circuit configuration diagram for explaining the operation when the operation clock of the fully differential switched capacitor integrator according to the present invention is in reverse phase (φ1 = L, φ2 = H). The switches SW1, SW2, SW5 and SW6 are turned off, and the switches SW3, SW4 and SW8 are turned on. For this reason, the first sampling capacitor and the second sampling capacitor are connected via the switch SW3, and are connected to the input terminal VX of the fully differential operational amplifier via the switch SW4. Then, the second sampling capacitor is connected to the input terminal VY of the fully differential operational amplifier via the switch SW8.

つまり、転送動作時は、第４及び第８のスイッチＳＷ４，ＳＷ８と第３のスイッチＳＷ３とをＯＮして、全差動演算器２０の差動入力へ転送動作を行う。
差動信号は、ＶＩＰ＝−ＶＩＮであるのでＣｓ１＝Ｃｓ２の条件で差動信号が入力された場合、正相時において第１のサンプリングキャパシタと第２のサンプリングキャパシタには、同じ値で符号が異なる電荷がサンプリングされる。第１のサンプリングキャパシタの一端は＋Ｑ，他端は−Ｑの電荷が蓄積され、第２のサンプリングキャパシタの一端は−Ｑ，他端は＋Ｑの電荷が蓄積される。 That is, during the transfer operation, the fourth and eighth switches SW4, SW8 and the third switch SW3 are turned on to perform the transfer operation to the differential input of the fully differential computing unit 20.
Since the differential signal is VIP = −VIN, when the differential signal is input under the condition of Cs1 = Cs2, the first sampling capacitor and the second sampling capacitor have the same value and a sign in the positive phase. Different charges are sampled. One end of the first sampling capacitor stores + Q charge and the other end stores −Q charge, and one end of the second sampling capacitor stores −Q and the other end stores + Q charge.

逆相時には、＋Ｑが蓄積された第１のサンプリングキャパシタの一端と−Ｑが蓄積された第２のサンプリングキャパシタの一端が、スイッチＳＷ３を介して接続されると接続した点はＶＣＭ電圧となり、第１のサンプリングキャパシタの他端には−Ｑ，第２のサンプリングキャパシタの他端には＋Ｑがそれぞれ蓄積された状態になる。
この状態は、上述した逆相時に図１の第１のサンプリングキャパシタと第２のサンプリングキャパシタがＳＷ３，ＳＷ７を介してＶＣＭと接続されているのと等価である。
この結果、各サンプリングキャパシタに蓄積されていた電荷Ｑ１及びＱ２が第１及び第２の積分キャパシタに転送される。 At the time of reverse phase, when one end of the first sampling capacitor in which + Q is accumulated and one end of the second sampling capacitor in which −Q is accumulated are connected via the switch SW3, the connection point becomes the VCM voltage. -Q is accumulated in the other end of one sampling capacitor, and + Q is accumulated in the other end of the second sampling capacitor.
This state is equivalent to the case where the first sampling capacitor and the second sampling capacitor in FIG. 1 are connected to the VCM via SW3 and SW7 during the above-described reverse phase.
As a result, the charges Q1 and Q2 accumulated in each sampling capacitor are transferred to the first and second integration capacitors.

従って、（３）及び（４）と同じ電荷Ｑ１’，Ｑ２’が集められ、全差動オペアンプにおける非反転出力端子２１の電位ＶＯＰと、反転出力端子２２の電位ＶＯＮは、（５）及び（６）式になる。
全差動出力ＶＯＵＴｄｉｆｆは、（７）式となり、ＶＯＵＴｄｉｆｆ＝ＶＯＰ−ＶＯＮ＝ＶＩＮｄｉｆｆ・Ｃｓ／Ｃｉとなる。
即ち、全差動出力ＶＯＵＴｄｉｆｆは、図１の構成と同等な全差動入力信号ＶＩＮｄｉｆｆをサンプリングし、積分ゲインＣｓ／Ｃｉで積分した出力となる。
また、全差動オペアンプの入力端子電圧ＶＸ，ＶＹは（１１）式となる。
即ち、全差動型スイッチトキャパシタ回路において、差動入力信号が入力された場合に全差動オペアンプの入力は動作コモン電圧ＶＣＭとなる。 Therefore, the same charges Q1 ′ and Q2 ′ as in (3) and (4) are collected, and the potential VOP of the non-inverting output terminal 21 and the potential VON of the inverting output terminal 22 in the fully differential operational amplifier are (5) and ( 6) Formula.
The total differential output VOUTdiff is expressed by Equation (7), and VOUTdiff = VOP−VON = VINdiff · Cs / Ci.
That is, the fully differential output VOUTdiff is an output obtained by sampling the fully differential input signal VINdiff equivalent to the configuration of FIG. 1 and integrating it with the integral gain Cs / Ci.
In addition, the input terminal voltages VX and VY of the fully differential operational amplifier are expressed by equation (11).
That is, in the fully differential switched capacitor circuit, when a differential input signal is input, the input of the fully differential operational amplifier becomes the operating common voltage VCM.

次に、図４に示した全差動スイッチトキャパシタ型インテグレータの入力端子１１，１２に同相信号が入力された場合を検討する。
上述したように、図５には、動作クロックが正相（φ１＝Ｈ，φ２＝Ｌ）の場合が示されている。スイッチＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６がＯＮに、スイッチＳＷ３，ＳＷ４，ＳＷ８がＯＦＦになる。
この結果、入力端子１１と入力端子１２に入力された同相信号が第１及び第２のサンプリングキャパシタにサンプリングされ、第１及び第２のサンプリングキャパシタには、（１）及び（２）式であらわされる電荷Ｑ１，Ｑ２がそれぞれ蓄積される。 Next, a case where an in-phase signal is input to the input terminals 11 and 12 of the fully differential switched capacitor integrator shown in FIG. 4 will be considered.
As described above, FIG. 5 shows a case where the operation clock is in the positive phase (φ1 = H, φ2 = L). The switches SW1, SW2, SW5, and SW6 are turned on, and the switches SW3, SW4, and SW8 are turned off.
As a result, the in-phase signal input to the input terminal 11 and the input terminal 12 is sampled by the first and second sampling capacitors, and the first and second sampling capacitors have the following expressions (1) and (2). Charges Q1 and Q2 represented are accumulated.

（１）及び（２）に、下式の同相信号（ＶＩＣ）を入力すると（１２）及び（１３）式となる。
ＶＩＰ＝ＶＩＮ＝ＶＩＣ
また、全差動オペアンプの入力端子電圧ＶＸ，ＶＹは電荷転送が行われる前なのでＶＣＭとなっている。ＶＯＰ，ＶＯＮもＶＣＭである。
上述したように、図６には、動作クロックが逆相（φ１＝Ｌ，φ２＝Ｈ）の場合が示されている。スイッチＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６がＯＦＦに、スイッチＳＷ３，ＳＷ４，ＳＷ８がＯＮになる。 When the in-phase signal (VIC) of the following equation is input to (1) and (2), the equations (12) and (13) are obtained.
VIP = VIN = VIC
Further, the input terminal voltages VX and VY of the fully differential operational amplifier are VCM because they are before charge transfer. VOP and VON are also VCMs.
As described above, FIG. 6 shows a case where the operation clock is in reverse phase (φ1 = L, φ2 = H). The switches SW1, SW2, SW5, and SW6 are turned off, and the switches SW3, SW4, and SW8 are turned on.

このため、第１のサンプリングキャパシタと第２のサンプリングキャパシタの一端がスイッチＳＷ３を介して接続し、また、第１のサンプリングキャパシタの他端がスイッチＳＷ４を介して全差動オペアンプの入力端子ＶＸに接続される。第２のサンプリングキャパシタの他端がスイッチＳＷ８を介して全差動オペアンプの入力端子ＶＹに接続される。
同相信号は、ＶＩＰ＝ＶＩＮであるのでＣｓ１＝Ｃｓ２の条件で同相信号が入力された場合、正相時に第１のサンプリングキャパシタと第２のサンプリングキャパシタの一端はＶＩＣに接続され、他端はＶＣＭに接続され第１のサンプリングキャパシタと第２のサンプリングキャパシタは同じ電荷が蓄積される。 Therefore, one end of the first sampling capacitor and the second sampling capacitor are connected via the switch SW3, and the other end of the first sampling capacitor is connected to the input terminal VX of the fully differential operational amplifier via the switch SW4. Connected. The other end of the second sampling capacitor is connected to the input terminal VY of the fully differential operational amplifier via the switch SW8.
Since the in-phase signal is VIP = VIN, when the in-phase signal is input under the condition of Cs1 = Cs2, one end of the first sampling capacitor and the second sampling capacitor is connected to the VIC during the positive phase, and the other end Is connected to the VCM, and the first sampling capacitor and the second sampling capacitor store the same charge.

逆相時には、＋Ｑが蓄積された第１のサンプリングキャパシタの一端と＋Ｑが蓄積された第２のサンプリングキャパシタの一端がスイッチＳＷ３を介して接続される。また、他端はＳＷ４，ＳＷ８を介して正相時ＶＣＭの電位であった、全差動オペアンプの入力端子ＶＸ，ＶＹに接続される。正相時と逆相時にサンプリングキャパシタの入力側の電位が同じであるので、積分キャップへのチャージ転送が行われず、全差動オペアンプの入力端子もＶＣＭ電圧が維持される。 During the reverse phase, one end of the first sampling capacitor in which + Q is stored and one end of the second sampling capacitor in which + Q is stored are connected via the switch SW3. The other end is connected via SW4 and SW8 to the input terminals VX and VY of the fully-differential operational amplifier, which has the potential of VCM during the positive phase. Since the potential on the input side of the sampling capacitor is the same during the positive phase and the reverse phase, charge transfer to the integration cap is not performed, and the VCM voltage is also maintained at the input terminal of the fully differential operational amplifier.

即ち、図２に示した全差動型スイッチトキャパシタ回路においては、同相入力信号が入力された場合に全差動オペアンプの入力が変動しない。
つまり、同相入力信号が入力される場合には、全差動オペアンプの入力電圧レンジを広くする必要はなく、また、ＳＷ４，ＳＷ８の動作レンジも広くする必要がない。結果、低電圧での動低が可能になる。さらに瞬低に対しての耐量も増加する。
複数の入力信号から一つの信号を選択するスイッチを回路の前段に設置すると、同相入力信号レベルを考慮せず時分割で複数の信号を扱うスイッチトキャパシタ回路が簡単に構成できる。 That is, in the fully differential switched capacitor circuit shown in FIG. 2, the input of the fully differential operational amplifier does not fluctuate when an in-phase input signal is input.
That is, when an in-phase input signal is input, it is not necessary to widen the input voltage range of the fully differential operational amplifier, and it is not necessary to widen the operation range of SW4 and SW8. As a result, a low voltage can be achieved. In addition, the withstand capability against the instantaneous drop increases.
If a switch for selecting one signal from a plurality of input signals is installed in the previous stage of the circuit, a switched capacitor circuit that handles a plurality of signals in a time division manner without considering the in-phase input signal level can be easily configured.

本実施形態では、全差動型スイッチトキャパシタ積分器で説明を行ったが、積分器に限らず、フィルタ回路や増幅器であってもよい。
また、帰還部として、積分キャパシタで説明したが、容量に限らず、抵抗素子又は抵抗素子と容量素子が並列接続されたものを帰還部としてもよい。
また、全差動演算器は、差動出力の平均電圧がコモン電圧となるコモンフィードバックを有するが、コモン電圧と、所定電圧（ＶＣＭ）は同じ電圧であっても、異なる電圧であってもよい。 In the present embodiment, the description has been made with the fully differential switched capacitor integrator. However, the present invention is not limited to the integrator, and may be a filter circuit or an amplifier.
Further, although the integration capacitor has been described as the feedback unit, the feedback unit is not limited to the capacitor, and a resistor element or a resistor element and a capacitor element connected in parallel may be used as the feedback unit.
Further, the fully differential computing unit has common feedback in which the average voltage of the differential output becomes a common voltage, but the common voltage and the predetermined voltage (VCM) may be the same voltage or different voltages. .

また、帰還部が、第１の積分キャパシタＣｉ１と第２の積分キャパシタＣｉ２である場合、サンプリング動作時は、第１及び第５のスイッチＳＷ１，ＳＷ５と、第２及び第６のスイッチＳＷ２，ＳＷ６とをＯＮして、第１のサンプリングキャパシタＣｓ１と第２のサンプリングキャパシタＣｓ２でサンプリング動作を行い、積分動作時は、第４及び第８のスイッチＳＷ４，ＳＷ８と第３のスイッチＳＷ３とをＯＮして、第１の積分キャパシタＣｉ１と第２の積分キャパシタＣｉ２と全差動演算器２０で積分動作を行う。
以上のように、本発明によれば、同相入力信号が入力された場合に全差動オペアンプの入力変動を抑制することができ、また、チップサイズ・消費電流の増加も抑制できる全差動型スイッチトキャパシタ回路を実現することができる。 Further, when the feedback unit is the first integration capacitor Ci1 and the second integration capacitor Ci2, during the sampling operation, the first and fifth switches SW1 and SW5 and the second and sixth switches SW2 and SW6 are used. And the sampling operation is performed by the first sampling capacitor Cs1 and the second sampling capacitor Cs2. During the integration operation, the fourth and eighth switches SW4 and SW8 and the third switch SW3 are turned on. Thus, the integration operation is performed by the first integration capacitor Ci1, the second integration capacitor Ci2, and the fully differential computing unit 20.
As described above, according to the present invention, when a common-mode input signal is input, the input variation of the fully differential operational amplifier can be suppressed, and the increase in chip size and current consumption can also be suppressed. A switched capacitor circuit can be realized.

１１第１の入力端子
１２第２の入力端子
１３コモン電圧の入力端子
２０全差動演算器（オペアンプ）
２１非反転出力端子
２２反転出力端子 11 First Input Terminal 12 Second Input Terminal 13 Common Voltage Input Terminal 20 Fully Differential Operation Unit (Op Amp)
21 Non-inverted output terminal 22 Inverted output terminal

Claims

A first sampling capacitor connected to the first input terminal;
A second sampling capacitor connected to the second input terminal;
A fully differential computing unit having an inverting input terminal connected to the first sampling capacitor and a non-inverting input terminal connected to the second sampling capacitor, and having a common feedback;
A feedback unit connected between the differential output and the differential input of the fully differential computing unit;
A first switch provided between the first input terminal and the input side of the first sampling capacitor;
A fifth switch provided between the second input terminal and the input side of the second sampling capacitor;
A fourth switch provided between the output side of the first sampling capacitor and the inverting input terminal of the fully differential computing unit;
An eighth switch provided between the output side of the second sampling capacitor and the non-inverting input terminal of the fully differential computing unit;
A third switch that short-circuits the input side of the first sampling capacitor and the input side of the second sampling capacitor to float;
A fully-differential switched capacitor circuit.

2. The fully differential type according to claim 1, further comprising second and sixth switches that connect an output side of the first sampling capacitor and an output side of the second sampling capacitor to a predetermined voltage, respectively. Switched capacitor circuit.

At the time of the sampling operation, the first and fifth switches and the second and sixth switches are turned on, and the sampling operation is performed with the first sampling capacitor and the second sampling capacitor,
3. The fully differential type according to claim 2, wherein during the transfer operation, the fourth and eighth switches and the third switch are turned on to perform the transfer operation to the differential input of the fully differential computing unit. Switched capacitor circuit.

4. The fully differential switched capacitor circuit according to claim 1, wherein the feedback unit is a first integration capacitor and a second integration capacitor. 5.

At the time of the sampling operation, the first and fifth switches and the second and sixth switches are turned on, and the sampling operation is performed with the first sampling capacitor and the second sampling capacitor,
During the integration operation, the fourth and eighth switches and the third switch are turned on, and the integration operation is performed by the first integration capacitor, the second integration capacitor, and the fully differential computing unit. The fully differential switched capacitor circuit according to claim 4.

The fully-differential switched capacitor circuit according to claim 1, wherein the fully-differential computing unit has a common feedback in which an average voltage of a differential output becomes a common voltage.