JP2011124843A - Differential amplifier circuit - Google Patents
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Abstract
Description
本発明は、差動増幅回路に関するものである。 The present invention relates to a differential amplifier circuit.
従来のスイッチトキャパシタ差動増幅回路として、特許文献１のような技術がある。図１２に特許文献１に開示されているスイッチトキャパシタ差動増幅回路１を示す。図１２に示すように、スイッチトキャパシタ差動増幅回路１は、キャパシタＣ１〜Ｃ４と、スイッチ回路Ｑ１〜Ｑ７と、増幅器ＡＭＰ１とを有する。
As a conventional switched-capacitor differential amplifier circuit, there is a technique as disclosed in
スイッチ回路Ｑ１は、入力端子ＳＥ１とノードＮ１との間に接続される。スイッチ回路Ｑ２は、入力端子ＳＥ２とノードＮ２との間に接続される。スイッチ回路Ｑ３は、ノードＮ１とＮ２との間に接続される。スイッチ回路Ｑ４は、バイアス電圧供給端子ＢＩＡＳとノードＮ３との間に接続される。 Switch circuit Q1 is connected between input terminal SE1 and node N1. Switch circuit Q2 is connected between input terminal SE2 and node N2. Switch circuit Q3 is connected between nodes N1 and N2. The switch circuit Q4 is connected between the bias voltage supply terminal BIAS and the node N3.
キャパシタＣ１は、ノードＮ１とＮ３との間に接続される。キャパシタＣ２は、ノードＮ２とＮ４との間に接続される。キャパシタＣ３は、ノードＮ３とアウトプットリファレンス電圧供給端子ＯＵＴＲＥＦとの間に接続される。キャパシタＣ４は、ノードＮ４とＮ５との間に接続される。 Capacitor C1 is connected between nodes N1 and N3. Capacitor C2 is connected between nodes N2 and N4. The capacitor C3 is connected between the node N3 and the output reference voltage supply terminal OUTREF. Capacitor C4 is connected between nodes N4 and N5.
増幅器ＡＭＰ１は、非反転入力端子がノードＮ３、反転入力端子がノードＮ４、出力端子が出力端子Ｖｏｕｔに接続される。 The amplifier AMP1 has a non-inverting input terminal connected to the node N3, an inverting input terminal connected to the node N4, and an output terminal connected to the output terminal Vout.
スイッチ回路Ｑ５は、ノードＮ４と出力端子Ｖｏｕｔとの間に接続される。スイッチ回路Ｑ６は、ノードＮ５とアウトプットリファレンス電圧供給端子ＯＵＴＲＥＦとの間に接続される。スイッチ回路Ｑ７は、ノードＮ５と出力端子Ｖｏｕｔとの間に接続される。 Switch circuit Q5 is connected between node N4 and output terminal Vout. The switch circuit Q6 is connected between the node N5 and the output reference voltage supply terminal OUTREF. Switch circuit Q7 is connected between node N5 and output terminal Vout.
上記スイッチ回路Ｑ１、Ｑ２、Ｑ４〜Ｑ６は、ＡＺ信号によりオン、オフが制御され、スイッチ回路Ｑ３、Ｑ７は、ＡＺｂ信号によりオン、オフが制御される。 The switch circuits Q1, Q2, Q4 to Q6 are turned on and off by the AZ signal, and the switch circuits Q3 and Q7 are turned on and off by the AZb signal.
スイッチトキャパシタ差動増幅回路１の動作を簡単に説明する。まず、ＡＺ信号によりスイッチ回路Ｑ１、Ｑ２、Ｑ４〜Ｑ６がオン、ＡＺｂ信号によりスイッチ回路Ｑ３、Ｑ７がオフとなる場合（以下、第１の位相と称す）、入力端子ＳＥ１とノードＮ１、入力端子ＳＥ２とノードＮ２、バイアス電圧供給端子ＢＩＡＳとノードＮ３、ノードＮ５と出力端子Ｖｏｕｔとが、それぞれ電気的に接続される。よって、増幅器ＡＭＰ１がボルテージホロワ接続となり、更に非反転入力端子にスイッチ回路Ｑ４を経由してバイアス電圧（２．５Ｖ）が印加される。なお、このとき増幅器ＡＭＰ１からは、自身の有するオフセット誤差を含んだ電圧が出力される。このため、入力端子ＳＥ１、ＳＥ２の電圧のサンプリングを行うと同時に、増幅器ＡＭＰ１のオフセット誤差のサンプリングも行う。
The operation of the switched capacitor
次に、ＡＺ信号によりスイッチ回路Ｑ１、Ｑ２、Ｑ４〜Ｑ６がオフ、ＡＺｂ信号によりスイッチ回路Ｑ３、Ｑ７がオンとなる場合（以下、第２の位相と称す）、キャパシタＣ１〜Ｃ４が保持する上述のサンプリング電圧に応じた出力電圧を増幅器ＡＭＰ１が出力する。このため、スイッチトキャパシタ差動増幅回路１は、オートゼロ機能を有する増幅回路ということになる。
Next, when the switch circuits Q1, Q2, and Q4 to Q6 are turned off by the AZ signal and the switch circuits Q3 and Q7 are turned on by the AZb signal (hereinafter referred to as a second phase), the capacitors C1 to C4 hold the above-mentioned. The amplifier AMP1 outputs an output voltage corresponding to the sampling voltage. Therefore, the switched capacitor
また、第１の位相において、ノードＮ３、Ｎ４の電位は、入力端子ＳＥ１、ＳＥ２に印加される入力電圧に影響されず、ほぼバイアス電圧２．５Ｖで一定となる。このため、同相入力電圧の耐圧を要求される構成要素は、スイッチ回路Ｑ１、Ｑ２、Ｑ３と、キャパシタＣ１、Ｃ２のみとなり、増幅器ＡＭＰ１等のその他の構成要素には任意の耐圧を有していればよい。よって、スイッチ回路Ｑ１、Ｑ２、Ｑ３、キャパシタＣ１、Ｃ２を所定の耐圧を有するよう設定することで、スイッチトキャパシタ差動増幅回路１は、容易に広い同相入力電圧範囲を持つことができる。
In the first phase, the potentials of the nodes N3 and N4 are not affected by the input voltages applied to the input terminals SE1 and SE2, and are substantially constant at the bias voltage of 2.5V. For this reason, the only components that require a withstand voltage of the common-mode input voltage are the switch circuits Q1, Q2, and Q3 and the capacitors C1 and C2, and other components such as the amplifier AMP1 have any withstand voltage. That's fine. Therefore, by setting the switch circuits Q1, Q2, Q3 and the capacitors C1, C2 to have a predetermined breakdown voltage, the switched capacitor
近年、携帯電話等のモバイル機器の機能は、ますます高度化している。例えば、傾きを感知する加速度センサーや周辺の明るさを感知する照度センサー等、様々なセンサーが搭載されるようになっている。このため、モバイル機器内に高精度の計測回路が必要となっている。よって、このような高精度の計測回路を搭載することにより、従来のものに比べ電力需要が増加している。また、一方でモバイル機器の使用時間をできるだけ伸ばすために、バッテリの放電終止電圧を引き下げる必要性もでてきている。このようなニーズを満たすために、低電圧（例えば、２．８Ｖ以下）で動作する高精度の増幅回路が求められている。 In recent years, functions of mobile devices such as mobile phones have become increasingly sophisticated. For example, various sensors such as an acceleration sensor that senses inclination and an illuminance sensor that senses ambient brightness are mounted. For this reason, a highly accurate measurement circuit is required in the mobile device. Therefore, by mounting such a high-precision measurement circuit, power demand is increased compared to the conventional one. On the other hand, in order to extend the usage time of the mobile device as much as possible, there is a need to lower the end-of-discharge voltage of the battery. In order to satisfy such needs, a highly accurate amplifier circuit that operates at a low voltage (for example, 2.8 V or less) is required.
ここで、上述したスイッチトキャパシタ差動増幅回路１では、第２の位相のとき、入力端子ＳＥ１、ＳＥ２に入力される差動入力信号の電位差を増幅して出力している。そして、この第２の位相のときにはスイッチ回路Ｑ７がオンとなり、増幅器ＡＭＰ１の出力電圧がキャパシタＣ４を経由してノードＮ４に伝達される。このため、ノードＮ４の電位、及び、これとイマジナリショートされるノードＮ３の電位が増幅器ＡＭＰ１の出力電圧（出力端子Ｖｏｕｔの電位）に応じて変動する。ここで、第１の位相のときには、ノードＮ４、Ｎ３の電位が２．５Ｖで一定であるが、第２の位相では、増幅器ＡＭＰ１の出力電圧がこの２．５Ｖから変動してしまい、この変動が増幅器ＡＭＰ１の出力電圧にも影響を与える。よって、この影響を無視できる値とするためには、広い同相入力範囲を持ったオペアンプで増幅器ＡＭＰ１を構成しなければならない。
Here, the above-described switched capacitor
このようにモバイル機器において低電圧動作の増幅回路が求められているが、一般的に広い同相入力範囲を持って低電圧動作ができるオペアンプを実現することは困難であるため、従来技術であるスイッチトキャパシタ差動増幅回路１では、低電圧化の実現が困難となる。
As described above, a low voltage operation amplifier circuit is required in a mobile device. However, it is generally difficult to realize an operational amplifier capable of operating at a low voltage with a wide common-mode input range. In the
本発明は、入力差動電圧に応じた出力電圧を出力する差動増幅回路であって、反転入力端子が第１のノードに接続され、非反転入力端子に基準電圧が入力され、出力端子から当該差動増幅回路の出力電圧を出力する第１の増幅器と、反転入力端子が第２のノードに接続され、非反転入力端子に前記基準電圧が入力される第２の増幅器と、一端に第１のノードが接続される第１〜第３の容量素子と、一端に第２のノードが接続される第４、第５の容量素子と、を有し、第１の状態では、前記第１、第２の増幅器の出力電圧が、それぞれ前記第１、第２のノードに印加され、且つ、前記第１の容量素子の他端に入力差動電圧の一方、前記第４の容量素子の他端に入力差動電圧の他方の電圧が印加され、且つ、前記第２、第３、第５の容量素子の他端に前記基準電圧が印加され、第２の状態では、前記第１、第２のノードをハイインピーダンスとし、且つ、前記第１の状態時に充電された前記第４、第５の容量素子の電荷量に応じて出力される前記第２の増幅器の出力電圧が、前記第３及び第５の容量素子の他端に印加され、且つ、前記第１の状態時に充電された前記第１〜第３の容量素子の電荷量に応じて出力される前記第１の増幅器の出力電圧が、前記第２の容量素子の他端に印加される差動増幅回路である。 The present invention is a differential amplifier circuit that outputs an output voltage corresponding to an input differential voltage, the inverting input terminal is connected to the first node, the reference voltage is input to the non-inverting input terminal, and the output terminal A first amplifier that outputs an output voltage of the differential amplifier circuit; a second amplifier having an inverting input terminal connected to the second node and the reference voltage input to a non-inverting input terminal; 1st to 3rd capacitive element to which one node is connected, and 4th and 5th capacitive element to which the 2nd node is connected to one end. The output voltage of the second amplifier is applied to the first and second nodes, respectively, and one of the input differential voltage and the other of the fourth capacitive element are connected to the other end of the first capacitive element. The other voltage of the input differential voltage is applied to the end, and other than the second, third, and fifth capacitive elements In the second state, the first and second nodes are set to high impedance, and the charge amounts of the fourth and fifth capacitive elements charged in the first state are applied in the second state. The output voltage of the second amplifier output in response to the first and third capacitors is applied to the other ends of the third and fifth capacitive elements, and is charged in the first state. In the differential amplifier circuit, an output voltage of the first amplifier that is output in accordance with a charge amount of the capacitive element is applied to the other end of the second capacitive element.
本発明にかかる差動増幅回路は、第１及び第２の増幅器の非反転入力端子には常に基準電圧が入力されている。このため、第１の状態から第２の状態、もしくは、第２の状態から第１の状態へ遷移しても、第１及び第２の増幅器の非反転入力端子の電圧は基準電圧で一定であり、第１及び第２の増幅器の反転入力端子に入力される電圧の変動がおこらない。このため、第１及び第２の増幅器が一定の同相電位で動作することが可能である。よって、本発明にかかる差動増幅回路は、オートゼロの機能を有しつつ、低電圧で動作可能な演算増幅器を利用でき、高精度且つ低電圧動作可能な差動増幅回路が実現可能となる。 In the differential amplifier circuit according to the present invention, the reference voltage is always input to the non-inverting input terminals of the first and second amplifiers. For this reason, even when the first state is changed to the second state or the second state is changed to the first state, the voltages of the non-inverting input terminals of the first and second amplifiers are constant at the reference voltage. Yes, the voltage input to the inverting input terminals of the first and second amplifiers does not vary. For this reason, the first and second amplifiers can operate at a constant common-mode potential. Therefore, the differential amplifier circuit according to the present invention can use an operational amplifier that has an auto-zero function and can operate at a low voltage, and can realize a differential amplifier circuit that can operate at a high accuracy and a low voltage.
本発明は、高精度且つ低電圧動作可能な増幅回路を提供できる。 The present invention can provide an amplifier circuit capable of high-precision and low-voltage operation.
発明の実施の形態１
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をＰＤＡや携帯電話等の携帯情報機器（モバイル機器）の計測回路で用いる差動増幅回路に適用したものである。 Hereinafter, a specific first embodiment to which the present invention is applied will be described in detail with reference to the drawings. In the first embodiment, the present invention is applied to a differential amplifier circuit used in a measurement circuit of a portable information device (mobile device) such as a PDA or a mobile phone.
図１に本実施の形態１にかかる計測回路ＭＥＴＥ１のブロック構成図を示す。図１に示すように、計測回路ＭＥＴＥ１は、差動増幅回路１００と、センサー部１０１と、マルチプレクサ部１０２と、ＡＤ変換回路１０３とを有する。
FIG. 1 shows a block diagram of a measurement circuit METE1 according to the first embodiment. As illustrated in FIG. 1, the measurement circuit METE1 includes a
センサー部１０１は、電圧、電流、温度、加速度、圧力、照度等の複数の物理量を電気信号に変化して後段のマルチプレクサ部１０２へ出力する。なお、センサー部１０１から出力される信号は、機器内のノイズ等を考慮して差動信号が出力される。
The
マルチプレクサ部１０２は、センサー部１０１から出力される複数の出力信号から１つを選択し、それを後段の差動増幅回路１００に出力する。
The
差動増幅回路１００は、マルチプレクサ部１０２からの差動入力信号を増幅し、且つ、ＡＤ変換回路１０３と共通の基準電位に従って上記増幅した信号を出力する。
The
ＡＤ変換回路１０３は、差動増幅回路１００で増幅されたアナログ信号をデジタル信号に変換して、出力する。
The
図２に、本発明の特徴部分である差動増幅回路１００の構成を示す。図２に示すように、差動増幅回路１００は、加算増幅部１１０と、逆相増幅部１２０と、スイッチ回路ＳＷ１３０と、差動入力端子Ｖｉｎ１０１、Ｖｉｎ１０２と、出力端子Ｖｏｕｔと、基準電圧入力端子Ｖｒｅｆとを有する。
FIG. 2 shows a configuration of a
加算増幅部１１０は、スイッチ回路ＳＷ１１１〜ＳＷ１１６と、キャパシタＣ１１１〜Ｃ１１３と、増幅器ＡＭＰ１１１とを有する。
The summing
スイッチ回路ＳＷ１１６は、差動入力端子Ｖｉｎ１０１とノードＮ１１１との間に接続される。キャパシタＣ１１２は、一端がノードＮ１１２、他端がノードＮ１１１に接続される。キャパシタＣ１１１は、一端がノードＮ１１２、他端がノードＮ１１３に接続される。キャパシタＣ１１３は、一端がノードＮ１１２、他端がノードＮ１１４に接続される。 The switch circuit SW116 is connected between the differential input terminal Vin101 and the node N111. Capacitor C112 has one end connected to node N112 and the other end connected to node N111. Capacitor C111 has one end connected to node N112 and the other end connected to node N113. Capacitor C113 has one end connected to node N112 and the other end connected to node N114.
スイッチ回路ＳＷ１１１は、ノードＮ１１３と基準電圧入力端子Ｖｒｅｆとの間に接続される。スイッチ回路ＳＷ１１２は、ノードＮ１１３と出力端子Ｖｏｕｔとの間に接続される。スイッチ回路ＳＷ１１３は、ノードＮ１１２と出力端子ｏｕｔとの間に接続される。スイッチ回路ＳＷ１１４は、ノードＮ１１４と基準電圧入力端子Ｖｒｅｆとの間に接続される。スイッチ回路ＳＷ１１５は、ノードＮ１１４とノードＮ１０１との間に接続される。 The switch circuit SW111 is connected between the node N113 and the reference voltage input terminal Vref. The switch circuit SW112 is connected between the node N113 and the output terminal Vout. The switch circuit SW113 is connected between the node N112 and the output terminal out. The switch circuit SW114 is connected between the node N114 and the reference voltage input terminal Vref. Switch circuit SW115 is connected between nodes N114 and N101.
増幅器ＡＭＰ１１１は、反転入力端子がノードＮ１１２、非反転入力端子が基準電圧入力端子Ｖｒｅｆ、出力端子が出力端子Ｖｏｕｔに接続される。 The amplifier AMP111 has an inverting input terminal connected to the node N112, a non-inverting input terminal connected to the reference voltage input terminal Vref, and an output terminal connected to the output terminal Vout.
逆相増幅部１２０は、スイッチ回路ＳＷ１２１〜ＳＷ１２６と、キャパシタＣ１２１〜Ｃ１２３と、増幅器ＡＭＰ１２１とを有する。
The
スイッチ回路ＳＷ１２６は、差動入力端子Ｖｉｎ１０２とノードＮ１２１との間に接続される。キャパシタＣ１２２は、一端がノードＮ１２２、他端がノードＮ１２１に接続される。キャパシタＣ１２１は、一端がノードＮ１２２、他端がノードＮ１２３に接続される。キャパシタＣ１２３は、一端がノードＮ１２２、他端がノードＮ１２４に接続される。 The switch circuit SW126 is connected between the differential input terminal Vin102 and the node N121. Capacitor C122 has one end connected to node N122 and the other end connected to node N121. Capacitor C121 has one end connected to node N122 and the other end connected to node N123. Capacitor C123 has one end connected to node N122 and the other end connected to node N124.
スイッチ回路ＳＷ１２１は、ノードＮ１２３と基準電圧入力端子Ｖｒｅｆとの間に接続される。スイッチ回路ＳＷ１２２は、ノードＮ１２３とノードＮ１０１との間に接続される。スイッチ回路ＳＷ１２３は、ノードＮ１２２とノードＮ１０１との間に接続される。スイッチ回路ＳＷ１２４は、ノードＮ１２４と基準電圧入力端子Ｖｒｅｆとの間に接続される。スイッチ回路ＳＷ１２５は、ノードＮ１２４と基準電圧入力端子Ｖｒｅｆとの間に接続される。 The switch circuit SW121 is connected between the node N123 and the reference voltage input terminal Vref. Switch circuit SW122 is connected between nodes N123 and N101. Switch circuit SW123 is connected between nodes N122 and N101. The switch circuit SW124 is connected between the node N124 and the reference voltage input terminal Vref. Switch circuit SW125 is connected between node N124 and reference voltage input terminal Vref.
増幅器ＡＭＰ１２１は、反転入力端子がノードＮ１２２、非反転入力端子が基準電圧入力端子Ｖｒｅｆ、出力端子がノードＮ１０１に接続される。スイッチ回路ＳＷ１３０は、ノードＮ１１１とノードＮ１２１との間に接続される。 The amplifier AMP121 has an inverting input terminal connected to the node N122, a non-inverting input terminal connected to the reference voltage input terminal Vref, and an output terminal connected to the node N101. Switch circuit SW130 is connected between nodes N111 and N121.
上記スイッチ回路ＳＷ１１１〜ＳＷ１１６、ＳＷ１２１〜ＳＷ１２６、ＳＷ１３０には、それぞれ図３に示すような制御信号Φ１またはΦ２が入力される。図３に示すように、第１の位相では、制御信号Φ１がハイレベル、制御信号Φ２がロウレベルとなる。また、第２の位相では、制御信号Φ１がロウレベル、制御信号Φ２がハイレベルとなる。スイッチ回路ＳＷ１１１、ＳＷ１１３、ＳＷ１１４、ＳＷ１１６、ＳＷ１２１、ＳＷ１２３、ＳＷ１２４、ＳＷ１２６は、制御信号Φ１がハイレベルのときオン状態、ロウレベルのときオフ状態となる。また、スイッチ回路ＳＷ１１２、ＳＷ１１５、ＳＷ１２２、ＳＷ１２５、ＳＷ１３０は、制御信号Φ２がハイレベルのときオン状態、ロウレベルのときオフ状態となる。 Control signals Φ1 or Φ2 as shown in FIG. 3 are input to the switch circuits SW111 to SW116, SW121 to SW126, and SW130, respectively. As shown in FIG. 3, in the first phase, the control signal Φ1 is at a high level and the control signal Φ2 is at a low level. In the second phase, the control signal Φ1 is at a low level and the control signal Φ2 is at a high level. The switch circuits SW111, SW113, SW114, SW116, SW121, SW123, SW124, and SW126 are turned on when the control signal Φ1 is at a high level and turned off when the control signal Φ1 is at a low level. The switch circuits SW112, SW115, SW122, SW125, and SW130 are turned on when the control signal Φ2 is at a high level and turned off when the control signal Φ2 is at a low level.
以下、差動増幅回路１００の動作を説明する。まず図３の第１の位相のときの差動増幅回路１００の動作を説明する。第１の位相のとき、スイッチ回路ＳＷ１１１、ＳＷ１１３、ＳＷ１１４、ＳＷ１１６、ＳＷ１２１、ＳＷ１２３、ＳＷ１２４、ＳＷ１２６がオン状態、スイッチ回路ＳＷ１１２、ＳＷ１１５、ＳＷ１２２、ＳＷ１２５、ＳＷ１３０がオフ状態となる。説明をわかりやすくするため、このときの各スイッチ回路を省略した差動増幅回路１００の構成を図４に示す。
Hereinafter, the operation of the
加算増幅部１１０では、図４に示すように、スイッチ回路ＳＷ１１６がオン状態となることから、キャパシタＣ１１２の他端が電気的に差動入力端子Ｖｉｎ１０１に接続される。また、スイッチ回路ＳＷ１１４、ＳＷ１１６がオン状態となることから、キャパシタＣ１１１およびＣ１１３のそれぞれの他端が電気的に基準電圧入力端子Ｖｒｅｆに接続される。なお、キャパシタＣ１１１〜Ｃ１１３の一端は常にノードＮ１１２に接続されている。
In the summing
また、スイッチ回路ＳＷ１１３がオン状態となることから、出力端子ＶｏｕｔとノードＮ１１２が電気的に接続される。このため、増幅器ＡＭＰ１１１は、ボルテージホロワ接続となる。更に、増幅器ＡＭＰ１１１の非反転入力端子には基準電圧入力端子Ｖｒｅｆから供給される基準電圧Ｖｒｅｆが印加されている。よって、増幅器ＡＭＰ１１１から、基準電圧Ｖｒｅｆに自身のオフセット誤差を含んだ電圧が出力される。 Further, since the switch circuit SW113 is turned on, the output terminal Vout and the node N112 are electrically connected. For this reason, the amplifier AMP111 has a voltage follower connection. Further, the reference voltage Vref supplied from the reference voltage input terminal Vref is applied to the non-inverting input terminal of the amplifier AMP111. Therefore, the amplifier AMP111 outputs a voltage including its own offset error in the reference voltage Vref.
以上のことから、キャパシタＣ１１２は、このノードＮ１１２の電圧と、差動入力端子Ｖｉｎ１０１に入力される差動入力信号の一方（以下、正極信号と称す）の電圧との電位差で充電される。また、キャパシタＣ１１１及びＣ１１３は、ノードＮ１１２の電圧（増幅器ＡＭＰ１１１の出力電圧）と、基準電圧Ｖｒｅｆとの電位差で充電される。 From the above, the capacitor C112 is charged with a potential difference between the voltage of the node N112 and the voltage of one of the differential input signals (hereinafter referred to as a positive signal) input to the differential input terminal Vin101. Further, the capacitors C111 and C113 are charged with a potential difference between the voltage of the node N112 (the output voltage of the amplifier AMP111) and the reference voltage Vref.
このような動作により、第１の位相のとき加算増幅部１１０では、正極信号の電圧をサンプリングするとともに、増幅器ＡＭＰ１１１のオフセット電圧のサンプリングを行う。
By such an operation, the
他方、逆相増幅部１２０では、図４に示すように、スイッチ回路ＳＷ１２６がオン状態となることから、キャパシタＣ１２２の他端が電気的に差動入力端子Ｖｉｎ１０２に接続される。また、スイッチ回路ＳＷ１２４、ＳＷ１２６がオン状態となることから、キャパシタＣ１２１およびＣ１２３のそれぞれの他端が電気的に基準電圧入力端子Ｖｒｅｆに接続される。なお、キャパシタＣ１２１〜Ｃ１２３の一端は常にノードＮ１１２に接続されている。
On the other hand, in the
また、スイッチ回路ＳＷ１２３がオン状態となることから、出力端子ＶｏｕｔとノードＮ１２２が電気的に接続される。このため、増幅器ＡＭＰ１２１は、ボルテージホロワ接続となる。更に、増幅器ＡＭＰ１２１の非反転入力端子には基準電圧入力端子Ｖｒｅｆから供給される基準電圧Ｖｒｅｆが印加されている。よって、増幅器ＡＭＰ１２１から、基準電圧Ｖｒｅｆに自身のオフセット誤差を含んだ電圧が出力される。 Further, since the switch circuit SW123 is turned on, the output terminal Vout and the node N122 are electrically connected. For this reason, the amplifier AMP121 becomes a voltage follower connection. Further, the reference voltage Vref supplied from the reference voltage input terminal Vref is applied to the non-inverting input terminal of the amplifier AMP121. Therefore, the amplifier AMP121 outputs a voltage including its own offset error in the reference voltage Vref.
以上のことから、キャパシタＣ１２２は、このノードＮ１２２の電圧と、差動入力端子Ｖｉｎ１０２に入力される差動入力信号の他方（以下、負極信号と称す）の電圧との電位差で充電される。また、キャパシタＣ１２１及びＣ１２３は、ノードＮ１２２の電圧（増幅器ＡＭＰ１２１の出力電圧）と、基準電圧Ｖｒｅｆとの電位差で充電される。 From the above, the capacitor C122 is charged with a potential difference between the voltage of the node N122 and the voltage of the other differential input signal (hereinafter referred to as a negative signal) input to the differential input terminal Vin102. Capacitors C121 and C123 are charged with a potential difference between the voltage at node N122 (the output voltage of amplifier AMP121) and reference voltage Vref.
このような動作により、第１の位相のとき逆相増幅部１２０では、負極信号の電圧をサンプリングするとともに、増幅器ＡＭＰ１２１のオフセット電圧のサンプリングを行う。
By such an operation, in the first phase, the
ここで、キャパシタＣ１１１〜Ｃ１１３、Ｃ１２１〜Ｃ１２３の静電容量の値をそれぞれＣ１１１〜Ｃ１１３、Ｃ１２１〜Ｃ１２３とする。また、差動入力端子Ｖｉｎ１０１、Ｖｉｎ１０２の電圧をＶｉｎ１０１、Ｖｉｎ１０２とする。また、増幅器ＡＭＰ１１１、１２１のオフセット電圧をそれぞれＶＯＦＦ１１１、ＶＯＦＦ１２１とする。 Here, the capacitance values of the capacitors C111 to C113 and C121 to C123 are respectively C111 to C113 and C121 to C123. The voltages of the differential input terminals Vin101 and Vin102 are assumed to be Vin101 and Vin102. Further, the offset voltages of the amplifiers AMP111 and 121 are set to VOFF111 and VOFF121, respectively.
そして、この第１の位相のときのキャパシタＣ１１１〜Ｃ１１３の一端側（ノードＮ１１２側）、Ｃ１２１〜Ｃ１２３の一端側（ノードＮ１２２側）の電極の電荷をそれぞれＱ１１１Ｐ１〜Ｑ１１３Ｐ１、Ｑ１２１Ｐ１〜Ｑ１２３Ｐ１とすると、このＱ１１１Ｐ１〜Ｑ１１３Ｐ１、Ｑ１２１Ｐ１〜Ｑ１２３Ｐ１は以下のような式となる。
次に、図３の第２の位相のときの差動増幅回路１００の動作を説明する。第２の位相のとき、スイッチ回路ＳＷ１１１、ＳＷ１１３、ＳＷ１１４、ＳＷ１１６、ＳＷ１２１、ＳＷ１２３、ＳＷ１２４、ＳＷ１２６がオフ状態、スイッチ回路ＳＷ１１２、ＳＷ１１５、ＳＷ１２２、ＳＷ１２５、ＳＷ１３０がオン状態となる。説明をわかりやすくするため、このときの各スイッチ回路を省略した差動増幅回路１００の構成を図５に示す。
Next, the operation of the
図５に示すように、第２の位相のとき、スイッチ回路ＳＷ１３０がオン状態となり、ノードＮ１１１とＮ１２１とが電気的に接続される。更に、スイッチ回路ＳＷ１１６及びＳＷ１２６がオフ状態となり、差動入力端子Ｖｉｎ１０１とＮ１１１、及び、差動入力端子Ｖｉｎ１０２とＮ１２１とが電気的に遮断される。このため、ノードＮ１１１とＮ１２１の接点の電位が等しくなる。 As shown in FIG. 5, in the second phase, the switch circuit SW130 is turned on, and the nodes N111 and N121 are electrically connected. Further, the switch circuits SW116 and SW126 are turned off, and the differential input terminals Vin101 and N111 and the differential input terminals Vin102 and N121 are electrically cut off. For this reason, the potentials of the contacts of the nodes N111 and N121 are equal.
また、逆相増幅部１２０では、スイッチ回路ＳＷ１２３がオフとなりノードＮ１２２とＮ１０１とが電気的に遮断される。また、スイッチ回路ＳＷ１２１がオフ、スイッチ回路ＳＷ１２２がオンとなることから、ノードＮ１２３とＮ１０１とが電気的に接続される。なお、スイッチ回路ＳＷ１２４がオフ、スイッチ回路ＳＷ１２５がオンとなるが、ノードＮ１２３は基準電圧入力端子Ｖｒｅｆとが電気的に接続されることに変わりがない。
Further, in the
第２の位相の場合、逆相増幅部１２０がこのような構成となることでノードＮ１２２がハイインピーダンス状態となる。よって、第１の位相で充電されたＣ１２１〜Ｃ１２３の一端側（ノードＮ１２２側）の総静電容量が保持される。そして、Ｃ１２１〜Ｃ１２３の一端側（ノードＮ１２２側）の総静電容量が、第２の位相でのノードＮ１２１、Ｎ１２３、Ｎ１２４の電位に応じてＣ１２１〜Ｃ１２３の一端側で再配分される。但し、第１の位相のときと同様、増幅器ＡＭＰ１２１の非反転入力端子には基準電圧Ｖｒｅｆが入力されており、上記電荷の再配分が起こっても、イマジナリショートによりノードＮ１２２の電圧が変動しない。この結果、第１の位相から第２の位相へ遷移しても、この遷移動作による影響を受けることなく、逆相増幅部１２０は、増幅器ＡＭＰ１２１のオフセット電圧の影響を打ち消し、基準電圧Ｖｒｅｆに対する負極信号の電圧の電位差を増幅してノードＮ１０１へ出力する。なお、第２の位相から第１の位相へ遷移した場合も同様である。
In the case of the second phase, the
他方、加算増幅部１１０では、スイッチ回路ＳＷ１１３がオフとなりノードＮ１１２と出力端子Ｖｏｕｔとが電気的に遮断される。また、スイッチ回路ＳＷ１１１がオフ、スイッチ回路ＳＷ１１２がオンとなることから、ノードＮ１１３と出力端子Ｖｏｕｔとが電気的に接続される。更に、スイッチ回路ＳＷ１１４がオフ、スイッチ回路ＳＷ１１５がオンとなることから、ノードＮ１１４とＮ１０１とが電気的に接続される。
On the other hand, in the summing
第２の位相の場合、加算増幅部１１０がこのような構成となることでノードＮ１１２がハイインピーダンス状態となる。よって、第１の位相で充電されたＣ１１１〜Ｃ１１３の一端側（ノードＮ１１２側）の総静電容量が保持される。そして、Ｃ１１１〜Ｃ１１３の一端側（ノードＮ１１２側）の総静電容量が、第２の位相でのノードＮ１１１、Ｎ１１３、Ｎ１１４、Ｎ１０１の電位に応じてＣ１１１〜Ｃ１１３の一端側で再配分される。但し、第１の位相のときと同様、増幅器ＡＭＰ１１１の非反転入力端子には基準電圧Ｖｒｅｆが入力されており、上記電荷の再配分が起こっても、イマジナリショートによりノードＮ１１２の電圧が変動しない。この結果、第１の位相から第２の位相へ遷移しても、この遷移動作による影響を受けることなく、加算増幅部１１０は、増幅器ＡＭＰ１１１のオフセット電圧の影響を打ち消し、基準電圧Ｖｒｅｆに対する正極信号の電圧の電位差を増幅して出力する。更に同時に、ノードＮ１０１に出力される逆相増幅部１２０の出力信号の電圧を、キャパシタＣ１１３を経由して受け取るため、このノードＮ１０１の電圧（逆相増幅部１２０の出力電圧）を、上述した電圧に加算して出力端子Ｖｏｕｔへ出力する。
In the case of the second phase, the
以下、このような第２の位相での差動増幅回路１００の動作を定量的に説明する。ここで、この第２の位相のときのノードＮ１０１の電位をＶＮ１０１Ｐ２とする。また、上述したようにノードＮ１１１とＮ１２１の接点の電位が等しくなるため、この接点の電位をＶＳＰ２とする。この場合、第２の位相となったときのキャパシタＣ１１２、Ｃ１２２のそれぞれの静電容量が等しくなるため、理想的にはＶＳＰ２は式（７）のようになる。
但し、製造ばらつき等からキャパシタＣ１１２、Ｃ１２２の静電容量が完全に一致することが難しいことと、差動入力端子Ｖｉｎ１０１、Ｖｉｎ１０２の寄生容量も存在するため、通常ＶＳＰ２の値が上記式（７）のようにならず、誤差が生じる。よって、この誤差の電圧をＶｅｒｒとして、式（７）を式（８）に置き換える。
ここで、第２の位相のときのキャパシタＣ１１１〜Ｃ１１３の一端側（ノードＮ１１２側）、Ｃ１２１〜Ｃ１２３の一端側（ノードＮ１２２側）の電極の電荷をそれぞれＱ１１１Ｐ２〜Ｑ１１３Ｐ２、Ｑ１２１Ｐ２〜Ｑ１２３Ｐ２とすると、このＱ１１１Ｐ２〜Ｑ１１３Ｐ２、Ｑ１２１Ｐ２〜Ｑ１２３Ｐ２は以下のような式となる。
ここで、第１の位相で蓄えられたキャパシタＣ１１１〜Ｃ１１３の一端側（ノードＮ１１２側）の総電荷量は、第２の位相でも保存される。このため、以下のような式が成立する。
ここで、式（１）〜式（３）、式（９）〜式（１１）を、式（１５）に代入すると、以下のような式（１６）が得られる。
さらに同様に、第１の位相で蓄えられたキャパシタＣ１２１〜Ｃ１２３の一端側（ノードＮ１２２側）の総電荷量は、第２の位相でも保存される。このため、以下のような式が成立する。
ここで、式（４）〜式（６）、式（１２）〜式（１４）を、式（１８）に代入すると、以下のような式（１９）が得られる。
上記式（１９）の左辺と右辺の同一項を整理すると、以下のような式（２０）が得られる。
When the same terms on the left side and the right side of the above equation (19) are rearranged, the following equation (20) is obtained.
式（１７）及び式（２０）からそれぞれＶＮ１０１Ｐ２を求め、更に、そのＶＮ１０１Ｐ２同士を等号で結び、Ｖｏｕｔを求めると、以下のような式（２１）が導き出せる。
ここで、本実施の形態１で最良の効果を得られる条件では、キャパシタＣ１１１とＣ１２１の静電容量を等しくし、且つ、キャパシタＣ１１２とＣ１２２の静電容量を等しくする。このため、キャパシタＣ１２２とＣ１２１の静電容量の比率と、キャパシタＣ１１２とＣ１１１の静電容量の比率とが等しくなる。この比率をＧＡＩＮとすると、以下のような式（２２）が得られる。
この式（２２）を式（２１）に代入すると、以下のような式（２３）が得られる。
更に、本実施の形態１で最良の効果を得られる条件では、キャパシタＣ１１１とＣ１１３の静電容量を等しくする。このため、式（２３）が以下の式（２４）となる。
よって、式（２４）に示されるように、差動増幅回路１００は、基準電圧Ｖｒｅｆを基準として、差動入力信号の電圧Ｖｉｎ１０１、Ｖｉｎ１０２の差を増幅率ＧＡＩＮで増幅した電圧をＶｏｕｔとして出力することができることがわかる。また、差動増幅回路１００では、差動入力端子Ｖｉｎ１０１、Ｖｉｎ１０２に入力される差動入力信号をサンプリングすると同時に、増幅器ＡＭＰ１１１、ＡＭＰ１２１のオフセット誤差もサンプリングするため、いわゆるオートゼロ機能も有する。更に、このオートゼロ機能、及び、製造ばらつきによるキャパシタの容量値の誤差等による出力電圧Ｖｏｕｔに対する影響を削減することもできる。
Therefore, as shown in Expression (24), the
ここで、従来のスイッチトキャパシタ差動増幅回路１では、上述したように第１の位相のときには、スイッチ回路Ｑ４がオンし、ノードＮ４、Ｎ３の電位が２．５Ｖで一定である。しかし、第２の位相のときには、スイッチ回路Ｑ７がオンとなり、増幅器ＡＭＰ１の出力電圧がキャパシタＣ４を経由してノードＮ４に伝達され、ノードＮ４、Ｎ３の電位が増幅器ＡＭＰ１の出力電圧（出力端子Ｖｏｕｔの電位）に応じて変動してしまっていた。
Here, in the conventional switched capacitor
この変動による影響を無視できる値とするためには、広い同相入力範囲を持ったオペアンプで増幅器ＡＭＰ１を構成しなければならなかった。しかし、一般的に広い同相入力範囲を持って低電圧動作ができるオペアンプを実現することは困難であるため、これでは携帯情報機器で求められている、例えば２．８Ｖ以下の低電圧動作の増幅回路が実現困難であった。 In order to make the influence of the fluctuation negligible, the amplifier AMP1 must be configured with an operational amplifier having a wide common-mode input range. However, since it is generally difficult to realize an operational amplifier that can operate at a low voltage with a wide common-mode input range, this requires amplification of a low-voltage operation of, for example, 2.8 V or less, which is required for portable information devices. The circuit was difficult to realize.
ここで、本実施の形態１の差動増幅回路１００では、加算増幅部１１０の増幅器ＡＭＰ１１１及び逆相増幅部１２０の増幅器ＡＭＰ１２１のそれぞれの非反転入力端子には、第１、第２の位相時であっても常に基準電圧Ｖｒｅｆが印加されている。このため、第１の位相から第２の位相へモードが変わっても、非反転入力端子に印加される基準電圧Ｖｒｅｆに変化がないため、従来のスイッチトキャパシタ差動増幅回路１のような、増幅器ＡＭＰ１１１、ＡＭＰ１２１の出力に連動した入力（ノードＮ１１１、Ｎ１１２及びＮ１２１、Ｎ１２２の電圧）の変動が発生しない。このため、従来のスイッチトキャパシタ差動増幅回路１のように、変動に対する影響を無視する程度にまで電源電圧を上げる必要がなく、低電圧で動作するオペアンプで増幅器ＡＭＰ１１１、ＡＭＰ１２１を利用することができる。このため、従来のスイッチトキャパシタ差動増幅回路１での、低電圧動作の増幅回路が実現困難という問題を解決することができ、携帯情報機器で使用可能な低電圧動作の増幅回路が実現可能となる。
Here, in the
更に、同相入力電圧の耐圧を要求される構成要素は、スイッチ回路ＳＷ１１６、ＳＷ１２６、ＳＷ１３０、キャパシタＣ１１２、Ｃ１２２のみとなり、増幅器ＡＭＰ１１１、ＡＭＰ１２１等のその他の構成要素には任意の耐圧を有していればよい。よって、スイッチ回路ＳＷ１１６、ＳＷ１２６、ＳＷ１３０、キャパシタＣ１１２、Ｃ１２２を所定の耐圧を有するよう設定することで、本実施の形態１の差動増幅回路１００は、容易に広い同相入力電圧範囲を持つことができる。
Furthermore, the only components that require a withstand voltage of the common-mode input voltage are the switch circuits SW116, SW126, SW130, and the capacitors C112, C122. Other components such as the amplifiers AMP111, AMP121, etc. have any withstand voltage. That's fine. Therefore, by setting the switch circuits SW116, SW126, SW130 and the capacitors C112, C122 to have a predetermined breakdown voltage, the
発明の実施の形態２
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２も、実施の形態１と同様、本発明を携帯情報機器の計測回路で用いる差動増幅回路に適用したものである。 Hereinafter, a specific second embodiment to which the present invention is applied will be described in detail with reference to the drawings. In the second embodiment, as in the first embodiment, the present invention is applied to a differential amplifier circuit used in a measurement circuit of a portable information device.
図６に本実施の形態２にかかる差動増幅回路２００の構成を示す。図６に示すように、差動増幅回路２００は、加算増幅部１１０と、逆相増幅部１２０と、スイッチ回路ＳＷ２１１、ＳＷ２２１と、差動入力端子Ｖｉｎ１０１、Ｖｉｎ１０２と、出力端子Ｖｏｕｔと、基準電圧入力端子Ｖｒｅｆとを有する。なお、図６に示された符号のうち、図２と同じ符号を付した構成は、図２と同じか又は類似の構成を示している。実施の形態２の差動増幅回路２００が、実施の形態１と異なるのは、スイッチ回路ＳＷ１３０の代わりに、スイッチ回路ＳＷ２１１、ＳＷ２２１が用いられている点である。よって、この相違点を重点的に説明し、その他の構成は実施の形態１と同様なため説明は省略する。
FIG. 6 shows a configuration of the
スイッチ回路ＳＷ２２１は、差動入力端子Ｖｉｎ１０１と、ノードＮ１２１との間に接続される。スイッチ回路ＳＷ２１１は、差動入力端子Ｖｉｎ１０２と、ノードＮ１１１との間に接続される。スイッチ回路ＳＷ２１１、ＳＷ２２１には、図３に示すような制御信号Φ２が入力される。スイッチ回路ＳＷ２１１、ＳＷ２２１は、制御信号Φ２がハイレベルのときオン状態、ロウレベルのときオフ状態となる。 The switch circuit SW221 is connected between the differential input terminal Vin101 and the node N121. The switch circuit SW211 is connected between the differential input terminal Vin102 and the node N111. A control signal Φ2 as shown in FIG. 3 is input to the switch circuits SW211 and SW221. The switch circuits SW211 and SW221 are turned on when the control signal Φ2 is at a high level, and turned off when the control signal Φ2 is at a low level.
以下、差動増幅回路２００の動作を説明する。まず図３の第１の位相のときの差動増幅回路２００の動作を説明する。第１の位相のとき、スイッチ回路ＳＷ１１１、ＳＷ１１３、ＳＷ１１４、ＳＷ１１６、ＳＷ１２１、ＳＷ１２３、ＳＷ１２４、ＳＷ１２６がオン状態、スイッチ回路ＳＷ１１２、ＳＷ１１５、ＳＷ１２２、ＳＷ１２５、ＳＷ２１１、ＳＷ２２１がオフ状態となる。説明をわかりやすくするため、このときの各スイッチ回路を省略した差動増幅回路２００の構成を図７に示す。なお、この図７からもわかるように、第１の位相のときの差動増幅回路２００の接続構成は、実施の形態１と同様となる。よって、動作も同様となるため、詳細な説明は省略する。
Hereinafter, the operation of the
結果として、第１の位相のとき加算増幅部１１０では、正極信号の電圧をサンプリングするとともに、増幅器ＡＭＰ１１１のオフセット電圧のサンプリングを行い、逆相増幅部１２０では、負極信号の電圧をサンプリングするとともに、増幅器ＡＭＰ１２１のオフセット電圧のサンプリングを行う。
As a result, in the first phase, the summing
ここで、実施の形態１と同様、キャパシタＣ１１１〜Ｃ１１３、Ｃ１２１〜Ｃ１２３の静電容量の値をそれぞれＣ１１１〜Ｃ１１３、Ｃ１２１〜Ｃ１２３とする。また、差動入力端子Ｖｉｎ１０１、Ｖｉｎ１０２の電圧をＶｉｎ１０１、Ｖｉｎ１０２とする。また、増幅器ＡＭＰ１１１、１２１のオフセット電圧をそれぞれＶＯＦＦ１１１、ＶＯＦＦ１２１とする。 Here, as in the first embodiment, the capacitance values of the capacitors C111 to C113 and C121 to C123 are C111 to C113 and C121 to C123, respectively. The voltages of the differential input terminals Vin101 and Vin102 are assumed to be Vin101 and Vin102. Further, the offset voltages of the amplifiers AMP111 and 121 are set to VOFF111 and VOFF121, respectively.
そして、この第１の位相のときのキャパシタＣ１１１〜Ｃ１１３の一端側（ノードＮ１１２側）、Ｃ１２１〜Ｃ１２３の一端側（ノードＮ１２２側）の電極の電荷をそれぞれＱ１１１Ｐ１〜Ｑ１１３Ｐ１、Ｑ１２１Ｐ１〜Ｑ１２３Ｐ１とすると、このＱ１１１Ｐ１〜Ｑ１１３Ｐ１、Ｑ１２１Ｐ１〜Ｑ１２３Ｐ１は以下のような式となる。
次に、図３の第２の位相のときの差動増幅回路２００の動作を説明する。第２の位相のとき、スイッチ回路ＳＷ１１１、ＳＷ１１３、ＳＷ１１４、ＳＷ１１６、ＳＷ１２１、ＳＷ１２３、ＳＷ１２４、ＳＷ１２６がオフ状態、スイッチ回路ＳＷ１１２、ＳＷ１１５、ＳＷ１２２、ＳＷ１２５、ＳＷ２１１、ＳＷ２２１がオン状態となる。説明をわかりやすくするため、このときの各スイッチ回路を省略した差動増幅回路２００の構成を図８に示す。
Next, the operation of the
図８に示すように、第２の位相のとき、スイッチ回路ＳＷ１１６、ＳＷ１２６がオフ状態、スイッチ回路ＳＷ２１１、ＳＷ２２１がオン状態となり、差動入力端子Ｖｉｎ１０１とＮ１１１、差動入力端子Ｖｉｎ１０２とＮ１２１とが電気的に遮断され、差動入力端子Ｖｉｎ１０１とＮ１２１、差動入力端子Ｖｉｎ１０２とＮ１１１とが電気的に接続される。このため、ノードＮ１１１には差動入力端子Ｖｉｎ１０２に入力される負極信号が印加され、ノードＮ１２１には差動入力端子Ｖｉｎ１０１に入力される正極信号が印加される。その他の接続構成は実施の形態１と同様となる。 As shown in FIG. 8, in the second phase, the switch circuits SW116 and SW126 are turned off, the switch circuits SW211 and SW221 are turned on, and the differential input terminals Vin101 and N111 and the differential input terminals Vin102 and N121 are connected. Electrically disconnected and the differential input terminals Vin101 and N121 and the differential input terminals Vin102 and N111 are electrically connected. Therefore, a negative signal input to the differential input terminal Vin102 is applied to the node N111, and a positive signal input to the differential input terminal Vin101 is applied to the node N121. Other connection configurations are the same as those in the first embodiment.
つまり、第２の位相において、実施の形態１と同様、逆相増幅部１２０では、ノードＮ１２２がハイインピーダンス状態となる。このため、第１の位相で充電されたＣ１２１〜Ｃ１２３の一端側（ノードＮ１２２側）の総静電容量が保持される。そして、Ｃ１２１〜Ｃ１２３の一端側（ノードＮ１２２側）の総静電容量が、第２の位相でのノードＮ１２１、Ｎ１２３、Ｎ１２４の電位に応じてＣ１２１〜Ｃ１２３の一端側で再配分される。この結果、逆相増幅部１２０は、正極信号の電圧をサンプリングしつつ、増幅器ＡＭＰ１２１のオフセット電圧の影響を打ち消し、基準電圧Ｖｒｅｆに対する負極信号の電圧の電位差を増幅してノードＮ１０１へ出力する。
That is, in the second phase, as in the first embodiment, in the
加算増幅部１１０でも、実施の形態１と同様、第２の位相において、ノードＮ１１２がハイインピーダンス状態となる。このため、第１の位相で充電されたＣ１１１〜Ｃ１１３の一端側（ノードＮ１１２側）の総静電容量が保持される。そして、Ｃ１１１〜Ｃ１１３の一端側（ノードＮ１１２側）の総静電容量が、第２の位相でのノードＮ１１１、Ｎ１１３、Ｎ１１４、Ｎ１０１の電位に応じてＣ１１１〜Ｃ１１３の一端側で再配分される。この結果、加算増幅部１１０は、負極信号の電圧をサンプリングしつつ、増幅器ＡＭＰ１１１のオフセット電圧の影響を打ち消し、基準電圧Ｖｒｅｆに対する正極信号の電圧の電位差を増幅して出力し、更に同時に、ノードＮ１０１に出力される逆相増幅部１２０の出力信号の電圧を、キャパシタＣ１１３を経由して受け取るため、このノードＮ１０１の電圧（逆相増幅部１２０の出力電圧）を、上述した電圧に加算して出力端子Ｖｏｕｔへ出力する。
In
以下、このような第２の位相での差動増幅回路２００の動作を定量的に説明する。ここで、この第２の位相のときの出力端子Ｖｏｕｔの電位をＶｏｕｔＰ２、ノードＮ１０１の電位をＶＮ１０１Ｐ２とする。
Hereinafter, the operation of the
また、第２の位相のときのキャパシタＣ１１１〜Ｃ１１３の一端側（ノードＮ１１２側）、Ｃ１２１〜Ｃ１２３の一端側（ノードＮ１２２側）の電極の電荷をそれぞれＱ１１１Ｐ２〜Ｑ１１３Ｐ２、Ｑ１２１Ｐ２〜Ｑ１２３Ｐ２とすると、このＱ１１１Ｐ２〜Ｑ１１３Ｐ２、Ｑ１２１Ｐ２〜Ｑ１２３Ｐ２は以下のような式となる。
ここで、第１の位相で蓄えられたキャパシタＣ１１１〜Ｃ１１３の一端側（ノードＮ１１２側）の総電荷量は、第２の位相でも保存される。このため、以下のような式が成立する。
ここで、式（２５）〜式（２７）、式（３１）〜式（３３）を、式（３７）に代入すると、以下のような式（３８）が得られる。
上記式（３８）の左辺と右辺の同一項を整理すると、以下のような式（３９）が得られる。
When the same terms on the left side and the right side of the above equation (38) are arranged, the following equation (39) is obtained.
さらに同様に、第１の位相で蓄えられたキャパシタＣ１２１〜Ｃ１２３の一端側（ノードＮ１２２側）の総電荷量は、第２の位相でも保存される。このため、以下のような式が成立する。
ここで、式（２８）〜式（３０）、式（３４）〜式（３６）を、式（４０）に代入すると、以下のような式（４１）が得られる。
上記式（４１）の左辺と右辺の同一項を整理すると、以下のような式（４２）が得られる。
When the same terms on the left and right sides of the above equation (41) are arranged, the following equation (42) is obtained.
式（３９）及び式（４２）からそれぞれＶＮ１０１Ｐ２を求め、更に、そのＶＮ１０１Ｐ２同士を等号で結び、Ｖｏｕｔを求めると、以下のような式（４３）が導き出せる。
ここで、本実施の形態２で最良の効果を得られる条件では、キャパシタＣ１１１とＣ１２１の静電容量を等しくし、且つ、キャパシタＣ１１２とＣ１２２の静電容量を等しくする。このため、キャパシタＣ１２２とＣ１２１の静電容量の比率と、キャパシタＣ１１２とＣ１１１の静電容量の比率とが等しくなる。この比率をＧＡＩＮとすると、以下のような式（４４）が得られる。
この式（４４）を式（４３）に代入すると、以下のような式（４５）が得られる。
更に、本実施の形態１で最良の効果を得られる条件では、キャパシタＣ１１１とＣ１１３の静電容量を等しくする。このため、式（４５）が以下の式（４６）となる。
よって、式（４６）に示されるように、差動増幅回路２００は、基準電圧Ｖｒｅｆを基準として、差動入力信号の電圧Ｖｉｎ１０１、Ｖｉｎ１０２の差を増幅率２ＧＡＩＮで増幅した電圧をＶｏｕｔとして出力することができることがわかる。このゲイン（増幅率）は、実施の形態１の式（２４）と比較して２倍の利得となっている。つまり、実施の形態２の差動増幅回路２００は、実施の形態１の差動増幅回路１００と比較して２倍の利得を得ること可能となる。反対に、差動増幅回路２００が、差動増幅回路１００と同様の利得を得る場合には、キャパシタＣ１１２に対するキャパシタＣ１１１の比率、及び、キャパシタＣ１２１に対するキャパシタＣ１２２の比率を小さくすることができる。よって、回路面積の削減が可能となり、製造コストの低減が可能となる。その他の効果は、実施の形態１と同様である。
Therefore, as shown in Expression (46), the
発明の実施の形態３ Embodiment 3 of the Invention
以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。この実施の形態３も、実施の形態１と同様、本発明を携帯情報機器の計測回路で用いる差動増幅回路に適用したものである。 Hereinafter, a specific third embodiment to which the present invention is applied will be described in detail with reference to the drawings. In the third embodiment, as in the first embodiment, the present invention is applied to a differential amplifier circuit used in a measurement circuit of a portable information device.
図９に本実施の形態３にかかる差動増幅回路３００の構成を示す。図９に示すように、差動増幅回路３００は、加算増幅部３１０と、逆相増幅部３２０と、スイッチ回路ＳＷ１３０と、差動入力端子Ｖｉｎ１０１、Ｖｉｎ１０２と、出力端子Ｖｏｕｔと、基準電圧入力端子Ｖｒｅｆとを有する。
FIG. 9 shows a configuration of the
加算増幅部１１０は、スイッチ回路ＳＷ１１１〜ＳＷ１１６、ＳＷ３１１〜ＳＷ３１４と、キャパシタＣ１１１〜Ｃ１１３、Ｃ３１１、Ｃ３１２と、増幅器ＡＭＰ１１１とを有する。逆相増幅部１２０は、スイッチ回路ＳＷ１２１〜ＳＷ１２６、ＳＷ３２１〜ＳＷ３２４と、キャパシタＣ１２１〜Ｃ１２３、Ｃ３２１、Ｃ３２２と、増幅器ＡＭＰ１２１とを有する。
The summing
なお、図９に示された符号のうち、図２と同じ符号を付した構成は、図２と同じか又は類似の構成を示している。実施の形態３の差動増幅回路３００が、実施の形態１と異なるのは、スイッチ回路ＳＷ３１１〜ＳＷ３１４、ＳＷ３２１〜ＳＷ３２４、キャパシタＣ３１１、Ｃ３１２、Ｃ３２１、Ｃ３２２を更に有している点である。よって、この相違点を重点的に説明し、その他の構成は実施の形態１と同様なため説明は省略する。
In addition, the structure which attached | subjected the code | symbol same as FIG. 2 among the code | symbols shown in FIG. 9 has shown the structure similar to or similar to FIG. The
スイッチ回路ＳＷ３１３は、ノードＮ１１１とノードＮ３１１との間に接続される。スイッチ回路ＳＷ３１１は、ノードＮ３１１とノードＮ１１３との間に接続される。スイッチ回路ＳＷ３１２は、ノードＮ１１１とノードＮ３１２との間に接続される。スイッチ回路ＳＷ３１４は、ノードＮ３１２とノードＮ１１４との間に接続される。 Switch circuit SW313 is connected between nodes N111 and N311. Switch circuit SW311 is connected between nodes N311 and N113. Switch circuit SW312 is connected between nodes N111 and N312. Switch circuit SW314 is connected between nodes N312 and N114.
キャパシタＣ３１１は、一端がノードＮ１１２、他端がノードＮ３１１に接続される。キャパシタＣ３１２は、一端がノードＮ１１２、他端がノードＮ３１２に接続される。 Capacitor C311 has one end connected to node N112, and the other end connected to node N311. Capacitor C312 has one end connected to node N112 and the other end connected to node N312.
スイッチ回路ＳＷ３２３は、ノードＮ１２１とノードＮ３２１との間に接続される。スイッチ回路ＳＷ３２１は、ノードＮ３２１とノードＮ１２３との間に接続される。スイッチ回路ＳＷ３２２は、ノードＮ１２１とノードＮ３２２との間に接続される。スイッチ回路ＳＷ３２４は、ノードＮ３２２とノードＮ１２４との間に接続される。 Switch circuit SW323 is connected between nodes N121 and N321. Switch circuit SW321 is connected between nodes N321 and N123. Switch circuit SW322 is connected between nodes N121 and N322. Switch circuit SW324 is connected between nodes N322 and N124.
キャパシタＣ３２１は、一端がノードＮ１２２、他端がノードＮ３２１に接続される。キャパシタＣ３２２は、一端がノードＮ１２２、他端がノードＮ３２２に接続される。その他の接続構成は、実施の形態１と同様である。 Capacitor C321 has one end connected to node N122 and the other end connected to node N321. Capacitor C322 has one end connected to node N122 and the other end connected to node N322. Other connection configurations are the same as those in the first embodiment.
スイッチ回路ＳＷ３１１、ＳＷ３１４、ＳＷ３２１、ＳＷ３２４は、それぞれ利得設定制御信号Ｌｇに応じてオン状態、オフ状態が制御される。例えば、利得設定制御信号Ｌｇがハイレベルのときオン状態、ロウレベルのときオフ状態となる。スイッチ回路ＳＷ３１２、ＳＷ３１３、ＳＷ３２２、ＳＷ３２３は、それぞれ利得設定制御信号Ｈｇに応じてオン状態、オフ状態が制御される。例えば、利得設定制御信号Ｈｇがハイレベルのときオン状態、ロウレベルのときオフ状態となる。なお、利得設定制御信号Ｌｇ、Ｈｇは、一方がハイレベルの場合、他方がロウレベルとなる。 The switch circuits SW311, SW314, SW321, and SW324 are controlled to be turned on and off according to the gain setting control signal Lg, respectively. For example, the gain setting control signal Lg is turned on when it is at a high level, and turned off when it is at a low level. The switch circuits SW312, SW313, SW322, and SW323 are controlled to be turned on and off according to the gain setting control signal Hg, respectively. For example, the gain setting control signal Hg is turned on when it is at a high level and turned off when it is at a low level. When one of the gain setting control signals Lg and Hg is at a high level, the other is at a low level.
以下、差動増幅回路３００の動作を説明する。まず、利得設定制御信号Ｌｇによりスイッチ回路ＳＷ３１１、ＳＷ３１４、ＳＷ３２１、ＳＷ３２４がオフ状態、利得設定制御信号Ｈｇによりスイッチ回路ＳＷ３１２、ＳＷ３１３、ＳＷ３２２、ＳＷ３２３がオン状態（以下、この状態を高利得設定と称す）の場合を考える。説明をわかりやすくするため、この高利得設定時の構成を図１０に示す。
Hereinafter, the operation of the
図１０に示すように、高利得設定時では、加算増幅部３１０のスイッチ回路ＳＷ３１２、ＳＷ３１３がオンとなるためノードＮ１１１とＮ３１１、ノードＮ１１１とＮ３１２が電気的に接続され、スイッチ回路ＳＷ３１１、ＳＷ３１４がオフとなるためノードＮ１１３とＮ３１１、ノードＮ１１４とＮ３１２が電気的に遮断される。 As shown in FIG. 10, when the high gain is set, the switch circuits SW312 and SW313 of the summing amplifier 310 are turned on, so that the nodes N111 and N311 and the nodes N111 and N312 are electrically connected, and the switch circuits SW311 and SW314 are connected. Since it is turned off, the nodes N113 and N311 and the nodes N114 and N312 are electrically disconnected.
また、逆相増幅部３２０のスイッチ回路ＳＷ３２２、ＳＷ３２３がオンとなるためノードＮ１２１とＮ３２１、ノードＮ１２１とＮ３２２が電気的に接続され、スイッチ回路ＳＷ３２１、ＳＷ３２４がオフとなるためノードＮ１２３とＮ３２１、ノードＮ１２４とＮ３２２が電気的に遮断される。 In addition, since the switch circuits SW322 and SW323 of the antiphase amplifier 320 are turned on, the nodes N121 and N321 and the nodes N121 and N322 are electrically connected, and the switch circuits SW321 and SW324 are turned off, so that the nodes N123 and N321 are connected. N124 and N322 are electrically disconnected.
このため、加算増幅部３１０では、ノードＮ１１１とＮ１１２との間で、キャパシタＣ１１２、Ｃ３１１、Ｃ３１２が並列接続され、この３つのキャパシタの合成容量がノードＮ１１１とＮ１１２との間に存在することになる。また、逆相増幅部３２０では、ノードＮ１２１とＮ１２２との間で、キャパシタＣ１２２、Ｃ３２１、Ｃ３２２が並列接続され、この３つのキャパシタの合成容量がノードＮ１２１とＮ１２２との間に存在することになる。 Therefore, in addition amplifier 310, capacitors C112, C311 and C312 are connected in parallel between nodes N111 and N112, and the combined capacitance of these three capacitors exists between nodes N111 and N112. . In anti-phase amplification section 320, capacitors C122, C321, and C322 are connected in parallel between nodes N121 and N122, and the combined capacitance of these three capacitors exists between nodes N121 and N122. .
その後、このような高利得設定の下で、スイッチ回路ＳＷ１１１〜ＳＷ１１６、ＳＷ１２１〜ＳＷ１２６には、図３に示すような制御信号Φ１、Φ２が入力される。このため、実施の形態１で説明したのと同様の動作が行われる。 Thereafter, under such a high gain setting, control signals Φ1 and Φ2 as shown in FIG. 3 are input to the switch circuits SW111 to SW116 and SW121 to SW126. For this reason, the same operation as described in the first embodiment is performed.
ここで、本実施の形態３で最良の効果を得られる条件では、実施の形態１と同様、ノードＮ１１２とＮ１１３との間の静電容量（キャパシタＣ１１１の容量）とノードＮ１２２とＮ１２３との間の静電容量（キャパシタＣ１２１の容量）とを等しくし、且つ、ノードＮ１１２とＮ１１１との間の静電容量（キャパシタＣ１１２、Ｃ３１１、Ｃ３１２の合成容量）とノードＮ１２２とＮ１２１との間の静電容量（キャパシタＣ１２２、Ｃ３２１、Ｃ３２２の合成容量）とを等しくする。このため、キャパシタＣ１２２、Ｃ３２１、Ｃ３２２の合成容量とＣ１２１の静電容量の比率と、キャパシタＣ１１２とＣ１１１、Ｃ３１１、Ｃ３１２の合成容量の静電容量の比率とが等しくなる。この比率は、実施の形態１と同様、差動増幅回路３００の利得を決定する要因であり、この利得ＧＡＩＮ＿Ｈｇは、以下の式（４７）となる。
次に、利得設定制御信号Ｌｇによりスイッチ回路ＳＷ３１１、ＳＷ３１４、ＳＷ３２１、ＳＷ３２４がオン状態、利得設定制御信号Ｈｇによりスイッチ回路ＳＷ３１２、ＳＷ３１３、ＳＷ３２２、ＳＷ３２３がオフ状態（以下、この状態を低利得設定と称す）の場合を考える。説明をわかりやすくするため、この低利得設定時の構成を図１１に示す。 Next, the switch circuits SW311, SW314, SW321, and SW324 are turned on by the gain setting control signal Lg, and the switch circuits SW312, SW313, SW322, and SW323 are turned off by the gain setting control signal Hg (hereinafter, this state is referred to as low gain setting). )). For ease of explanation, FIG. 11 shows the configuration when this low gain is set.
図１１に示すように、低利得設定時では、加算増幅部３１０のスイッチ回路ＳＷ３１２、ＳＷ３１３がオフとなるためノードＮ１１１とＮ３１１、ノードＮ１１１とＮ３１２が電気的に遮断され、スイッチ回路ＳＷ３１１、ＳＷ３１４がオンとなるためノードＮ１１３とＮ３１１、ノードＮ１１４とＮ３１２が電気的に接続される。 As shown in FIG. 11, when the low gain is set, the switch circuits SW312 and SW313 of the summing amplifier 310 are turned off, so that the nodes N111 and N311 and the nodes N111 and N312 are electrically disconnected, and the switch circuits SW311 and SW314 are Since it is turned on, nodes N113 and N311 and nodes N114 and N312 are electrically connected.
また、逆相増幅部３２０のスイッチ回路ＳＷ３２２、ＳＷ３２３がオフとなるためノードＮ１２１とＮ３２１、ノードＮ１２１とＮ３２２が電気的に遮断され、スイッチ回路ＳＷ３２１、ＳＷ３２４がオンとなるためノードＮ１２３とＮ３２１、ノードＮ１２４とＮ３２２が電気的に接続される。 Further, since the switch circuits SW322 and SW323 of the antiphase amplifier 320 are turned off, the nodes N121 and N321 and the nodes N121 and N322 are electrically cut off, and the switch circuits SW321 and SW324 are turned on, so that the nodes N123 and N321 are connected. N124 and N322 are electrically connected.
このため、加算増幅部３１０では、ノードＮ１１２とＮ１１３との間で、キャパシタＣ１１１、Ｃ３１１が並列接続され、この２つのキャパシタの合成容量がノードＮ１１２とＮ１１３との間に存在することになる。更に、ノードＮ１１２とＮ１１４との間で、キャパシタＣ１１３、Ｃ３１２が並列接続され、この２つのキャパシタの合成容量がノードＮ１１２とＮ１１４との間に存在することになる。 Therefore, in the summing amplifier 310, the capacitors C111 and C311 are connected in parallel between the nodes N112 and N113, and the combined capacitance of the two capacitors exists between the nodes N112 and N113. Further, capacitors C113 and C312 are connected in parallel between the nodes N112 and N114, and the combined capacitance of these two capacitors exists between the nodes N112 and N114.
また、逆相増幅部３２０では、ノードＮ１２２とＮ１２３との間で、キャパシタＣ１２１、Ｃ３２１が並列接続され、この２つのキャパシタの合成容量がノードＮ１２２とＮ１２３との間に存在することになる。更に、ノードＮ１２２とＮ１２４との間で、キャパシタＣ１２３、Ｃ３２２が並列接続され、この２つのキャパシタの合成容量がノードＮ１２２とＮ１２４との間に存在することになる。 In anti-phase amplification section 320, capacitors C121 and C321 are connected in parallel between nodes N122 and N123, and the combined capacitance of these two capacitors exists between nodes N122 and N123. Further, capacitors C123 and C322 are connected in parallel between the nodes N122 and N124, and the combined capacitance of these two capacitors exists between the nodes N122 and N124.
その後、このような低利得設定の下で、スイッチ回路ＳＷ１１１〜ＳＷ１１６、ＳＷ１２１〜ＳＷ１２６には、図３に示すような制御信号Φ１、Φ２が入力される。このため、実施の形態１で説明したのと同様の動作が行われる。 Thereafter, control signals Φ1 and Φ2 as shown in FIG. 3 are input to the switch circuits SW111 to SW116 and SW121 to SW126 under such a low gain setting. For this reason, the same operation as described in the first embodiment is performed.
ここで、本実施の形態３で最良の効果を得られる条件では、実施の形態１と同様、ノードＮ１１２とＮ１１３との間の静電容量（キャパシタＣ１１１、Ｃ３１１の合成容量）とノードＮ１２２とＮ１２３との間の静電容量（キャパシタＣ１２１、Ｃ３２１の合成容量）とを等しくし、且つ、ノードＮ１１２とＮ１１１との間の静電容量（キャパシタＣ１１２の容量）とノードＮ１２２とＮ１２１との間の静電容量（キャパシタＣ１２２の容量）とを等しくする。このため、キャパシタＣ１２２の容量とＣ１２１、Ｃ３２１の合成容量の静電容量の比率と、キャパシタＣ１１２の容量とＣ１１１、Ｃ３１１の合成容量の静電容量の比率とが等しくなる。この比率は、実施の形態１と同様、差動増幅回路３００の利得を決定する要因であり、この利得ＧＡＩＮ＿Ｌｇは、以下の式（４８）となる。
このように、本実施の形態３の差動増幅回路３００では、利得設定制御信号Ｌｇ、Ｈｇに応じて、式（４７）、式（４８）に示すように高利得のＧＡＩＮ＿Ｈｇ、低利得のＧＡＩＮ＿Ｌｇに切り替えることが可能である。また、図１１の差動増幅回路３００は、実施の形態１の構成を利用しているが、実施の形態２の構成を利用して、上述したように高利得、低利得を切り替えるようにしても良い。
As described above, in the
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、差動増幅回路１００、２００、３００において、スイッチ回路ＳＷ１２４、ＳＷ１２５はどちらもノードＮ１２４と基準電圧入力端子Ｖｒｅｆとの間に接続され、並列関係となっている。このため、スイッチ回路ＳＷ１２４、ＳＷ１２５のうち一方を削除した構成としてもよい。この場合、この削除したスイッチ回路分の回路規模を削減できる。また、ノードＮ１２４と基準電圧入力端子Ｖｒｅｆを直接接続する構成としてもよい。この場合、２つのスイッチ回路分の回路規模を削減できる。
Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention. For example, in the
但し、スイッチ回路ＳＷ１２４、ＳＷ１２５を削減していない、実施の形態１〜３で示した構成では、加算増幅部１１０と逆相増幅部１２０とが対称の回路構成となっているため、素子の設計パラメータの設定が簡単となり、設計が容易となる。よって、回路規模の削減という点ではデメリットであるが、設計コストの低減化、迅速化が可能となるメリットを有していることを念のため記載する。
However, in the configuration shown in the first to third embodiments in which the switch circuits SW124 and SW125 are not reduced, the
ＭＥＴＥ１ 計測回路
１００、２００、３００ 差動増幅回路
１０１ センサー部
１０２ マルチプレクサ部
１０３ ＡＤ変換回路
１１０ 加算増幅部
１２０ 逆相増幅部
Ｖｉｎ１０１、Ｖｉｎ１０２ 差動入力端子
Ｖｏｕｔ 出力端子
Ｖｒｅｆ 基準電圧入力端子
ＳＷ１１１〜ＳＷ１１６、ＳＷ１２１〜ＳＷ１２６、ＳＷ１３０、ＳＷ２１１、ＳＷ２２１、ＳＷ３１１〜ＳＷ３１４、ＳＷ３２１〜ＳＷ３２４ スイッチ回路
Ｃ１１１〜Ｃ１１３、Ｃ１２１〜Ｃ１２３、Ｃ３１１、Ｃ３１２、Ｃ３２１、Ｃ３２２ キャパシタ
Claims (12)
反転入力端子が第１のノードに接続され、非反転入力端子に基準電圧が入力され、出力端子から当該差動増幅回路の出力電圧を出力する第１の増幅器と、
反転入力端子が第２のノードに接続され、非反転入力端子に前記基準電圧が入力される第２の増幅器と、
一端に第１のノードが接続される第１〜第３の容量素子と、
一端に第２のノードが接続される第４、第５の容量素子と、を有し、
第１の状態では、
前記第１、第２の増幅器の出力電圧が、それぞれ前記第１、第２のノードに印加され、
且つ、前記第１の容量素子の他端に入力差動電圧の一方、前記第４の容量素子の他端に入力差動電圧の他方の電圧が印加され、
且つ、前記第２、第３、第５の容量素子の他端に前記基準電圧が印加され、
第２の状態では、
前記第１、第２のノードをハイインピーダンスとし、
且つ、前記第１の状態時に充電された前記第４、第５の容量素子の電荷量に応じて出力される前記第２の増幅器の出力電圧が、前記第３及び第５の容量素子の他端に印加され、
且つ、前記第１の状態時に充電された前記第１〜第３の容量素子の電荷量に応じて出力される前記第１の増幅器の出力電圧が、前記第２の容量素子の他端に印加される
差動増幅回路。 A differential amplifier circuit that outputs an output voltage corresponding to an input differential voltage,
A first amplifier having an inverting input terminal connected to the first node, a reference voltage input to the non-inverting input terminal, and an output voltage of the differential amplifier circuit from the output terminal;
A second amplifier having an inverting input terminal connected to a second node and a non-inverting input terminal receiving the reference voltage;
First to third capacitive elements having a first node connected to one end;
And fourth and fifth capacitive elements connected to the second node at one end,
In the first state,
Output voltages of the first and second amplifiers are applied to the first and second nodes, respectively;
In addition, one input differential voltage is applied to the other end of the first capacitive element, and the other input differential voltage is applied to the other end of the fourth capacitive element.
And the reference voltage is applied to the other ends of the second, third, and fifth capacitive elements,
In the second state,
The first and second nodes are set to high impedance,
In addition, the output voltage of the second amplifier output in accordance with the amount of charge of the fourth and fifth capacitive elements charged in the first state is other than the third and fifth capacitive elements. Applied to the edge,
In addition, the output voltage of the first amplifier that is output according to the charge amount of the first to third capacitive elements charged in the first state is applied to the other end of the second capacitive element. Differential amplifier circuit.
前記第２、第５の容量素子の容量値が実質的に同様である
請求項１に記載の差動増幅回路。 The capacitance values of the first and fourth capacitive elements are substantially the same,
The differential amplifier circuit according to claim 1, wherein capacitance values of the second and fifth capacitive elements are substantially the same.
請求項２に記載の差動増幅回路。 The differential amplifier circuit according to claim 2, wherein capacitance values of the second and third capacitive elements are substantially the same.
請求項１〜請求項３のいずれか１項に記載の差動増幅回路。 4. The differential amplifier circuit according to claim 1, wherein, in the second state, the other end of the first capacitive element and the other end of the second capacitive element are connected. 5. .
前記第１の状態で非導通、前記第２の状態で導通となる第８〜第１１のスイッチ回路とを有し、
前記第１のスイッチ回路は、前記入力差動電圧の一方を入力する第１の入力端子と、前記第１の容量素子の他端との間に接続され、
前記第２のスイッチ回路は、前記基準電圧が供給される基準電圧入力端子と、前記第１の容量素子の他端との間に接続され、
前記第３のスイッチ回路は、前記第１の増幅器の出力端子と、前記第１の増幅器の反転入力端子との間に接続され、
前記第４のスイッチ回路は、前記基準電圧入力端子と、前記第３の容量素子の他端との間に接続され、
前記第５のスイッチ回路は、前記入力差動電圧の他方を入力する第２の入力端子と、前記第４の容量素子の他端との間に接続され、
前記第６のスイッチ回路は、前記基準電圧入力端子と、前記第５の容量素子の他端との間に接続され、
前記第７のスイッチ回路は、前記第２の増幅器の出力端子と、前記第２の増幅器の反転入力端子との間に接続され、
前記第８のスイッチ回路は、前記第１の増幅器の出力端子と、前記第２の容量素子の他端との間に接続され、
前記第９のスイッチ回路は、前記第２の増幅器の出力端子と、前記第３の容量素子の他端との間に接続され、
前記第１０のスイッチ回路は、前記第２の増幅器の出力端子と、前記第５の容量素子の他端との間に接続され、
前記第１１のスイッチ回路は、前記第１の入力端子と、前記第２の入力端子との間に接続される
請求項４に記載の差動増幅回路。 First to seventh switch circuits which are conductive in the first state and non-conductive in the second state;
An eighth to eleventh switch circuit that is non-conductive in the first state and conductive in the second state;
The first switch circuit is connected between a first input terminal that inputs one of the input differential voltages and the other end of the first capacitive element,
The second switch circuit is connected between a reference voltage input terminal to which the reference voltage is supplied and the other end of the first capacitive element,
The third switch circuit is connected between an output terminal of the first amplifier and an inverting input terminal of the first amplifier;
The fourth switch circuit is connected between the reference voltage input terminal and the other end of the third capacitor;
The fifth switch circuit is connected between a second input terminal that inputs the other of the input differential voltages and the other end of the fourth capacitive element,
The sixth switch circuit is connected between the reference voltage input terminal and the other end of the fifth capacitive element;
The seventh switch circuit is connected between an output terminal of the second amplifier and an inverting input terminal of the second amplifier;
The eighth switch circuit is connected between an output terminal of the first amplifier and the other end of the second capacitor;
The ninth switch circuit is connected between an output terminal of the second amplifier and the other end of the third capacitor;
The tenth switch circuit is connected between the output terminal of the second amplifier and the other end of the fifth capacitive element,
The differential amplifier circuit according to claim 4, wherein the eleventh switch circuit is connected between the first input terminal and the second input terminal.
請求項１〜請求項３のいずれか１項に記載の差動増幅回路。 2. The second input voltage is applied to the other end of the first capacitive element, and one input differential voltage is applied to the other end of the second capacitive element in the second state. The differential amplifier circuit according to claim 3.
前記第１の状態で非導通、前記第２の状態で導通となる第８〜第１０、第１２、第１３のスイッチ回路とを有し、
前記第１のスイッチ回路は、前記入力差動電圧の一方を入力する第１の入力端子と、前記第１の容量素子の他端との間に接続され、
前記第２のスイッチ回路は、前記基準電圧が供給される基準電圧入力端子と、前記第１の容量素子の他端との間に接続され、
前記第３のスイッチ回路は、前記第１の増幅器の出力端子と、前記第１の増幅器の反転入力端子との間に接続され、
前記第４のスイッチ回路は、前記基準電圧入力端子と、前記第３の容量素子の他端との間に接続され、
前記第５のスイッチ回路は、前記入力差動電圧の他方を入力する第２の入力端子と、前記第４の容量素子の他端との間に接続され、
前記第６のスイッチ回路は、前記基準電圧入力端子と、前記第５の容量素子の他端との間に接続され、
前記第７のスイッチ回路は、前記第２の増幅器の出力端子と、前記第２の増幅器の反転入力端子との間に接続され、
前記第８のスイッチ回路は、前記第１の増幅器の出力端子と、前記第２の容量素子の他端との間に接続され、
前記第９のスイッチ回路は、前記第２の増幅器の出力端子と、前記第３の容量素子の他端との間に接続され、
前記第１０のスイッチ回路は、前記第２の増幅器の出力端子と、前記第５の容量素子の他端との間に接続され、
前記第１２のスイッチ回路は、前記第１の容量素子の他端と、前記第２の入力端子との間に接続され、
前記第１３のスイッチ回路は、前記第４の容量素子の他端と、前記第１の入力端子との間に接続される
請求項６に記載の差動増幅回路。 First to seventh switch circuits which are conductive in the first state and non-conductive in the second state;
And 8th to 10th, 12th, and 13th switch circuits that are non-conductive in the first state and conductive in the second state,
The first switch circuit is connected between a first input terminal that inputs one of the input differential voltages and the other end of the first capacitive element,
The second switch circuit is connected between a reference voltage input terminal to which the reference voltage is supplied and the other end of the first capacitive element,
The third switch circuit is connected between an output terminal of the first amplifier and an inverting input terminal of the first amplifier;
The fourth switch circuit is connected between the reference voltage input terminal and the other end of the third capacitor;
The fifth switch circuit is connected between a second input terminal that inputs the other of the input differential voltages and the other end of the fourth capacitive element,
The sixth switch circuit is connected between the reference voltage input terminal and the other end of the fifth capacitive element;
The seventh switch circuit is connected between an output terminal of the second amplifier and an inverting input terminal of the second amplifier;
The eighth switch circuit is connected between an output terminal of the first amplifier and the other end of the second capacitor;
The ninth switch circuit is connected between an output terminal of the second amplifier and the other end of the third capacitor;
The tenth switch circuit is connected between the output terminal of the second amplifier and the other end of the fifth capacitive element,
The twelfth switch circuit is connected between the other end of the first capacitive element and the second input terminal,
The differential amplifier circuit according to claim 6, wherein the thirteenth switch circuit is connected between the other end of the fourth capacitive element and the first input terminal.
前記第１の設定で非導通、前記第２の設定で導通となる第１７〜第１９のスイッチ回路と、
一端が前記第１のノードに接続される第６、第７の容量素子と、
一端が前記第２のノードに接続される第８、第９の容量素子と、を更に有し、
前記第１３のスイッチ回路は、前記第１の容量素子の他端と、前記第６の容量素子の他端との間に接続され、
前記第１４のスイッチ回路は、前記第１の容量素子の他端と、前記第７の容量素子の他端との間に接続され、
前記第１５のスイッチ回路は、前記第４の容量素子の他端と、前記第８の容量素子の他端との間に接続され、
前記第１６のスイッチ回路は、前記第４の容量素子の他端と、前記第９の容量素子の他端との間に接続され、
前記第１７のスイッチ回路は、前記第２の容量素子の他端と、前記第６の容量素子の他端との間に接続され、
前記第１８のスイッチ回路は、前記第３の容量素子の他端と、前記第７の容量素子の他端との間に接続され、
前記第１９のスイッチ回路は、前記第５の容量素子の他端と、前記第９の容量素子の他端との間に接続される
請求項５もしくは請求項７に記載の差動増幅回路。 Thirteenth to sixteenth switch circuits that are conductive in the first setting and non-conductive in the second setting;
17th to 19th switch circuits which are non-conductive in the first setting and conductive in the second setting;
Sixth and seventh capacitive elements having one end connected to the first node;
And eighth and ninth capacitive elements, one end of which is connected to the second node,
The thirteenth switch circuit is connected between the other end of the first capacitive element and the other end of the sixth capacitive element;
The fourteenth switch circuit is connected between the other end of the first capacitive element and the other end of the seventh capacitive element;
The fifteenth switch circuit is connected between the other end of the fourth capacitive element and the other end of the eighth capacitive element;
The sixteenth switch circuit is connected between the other end of the fourth capacitive element and the other end of the ninth capacitive element;
The seventeenth switch circuit is connected between the other end of the second capacitive element and the other end of the sixth capacitive element;
The eighteenth switch circuit is connected between the other end of the third capacitive element and the other end of the seventh capacitive element;
The differential amplifier circuit according to claim 5, wherein the nineteenth switch circuit is connected between the other end of the fifth capacitive element and the other end of the ninth capacitive element.
それぞれが前記第１０の容量素子の他端と前記基準電圧入力端子との間に接続され、前記第１の状態で導通、前記第２の状態で非導通となる第２０のスイッチ回路及び前記第１の状態で非導通、前記第２の状態で導通となる第２１のスイッチ回路のうち少なくとも一方と、を更に有する
請求項５もしくは請求項７に記載の差動増幅回路。 A tenth capacitive element having one end connected to the second node;
A twentieth switch circuit connected between the other end of the tenth capacitive element and the reference voltage input terminal, which is conductive in the first state and non-conductive in the second state; The differential amplifier circuit according to claim 5, further comprising at least one of twenty-first switch circuits that are non-conductive in the first state and conductive in the second state.
請求項５もしくは請求項７に記載の差動増幅回路。 8. The differential amplifier circuit according to claim 5, further comprising a tenth capacitive element having one end connected to the second node and the other end connected to the reference voltage input terminal.
それぞれが前記第１０の容量素子の他端と前記基準電圧入力端子との間に接続され、前記第１の状態で導通、前記第２の状態で非導通となる第２０のスイッチ回路及び前記第１の状態で非導通、前記第２の状態で導通となる第２１のスイッチ回路のうち少なくとも一方と、
前記第８の容量素子の他端と前記第１０の容量素子の他端との間に接続され、前記第１の設定で非導通、前記第２の設定で導通となる第２２のスイッチ回路と、を更に有する
請求項８に記載の差動増幅回路。 A tenth capacitive element having one end connected to the second node;
A twentieth switch circuit connected between the other end of the tenth capacitive element and the reference voltage input terminal, which is conductive in the first state and non-conductive in the second state; At least one of the twenty-first switch circuits that is non-conductive in the first state and conductive in the second state;
A twenty-second switch circuit connected between the other end of the eighth capacitive element and the other end of the tenth capacitive element, which is non-conductive in the first setting and conductive in the second setting; The differential amplifier circuit according to claim 8, further comprising:
請求項８に記載の差動増幅回路。 The differential amplifier circuit according to claim 8, further comprising a tenth capacitive element having one end connected to the second node and the other end connected to the reference voltage input terminal.
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| Application Number | Priority Date | Filing Date | Title |
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| JP2009281494A JP2011124843A (en) | 2009-12-11 | 2009-12-11 | Differential amplifier circuit |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2009281494A Pending JP2011124843A (en) | 2009-12-11 | 2009-12-11 | Differential amplifier circuit |
Country Status (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2835760A1 (en) * | 2013-08-07 | 2015-02-11 | ASICentrum s.r.o. | Switched capacitor differentiator |
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2009
- 2009-12-11 JP JP2009281494A patent/JP2011124843A/en active Pending
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