JP2013207696A - Sample hold circuit - Google Patents
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Abstract
Description
本発明は、サンプル・ホールド回路に関し、より詳細には、サンプルフェーズでサンプリング用コンデンサの両端に差動入力を接続する際に、差動演算増幅器の入力端子の寄生容量と同じ容量値のダミーコンデンサを設けることで、ゲインエラーを抑制するようにしたサンプル・ホールド回路に関する。 The present invention relates to a sample-and-hold circuit, and more particularly, a dummy capacitor having the same capacitance value as the parasitic capacitance of an input terminal of a differential operational amplifier when a differential input is connected to both ends of a sampling capacitor in a sample phase. The present invention relates to a sample-and-hold circuit that suppresses a gain error by providing.
従来から入力電圧をサンプリングして保持し、保持した電圧に応じた電圧を出力するサンプル・ホールド回路は良く知られている。各種画像センサや画像処理装置などのアナログ信号をディジタル信号に変換する必要な電子機器は、この種のサンプル・ホールド回路を用いてノイズ特性の良いサンプル・ホールド動作を行うことが求められている。
図２は、従来のノイズ特性に優れたサンプル・ホールド回路の回路構成図である。図２に示したサンプル・ホールド回路は、正転入力信号ＶＩＰと反転入力信号ＶＩＮに基づいて正転出力信号ＶＯＰと反転出力信号ＶＯＮとを出力する差動演算増幅器（ＡＭ）１１と、スイッチング素子Ｓ１乃至Ｓ６と、サンプリング用コンデンサＣ１，Ｃ２とを備えて構成されている。
Conventionally, a sample and hold circuit that samples and holds an input voltage and outputs a voltage corresponding to the held voltage is well known. Electronic devices that need to convert analog signals such as various image sensors and image processing devices into digital signals are required to perform a sample and hold operation with good noise characteristics using this type of sample and hold circuit.
FIG. 2 is a circuit configuration diagram of a conventional sample and hold circuit having excellent noise characteristics. 2 includes a differential operational amplifier (AM) 11 that outputs a normal output signal VOP and an inverted output signal VON based on a normal input signal VIP and an inverted input signal VIN, and a switching element. S1 to S6 and sampling capacitors C1 and C2 are provided.
スイッチング素子Ｓ１乃至Ｓ６は、例えば、図示しない制御部から出力される制御信号φ１，φ２によって回路の接続状態を切り替えることにより、サンプル・ホールド動作をするためのスイッチング素子である。スイッチング素子Ｓ１乃至Ｓ６が、接続状態と切断状態とを交互に繰り返すことによって、連続したサンプリング動作が行われる。
サンプリング用コンデンサＣ１，Ｃ２は、スイッチング素子Ｓ１乃至Ｓ６がそれぞれ接続され、サンプリング動作によって正転入力信号ＶＩＰと反転入力信号ＶＩＮに対応する電荷を貯蓄・保持することで、正転入力信号ＶＩＰと反転入力信号ＶＩＮをサンプル及びホールドするためのサンプリング用コンデンサである。
For example, the switching elements S1 to S6 are switching elements for performing a sample and hold operation by switching the circuit connection state according to control signals φ1 and φ2 output from a control unit (not shown). The switching elements S1 to S6 alternately repeat the connected state and the disconnected state, thereby performing a continuous sampling operation.
The sampling capacitors C1 and C2 are connected to switching elements S1 to S6, respectively, and store and hold charges corresponding to the normal input signal VIP and the inverted input signal VIN by the sampling operation, thereby inverting the normal input signal VIP. A sampling capacitor for sampling and holding the input signal VIN.
差動演算増幅器（ＡＭ）１１は、サンプリング用コンデンサＣ１，Ｃ２でサンプル及びホールドされた正転入力信号ＶＩＰと反転入力信号ＶＩＮを、ゲインＡに基づく増幅度と、ループ帰還係数βに基づく帰還量とに基づいて増幅するものである。
図３（ａ），（ｂ）は、図２に示したサンプル・ホールド回路の制御部のタイミングチャートを示す図である。サンプル動作フェーズのとき、Φ１が“Ｈ”となり、Φ２が“Ｌ”となる。スイッチング素子Ｓ１乃至Ｓ４が接続状態になると共に、スイッチング素子Ｓ５，Ｓ６が切断状態となる。このとき、サンプリング用コンデンサＣ１，Ｃ２の両端には、正転入力ＶＩＰと反転入力信号ＶＩＮが接続され、コンデンサＣ１，Ｃ２に蓄えられる電荷量Ｑ１，Ｑ２は、それぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）・・・式（１）
Ｑ２＝Ｃ２（ＶＩＮ−ＶＩＰ）・・・式（２）
The differential operational amplifier (AM) 11 converts the normal input signal VIP and the inverted input signal VIN sampled and held by the sampling capacitors C1 and C2 into a gain based on the gain A and a feedback amount based on the loop feedback coefficient β. Is amplified based on the above.
FIGS. 3A and 3B are timing charts of the control unit of the sample and hold circuit shown in FIG. In the sample operation phase, Φ1 becomes “H” and Φ2 becomes “L”. The switching elements S1 to S4 are connected and the switching elements S5 and S6 are disconnected. At this time, the normal input VIP and the inverted input signal VIN are connected to both ends of the sampling capacitors C1 and C2, and the charge amounts Q1 and Q2 stored in the capacitors C1 and C2 are expressed by the following equations, respectively.
Q1 = C1 (VIP−VIN) (1)
Q2 = C2 (VIN-VIP) (2)
次に、ホールド動作フェーズのとき、Φ１が“Ｌ”となり、Φ２が“Ｈ”となる。スイッチング素子Ｓ１乃至Ｓ４が切断状態になると共に、スイッチング素子Ｓ５，Ｓ６が接続状態となる。このとき、コンデンサＣ１，Ｃ２の一端に正転出力信号ＶＯＰと反転出力信号ＶＯＮが接続されネガティブフィードバックがかかり、差動演算増幅器１１の入力ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になる。それぞれのコンデンサＣ１，Ｃ２に蓄えられる電荷量はそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−ＶＸ）・・・式（３）
Ｑ２＝Ｃ２（ＶＯＮ−ＶＹ）・・・式（４）
Next, in the hold operation phase, Φ1 becomes “L” and Φ2 becomes “H”. The switching elements S1 to S4 are disconnected and the switching elements S5 and S6 are connected. At this time, the normal output signal VOP and the inverted output signal VON are connected to one end of the capacitors C1 and C2, negative feedback is applied, and the inputs VX and VY of the differential
Q1 = C1 (VOP−VX) (3)
Q2 = C2 (VON−VY) (4)
サンプルフェーズとホールドフェーズでＣ１とＣ２に蓄えられる電荷量は等しいので、Ｃ１＝Ｃ２のとき正転出力信号ＶＯＰと反転出力信号ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ−ＶＩＮ＋ＶＸ・・・式（５）
ＶＯＮ＝ＶＩＮ−ＶＩＰ＋ＶＹ・・・式（６）
Since the charge amounts stored in C1 and C2 are equal in the sample phase and the hold phase, when C1 = C2, the normal output signal VOP and the inverted output signal VON are respectively expressed by the following equations.
VOP = VIP−VIN + VX (5)
VON = VIN−VIP + VY (6)
上述したように、ホールドフェーズではＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になっているので、差動出力ＶＯＰ−ＶＯＮは、式（５）−式（６）より次式のようになる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ）・・・式（７）
また、式（５）＋式（６）から、ホールドフェーズでの差動演算増幅器１１の入力コモン電圧（ＶＸ＋ＶＹ）／２を求めることができる。
（ＶＸ＋ＶＹ）／２＝（ＶＯＰ＋ＶＯＮ）／２・・・式（８）
As described above, since VX and VY are in a virtual short-circuit state (VX≈VY) in the hold phase, the differential output VOP-VON is expressed by the following equation from equations (5)-(6). .
VOP-VON = 2 (VIP-VIN) (7)
Further, the input common voltage (VX + VY) / 2 of the differential
(VX + VY) / 2 = (VOP + VON) / 2 Formula (8)
また、スイッチトキャパシタのノイズ特性については、サンプリング用コンデンサの両端に差動入力信号を接続してサンプリング動作を行うことで、式（７）からわかるようにサンプル・ホールド回路のゲインは２となっているため、同サイズのサンプリング用コンデンサを用いてゲインが１のサンプル・ホールド回路に比べ、入力換算ノイズを１／２倍に下げることができる。 As for the noise characteristics of the switched capacitor, the sampling and holding circuit gain is 2 as can be seen from equation (7) by connecting the differential input signal to both ends of the sampling capacitor and performing the sampling operation. Therefore, compared to a sample-and-hold circuit having a gain of 1 using a sampling capacitor of the same size, the input conversion noise can be reduced to 1/2 times.
さらに式（８）によると、ホールドフェーズでの差動演算増幅器１１の入力コモン電圧（ＶＸ＋ＶＹ）／２は、サンプル・ホールド回路の入力コモン電圧（ＶＩＰ＋ＶＩＮ））／２に全く依存しない。従って、サンプル・ホールド回路であって、一方の入力がＤＣレベルで他方の入力がダイナミックに動作するようなシングル・ツゥ・ディファレンシャル回路でも、入力コモン電圧（ＶＩＰ＋ＶＩＮ））／２が大きく変動した際にホールドフェーズで（ＶＸ＋ＶＹ））／２が一定に保たれるため、差動演算増幅器１１の入力レンジを外れることなく、高い増幅度を保ったままサンプル・ホールド回路を行うことが可能である。
Further, according to equation (8), the input common voltage (VX + VY) / 2 of the differential
なお、アナログ回路の分野で、一般的な演算増幅器（ｏｐｅｒａｔｉｏｎａｌ ａｍｐｌｉｆｉｅｒ；ＯＰアンプ）には、単一の入力信号に対して単一の出力信号を出力するシングルエンド型と、正負の入力信号Ｖｉ＋，Ｖｉ−に対して正負の出力信号Ｖｏ＋，Ｖｏ−を出力する全差動型がある。シングルエンド型ＯＰアンプでは、２つの入力端子の一方はグランドラインであり、他方が信号ラインである。したがって、信号ラインとグランドライン間の電圧が入力電圧となる。 In the field of analog circuits, a general operational amplifier (OP amplifier) includes a single-ended type that outputs a single output signal with respect to a single input signal, and positive and negative input signals Vi +, There is a fully differential type that outputs positive and negative output signals Vo + and Vo− with respect to Vi−. In the single-ended OP amplifier, one of the two input terminals is a ground line, and the other is a signal line. Therefore, the voltage between the signal line and the ground line becomes the input voltage.
全差動型ＯＰアンプでは、２つの入力端子の一方はグランドラインを構成せず、各入力端子にそれぞれ入力される入力信号Ｖｉ＋，Ｖｉ−の差電圧が入力電圧となる。また、全差動型ＯＰアンプには、出力信号Ｖｏ＋，Ｖｏ−の振幅の中点を決めるための電圧（コモンモード電圧）が与えられる。全差動型ＯＰアンプは、入力信号の差をとることでノイズ分が相殺されるので、ノイズの影響を受けにくいという長所がある。 In the fully differential OP amplifier, one of the two input terminals does not form a ground line, and the difference voltage between the input signals Vi + and Vi− input to each input terminal is an input voltage. The fully differential OP amplifier is supplied with a voltage (common mode voltage) for determining the midpoint of the amplitudes of the output signals Vo + and Vo−. The fully differential OP amplifier has the advantage that it is less susceptible to noise because noise is canceled out by taking the difference between input signals.
また、例えば、特許文献１には、同一容量値に設計された２種類のコンデンサの製造バラつきによる相対誤差に対して、変換精度の低下を招かないサンプル・ホールド回路が開示されている。
また、例えば、特許文献２には、コンデンサとアナログスイッチを組み合わせたサンプル・ホールド回路、特に、液晶表示パネルに液晶駆動電圧を出力する液晶駆動回路に使用すれば好適なサンプル・ホールド回路が開示されており、アナログスイッチのオンオフにより、アナログスイッチの寄生容量が変動することによる、サンプル・ホールド回路の電圧誤差をなくすようにしたものである。
For example,
Further, for example,
しかしながら、図２に示すサンプル・ホールド回路には、実際には、図４に示すように、差動演算増幅器ＡＭの入力端子ＶＸ，ＶＹには、寄生容量ＣＰＰ，ＣＰＮが存在する。ここで、この寄生容量が及ぼす影響について考える。
図４は、寄生容量を示した従来のサンプル・ホールド回路の回路構成図である。サンプル動作フェーズのとき、Φ１が“Ｈ”となり、Φ２が“Ｌ”となる。スイッチング素子Ｓ１乃至Ｓ４が接続状態になると共に、スイッチング素子Ｓ５，Ｓ６が切断状態となる。このとき、サンプリング用コンデンサＣ１，Ｃ２の両端には正転入力ＶＩＰと反転入力信号ＶＩＮが接続され、寄生コンデンサＣＰＰ、ＣＰＮにはそれぞれ反転入力信号ＶＩＮと正転入力ＶＩＰが接続される。コンデンサＣ１とＣＰＰ，Ｃ２とＣＰＮに蓄えられる電荷の総量Ｑ１，Ｑ２はそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）＋ＣＰＰ（０−ＶＩＮ）・・・式（９）
Ｑ２＝Ｃ２（ＶＩＮ−ＶＩＰ）＋ＣＰＮ（０−ＶＩＰ）・・・式（１０）
However, in the sample and hold circuit shown in FIG. 2, in reality, as shown in FIG. 4, parasitic capacitances CPP and CPN exist at the input terminals VX and VY of the differential operational amplifier AM. Here, the influence of this parasitic capacitance is considered.
FIG. 4 is a circuit configuration diagram of a conventional sample and hold circuit showing parasitic capacitance. In the sample operation phase, Φ1 becomes “H” and Φ2 becomes “L”. The switching elements S1 to S4 are connected and the switching elements S5 and S6 are disconnected. At this time, the normal input VIP and the inverted input signal VIN are connected to both ends of the sampling capacitors C1 and C2, and the inverted input signal VIN and the normal input VIP are connected to the parasitic capacitors CPP and CPN, respectively. The total amounts Q1 and Q2 of charges stored in the capacitors C1 and CPP, C2 and CPN are respectively expressed by the following equations.
Q1 = C1 (VIP−VIN) + CPP (0−VIN) (9)
Q2 = C2 (VIN−VIP) + CPN (0−VIP) (10)
次に、ホールド動作フェーズのとき、Φ１が“Ｌ”となり、Φ２が“Ｈ”となる。スイッチング素子Ｓ１乃至Ｓ４が切断状態になると共に、スイッチング素子Ｓ５，Ｓ６が接続状態となる。このとき、コンデンサＣ１，Ｃ２の一端にＶＯＰ，ＶＯＮが接続されネガティブフィードバックがかかり、差動演算増幅器ＡＭの入力ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になる。Ｃ１とＣＰＰ，Ｃ２とＣＰＮに蓄えられる電荷の総量はそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−ＶＸ）＋ＣＰＰ（０−ＶＸ）・・・式（１１）
Ｑ２＝Ｃ２（ＶＯＮ−ＶＹ）＋ＣＰＮ（０−ＶＹ）・・・式（１２）
Next, in the hold operation phase, Φ1 becomes “L” and Φ2 becomes “H”. The switching elements S1 to S4 are disconnected and the switching elements S5 and S6 are connected. At this time, VOP and VON are connected to one ends of the capacitors C1 and C2, negative feedback is applied, and the inputs VX and VY of the differential operational amplifier AM are in a virtual short circuit state (VX≈VY). The total amount of charge stored in C1 and CPP, C2 and CPN is as shown in the following equations.
Q1 = C1 (VOP−VX) + CPP (0−VX) (11)
Q2 = C2 (VON−VY) + CPN (0−VY) (12)
サンプルフェーズとホールドフェーズでＣ１とＣＰＰ，Ｃ２とＣＰＮに蓄えられる電荷の総量はそれぞれ等しいので、Ｃ１＝Ｃ２＝Ｃ，ＣＰＰ＝ＣＰＮ＝ＣＰのとき正転出力信号ＶＯＰ，反転出力信号ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ−ＶＩＮ（１＋ＣＰ／Ｃ）＋ＶＸ（１＋ＣＰ／Ｃ）・・・式（１３）
ＶＯＮ＝ＶＩＮ−ＶＩＰ（１＋ＣＰ／Ｃ）＋ＶＹ（１＋ＣＰ／Ｃ）・・・式（１４）
Since the total amounts of charges stored in C1 and CPP, C2 and CPN are the same in the sample phase and hold phase, respectively, when C1 = C2 = C and CPP = CPN = CP, the normal output signal VOP and the inverted output signal VON are respectively It becomes like the formula.
VOP = VIP−VIN (1 + CP / C) + VX (1 + CP / C) (13)
VON = VIN−VIP (1 + CP / C) + VY (1 + CP / C) (14)
上述したように、ホールドフェーズではＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になっているので、差動出力ＶＯＰ−ＶＯＮは、式（１３）−式（１４）より次式のようになる。
ＶＯＰ−ＶＯＮ＝（２＋ＣＰ／Ｃ）（ＶＩＰ−ＶＩＮ）・・・式（１５）
式（１５）からわかるとおり、寄生容量ＣＰＰ、ＣＰＮはサンプル・ホールド回路のゲインエラーとして特性の劣化を招いてしまう。
As described above, since VX and VY are in a virtual short-circuit state (VX≈VY) in the hold phase, the differential output VOP-VON is expressed by the following equation from equations (13)-(14). .
VOP−VON = (2 + CP / C) (VIP−VIN) (15)
As can be seen from the equation (15), the parasitic capacitances CPP and CPN cause deterioration of characteristics as gain errors of the sample and hold circuit.
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ノイズ特性に優れ、入力コモン電圧の変動の影響を受けず、ゲインエラーを抑制するようにしたサンプル・ホールド回路を提供することにある。 The present invention has been made in view of such problems, and its object is to provide a sample-and-hold that has excellent noise characteristics, is not affected by fluctuations in the input common voltage, and suppresses gain errors. It is to provide a circuit.
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、正転入力信号（ＶＩＰ）と反転入力信号（ＶＩＮ）に基づいて正転出力信号（ＶＯＰ）と反転出力信号（ＶＯＮ）とを出力する差動演算増幅器（１１）と、複数のスイッチング素子（Ｓ１乃至Ｓ１０）と、複数のサンプリング用コンデンサ（Ｃ１，Ｃ２）とを備えたサンプル・ホールド回路において、サンプルフェーズに前記サンプリング用コンデンサ（Ｃ１，Ｃ２）の両端に差動入力信号（ＶＩＰ，ＶＩＮ）を接続するとともに、前記差動演算増幅器（１１）の入力端子の寄生容量（ＣＰＰ１，ＣＰＮ１）と同等の容量を有するダミーコンデンサ（ＣＰＰ２，ＣＰＮ２）を備え、前記サンプリング用コンデンサ（Ｃ１，Ｃ２）とは逆の極性の入力信号をサンプリングすることを特徴とする。
The present invention has been made to achieve such an object, and the invention according to
また、請求項２に記載の発明は、請求項１に記載の発明において、前記ダミーコンデンサ（ＣＰＰ２，ＣＰＮ２）は、前記差動演算増幅器（１１）の入力端子の寄生容量と同等の寄生容量（ＣＰＰ１及びＣＰＮ１）を有する配線であることを特徴とする。
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記差動演算増幅器（１１）の正転入力側に設けられた第１のスイッチング素子（Ｓ１）と、該第１のスイッチング素子（Ｓ１）に接続された第１のサンプリング用コンデンサ（Ｃ１）と、前記差動演算増幅器（１１）の反転入力側に設けられた第２のスイッチング素子（Ｓ２）と、該第２のスイッチング素子（Ｓ２）に接続された第２のサンプリング用コンデンサ（Ｃ２）と、前記第１のサンプリング用コンデンサ（Ｃ１）の出力側と前記第２のスイッチング素子（Ｓ２）の入力側に接続された第３のスイッチング素子（Ｓ３）と、前記第２サンプリング用のコンデンサ（Ｃ２）の出力側と前記第１のスイッチング素子（Ｓ１）の入力側に接続された第４のスイッチング素子（Ｓ４）と、前記第３のスイッチング素子（Ｓ３）に接続された第１の寄生容量（ＣＰＰ１）及び第１のダミーコンデンサ（ＣＰＰ２）と、前記第４のスイッチング素子（Ｓ４）に接続された第２の寄生容量（ＣＰＮ１）及び第２のダミーコンデンサ（ＣＰＮ２）とを備えたことを特徴とする。
According to a second aspect of the present invention, in the first aspect of the present invention, the dummy capacitor (CPP2, CPN2) has a parasitic capacitance equivalent to the parasitic capacitance of the input terminal of the differential operational amplifier (11). A wiring having CPP1 and CPN1).
The invention according to
また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、前記第１及び第２のサンプリング用コンデンサ（Ｃ１，Ｃ２）の両端の第１乃至第４のスイッチング素子（Ｓ１乃至Ｓ４）及び前記第１及び第２のダミーコンデンサ（ＣＰＰ２，ＣＰＮ２）に接続される第５、第６のスイッチング素子（Ｓ７，Ｓ８）の切断されるタイミングが、同時又は前後することを特徴とする。 According to a fourth aspect of the present invention, in the first, second or third aspect of the present invention, the first to fourth switching elements at both ends of the first and second sampling capacitors (C1, C2). (S1 to S4) and the timing at which the fifth and sixth switching elements (S7, S8) connected to the first and second dummy capacitors (CPP2, CPN2) are disconnected simultaneously or before and after. Features.
また、請求項５に記載の発明は、請求項４に記載の発明において、前記第１のサンプリング用コンデンサ（Ｃ１）の前記差動演算増幅器（１１）の入力端子側に接続される前記第３のスイッチング素子（Ｓ３）及び前記第２のサンプリング用コンデンサ（Ｃ２）の前記差動演算増幅器（１１）の入力端子側に接続される前記第４のスイッチング素子（Ｓ４）及び前記第１及び第２のダミーコンデンサ（ＣＰＰ２，ＣＰＮ２）に接続される前記第５及び第６のスイッチング素子（Ｓ７，Ｓ８）の切断されるタイミングと、前記第１のサンプリング用コンデンサ（Ｃ１）の入力側に接続される前記第１のスイッチング素子（Ｓ１）及び前記第２のサンプリング用コンデンサ（Ｃ２）の入力側に接続される前記第２のスイッチング素子（Ｓ２）の切断されるタイミングが、同時又は前後することを特徴とする。 According to a fifth aspect of the present invention, in the fourth aspect of the present invention, the third sampling capacitor (C1) connected to the input terminal side of the differential operational amplifier (11). The fourth switching element (S4) and the first and second switching elements (S3) and the second sampling capacitor (C2) connected to the input terminal side of the differential operational amplifier (11). The fifth and sixth switching elements (S7, S8) connected to the dummy capacitors (CPP2, CPN2) are disconnected and connected to the input side of the first sampling capacitor (C1). The switching of the second switching element (S2) connected to the input side of the first switching element (S1) and the second sampling capacitor (C2) Timing of, characterized in that simultaneously or before and after.
また、請求項６に記載の発明は、請求項１乃至５のいずれかに記載の発明において、前記サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかる前記サンプリング用コンデンサの総数が、任意に制御可能であることを特徴とする。 According to a sixth aspect of the present invention, in the first aspect of the present invention, the total number of the sampling capacitors and the total number of the sampling capacitors to which negative feedback is applied in the hold phase are arbitrarily controlled. It is possible.
本発明によれば、差動演算増幅器１１の入力端子の寄生容量ＣＰＰ１，ＣＰＮ１と同等の容量を有するダミーコンデンサＣＰＰ２，ＣＰＮ２を備えたので、ノイズ特性に優れ、入力コモン電圧の変動の影響を受けず、サンプル・ホールド回路のゲインエラーを抑制することが可能となる。
According to the present invention, the dummy capacitors CPP2 and CPN2 having capacitances equivalent to the parasitic capacitances CPP1 and CPN1 of the input terminal of the differential
以下、図面を参照して本発明の実施例について説明する。
図１は、本発明に係るサンプル・ホールド回路の実施例を説明するための回路構成図である。図中１１は差動演算増幅器（ＡＭ）を示している。また、ＣＰＰ１は、差動演算増幅器１１の正転入力端子ＶＸノードの寄生容量（コンデンサ）を、ＣＰＮ１は、差動演算増幅器１１の反転入力端子ＶＹノードの寄生容量（コンデンサ）を、ＣＰＰ２は寄生容量ＣＰＮ１と同容量値のダミーコンデンサを、ＣＰＮ２は寄生容量ＣＰＰ１と同容量値のダミーコンデンサを示している。
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a circuit configuration diagram for explaining an embodiment of a sample and hold circuit according to the present invention. In the figure,
本発明のサンプル・ホールド回路は、正転入力信号ＶＩＰと反転入力信号ＶＩＮに基づいて正転出力信号ＶＯＰと反転出力信号ＶＯＮとを出力する差動演算増幅器１１と、複数のスイッチング素子Ｓ１乃至Ｓ１０と、複数のサンプリング用コンデンサＣ１，Ｃ２とを備えたものである。
また、サンプルフェーズにサンプリング用コンデンサＣ１，Ｃ２の両端に差動入力信号ＶＩＰ，ＶＩＮを接続するとともに、差動演算増幅器１１の入力端子の寄生容量ＣＰＰ１，ＣＰＮ１と同等の容量を有するダミーコンデンサＣＰＰ２，ＣＰＮ２を備え、サンプリング用コンデンサＣ１，Ｃ２とは逆の極性の入力信号をサンプリングするものである。
The sample and hold circuit according to the present invention includes a differential
In addition, the differential input signals VIP and VIN are connected to both ends of the sampling capacitors C1 and C2 in the sample phase, and the dummy capacitors CPP2 having the same capacity as the parasitic capacitances CPP1 and CPN1 of the input terminals of the differential
また、ダミーコンデンサＣＰＰ２，ＣＰＮ２は、差動演算増幅器１１の入力端子の寄生容量ＣＰＰ１及びＣＰＮ１と同等の寄生容量を有する配線であっても良い。
また、差動演算増幅器１１の正転入力側に設けられた第１のスイッチング素子Ｓ１と、この第１のスイッチング素子Ｓ１に接続された第１のサンプリング用コンデンサＣ１と、差動演算増幅器１１の反転入力側に設けられた第２のスイッチング素子Ｓ２と、この第２のスイッチング素子Ｓ２に接続された第２のサンプリング用コンデンサＣ２と、第１のサンプリング用コンデンサＣ１の出力側と第２のスイッチング素子Ｓ２の入力側に接続された第３のスイッチング素子Ｓ３と、第２のサンプリング用コンデンサＣ２の出力側と第１のスイッチング素子Ｓ１の入力側に接続された第４のスイッチング素子Ｓ４と、第３のスイッチング素子Ｓ３に接続された第１の寄生容量ＣＰＰ１及び第１のダミーコンデンサＣＰＰ２と、第４のスイッチング素子Ｓ４に接続された第２の寄生容量ＣＰＮ１及び第２のダミーコンデンサＣＰＮ２とを備えている。
The dummy capacitors CPP2 and CPN2 may be wirings having parasitic capacitances equivalent to the parasitic capacitances CPP1 and CPN1 of the input terminal of the differential
Further, the first switching element S1 provided on the forward rotation input side of the differential
サンプル動作フェーズのとき、Φ１が“Ｈ”となり、Φ２が“Ｌ”となる。スイッチング素子Ｓ１乃至Ｓ４，Ｓ７，Ｓ８が接続状態になると共に、スイッチング素子Ｓ５，Ｓ６，Ｓ９，Ｓ１０が切断状態となる。このとき、サンプリング用コンデンサＣ１，Ｃ２の両端には正転入力ＶＩＰと反転入力信号ＶＩＮが接続され、寄生容量ＣＰＰ１，ＣＰＮ１には、それぞれ反転入力信号ＶＩＮと正転入力ＶＩＰが接続され、ダミーコンデンサＣＰＰ２，ＣＰＮ２には、それぞれ正転入力ＶＩＰと反転入力信号ＶＩＮが接続される。コンデンサＣ１とＣＰＰ１とＣＰＰ２，Ｃ２とＣＰＮ１とＣＰＮ２に蓄えられる電荷の総量Ｑ１，Ｑ２はそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）＋
ＣＰＰ１（０−ＶＩＮ）＋ＣＰＰ２（０−ＶＩＰ）・・・式（１６）
Ｑ２＝Ｃ２（ＶＩＮ−ＶＩＰ）＋
ＣＰＮ２（０−ＶＩＰ）＋ＣＰＮ２（０−ＶＩＮ）・・・式（１７）
In the sample operation phase, Φ1 becomes “H” and Φ2 becomes “L”. The switching elements S1 to S4, S7, and S8 are connected, and the switching elements S5, S6, S9, and S10 are disconnected. At this time, the normal input VIP and the inverted input signal VIN are connected to both ends of the sampling capacitors C1 and C2, and the inverted input signal VIN and the normal input VIP are connected to the parasitic capacitors CPP1 and CPN1, respectively. A normal input VIP and an inverted input signal VIN are connected to CPP2 and CPN2, respectively. The total amounts Q1 and Q2 of charges stored in the capacitors C1, CPP1, CPP2, C2, CPN1, and CPN2 are expressed by the following equations, respectively.
Q1 = C1 (VIP−VIN) +
CPP1 (0−VIN) + CPP2 (0−VIP) (16)
Q2 = C2 (VIN-VIP) +
CPN2 (0−VIP) + CPN2 (0−VIN) (17)
次にホールド動作フェーズのとき、Φ１が“Ｌ”となり、Φ２が“Ｈ”となる。スイッチング素子Ｓ１〜Ｓ４，Ｓ７，Ｓ８が切断状態になると共に、スイッチング素子Ｓ５，Ｓ６，Ｓ９，Ｓ１０が接続状態となる。このとき、コンデンサＣ１，Ｃ２の一端にＶＯＰ，ＶＯＮが接続されネガティブフィードバックがかかり、差動演算増幅器１１の入力ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になる。また、ＣＰＰ２，ＣＰＮ２の一端が差動演算増幅器１１の入力端子ＶＸ，ＶＹに接続される。Ｃ１とＣＰＰ１とＣＰＰ２，Ｃ２とＣＰＮ１とＣＰＮ２に蓄えられる電荷の総量はそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−ＶＸ）＋ＣＰＰ１（０−ＶＸ）
＋ＣＰＰ２（０−ＶＸ）・・・式（１８）
Ｑ２＝Ｃ２（ＶＯＮ−ＶＹ）＋ＣＰＮ１（０−ＶＹ）
＋ＣＰＮ２（０−ＶＹ）・・・式（１９）
Next, in the hold operation phase, Φ1 becomes “L” and Φ2 becomes “H”. The switching elements S1 to S4, S7, and S8 are disconnected, and the switching elements S5, S6, S9, and S10 are connected. At this time, VOP and VON are connected to one end of the capacitors C1 and C2, negative feedback is applied, and the inputs VX and VY of the differential
Q1 = C1 (VOP−VX) + CPP1 (0−VX)
+ CPP2 (0−VX) (18)
Q2 = C2 (VON−VY) + CPN1 (0−VY)
+ CPN2 (0−VY) (19)
サンプルフェーズとホールドフェーズでＣ１とＣＰＰ１とＣＰＰ２，Ｃ２とＣＰＮ１とＣＰＮ２に蓄えられる総電荷量は等しいので、Ｃ１＝Ｃ２＝Ｃ，ＣＰＰ１＝ＣＰＮ１＝ＣＰＰ２＝ＣＰＮ２＝ＣＰのとき正転アナログ出力信号ＶＯＰ，反転アナログ出力信号ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ（１−ＣＰ／Ｃ）−ＶＩＮ（１＋ＣＰ／Ｃ）
＋ＶＸ（１＋２ＣＰ／Ｃ）・・・式（２０）
ＶＯＮ＝ＶＩＮ（１−ＣＰ／Ｃ）−ＶＩＰ（１＋ＣＰ／Ｃ）
＋ＶＹ（１＋２ＣＰ／Ｃ）・・・式（２１）
Since the total charges stored in C1, CPP1, CPP2, C2, CPN1, and CPN2 in the sample phase and the hold phase are equal, the forward analog output signal VOP when C1 = C2 = C, CPP1 = CPN1 = CPP2 = CPN2 = CP The inverted analog output signal VON is expressed by the following equations.
VOP = VIP (1−CP / C) −VIN (1 + CP / C)
+ VX (1 + 2CP / C) (20)
VON = VIN (1-CP / C) -VIP (1 + CP / C)
+ VY (1 + 2CP / C) Formula (21)
上述したように、ホールドフェーズではＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になっているので、差動出力ＶＯＰ，ＶＯＮは、式（２０）−式（２１）より次式のようになる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ）・・・式（２２）
上述した式（２２）を式（１５）と比較すると、従来のサンプル・ホールド回路では、差動演算増幅器の入力端子ノードの寄生容量がゲインエラーとして出力信号に現れていたのに対し、図１に示した回路構成ではゲインエラーの影響が全くなく、所望のゲインを有することが分かる。
As described above, since VX and VY are in a virtual short-circuit state (VX≈VY) in the hold phase, the differential outputs VOP and VON are expressed by the following equations from equations (20)-(21). .
VOP-VON = 2 (VIP-VIN) (22)
Comparing the above equation (22) with equation (15), in the conventional sample and hold circuit, the parasitic capacitance of the input terminal node of the differential operational amplifier appeared in the output signal as a gain error, whereas FIG. It can be seen that the circuit configuration shown in FIG. 4 has no influence of gain error and has a desired gain.
なお、図１では、サンプルフェーズにおいてサンプリング用コンデンサＣ１の両端に接続されるスイッチング素子Ｓ１，Ｓ３及びサンプリング用コンデンサＣ２の両端に接続されるスイッチング素子Ｓ２，Ｓ４及びダミーコンデンサＣＰＰ２，ＣＰＮ２に接続されるスイッチング素子Ｓ７，Ｓ８の接続が切れるタイミングは同じであるが、スイッチング素子Ｓ１，Ｓ２が同じタイミング、スイッチング素子Ｓ３，Ｓ４，Ｓ７，Ｓ８が同じタイミングであれば、２つのスイッチング素子群の切断が切れるタイミングは多少前後しても構わない。 In FIG. 1, switching elements S1 and S3 connected to both ends of the sampling capacitor C1 and switching elements S2 and S4 connected to both ends of the sampling capacitor C2 and dummy capacitors CPP2 and CPN2 are connected in the sample phase. The switching elements S7 and S8 are disconnected at the same timing, but if the switching elements S1 and S2 are the same timing and the switching elements S3, S4, S7, and S8 are the same timing, the two switching element groups are disconnected. The timing may be slightly different.
つまり、第１のサンプリング用コンデンサＣ１の差動演算増幅器１１の入力端子側に接続される第３のスイッチング素子Ｓ３及び第２のサンプリング用コンデンサＣ２の差動演算増幅器１１の入力端子側に接続される第４のスイッチング素子Ｓ４及び第１及び第２のダミーコンデンサＣＰＰ２，ＣＰＮ２に接続される前記第５及び第６のスイッチング素子Ｓ７，Ｓ８の切断されるタイミングと、第１のサンプリング用コンデンサＣ１の入力側に接続される第１のスイッチング素子Ｓ１及び第２のサンプリング用コンデンサＣ２の入力側に接続される第２のスイッチング素子Ｓ２の切断されるタイミングが、同時又は前後する。
In other words, the third switching element S3 connected to the input terminal side of the differential
また、図１に示したサンプル・ホールド回路のゲインは２であるが、例えば、サンプルフェーズで両端に差動入力信号を接続し、ホールドフェーズで一方を参照電圧に接続して他方を差動演算増幅器の入力端子に接続するサンプリング用コンデンサを１個、２個、・・・Ｎ個と追加して、サンプル・ホールド回路のゲイン調整範囲を変更しても構わない。
また、図１では、ホールドフェーズでネガティブフィードバックをかけるサンプリング用コンデンサの数は、ＶＯＰ側とＶＯＮ側でそれぞれ１ずつだが、これを複数個に変更しても構わない。つまり、サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかるサンプリング用コンデンサの総数が、任意に制御可能である。
The gain of the sample and hold circuit shown in FIG. 1 is 2. For example, a differential input signal is connected to both ends in the sample phase, one is connected to a reference voltage in the hold phase, and the other is differentially operated. The gain adjustment range of the sample and hold circuit may be changed by adding one, two,..., N sampling capacitors connected to the input terminal of the amplifier.
In FIG. 1, the number of sampling capacitors to which negative feedback is applied in the hold phase is one on each of the VOP side and the VON side, but this may be changed to a plurality. That is, the total number of sampling capacitors and the total number of sampling capacitors to which negative feedback is applied in the hold phase can be arbitrarily controlled.
このように、本実施例におけるサンプル・ホールド回路では、差動演算増幅器１１の入力端子の寄生容量ＣＰＰ１，ＣＰＮ１と同等の容量を有するダミーコンデンサＣＰＰ２，ＣＰＮ２を備えたので、ノイズ特性に優れ、入力コモン電圧の変動の影響を受けず、サンプル・ホールド回路のゲインエラーを抑制することができる。
As described above, the sample-and-hold circuit according to the present embodiment includes the dummy capacitors CPP2 and CPN2 having the same capacity as the parasitic capacitors CPP1 and CPN1 of the input terminal of the differential
１１ 差動演算増幅器（ＡＭ）
Ｓ１乃至Ｓ１０ スイッチング素子
Ｃ１，Ｃ２ サンプリング用コンデンサ
ＶＩＰ 正転入力信号
ＶＩＮ 反転入力信号
ＶＯＰ 正転出力信号
ＶＯＮ 反転出力信号
ＣＰＰ１ 正転入力端子ＶＸノードの寄生容量
ＣＰＮ１ 反転入力端子ＶＹノードの寄生容量
ＣＰＰ２ 寄生容量ＣＰＮ１と同容量値のダミーコンデンサ
ＣＰＮ２ 寄生容量ＣＰＰ１と同容量値のダミーコンデンサ
11 Differential operational amplifier (AM)
S1 to S10 Switching elements C1, C2 Sampling capacitor VIP Normal input signal VIN Inverted input signal VOP Normal output signal VON Inverted output signal CPP1 Parasitic capacitance CPN1 of normal input terminal VX node Parasitic capacitance CPP2 of inverted input terminal VY node Dummy capacitor CPN2 having the same capacitance value as the capacitance CPN1 Dummy capacitor having the same capacitance value as the parasitic capacitance CPP1
Claims (6)
サンプルフェーズに前記サンプリング用コンデンサの両端に差動入力信号を接続するとともに、前記差動演算増幅器の入力端子の寄生容量と同等の容量を有するダミーコンデンサを備え、前記サンプリング用コンデンサとは逆の極性の入力信号をサンプリングすることを特徴とするサンプル・ホールド回路。 In a sample and hold circuit including a differential operational amplifier that outputs a normal output signal and an inverted output signal based on a normal input signal and an inverted input signal, a plurality of switching elements, and a plurality of sampling capacitors,
A differential input signal is connected to both ends of the sampling capacitor in the sample phase, and a dummy capacitor having a capacitance equivalent to the parasitic capacitance of the input terminal of the differential operational amplifier is provided, and has a polarity opposite to that of the sampling capacitor A sample-and-hold circuit that samples the input signal.
前記差動演算増幅器の反転入力側に設けられた第２のスイッチング素子と、該第２のスイッチング素子に接続された第２のサンプリング用コンデンサと、
前記第１のサンプリング用コンデンサの出力側と前記第２のスイッチング素子の入力側に接続された第３のスイッチング素子と、
前記第２サンプリング用のコンデンサの出力側と前記第１のスイッチング素子の入力側に接続された第４のスイッチング素子と、
前記第３のスイッチング素子に接続された第１の寄生容量及び第１のダミーコンデンサと、
前記第４のスイッチング素子に接続された第２の寄生容量及び第２のダミーコンデンサと
を備えたことを特徴とする請求項１又は２に記載のサンプル・ホールド回路。 A first switching element provided on the non-inverting input side of the differential operational amplifier; a first sampling capacitor connected to the first switching element;
A second switching element provided on the inverting input side of the differential operational amplifier; a second sampling capacitor connected to the second switching element;
A third switching element connected to the output side of the first sampling capacitor and the input side of the second switching element;
A fourth switching element connected to an output side of the second sampling capacitor and an input side of the first switching element;
A first parasitic capacitor and a first dummy capacitor connected to the third switching element;
The sample-and-hold circuit according to claim 1, further comprising: a second parasitic capacitor and a second dummy capacitor connected to the fourth switching element.
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