JP2013207697A - Sample hold circuit - Google Patents
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Abstract
Description
本発明は、サンプル・ホールド回路に関し、より詳細には、サンプルフェーズでサンプリング用コンデンサの両端に差動入力を接続する際に、差動演算増幅器の入力端子側のスイッチング素子としてブートストラップスイッチ回路を用いることで、出力信号への歪成分の重畳を抑制するようにしたサンプル・ホールド回路に関する。 The present invention relates to a sample and hold circuit, and more specifically, when a differential input is connected to both ends of a sampling capacitor in a sample phase, a bootstrap switch circuit is used as a switching element on the input terminal side of a differential operational amplifier. The present invention relates to a sample-and-hold circuit that suppresses superimposition of distortion components on an output signal.
従来から入力電圧をサンプリングして保持し、保持した電圧に応じた電圧を出力するサンプル・ホールド回路は良く知られている。各種画像センサや画像処理装置などのアナログ信号をディジタル信号に変換する必要な電子機器は、この種のサンプル・ホールド回路を用いてノイズ特性の良いサンプル・ホールド動作を行うことが求められている。
図５は、従来のノイズ特性に優れたサンプル・ホールド回路の回路構成図である。図５に示したサンプル・ホールド回路は、正転入力信号ＶＩＰと反転入力信号ＶＩＮに基づいて正転出力信号ＶＯＰと反転出力信号ＶＯＮとを出力する差動演算増幅器（ＡＭ）１０と、スイッチング素子Ｓ１乃至Ｓ６と、サンプリング用コンデンサＣ１，Ｃ２とを備えて構成されている。
Conventionally, a sample and hold circuit that samples and holds an input voltage and outputs a voltage corresponding to the held voltage is well known. Electronic devices that need to convert analog signals such as various image sensors and image processing devices into digital signals are required to perform a sample and hold operation with good noise characteristics using this type of sample and hold circuit.
FIG. 5 is a circuit configuration diagram of a conventional sample and hold circuit having excellent noise characteristics. The sample and hold circuit shown in FIG. 5 includes a differential operational amplifier (AM) 10 that outputs a normal output signal VOP and an inverted output signal VON based on a normal input signal VIP and an inverted input signal VIN, and a switching element. S1 to S6 and sampling capacitors C1 and C2 are provided.
スイッチング素子Ｓ１乃至Ｓ６は、例えば、図示しない制御部から出力される制御信号φ１，φ２によって回路の接続状態を切り替えることにより、サンプル・ホールド動作をするためのスイッチング素子である。スイッチング素子Ｓ１乃至Ｓ６が、接続状態と切断状態とを交互に繰り返すことによって、連続したサンプリング動作が行われる。
サンプリング用コンデンサＣ１，Ｃ２は、スイッチング素子Ｓ１乃至Ｓ６がそれぞれ接続され、サンプリング動作によって正転入力信号ＶＩＰと反転入力信号ＶＩＮに対応する電荷を貯蓄・保持することで、正転入力信号ＶＩＰと反転入力信号ＶＩＮをサンプル及びホールドするためのサンプリング用コンデンサである。
For example, the switching elements S1 to S6 are switching elements for performing a sample and hold operation by switching the circuit connection state according to control signals φ1 and φ2 output from a control unit (not shown). The switching elements S1 to S6 alternately repeat the connected state and the disconnected state, thereby performing a continuous sampling operation.
The sampling capacitors C1 and C2 are connected to switching elements S1 to S6, respectively, and store and hold charges corresponding to the normal input signal VIP and the inverted input signal VIN by the sampling operation, thereby inverting the normal input signal VIP. A sampling capacitor for sampling and holding the input signal VIN.
差動演算増幅器（ＡＭ）１０は、サンプリング用コンデンサＣ１，Ｃ２でサンプル及びホールドされた正転入力信号ＶＩＰと反転入力信号ＶＩＮを、ゲインＡに基づく増幅度と、ループ帰還係数βに基づく帰還量とに基づいて増幅するものである。
図６（ａ），（ｂ）は、図５に示したサンプル・ホールド回路の制御部のタイミングチャートを示す図である。サンプル動作フェーズのとき、Φ１が“Ｈ”となり、Φ２が“Ｌ”となる。スイッチング素子Ｓ１乃至Ｓ４が接続状態になると共に、スイッチング素子Ｓ５，Ｓ６が切断状態となる。このとき、サンプリング用コンデンサＣ１，Ｃ２の両端には、正転入力ＶＩＰと反転入力信号ＶＩＮが接続され、コンデンサＣ１，Ｃ２に蓄えられる電荷量Ｑ１，Ｑ２は、それぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）・・・式（１）
Ｑ２＝Ｃ２（ＶＩＮ−ＶＩＰ）・・・式（２）
The differential operational amplifier (AM) 10 converts the normal input signal VIP and the inverted input signal VIN sampled and held by the sampling capacitors C1 and C2 into an amplification degree based on the gain A and a feedback amount based on the loop feedback coefficient β. Is amplified based on the above.
6A and 6B are timing charts of the control unit of the sample and hold circuit shown in FIG. In the sample operation phase, Φ1 becomes “H” and Φ2 becomes “L”. The switching elements S1 to S4 are connected and the switching elements S5 and S6 are disconnected. At this time, the normal input VIP and the inverted input signal VIN are connected to both ends of the sampling capacitors C1 and C2, and the charge amounts Q1 and Q2 stored in the capacitors C1 and C2 are expressed by the following equations, respectively.
Q1 = C1 (VIP−VIN) (1)
Q2 = C2 (VIN-VIP) (2)
次に、ホールド動作フェーズのとき、Φ１が“Ｌ”となり、Φ２が“Ｈ”となる。スイッチング素子Ｓ１乃至Ｓ４が切断状態になると共に、スイッチング素子Ｓ５，Ｓ６が接続状態となる。このとき、コンデンサＣ１，Ｃ２の一端に正転出力信号ＶＯＰと反転出力信号ＶＯＮが接続されネガティブフィードバックがかかり、差動演算増幅器１０の入力ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になる。それぞれのコンデンサＣ１，Ｃ２に蓄えられる電荷量はそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−ＶＸ）・・・式（３）
Ｑ２＝Ｃ２（ＶＯＮ−ＶＹ）・・・式（４）
Next, in the hold operation phase, Φ1 becomes “L” and Φ2 becomes “H”. The switching elements S1 to S4 are disconnected and the switching elements S5 and S6 are connected. At this time, the normal output signal VOP and the inverted output signal VON are connected to one end of the capacitors C1 and C2, negative feedback is applied, and the inputs VX and VY of the differential
Q1 = C1 (VOP−VX) (3)
Q2 = C2 (VON−VY) (4)
サンプルフェーズとホールドフェーズでＣ１とＣ２に蓄えられる電荷量は等しいので、Ｃ１＝Ｃ２のとき正転出力信号ＶＯＰと反転出力信号ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ−ＶＩＮ＋ＶＸ・・・式（５）
ＶＯＮ＝ＶＩＮ−ＶＩＰ＋ＶＹ・・・式（６）
Since the charge amounts stored in C1 and C2 are equal in the sample phase and the hold phase, when C1 = C2, the normal output signal VOP and the inverted output signal VON are respectively expressed by the following equations.
VOP = VIP−VIN + VX (5)
VON = VIN−VIP + VY (6)
上述したように、ホールドフェーズではＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になっているので、差動出力ＶＯＰ−ＶＯＮは、式（５）−式（６）より次式のようになる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ）・・・式（７）
また、式（５）＋式（６）から、ホールドフェーズでの差動演算増幅器１０の入力コモン電圧（ＶＸ＋ＶＹ）／２を求めることができる。
（ＶＸ＋ＶＹ）／２＝（ＶＯＰ＋ＶＯＮ）／２・・・式（８）
As described above, since VX and VY are in a virtual short-circuit state (VX≈VY) in the hold phase, the differential output VOP-VON is expressed by the following equation from equations (5)-(6). .
VOP-VON = 2 (VIP-VIN) (7)
Further, the input common voltage (VX + VY) / 2 of the differential
(VX + VY) / 2 = (VOP + VON) / 2 Formula (8)
また、スイッチトキャパシタのノイズ特性については、サンプリング用コンデンサの両端に差動入力信号を接続してサンプリング動作を行うことで、式（７）からわかるようにサンプル・ホールド回路のゲインは２となっているため、同サイズのサンプリング用コンデンサを用いてゲインが１のサンプル・ホールド回路に比べ、入力換算ノイズを１／２倍に下げることができる。 As for the noise characteristics of the switched capacitor, the sampling and holding circuit gain is 2 as can be seen from equation (7) by connecting the differential input signal to both ends of the sampling capacitor and performing the sampling operation. Therefore, compared to a sample-and-hold circuit having a gain of 1 using a sampling capacitor of the same size, the input conversion noise can be reduced to 1/2 times.
さらに式（８）によると、ホールドフェーズでの差動演算増幅器１０の入力コモン電圧（ＶＸ＋ＶＹ）／２は、サンプル・ホールド回路の入力コモン電圧（ＶＩＰ＋ＶＩＮ））／２に全く依存しない。従って、サンプル・ホールド回路であって、一方の入力がＤＣレベルで他方の入力がダイナミックに動作するようなシングル・ツゥ・ディファレンシャル回路でも、入力コモン電圧（ＶＩＰ＋ＶＩＮ））／２が大きく変動した際にホールドフェーズで（ＶＸ＋ＶＹ））／２が一定に保たれるため、差動演算増幅器１０の入力レンジを外れることなく、高い増幅度を保ったままサンプル・ホールド回路を行うことが可能である。
Further, according to Expression (8), the input common voltage (VX + VY) / 2 of the differential
なお、アナログ回路の分野で、一般的な演算増幅器（ｏｐｅｒａｔｉｏｎａｌ ａｍｐｌｉｆｉｅｒ；ＯＰアンプ）には、単一の入力信号に対して単一の出力信号を出力するシングルエンド型と、正負の入力信号Ｖｉ＋，Ｖｉ−に対して正負の出力信号Ｖｏ＋，Ｖｏ−を出力する全差動型がある。シングルエンド型ＯＰアンプでは、２つの入力端子の一方はグランドラインであり、他方が信号ラインである。したがって、信号ラインとグランドライン間の電圧が入力電圧となる。 In the field of analog circuits, a general operational amplifier (OP amplifier) includes a single-ended type that outputs a single output signal with respect to a single input signal, and positive and negative input signals Vi +, There is a fully differential type that outputs positive and negative output signals Vo + and Vo− with respect to Vi−. In the single-ended OP amplifier, one of the two input terminals is a ground line, and the other is a signal line. Therefore, the voltage between the signal line and the ground line becomes the input voltage.
全差動型ＯＰアンプでは、２つの入力端子の一方はグランドラインを構成せず、各入力端子にそれぞれ入力される入力信号Ｖｉ＋，Ｖｉ−の差電圧が入力電圧となる。また、全差動型ＯＰアンプには、出力信号Ｖｏ＋，Ｖｏ−の振幅の中点を決めるための電圧（コモンモード電圧）が与えられる。全差動型ＯＰアンプは、入力信号の差をとることでノイズ分が相殺されるので、ノイズの影響を受けにくいという長所がある。 In the fully differential OP amplifier, one of the two input terminals does not form a ground line, and the difference voltage between the input signals Vi + and Vi− input to each input terminal is an input voltage. The fully differential OP amplifier is supplied with a voltage (common mode voltage) for determining the midpoint of the amplitudes of the output signals Vo + and Vo−. The fully differential OP amplifier has the advantage that it is less susceptible to noise because noise is canceled out by taking the difference between input signals.
また、例えば、特許文献１には、同一容量値に設計された２種類のコンデンサの製造バラつきによる相対誤差に対して、変換精度の低下を招かないサンプル・ホールド回路が開示されている。
また、例えば、特許文献２には、サンプル・ホールド回路にブートストラップスイッチを用いたものが開示されている。また、例えば、特許文献３には、アナログ入力電圧のサンプリングしたものへの高調波歪みの導入を回避し、しかも単一電源電圧で動作するＭＯＳＦＥＴサンプリングスイッチ回路が開示されている。
For example,
For example,
上述した図５に示すサンプル・ホールド回路において、サンプルフェーズが終了する瞬間の様子を考えてみる。Ｓ３，Ｓ４が単純なＭＯＳスイッチの場合、Φ１が“Ｈ”のときスイッチ用ＭＯＳのゲート電極はＶＤＤあるいはＶＳＳを印加している。単純化のためにスイッチ用ＭＯＳがＮＭＯＳでゲート電極にＶＤＤが印加されているとすると、このときスイッチ用ＭＯＳであるＳ３，Ｓ４のゲート・ソース間電圧はそれぞれＶＤＤ−ＶＩＮ，ＶＤＤ−ＶＩＰとなり、ＶＩＮ，ＶＩＰに依存する電荷が蓄えられチャネルを形成している。Φ１が“Ｈ”から“Ｌ”になるとき、チャネルを形成していた電荷はチャージインジェクションとしてソース・ドレイン電極側に放出され、サンプリング用コンデンサに蓄積される。サンプリング用コンデンサＣ１，Ｃ２に蓄積されるインジェクション電荷量をＱＣＩ１、ＱＣＩ２とすると、式（１）、（２）は以下のように書き換えられる。 Consider the situation at the moment when the sample phase ends in the sample and hold circuit shown in FIG. In the case where S3 and S4 are simple MOS switches, VDD or VSS is applied to the gate electrode of the switching MOS when Φ1 is “H”. For simplification, assuming that the switching MOS is NMOS and VDD is applied to the gate electrode, the gate-source voltages of S3 and S4, which are switching MOSs, are VDD-VIN and VDD-VIP, respectively. Charges depending on VIN and VIP are stored to form a channel. When Φ1 changes from “H” to “L”, the charge forming the channel is discharged to the source / drain electrode side as charge injection and accumulated in the sampling capacitor. If the injection charge amounts stored in the sampling capacitors C1 and C2 are QCI1 and QCI2, equations (1) and (2) can be rewritten as follows.
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）＋ＱＣＩ１・・・式（９）
Ｑ２＝Ｃ２（ＶＩＮ−ＶＩＰ）＋ＱＣＩ２・・・式（１０）
また、式（５）、（６）はＣ１＝Ｃ２＝Ｃとすると以下のように書き換えられる。
ＶＯＰ＝ＶＩＰ−ＶＩＮ＋ＶＸ＋ＱＣＩ１／Ｃ・・・式（１１）
ＶＯＮ＝ＶＩＮ−ＶＩＰ＋ＶＹ＋ＱＣＩ２／Ｃ・・・式（１２）
Q1 = C1 (VIP−VIN) + QCI1 (9)
Q2 = C2 (VIN−VIP) + QCI2 Expression (10)
Equations (5) and (6) can be rewritten as follows when C1 = C2 = C.
VOP = VIP−VIN + VX + QCI1 / C (11)
VON = VIN−VIP + VY + QCI2 / C (12)
この結果、差動出力ＶＯＰ−ＶＯＮは、式（１１）−式（１２）より次式のようになる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ）＋（ＱＣＩ１−ＱＣＩ２）／Ｃ・・・式（１３）
上述したとおり、ＱＣＩ１とＱＣＩ２は差動入力信号ＶＩＰとＶＩＮに依存する電荷量であり、式（１３）の右辺第２項は入力信号に依存した値をとる。その結果、差動出力信号ＶＯＰ−ＶＯＮに歪成分が重畳してしまう。
As a result, the differential output VOP-VON is expressed by the following equation from the equations (11)-(12).
VOP-VON = 2 (VIP-VIN) + (QCI1-QCI2) / C (13)
As described above, QCI1 and QCI2 are the charge amounts depending on the differential input signals VIP and VIN, and the second term on the right side of the equation (13) takes a value depending on the input signal. As a result, a distortion component is superimposed on the differential output signal VOP-VON.
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ノイズ特性に優れ、入力コモン電圧の変動の影響を受けず、出力信号への歪の重畳を抑制するサンプル・ホールド回路を提供することにある。 The present invention has been made in view of such problems, and the object thereof is a sample that has excellent noise characteristics, is not affected by fluctuations in the input common voltage, and suppresses distortion superposition on the output signal. • To provide a hold circuit.
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、正転入力信号（ＶＩＰ）と反転入力信号（ＶＩＮ）に基づいて正転出力信号（ＶＯＰ）と反転出力信号（ＶＯＮ）とを出力する差動演算増幅器（１０）と、複数のスイッチング素子（Ｓ１乃至Ｓ６）と、複数のサンプリング用コンデンサ（Ｃ１，Ｃ２）とを備えたサンプル・ホールド回路において、サンプルフェーズで差動入力信号を両端に接続する前記サンプリング用コンデンサ（Ｃ１，Ｃ２）の両端の複数のスイッチング素子（ＢＳ１，ＢＳ２，Ｓ１，Ｓ２）のうち、前記差動演算増幅器（１０）の入力端子側の一方の複数のスイッチング素子をブートストラップスイッチ回路（ＢＳ１，ＢＳ２）とすることを特徴とする。（図１；実施例１）
The present invention has been made to achieve such an object, and the invention according to
また、請求項２に記載の発明は、請求項１に記載の発明において、前記サンプリング用コンデンサの両端の複数のスイッチング素子（ＢＳ１，ＢＳ２，Ｓ１，Ｓ２）のうち、前記差動演算増幅器（１０）の入力端子側の一方の複数のスイッチング素子（ＢＳ１，ＢＳ２）の接続が切れるタイミングが、他方の複数のスイッチング素子（Ｓ１，Ｓ２）の接続が切れるタイミングより早いことを特徴とする。 According to a second aspect of the invention, in the first aspect of the invention, the differential operational amplifier (10) among the plurality of switching elements (BS1, BS2, S1, S2) at both ends of the sampling capacitor. ), The timing at which one switching element (BS1, BS2) on the input terminal side is disconnected is earlier than the timing at which the other switching element (S1, S2) is disconnected.
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記差動演算増幅器（１０）の正転入力側に設けられた第１のスイッチ（Ｓ１）と、該第１のスイッチに接続された第１のコンデンサ（Ｃ１）と、前記差動演算増幅器（１０）の反転入力側に設けられた第２のスイッチ（Ｓ２）と、該第２のスイッチに接続された第２のコンデンサ（Ｃ２）と、前記第１のコンデンサ（Ｃ１）の出力側と前記第２のスイッチ（Ｓ２）の入力側に接続された第１のブートストラップスイッチ回路（ＢＳ１）と、前記第２のコンデンサ（Ｃ２）の出力側と前記第１のスイッチ（Ｓ１）の入力側に接続された第２のブートストラップスイッチ回路（ＢＳ２）とを備えたことを特徴とする。 According to a third aspect of the present invention, in the first or second aspect of the present invention, the first switch (S1) provided on the normal rotation input side of the differential operational amplifier (10), and the first switch A first capacitor (C1) connected to one switch, a second switch (S2) provided on the inverting input side of the differential operational amplifier (10), and connected to the second switch A second capacitor (C2); a first bootstrap switch circuit (BS1) connected to an output side of the first capacitor (C1) and an input side of the second switch (S2); And a second bootstrap switch circuit (BS2) connected to the output side of the second capacitor (C2) and the input side of the first switch (S1).
また、請求項４に記載の発明は、請求項１に記載の発明において、前記差動演算増幅器（１０）の入力端子側の一方の複数のスイッチング素子（ＢＳ１，ＢＳ２）に加え、他方の複数のスイッチング素子をブートストラップスイッチ回路（ＢＳ３，ＢＳ４）とすることを特徴とする。（図４；実施例２）
また、請求項５に記載の発明は、請求項４に記載の発明において、前記サンプリング用コンデンサの両端の複数スイッチング素子（ＢＳ１，ＢＳ２，Ｓ１，Ｓ２）のうち、前記差動演算増幅器（１０）の入力端子側の一方の複数のスイッチング素子（ＢＳ１，ＢＳ２）の接続が切れるタイミングが、他方の複数のスイッチング素子（ＢＳ３，ＢＳ４）の接続が切れるタイミングより遅いことを特徴とする。
According to a fourth aspect of the invention, in the first aspect of the invention, in addition to the plurality of switching elements (BS1, BS2) on the input terminal side of the differential operational amplifier (10), The switching element is a bootstrap switch circuit (BS3, BS4). (FIG. 4; Example 2)
According to a fifth aspect of the present invention, in the fourth aspect of the invention, the differential operational amplifier (10) among the plurality of switching elements (BS1, BS2, S1, S2) at both ends of the sampling capacitor. The switching timing of one of the switching elements (BS1, BS2) on the input terminal side is later than the timing of disconnecting the other switching elements (BS3, BS4).
また、請求項６に記載の発明は、請求項４又は５に記載の発明において、前記差動演算増幅器（１０）の正転入力側に設けられた第３のブートストラップスイッチ回路（ＢＳ３）と、該第３のブートストラップスイッチ回路に接続された第１のコンデンサ（Ｃ１）と、前記差動演算増幅器（１０）の反転入力側に設けられた第４のブートストラップスイッチ回路（ＢＳ４）と、該第４のブートストラップスイッチ回路に接続された第２のコンデンサ（Ｃ２）と、前記第１のコンデンサ（Ｃ１）の出力側と前記第４のブートストラップスイッチ回路（ＢＳ４）の入力側に接続された第１のブートストラップスイッチ回路（ＢＳ１）と、前記第２のコンデンサ（Ｃ２）の出力側と前記第３のブートストラップスイッチ回路（ＢＳ３）の入力側に接続された第２のブートストラップスイッチ回路（ＢＳ２）とを備えたことを特徴とする。 According to a sixth aspect of the invention, there is provided the third bootstrap switch circuit (BS3) provided on the non-inverting input side of the differential operational amplifier (10) according to the fourth or fifth aspect of the invention. A first capacitor (C1) connected to the third bootstrap switch circuit, a fourth bootstrap switch circuit (BS4) provided on the inverting input side of the differential operational amplifier (10), A second capacitor (C2) connected to the fourth bootstrap switch circuit; an output side of the first capacitor (C1); and an input side of the fourth bootstrap switch circuit (BS4). The first bootstrap switch circuit (BS1), the output side of the second capacitor (C2) and the input side of the third bootstrap switch circuit (BS3) are connected. Characterized in that a second bootstrap switch circuits (BS2).
また、請求項７に記載の発明は、請求項１乃至６のいずれかに記載の発明において、前記サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかる前記サンプリング用コンデンサの総数が、任意に制御可能であることを特徴とする。
The invention according to claim 7 is the invention according to any one of
本発明によれば、差動演算増幅器においてサンプルフェーズでサンプリング用コンデンサの両端に差動入力を接続する際に、差動演算増幅器の入力端子側のスイッチング素子としてブートストラップスイッチ回路を用いたので、ノイズ特性に優れ、入力コモン電圧の変動の影響を受けず、差動出力信号への歪の重畳を抑制することが可能となる。 According to the present invention, when the differential input is connected to both ends of the sampling capacitor in the sample phase in the differential operational amplifier, the bootstrap switch circuit is used as the switching element on the input terminal side of the differential operational amplifier. It has excellent noise characteristics and is not affected by fluctuations in the input common voltage, and it is possible to suppress distortion from being superimposed on the differential output signal.
以下、図面を参照して本発明の各実施例について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
図１は、本発明に係るサンプル・ホールド回路の実施例１を説明するための回路構成図である。図中符号１０は差動演算増幅器（ＡＭ；差動演算増幅器）、１１は第１のブートストラップスイッチ回路、１２は第２のブートストラップスイッチ回路を示している。
本発明のサンプル・ホールド回路は、正転入力信号ＶＩＰと反転入力信号ＶＩＮに基づいて正転出力信号ＶＯＰと反転出力信号ＶＯＮとを出力する差動演算増幅器１０と、複数のスイッチング素子Ｓ１乃至Ｓ４，ＢＳ１，ＢＳ２と、複数のサンプリング用コンデンサＣ１，Ｃ２とを備えたものである。
FIG. 1 is a circuit diagram for explaining a first embodiment of a sample and hold circuit according to the present invention. In the figure,
The sample and hold circuit of the present invention includes a differential
そして、サンプルフェーズで差動入力信号を両端に接続するサンプリング用コンデンサＣ１，Ｃ２の両端の複数のスイッチング素子ＢＳ１，ＢＳ２，Ｓ１，Ｓ２のうち、差動演算増幅器１０の入力端子側の一方の複数のスイッチング素子をブートストラップスイッチ回路ＢＳ１，ＢＳ２とする。
このような構成において、サンプリング用コンデンサＣ１，Ｃ２の両端の複数のスイッチング素子ＢＳ１，ＢＳ２，Ｓ１，Ｓ２のうち、差動演算増幅器１０の入力端子側の一方の複数のスイッチング素子ＢＳ１，ＢＳ２の接続が切れるタイミングが、他方の複数のスイッチング素子Ｓ１，Ｓ２の接続が切れるタイミングより早くなるように動作するものである。
Then, among the plurality of switching elements BS1, BS2, S1, and S2 at both ends of the sampling capacitors C1 and C2 that connect the differential input signal to both ends in the sample phase, the plurality of ones on the input terminal side of the differential
In such a configuration, among the plurality of switching elements BS1, BS2, S1, S2 at both ends of the sampling capacitors C1, C2, one of the switching elements BS1, BS2 on the input terminal side of the differential
つまり、本実施例１のサンプル・ホールド回路は、差動演算増幅器１０の正転入力側に設けられた第１のスイッチＳ１と、この第１のスイッチＳ１に接続された第１のコンデンサＣ１と、差動演算増幅器１０の反転入力側に設けられた第２のスイッチＳ２と、この２のスイッチＳ２に接続された第２のコンデンサＣ２と、第１のコンデンサＣ１の出力側と第２のスイッチＳ２の入力側に接続された第１のブートストラップスイッチ回路ＢＳ１と、第２のコンデンサＣ２の出力側と第１のスイッチＳ１の入力側に接続された第２のブートストラップスイッチ回路ＢＳ２とを備えている。
That is, the sample and hold circuit according to the first embodiment includes a first switch S1 provided on the non-inverting input side of the differential
図２（ａ）乃至（ｃ）は、図１に示したサンプル・ホールド回路の制御信号のタイミングチャートを示す図である。本実施例１に示すサンプル・ホールド回路の基本構成は、上述したように、図５で示したサンプル・ホールド回路とほぼ同じであるが、サンプリング用コンデンサＣ１，Ｃ２に接続するスイッチング素子のうち、差動演算増幅器１０の入力端子側のスイッチング素子として、ゲート・ソース間電圧を一定に保つブートストラップスイッチ回路ＢＳ１，ＢＳ２を適用している。また、このブートストラップスイッチ回路ＢＳ１，ＢＳ２の制御クロック信号としてΦ１Ａを接続している。
2A to 2C are timing charts of control signals of the sample and hold circuit shown in FIG. As described above, the basic configuration of the sample-and-hold circuit shown in the first embodiment is almost the same as that of the sample-and-hold circuit shown in FIG. 5, but among the switching elements connected to the sampling capacitors C1 and C2, As the switching elements on the input terminal side of the differential
一般的に、ブートストラップスイッチ回路は、ゲート・ソース間電圧を一定に保つことが知られている。
図３は、本発明に係るブートストラップスイッチ回路の構成図である。このブートストラップスイッチ回路は、トランジスタＭＮ１乃至ＭＮ１０，ＭＰ１，ＭＰ２と、インバータＩＮＶと、コンデンサＣ１，Ｃ２，Ｃ３と、入力ノードＩＮと、出力ノードＯＵＴと、クロック信号ノードＰＨＩ，ＰＨＩＺと、電源電圧ＶＤＤを備えて構成されている。
In general, it is known that a bootstrap switch circuit keeps a gate-source voltage constant.
FIG. 3 is a configuration diagram of a bootstrap switch circuit according to the present invention. This bootstrap switch circuit includes transistors MN1 to MN10, MP1 and MP2, an inverter INV, capacitors C1, C2 and C3, an input node IN, an output node OUT, clock signal nodes PHI and PHIZ, and a power supply voltage VDD. It is configured with.
端子ＯＵＴに接続するＮＭＯＳトランジスタＭＮ１がブートストラップスイッチである。クロック信号ノードＰＨＩ，ＰＨＩＺは、逆相の関係にある。ここで、ゲート・ソース間電圧は一定に保たれている。
なお、本発明に係るブートストラップスイッチ回路は、この構成に限定されるものではなく、ブートストラップスイッチ回路であるならば別の構成であっても構わない。
The NMOS transistor MN1 connected to the terminal OUT is a bootstrap switch. The clock signal nodes PHI and PHIZ are in a reverse phase relationship. Here, the gate-source voltage is kept constant.
The bootstrap switch circuit according to the present invention is not limited to this configuration, and may be another configuration as long as it is a bootstrap switch circuit.
サンプル動作フェーズのとき、本実施例１に示すサンプル・ホールド回路の基本動作は、図５に示したサンプル・ホールド回路と同じなので、サンプリング用コンデンサには、上述した式（１），（２）に記載の電荷が蓄えられる。Φ１Ａが“Ｈ”から“Ｌ”になるとき、ブートストラップスイッチ回路ＢＳ１，ＢＳ２からチャージインジェクションとして電荷が放出されるが、ゲート・ソース間電圧は一定に保たれているので、放出電荷量ＱＣＩ１＝ＱＣＩ２＝ＱＣＩとみなすことができる。したがって、上述した式（９）、（１０）は以下のように書き換えられる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）＋ＱＣＩ・・・式（１４）
Ｑ２＝Ｃ２（ＶＩＮ−ＶＩＰ）＋ＱＣＩ・・・式（１５）
In the sample operation phase, the basic operation of the sample-and-hold circuit shown in the first embodiment is the same as that of the sample-and-hold circuit shown in FIG. 5. Therefore, the sampling capacitors include the expressions (1) and (2) described above. Is stored. When Φ1A changes from “H” to “L”, charges are discharged as charge injection from the bootstrap switch circuits BS1 and BS2, but since the gate-source voltage is kept constant, the amount of released charges QCI1 = QCI2 = QCI can be considered. Therefore, the above equations (9) and (10) can be rewritten as follows.
Q1 = C1 (VIP−VIN) + QCI Expression (14)
Q2 = C2 (VIN−VIP) + QCI Expression (15)
その後、Φ１が“Ｈ”から“Ｌ”になるが、このときすでにブートストラップスイッチ回路ＢＳ１，ＢＳ２は切断状態であり差動演算増幅器１０の入力端子ＶＸ，ＶＹはフローティングノードとなっているため、Ｑ１，Ｑ２に変化は起きない。
ホールド動作フェーズのとき、本実施例１に示すサンプル・ホールド回路の基本動作は、図５に示したサンプル・ホールド回路と同じなので、サンプリング用コンデンサには、上述した式（３）、（４）に記載の電荷が蓄えられる。サンプルフェーズとホールドフェーズでＣ１とＣ２に蓄えられる電荷量は等しいので、Ｃ１＝Ｃ２＝Ｃのとき正転出力信号ＶＯＰ，反転出力信号ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ−ＶＩＮ＋ＶＸ＋ＱＣＩ／Ｃ・・・式（１６）
ＶＯＮ＝ＶＩＮ−ＶＩＰ＋ＶＹ＋ＱＣＩ／Ｃ・・・式（１７）
Thereafter, Φ1 changes from “H” to “L”. At this time, the bootstrap switch circuits BS1 and BS2 are already disconnected, and the input terminals VX and VY of the differential
In the hold operation phase, the basic operation of the sample and hold circuit shown in the first embodiment is the same as that of the sample and hold circuit shown in FIG. Is stored. Since the charge amounts stored in C1 and C2 are equal in the sample phase and the hold phase, when C1 = C2 = C, the normal output signal VOP and the inverted output signal VON are respectively expressed by the following equations.
VOP = VIP−VIN + VX + QCI / C (16)
VON = VIN−VIP + VY + QCI / C (17)
上述したように、ホールドフェーズでは、ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になっているので、差動出力ＶＯＰ−ＶＯＮは、式（１６）−式（１７）より次式のようになる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ）・・・式（１８）
上述した式（１８）を式（１３）と比較すると、図１に示した構成では、差動出力信号の歪の原因となっていた差動入力信号に依存する電荷の項が存在しないことが分かる。
As described above, in the hold phase, VX and VY are in a virtual short-circuited state (VX≈VY). Therefore, the differential output VOP-VON is expressed by the following equation from equations (16)-(17). Become.
VOP-VON = 2 (VIP-VIN) (18)
Comparing the equation (18) with the equation (13), the configuration shown in FIG. 1 does not have a charge term that depends on the differential input signal, which causes the distortion of the differential output signal. I understand.
図４は、本発明に係るサンプル・ホールド回路の実施例２を説明するための回路構成図である。図中符号１３は第３のブートストラップスイッチ回路、１４は第４のブートストラップスイッチ回路を示している。なお、図１と同じ機能を有する構成要素には同一の符号を付してある。
本実施例２に示すサンプル・ホールド回路は、差動演算増幅器１０の入力端子側の一方の複数のスイッチング素子ＢＳ１，ＢＳ２に加え、他方の複数のスイッチング素子をブートストラップスイッチ回路ＢＳ３，ＢＳ４とする。
FIG. 4 is a circuit configuration diagram for explaining a second embodiment of the sample and hold circuit according to the present invention. In the figure,
In the sample-and-hold circuit shown in the second embodiment, in addition to one of the plurality of switching elements BS1 and BS2 on the input terminal side of the differential
サンプリング用コンデンサＣ１，Ｃ2の両端の複数スイッチング素子ＢＳ１，ＢＳ２，Ｓ１，Ｓ２のうち、差動演算増幅器１０の入力端子側の一方の複数のスイッチング素子ＢＳ１，ＢＳ２の接続が切れるタイミングが、他方の複数のスイッチング素子ＢＳ３，ＢＳ４の接続が切れるタイミングより遅くまるように動作するものである。
つまり、本実施例２のサンプル・ホールド回路は、差動演算増幅器１０の正転入力側に設けられた第３のブートストラップスイッチ回路ＢＳ３と、この第３のブートストラップスイッチ回路ＢＳ３に接続された第１のコンデンサＣ１と、差動演算増幅器１０の反転入力側に設けられた第４のブートストラップスイッチ回路ＢＳ４と、この第４のブートストラップスイッチ回路ＢＳ４に接続された第２のコンデンサＣ２と、第１のコンデンサＣ１の出力側と第４のブートストラップスイッチ回路ＢＳ４の入力側に接続された第１のブートストラップスイッチ回路ＢＳ１と、第２のコンデンサＣ２の出力側と第３のブートストラップスイッチ回路ＢＳ３の入力側に接続された第２のブートストラップスイッチ回路ＢＳ２とを備えている。
Among the plurality of switching elements BS1, BS2, S1, and S2 at both ends of the sampling capacitors C1 and C2, the timing at which the connection of the plurality of switching elements BS1 and BS2 on the input terminal side of the differential
That is, the sample and hold circuit of the second embodiment is connected to the third bootstrap switch circuit BS3 provided on the non-inverting input side of the differential
図４における制御信号のタイミングチャートを、上述した図２を適宜参照して説明する。本実施例２に示すサンプル・ホールド回路の基本構成は、図５に示したサンプル・ホールド回路とほぼ同じであるが、サンプリング用コンデンサＣ１，Ｃ２の両端に接続するスイッチング素子として、ゲート・ソース間電圧を一定に保つブートストラップスイッチ回路ＢＳ１乃至ＢＳ４を適用している。また、ブートストラップスイッチ回路ＢＳ３，ＢＳ４の制御クロック信号としてΦ１Ａを接続している。 A timing chart of control signals in FIG. 4 will be described with reference to FIG. 2 as appropriate. The basic configuration of the sample-and-hold circuit shown in the second embodiment is almost the same as that of the sample-and-hold circuit shown in FIG. 5, but the gate-source connection is used as a switching element connected to both ends of the sampling capacitors C1 and C2. Bootstrap switch circuits BS1 to BS4 that keep the voltage constant are applied. Further, Φ1A is connected as a control clock signal for the bootstrap switch circuits BS3 and BS4.
サンプル動作フェーズのとき、本実施例２に示すサンプル・ホールド回路の基本動作は、図５に示したサンプル・ホールド回路と同じなので、サンプリング用コンデンサには、上述した式（１）、（２）に記載の電荷が蓄えられる。Φ１Ａが“Ｈ”から“Ｌ”になるとき、ブートストラップスイッチ回路ＢＳ３，ＢＳ４からチャージインジェクションとして電荷が放出されるが、ゲート・ソース間電圧は一定に保たれているので、放出電荷量ＱＣＩ３＝ＱＣＩ４＝ＱＣＩＡとみなすことができる。このＱＣＩＡにより、Ｃ１，Ｃ２にはそれぞれＱＣＩＡ／Ｃ１，ＱＣＩＡ／Ｃ２の電位変動が生じ、上述した式（１）、（２）は以下のように書き換えられる。
Ｑ１＝Ｃ１（ＶＩＰ＋ＱＣＩＡ／Ｃ１−ＶＩＮ）・・・式（１９）
Ｑ２＝Ｃ２（ＶＩＮ＋ＱＣＩＡ／Ｃ２−ＶＩＰ）・・・式（２０）
In the sample operation phase, the basic operation of the sample-and-hold circuit shown in the second embodiment is the same as that of the sample-and-hold circuit shown in FIG. 5, and therefore the sampling capacitors include the above-described equations (1) and (2). Is stored. When Φ1A changes from “H” to “L”, charges are discharged as charge injection from the bootstrap switch circuits BS3 and BS4. However, since the gate-source voltage is kept constant, the discharged charge amount QCI3 = QCI4 = QCIA can be considered. By this QCIA, potential fluctuations of QCIA / C1 and QCIA / C2 occur in C1 and C2, respectively, and the above-described equations (1) and (2) are rewritten as follows.
Q1 = C1 (VIP + QCIA / C1-VIN) (19)
Q2 = C2 (VIN + QCIA / C2-VIP) (20)
その後、Φ１が“Ｈ”から“Ｌ”となり、ブートストラップスイッチ回路ＢＳ１，ＢＳ２からも電荷が放出されるが、ゲート・ソース間電圧は一定に保たれているので、それぞれのスイッチからの放出電荷量ＱＣＩ１，ＱＣＩ２はＱＣＩ１＝ＱＣＩ２＝ＱＣＩとみなすことができる。したがって、式（９）、（１０）は以下のように書き換えられる。
Ｑ１＝Ｃ１（ＶＩＰ＋ＱＣＩＡ／Ｃ１−ＶＩＮ）＋ＱＣＩ・・・式（２１）
Ｑ２＝Ｃ２（ＶＩＮ＋ＱＣＩＡ／Ｃ２−ＶＩＰ）＋ＱＣＩ・・・式（２２）
Thereafter, Φ1 changes from “H” to “L”, and charges are also discharged from the bootstrap switch circuits BS1 and BS2, but since the gate-source voltage is kept constant, the charges discharged from the respective switches The quantities QCI1 and QCI2 can be regarded as QCI1 = QCI2 = QCI. Therefore, equations (9) and (10) can be rewritten as follows.
Q1 = C1 (VIP + QCIA / C1-VIN) + QCI Expression (21)
Q2 = C2 (VIN + QCIA / C2-VIP) + QCI Expression (22)
ホールド動作フェーズのとき、本実施例２に示すサンプル・ホールド回路の基本動作は、図５に示したサンプル・ホールド回路と同じなので、サンプリング用コンデンサには、上述した式（３）、（４）に記載の電荷が蓄えられる。サンプルフェーズとホールドフェーズでＣ１とＣ２に蓄えられる電荷量は等しいので、Ｃ１＝Ｃ２＝Ｃのとき正転出力信号ＶＯＰ，反転出力信号ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ＋ＱＣＩＡ／Ｃ−ＶＩＮ＋ＶＸ＋ＱＣＩ／Ｃ・・・式（２３）
ＶＯＮ＝ＶＩＮ＋ＱＣＩＡ／Ｃ−ＶＩＰ＋ＶＹ＋ＱＣＩ／Ｃ・・・式（２４）
In the hold operation phase, the basic operation of the sample and hold circuit shown in the second embodiment is the same as that of the sample and hold circuit shown in FIG. Is stored. Since the charge amounts stored in C1 and C2 are equal in the sample phase and the hold phase, when C1 = C2 = C, the normal output signal VOP and the inverted output signal VON are respectively expressed by the following equations.
VOP = VIP + QCIA / C−VIN + VX + QCI / C (23)
VON = VIN + QCIA / C−VIP + VY + QCI / C (24)
上述したようにおり、ホールドフェーズでは、ＶＸ，ＶＹは仮想短絡状態（ＶＸＶＹ）になっているので、差動出力ＶＯＰ−ＶＯＮは、式（２３）−式（２４）より次式のようになる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ）・・・式（２５）
上述した式（１８）と同様に、式（２５）でも歪の原因となっていた差動入力信号に依存する電荷の項が存在しないことが分かる。
As described above, in the hold phase, VX and VY are in a virtual short-circuited state (VXVY). Therefore, the differential output VOP-VON is expressed by the following equation from equations (23)-(24). .
VOP-VON = 2 (VIP-VIN) ... Formula (25)
Similar to the equation (18) described above, it can be seen that there is no charge term depending on the differential input signal that caused the distortion in the equation (25).
また、本実施例１を示す図１及び本実施例２を示す図３では、サンプル・ホールド回路のゲインは２であるが、例えば、サンプルフェーズで両端に差動入力信号を接続し、ホールドフェーズで一方を参照電圧に接続し他方を差動演算増幅器の入力端子に接続するサンプリング用コンデンサを１個、２個、・・・Ｎ−１個と追加して、サンプル・ホールド回路のゲイン調整範囲を変更しても構わない。 Further, in FIG. 1 showing the first embodiment and FIG. 3 showing the second embodiment, the gain of the sample and hold circuit is 2, but for example, a differential input signal is connected to both ends in the sample phase, and the hold phase Add one, two,..., N-1 sampling capacitors that connect one to the reference voltage and the other to the input terminal of the differential operational amplifier, and adjust the gain adjustment range of the sample and hold circuit. May be changed.
また、本実施例１を示す図１及び本実施例２を示す図３では、ホールドフェーズでネガティブフィードバックをかけるサンプリング用コンデンサの数は、ＶＯＰ側とＶＯＮ側でそれぞれ１ずつだが、これを複数個に変更しても構わない。つまり、サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかるサンプリング用コンデンサの総数が、任意に制御可能である。
このように、本実施例１，２におけるサンプル・ホールド回路では、ノイズ特性に優れ、入力コモン電圧の変動の影響を受けず、差動出力信号への歪の重畳を抑制することが可能となる。
Further, in FIG. 1 showing the first embodiment and FIG. 3 showing the second embodiment, the number of sampling capacitors to which negative feedback is applied in the hold phase is one on each of the VOP side and the VON side. You can change it. That is, the total number of sampling capacitors and the total number of sampling capacitors to which negative feedback is applied in the hold phase can be arbitrarily controlled.
As described above, the sample and hold circuits according to the first and second embodiments have excellent noise characteristics, are not affected by fluctuations in the input common voltage, and can suppress the superimposition of distortion on the differential output signal. .
１０ 差動演算増幅器（ＡＭ）
１１ 第１のブートストラップスイッチ回路
１２ 第２のブートストラップスイッチ回路
１３ ３のブートストラップスイッチ回路
１４ 第４のブートストラップスイッチ回路
Ｓ１乃至Ｓ６ スイッチング素子
Ｃ１，Ｃ２ サンプリング用コンデンサ
ＶＩＰ 正転入力信号
ＶＩＮ 反転入力信号
ＶＯＰ 正転出力信号
ＶＯＮ 反転出力信号
10 Differential operational amplifier (AM)
DESCRIPTION OF
Claims (7)
サンプルフェーズで差動入力信号を両端に接続する前記サンプリング用コンデンサの両端の複数のスイッチング素子のうち、前記差動演算増幅器の入力端子側の一方の複数のスイッチング素子をブートストラップスイッチ回路とすることを特徴とするサンプル・ホールド回路。 In a sample and hold circuit including a differential operational amplifier that outputs a normal output signal and an inverted output signal based on a normal input signal and an inverted input signal, a plurality of switching elements, and a plurality of sampling capacitors,
Among the plurality of switching elements at both ends of the sampling capacitor that connect the differential input signal to both ends in the sample phase, one of the plurality of switching elements on the input terminal side of the differential operational amplifier is a bootstrap switch circuit. A sample-and-hold circuit.
前記差動演算増幅器の反転入力側に設けられた第２のスイッチと、該第２のスイッチに接続された第２のコンデンサと、
前記第１のコンデンサの出力側と前記第２のスイッチの入力側に接続された第１のブートストラップスイッチ回路と、
前記第２のコンデンサの出力側と前記第１のスイッチの入力側に接続された第２のブートストラップスイッチ回路と
を備えたことを特徴とする請求項１又は２に記載のサンプル・ホールド回路。 A first switch provided on the normal input side of the differential operational amplifier; a first capacitor connected to the first switch;
A second switch provided on the inverting input side of the differential operational amplifier; a second capacitor connected to the second switch;
A first bootstrap switch circuit connected to the output side of the first capacitor and the input side of the second switch;
3. The sample and hold circuit according to claim 1, further comprising: a second bootstrap switch circuit connected to an output side of the second capacitor and an input side of the first switch.
前記差動演算増幅器の反転入力側に設けられた第４のブートストラップスイッチ回路と、該第４のブートストラップスイッチ回路に接続された第２のコンデンサと、
前記第１のコンデンサの出力側と前記第４のブートストラップスイッチ回路の入力側に接続された第１のブートストラップスイッチ回路と、
前記第２のコンデンサの出力側と前記第３のブートストラップスイッチ回路の入力側に接続された第２のブートストラップスイッチ回路と
を備えたことを特徴とする請求項４又は５に記載のサンプル・ホールド回路。 A third bootstrap switch circuit provided on the non-inversion input side of the differential operational amplifier; a first capacitor connected to the third bootstrap switch circuit;
A fourth bootstrap switch circuit provided on the inverting input side of the differential operational amplifier; a second capacitor connected to the fourth bootstrap switch circuit;
A first bootstrap switch circuit connected to an output side of the first capacitor and an input side of the fourth bootstrap switch circuit;
The sample circuit according to claim 4, further comprising: a second bootstrap switch circuit connected to an output side of the second capacitor and an input side of the third bootstrap switch circuit. Hold circuit.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3291443B1 (en) * | 2016-09-01 | 2020-02-12 | ams AG | Differential gain-stage circuit and method for multiplying a voltage |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303427A (en) * | 2004-04-07 | 2005-10-27 | Olympus Corp | Amplifier circuit |
| JP2007110495A (en) * | 2005-10-14 | 2007-04-26 | Matsushita Electric Ind Co Ltd | Clock signal generating circuit |
| WO2010108193A1 (en) * | 2009-03-20 | 2010-09-23 | Qualcomm Incorporated | Passive differential voltage doubler |
| US7816951B1 (en) * | 2008-10-10 | 2010-10-19 | National Semiconductor Corporation | Locally boosted top plate sampling for a sampling capacitor |
| US8030974B1 (en) * | 2008-09-10 | 2011-10-04 | Marvell International, Ltd. | Method and apparatus for sampling |
| JP2011239023A (en) * | 2010-05-06 | 2011-11-24 | Rohm Co Ltd | Switched capacitor gain stage |
| US20120068766A1 (en) * | 2010-03-19 | 2012-03-22 | Nxp B.V. | Sample-and-hold amplifier |
-
2012
- 2012-03-29 JP JP2012077091A patent/JP2013207697A/en active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303427A (en) * | 2004-04-07 | 2005-10-27 | Olympus Corp | Amplifier circuit |
| JP2007110495A (en) * | 2005-10-14 | 2007-04-26 | Matsushita Electric Ind Co Ltd | Clock signal generating circuit |
| US8030974B1 (en) * | 2008-09-10 | 2011-10-04 | Marvell International, Ltd. | Method and apparatus for sampling |
| US7816951B1 (en) * | 2008-10-10 | 2010-10-19 | National Semiconductor Corporation | Locally boosted top plate sampling for a sampling capacitor |
| WO2010108193A1 (en) * | 2009-03-20 | 2010-09-23 | Qualcomm Incorporated | Passive differential voltage doubler |
| US20120068766A1 (en) * | 2010-03-19 | 2012-03-22 | Nxp B.V. | Sample-and-hold amplifier |
| JP2011239023A (en) * | 2010-05-06 | 2011-11-24 | Rohm Co Ltd | Switched capacitor gain stage |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3291443B1 (en) * | 2016-09-01 | 2020-02-12 | ams AG | Differential gain-stage circuit and method for multiplying a voltage |
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