JP2016025552A - Successive approximation AD converter and successive approximation AD conversion method - Google Patents
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Abstract
Description
本発明は、逐次比較ＡＤ変換器及び逐次比較ＡＤ変換方法に関し、より詳細には、容量の相対誤差の影響を低減する構成で逐次比較ＡＤ変換を実現した逐次比較ＡＤ変換器及び逐次比較ＡＤ変換方法に関する。 The present invention relates to a successive approximation A / D converter and a successive approximation A / D conversion method, and more specifically, a successive approximation A / D converter and a successive approximation A / D conversion that realize a successive approximation A / D conversion with a configuration that reduces the influence of a relative error in capacitance. Regarding the method.
近年、アナログ信号をデジタル信号に変換するＡＤ変換器（アナログデジタル変換器；ＡＤＣ）は、あらゆる電子機器に搭載されている。特に最近では、低コストかつ高性能で、製品用途の広い逐次比較型と呼ばれるＡＤ変換器が知られている。
この種の逐次比較アナログデジタル変換器（Ａ／Ｄ変換器）は，比較的単純な回路構成で実現することができ、ＣＭＯＳプロセスとの整合性が高く、比較的安価に製造可能であり、さらに，比較的高速な変換時間を達成できるという特徴を有している。そのため、様々な用途で広く利用されている。具体的には、逐次比較Ａ／Ｄ変換器は、例えば、マイクロコントローラ（ＭＣＵ）に内蔵されるＡ／Ｄ変換回路として用いられている。
つまり、アナログ値をデジタル値に変換するＡＤ変換器（ＡＤＣ）の１つとして、例えば、非特許文献１などに示される逐次比較ＡＤ変換器（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｓｉｓｔｅｒ ＡＤＣ；ＳＡＲＡＤＣ）が知られている。
2. Description of the Related Art In recent years, AD converters (analog-digital converters; ADCs) that convert analog signals into digital signals are installed in all electronic devices. In particular, recently, an AD converter called a successive approximation type, which is low-cost and high-performance and has a wide range of product applications, is known.
This type of successive approximation analog-to-digital converter (A / D converter) can be realized with a relatively simple circuit configuration, is highly compatible with the CMOS process, and can be manufactured at a relatively low cost. , It has the feature that a relatively fast conversion time can be achieved. Therefore, it is widely used for various purposes. Specifically, the successive approximation A / D converter is used, for example, as an A / D conversion circuit built in a microcontroller (MCU).
That is, as one of AD converters (ADC) that convert an analog value into a digital value, for example, a successive approximation AD converter (SARADC) shown in Non-Patent
この種の逐次比較ＡＤ変換器の非線形性に対する要求は、年々、高くなってきている。逐次比較ＡＤ変換器には、ＤＡ変換器（ＤＡＣ）が内蔵されている。逐次比較ＡＤ変換器によって低非線形性なＡ／Ｄ変換を実現するためには、内蔵されているＤＡＣが低非線形性であることが好ましい。
ＤＡＣの設計においては、非線形性とエリア・電力はそれぞれトレードオフの関係にある。非線形性を小さく抑えるには、素子サイズを大きく設計する必要がある。しかしながら、素子サイズの増大は、コアサイズ、しいてはチップサイズの増大を招く。また、素子サイズを大きく設計することにより、容量・寄生容量の増大に伴い、消費電力の増大を招く。
The demand for nonlinearity of this type of successive approximation AD converter is increasing year by year. The successive approximation AD converter includes a DA converter (DAC). In order to realize low nonlinear A / D conversion by the successive approximation AD converter, the built-in DAC is preferably low nonlinear.
In designing a DAC, nonlinearity and area / power are in a trade-off relationship. In order to keep nonlinearity small, it is necessary to design a large element size. However, an increase in the element size causes an increase in the core size and thus the chip size. In addition, by designing the element size to be large, the power consumption increases with the increase in capacitance and parasitic capacitance.
図１３は、従来の逐次比較ＡＤ変換器の基本的な回路構成図である。図１３に示すように、逐次比較ＡＤ変換器（ＳＡＲＡＤＣ）５０の基本構成は、サンプルホールド回路５１と比較器５２と逐次比較レジスタ（ＳＡＲ）５３とＤＡ変換器（ＤＡＣ）５４とで構成されている。
入力信号をサンプルホールドした電圧Ｖｉｎと、ＤＡＣ５４により出力される、ＳＡＲ５３に蓄積されているデジタル出力値Ｄｏｕｔに対応した電圧Ｄとの差分値を比較器５２で基準電圧ＶＣＭと逐次比較することで入力信号に最も近いデジタル出力値を得る。通常、入力信号の電圧範囲はＤＡＣ５４の出力電圧範囲と等しく、その電圧範囲の中央値がＶＣＭに選ばれる。例えば、基準電圧Ｖｒｅｆを用いて、信号入力範囲を−Ｖｒｅｆ〜＋Ｖｒｅｆとした時、ＶＣＭ＝０Ｖに選ばれる。
この変換アルゴリズムは、通常、バイナリに重み付けされた素子群を用いており、Ｎビット分解能のＳＡＲＡＤＣの場合、最上位ビットから逐次変換することで、Ｎ回の判定サイクルの後、Ｎビットのデジタル出力値Ｄｏｕｔを得る。
FIG. 13 is a basic circuit configuration diagram of a conventional successive approximation AD converter. As shown in FIG. 13, the basic configuration of the successive approximation AD converter (SARADC) 50 includes a
The difference value between the voltage Vin obtained by sampling and holding the input signal and the voltage D corresponding to the digital output value Dout stored in the
This conversion algorithm normally uses binary weighted elements, and in the case of N-bit resolution SARADC, by sequentially converting from the most significant bit, an N-bit digital output after N determination cycles. The value Dout is obtained.
近年は、ＤＡ変換器５４としてバイナリに重み付けされた容量ＤＡＣ（ＣＤＡＣ）を用いる電荷再配分型のＳＡＲＡＤＣが主流であるので、以下、ＣＤＡＣを用いるＳＡＲＡＤＣについて説明する。
電荷再配分型のＳＡＲＡＤＣは、例えば、非特許文献２などに開示されている図１４の構成が代表的な構成である。
図１４は、非特許文献２に記載の電荷再配分型のＳＡＲＡＤＣの基本的な回路構成図である。電荷再配分型のＳＡＲＡＤＣは、アナログ入力電圧をサンプリングし、このサンプリングしたアナログ入力電圧と電荷再配分型のＣＤＡＣで生成した比較対象電圧との比較動作を、ＤＡＣのデジタル入力信号の最上位ビットから最下位ビットまで逐次繰り返す。すなわち、ＣＤＡＣは、図１３におけるサンプルホールド回路５１とＤＡＣ５４の両方の機能を有する。
In recent years, a charge redistribution type SARADC using a binary-weighted capacitive DAC (CDAC) as the
For example, the configuration of FIG. 14 disclosed in Non-Patent
FIG. 14 is a basic circuit configuration diagram of the charge redistribution type SARADC described in Non-Patent
また、ＣＤＡＣの構成において、上述した特許文献１に開示されているように、上位ビット側と下位ビット側を結合容量で接続する構成も知られている。この特許文献１のものは、寄生容量が存在していても高精度のアナログ出力レベルを生成することができるＤＡＣに関するものである。図１３，図１４及び特許文献１で例示した構成は、簡単のため、シングルエンド構成を用いて説明しているが、動作原理は、シングルエンド構成に限定されるものではなく、容易に全差動構成を実現できる。
Further, in the CDAC configuration, as disclosed in
しかしながら、ＳＡＲＡＤＣは、ビット数を増加させるとＤＡＣの面積が大きくなるという課題がある。ＤＡＣは、バイナリに重み付けされた素子群を用いるため、１ビット上昇させるために最上位ビットに対応する素子を追加すれば、ＤＡＣの面積は凡そ２倍に増大する。一方、最下位ビットに対応する素子を追加すれば、素子の相対誤差の影響から、期待する分解能を実現できないことが多い。
また、上述した特許文献１に示される結合容量を使用した構成でも、高分解能を実現するためには、ＤＡＣの線形性確保のための制御回路が必要となり、面積増大が避けられない。
However, SARADC has a problem that the area of the DAC increases as the number of bits is increased. Since the DAC uses a binary weighted element group, if an element corresponding to the most significant bit is added to increase the bit by one, the area of the DAC is increased approximately twice. On the other hand, if an element corresponding to the least significant bit is added, the expected resolution cannot often be realized due to the influence of the relative error of the element.
Even in the configuration using the coupling capacitance disclosed in
そこで、近年、非特許文献３に示されるように、従来のＳＡＲＡＤＣにおいて補正用の容量を追加、制御してＤＡＣの非線形性を補正する技術も知られている。
また、例えば、特許文献２に記載のものは、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等の信号処理系に応用されるΔΣ変調技術に基づくΔΣＡＤ（アナログデジタル）変換器及び信号処理システムに関するもので、フィードバック系において内部ＡＤ変換器の出力コードに対してデータ加重平均化（ＤＷＡ）処理を行い、処理後のデータを内部ＤＡ変換器に出力するＤＷＡ処理回路を備えたものである。
Therefore, in recent years, as shown in Non-Patent
Further, for example, the one described in
しかしながら、上述した特許文献１及び各非特許文献に記載のものは、上述したような種々の問題点を抱えている。また、上述した非特許文献３の構成では、ＤＡＣの初期非線形性をトリミング技術によって補正しなくてはいけないという問題点を抱えている。
また、上述した特許文献２に記載したものはＡ／Ｄ変換が完了してからポインタが動くため、バイナリに重み付けされたＡ／Ｄ変換結果が逐次発行される逐次比較Ａ／Ｄ変換にそのまま流用することはできない。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、低非線形性なＡ／Ｄ変換を実現できる、ＳＡＲＡＤＣにおけるデルタシグマ変調を実現した逐次比較ＡＤ変換器及び逐次比較ＡＤ変換方法を提供することにある。
However, those described in
In addition, since the pointer described in the above-described
The present invention has been made in view of such problems, and an object of the present invention is to provide a successive approximation AD converter and a successive approximation AD converter that realizes delta-sigma modulation in SARADC, which can realize A / D conversion with low nonlinearity. It is to provide a comparative AD conversion method.
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、容量ＤＡ変換器（１４，２４ａ，２４ｂ，３４，４４ａ，４４ｂ）を備えた電荷再分配型の逐次比較ＡＤ変換器（１０，２０，３０，４０）において、入力アナログ信号（Ｖｉｎ）を基準電圧（ＶＣＭ）と比較した出力信号を逐次蓄積する逐次比較レジスタ（１３，２３，３３，４３）に接続され、前記容量ＤＡ変換器（１４，２４ａ，２４ｂ，３４，４４ａ，４４ｂ）の複数の容量素子（Ｃｓ）の接続を切り換えるＤＷＡ処理回路（１５，２５，３５，４５）を備えていることを特徴とする。（実施形態１乃至４／実施例１乃至３；図１，図３，図４，図７乃至図９，図１２）
The present invention has been made to achieve such an object, and the invention according to
また、請求項２に記載の発明は、請求項１に記載の発明において、容量素子（Ｃｆ）を有し、量子化誤差を電荷として前記容量素子（Ｃｆ）に保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ前記容量ＤＡ変換器（３４，４４ａ，４４ｂ）の各容量素子（Ｃ０乃至Ｃ２（Ｎ−１））にサンプリングされた電荷と加算する誤差帰還部（３６，４６）を備えていることを特徴とする。（実施形態３，４／実施例２，３；図７乃至図９，図１２）
The invention according to
また、請求項３に記載の発明は、容量ＤＡ変換器（１４，２４ａ，２４ｂ，３４，４４ａ，４４ｂ）を備えた電荷再分配型の逐次比較ＡＤ変換器において、入力信号をサンプルホールドした信号を生成するサンプルホールド回路（１１，２１，３１，４１）と、該サンプルホールド回路（１１，２１，３１，４１）に接続され、前記サンプルホールドした信号に応じた電荷を蓄える複数の容量素子（Ｃｓ）を含み、該複数の容量素子（Ｃｓ）の接続を切り換えることにより比較信号を生成する容量ＤＡ変換器（１４，２４ａ，２４ｂ，３４，４４ａ，４４ｂ）と、前記容量ＤＡ変換器（１４，２４ａ，２４ｂ，３４，４４ａ，４４ｂ）に接続され、前記比較信号と基準電圧とを比較する比較器（１２，２２，３２，４２）と、該比較器（１２，２２，３２，４２）からの出力信号を逐次蓄積する逐次比較レジスタ（１３，２３，３３，４３）と、該逐次比較レジスタ（１３，２３，３３，４３）に接続され、前記複数の容量素子（Ｃｓ）の接続を切り換えるＤＷＡ処理回路（１５，２５，３５，４５）と、を備えていることを特徴とする。（実施形態１乃至４／実施例１乃至３；図１，図３，図４，図７乃至図９，図１２）
According to a third aspect of the present invention, there is provided a charge redistribution successive approximation AD converter including a capacitive DA converter (14, 24a, 24b, 34, 44a, 44b), a signal obtained by sampling and holding an input signal. And a plurality of capacitive elements (11, 21, 31, 41) that generate electric charges, and a plurality of capacitance elements (11, 21, 31, 41) connected to the sample and hold circuits (11, 21, 31, 41) for storing electric charges according to the sampled and held signals ( Cs), a capacitor DA converter (14, 24a, 24b, 34, 44a, 44b) that generates a comparison signal by switching the connection of the plurality of capacitors (Cs), and the capacitor DA converter (14 , 24a, 24b, 34, 44a, 44b), a comparator (12, 22, 32, 42) for comparing the comparison signal with a reference voltage, and the comparator (12 22, 32, 42) sequentially comparing output signals from the successive approximation registers (13, 23, 33, 43) and the successive approximation registers (13, 23, 33, 43), and the plurality of capacitance elements And a DWA processing circuit (15, 25, 35, 45) for switching the connection of (Cs). (
また、請求項４に記載の発明は、請求項３に記載の発明において、前記ＤＷＡ処理回路（１５，２５，３５，４５）は、前記逐次比較レジスタ（１３，２３，３３，４３）からの１ビットごとの信号に基づき、前記複数の容量素子（Ｃｓ）の接続を切り換えることを特徴とする。
また、請求項５に記載の発明は、請求項４に記載の発明において、前記ＤＷＡ処理回路（１５，２５，３５，４５）は、前記逐次比較レジスタ（１３，２３，３３，４３）からの１ビットごとの信号に基づきポインタを進め、該ポインタに従って前記複数の容量素子（Ｃｓ）の接続を切り換えることを特徴とする。
The invention according to
According to a fifth aspect of the invention, in the invention of the fourth aspect, the DWA processing circuit (15, 25, 35, 45) is supplied from the successive approximation register (13, 23, 33, 43). The pointer is advanced based on the signal for each bit, and the connection of the plurality of capacitive elements (Cs) is switched according to the pointer.
また、請求項６に記載の発明は、請求項５に記載の発明において、前記ポインタの進み値は、１ビットごとに重みづけされていることを特徴とする。
また、請求項７に記載の発明は、請求項３乃至６のいずれかに記載の発明において、前記比較器（３２，４２）に接続され、容量素子（Ｃｆ）を有し、量子化誤差を電荷として前記容量素子（Ｃｆ）に保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ前記容量ＤＡ変換器（３４，４４ａ，４４ｂ，１３４）の各容量素子（Ｃ０乃至Ｃ２（Ｎ−１））にサンプリングされた電荷と加算する誤差帰還部（３６，４６）と、を備えていることを特徴とする。（実施形態３，４／実施例２，３；図７乃至図９，図１２）
The invention according to claim 6 is the invention according to
The invention according to claim 7 is the invention according to any one of
また、請求項８に記載の発明は、請求項７に記載の発明において、前記誤差帰還部（３６，４６）は、入力端子が前記容量ＤＡ変換器（３４，４４ａ，４４ｂ，１３４）の各容量素子（Ｃ０乃至Ｃ２（Ｎ−１））の一端に接続される演算増幅器（３６ａ，４６ａ）と、前記容量ＤＡ変換器（３４，４４ａ，４４ｂ，１３４）の各容量素子（Ｃ０乃至Ｃ２（Ｎ−１））の一端と基準電圧端子との間に前記容量素子（Ｃｆ，Ｃ５）を接続可能とする第１スイッチ（ＳＷｃ）と、前記演算増幅器（３６ａ，４６ａ）の前記入力端子と出力端子との間に前記容量素子（Ｃｆ，Ｃ５）を接続可能とする第２スイッチ（ＳＷｔ）と、を備えていること特徴とする。
The invention according to
また、請求項９に記載の発明は、請求項７又は８に記載の発明において、前記容量ＤＡ変換器（４４ａ，４４ｂ）及び前記誤差帰還部（３６）を全差動構成にしたこと特徴とする。（実施形態４；図８）
また、請求項１０に記載の発明は、請求項８に記載の発明において、前記演算増幅器（３６ａ，４６ａ）の前記入力端子と前記出力端子とを接続可能とする第３スイッチ（ＳＷａ）を更に備えていること特徴とする。（実施例３；図１２）
The invention described in claim 9 is characterized in that, in the invention described in
Further, the invention according to
また、請求項１１に記載の発明は、容量ＤＡ変換器を備えた電荷再分配型の逐次比較ＡＤ変換器における逐次比較ＡＤ変換方法において、入力信号を前記容量ＤＡ変換器の各容量素子にサンプリングし、前記容量ＤＡ変換器の各容量素子にサンプリングされた電荷による電圧と基準電圧とを比較し、比較結果により前記各容量素子に高基準電圧又は低基準電圧を接続する動作を、データ重み付け平均化処理を用いて逐次行うことを特徴とする。（図４；実施例１に対応）
The invention according to
また、請求項１２に記載の発明は、請求項１１に記載の発明において、演算増幅器の入力端子と出力端子との間に接続可能な容量素子に量子化誤差を電荷として保存し、逐次比較動作をするときに、前記保存した電荷を前記容量ＤＡ変換器の各容量素子にサンプリングされた電荷に加算することを特徴とする。（図９；実施例２に対応）
また、請求項１３に記載の発明は、請求項１２に記載の発明において、前記入力信号を前記容量ＤＡ変換器の各容量素子にサンプリングするときに、前記演算増幅器の前記入力端子と前記出力端子を短絡することを特徴とする。（図１２；実施例３に対応）
According to a twelfth aspect of the invention, in the invention of the eleventh aspect, a quantization error is stored as a charge in a capacitive element connectable between the input terminal and the output terminal of the operational amplifier, and a successive comparison operation is performed. When storing, the stored charge is added to the charge sampled in each capacitor element of the capacitor DA converter. (FIG. 9; corresponding to Example 2)
The invention according to
本発明によれば、低非線形性なＡ／Ｄ変換が可能な、逐次比較ＡＤ変換を実現した逐次比較ＡＤ変換器及び逐次比較ＡＤ変換方法を実現することができる。 ADVANTAGE OF THE INVENTION According to this invention, the successive approximation AD converter and successive approximation AD conversion method which implement | achieved successive approximation AD conversion which can perform low nonlinear A / D conversion are realizable.
以下、図面を参照して本発明の各実施形態について説明する。
［実施形態１］
図１は、本発明に係る逐次比較ＡＤ変換器の実施形態１を説明するための回路構成図で、ＡＤ変換器のシングルエンド構成における回路構成図である。図中符号１０は逐次比較ＡＤ変換器、１１はサンプルホールド回路（Ｓ／Ｈ）、１２は比較器、１３は逐次比較レジスタ（ＳＡＲ）、１４はデジタルアナログ変換器（ＤＡＣ）、１５はＤＷＡ（Ｄａｔａ Ｗｅｉｇｈｔｅｄ Ａｖｅｒａｇｉｎｇ；データ重み付け平均化）処理回路を示している。
なお、ＤＡＣ１４としては、容量ＤＡ変換器（ＣＤＡＣ）を用いる電荷再配分型のＳＡＲＡＤＣが主流であるので、以下、ＣＤＡＣを用いるＳＡＲＡＤＣについて説明する。
Hereinafter, each embodiment of the present invention will be described with reference to the drawings.
[Embodiment 1]
FIG. 1 is a circuit configuration diagram for explaining the first embodiment of the successive approximation AD converter according to the present invention, and is a circuit configuration diagram in a single-ended configuration of the AD converter. In the figure,
As the
図１に示す逐次比較ＡＤ変換器１０は、サンプルホールド回路（Ｓ／Ｈ）１１と比較器１２と逐次比較レジスタ（ＳＡＲ）１３及びＤＡＣ１４に加えて、ＤＷＡ処理回路１５により構成されている。すなわち、図１３に示した従来のＳＡＲＡＤＣの構成にＤＷＡ処理回路１５を追加した構成である。したがって、ＤＷＡ処理回路１５以外の動作は、図１３に記載のＡＤ変換器と同様である。
A successive
つまり、本実施形態１の逐次比較ＡＤ変換器１０は、容量ＤＡ変換器（ＣＤＡＣ）１４を備えた電荷再分配型のＡＤ変換器である。
具体的には、以下のような構成を備えている。
サンプルホールド回路１１は、入力アナログ信号をサンプルホールドした信号Ｖｉｎを生成する。また、容量ＤＡ変換器１４は、サンプルホールド回路１１に接続され、サンプルホールドした信号Ｖｉｎに応じた電荷を蓄える複数の容量素子（図４のＣｓ）を含み、この複数の容量素子（図４のＣｓ）の接続を切り換えることにより比較信号を生成する。
また、比較器１２は、容量ＤＡ変換器１４に接続され、比較信号と基準電圧ＶＣＭとを比較する。また、逐次比較レジスタ（ＳＡＲ）１３は、比較器１２の出力信号を逐次蓄積して出力信号Ｄｏｕｔを出力する。
In other words, the successive
Specifically, the following configuration is provided.
The
The
ＤＷＡ処理回路１５は、逐次比較レジスタ（ＳＡＲ）１３の出力信号を入力して、逐次比較動作の判定ごとに発行される１ビットごとにポインタを進め、ポインタに従いスイッチ（図４のＳＷｇ）が駆動されるよう、出力信号を容量ＤＡ変換器１４に出力する。
つまり、ＤＷＡ処理回路１５は、入力アナログ信号Ｖｉｎを基準電圧ＶＣＭと比較した出力信号を逐次蓄積する逐次比較レジスタ１３に接続され、容量ＤＡ変換器１４の複数の容量素子（図４のＣｓ）の接続を切り換えるように構成されている。
The
That is, the
また、ＤＷＡ処理回路１５は、逐次比較レジスタ１３からの１ビットごとの信号に基づき、複数の容量素子（図４のＣｓ）の接続を切り換えるように構成されている。
また、ＤＷＡ処理回路１５は、逐次比較レジスタ１３からの１ビットごとの信号に基づきポインタを進め、このポインタに従って複数の容量素子（図４のＣｓ）の接続を切り換えるように構成されている。また、ポインタの進み値は、１ビットごとに重みづけされていることが好ましい。
Further, the
Further, the
次に、本実施形態１の逐次比較ＡＤ変換器の動作について説明する。
本実施形態１の逐次比較ＡＤ変換器１０は、上述した逐次比較動作により、入力電圧Ｖｉｎとデジタル出力値Ｄｏｕｔに対応した電圧値Ｄとの差分値を基準電圧ＶＣＭに近づけていくことでＡＤ変換を行う。即ち、ＶＣＭを基準とすれば（ＶＣＭ＝０とすれば）、入力電圧Ｖｉｎと電圧値Ｄを一致させるようにＳＡＲ１３はＤＡＣ１４を制御する。この時、ＳＡＲＡＤＣの量子化誤差Ｅを用いると、入力電圧Ｖｉｎと電圧値Ｄの関係は、次式（１）で示される。
Ｖｉｎ＋Ｅ＝Ｄ ・・・（１）
また、比較器１２の入力電圧ノードＶｘは、次式（２）
Ｖｘ＝Ｖｉｎ−Ｄ＝−Ｅ ・・・（２）
と表される。
Next, the operation of the successive approximation AD converter according to the first embodiment will be described.
The successive
Vin + E = D (1)
The input voltage node Vx of the
Vx = Vin−D = −E (2)
It is expressed.
図２は、図１に示したＤＷＡ処理回路の動作を詳細に説明するための図である。
ｎビットのデジタル出力Ｄｏｕｔのビットごとに重みづけされたポインタ進み値が設定されており、Ｄ［ｎ−ｋ］（ｋ＝１，２，・・・，ｎ）のポインタ進み値は２（ｎ−ｋ）である。図１中の逐次比較レジスタ（ＳＡＲ）１３のビットごとに設定されたポインタ進み値分のスイッチ（図４のＳＷｇ）が駆動されることを特徴としている。また、逐次比較動作の判定ごとに発行される１ビットごとにポインタが進み、該スイッチ（図４のＳＷｇ）が駆動されることを特徴としている。
FIG. 2 is a diagram for explaining in detail the operation of the DWA processing circuit shown in FIG.
A weighted pointer advance value is set for each bit of the n-bit digital output Dout, and the pointer advance value of D [n−k] (k = 1, 2,..., n) is 2 (n -K) . A switch (SWg in FIG. 4) corresponding to the pointer advance value set for each bit of the successive approximation register (SAR) 13 in FIG. 1 is driven. Further, the pointer advances for each bit issued for each successive comparison operation determination, and the switch (SWg in FIG. 4) is driven.
図２においては、一例としてｎ＝４、Ｄ１＝１００１、Ｄ２＝０１０１の場合について説明する。Ｄ１［３］＝１であるため、ポインタ２（４−１）＝８のポインタが進み、Ｓ０〜Ｓ７がスイッチ切り替えの対象として選択される。次に、Ｄ１［２］＝０であるため、ポインタは進まず維持する。次に、Ｄ１［１］＝０であるため、ポインタは進まず維持する。次に、Ｄ１［０］＝１であるためポインタ２（１−１）＝１のポインタが進み、Ｓ８がスイッチ切り替えの対象として選択される。次に、Ｄ２［３］＝０であるため、ポインタは進まず維持する。次に、Ｄ２［２］＝１であるためポインタ２（３−１）＝４のポインタが進み、Ｓ９〜Ｓ１２がスイッチ切り替えの対象として選択される。次に、Ｄ２［１］＝０であるため、ポインタは進まず維持する。次に、Ｄ２［０］＝１であるためポインタ２（１−１）＝１のポインタが進み、Ｓ１３がスイッチ切り替えの対象として選択される。
In FIG. 2, a case where n = 4, D1 = 1001, and D2 = 0101 will be described as an example. Since D1 [3] = 1, the
本実施形態１のＤＷＡ処理回路１５は、Ｄ１＝１００１ならばポインタが９一気に進み、次にＤ２＝０１０１ならばポインタが５一気にすすむような一般的なＤＷＡ処理回路（例えば、非特許文献４参照）とは動作が異なり、ビットごとにポインタが進み、このスイッチが切り替えられることを特徴としている。
本実施形態１のＤＷＡ処理回路１５により、逐次比較ＡＤ変換を実現した逐次比較ＡＤ変換器において、電荷を蓄える複数の容量素子（図４のＣｓ）の各バラつきによる非線形ノイズに対して１次のハイパスのノイズシェーピング効果が得られることとなる。
The
In the successive approximation A / D converter realizing the successive approximation A / D conversion by the
［実施形態２］
図３は、本発明に係る逐次比較ＡＤ変換器の実施形態２を説明するための回路構成図で、逐次比較ＡＤ変換器の全差動構成における回路構成図である。図中符号２０は逐次比較ＡＤ変換器、２１はサンプルホールド回路（Ｓ／Ｈ）、２２は比較器、２３は逐次比較レジスタ（ＳＡＲ）、２４ａ，２４ｂはデジタルアナログ変換器（ＤＡＣ）、２５はＤＷＡ（Ｄａｔａ Ｗｅｉｇｈｔｅｄ Ａｖｅｒａｇｉｎｇ；データ重み付け平均化）処理回路を示している。
本実施形態２の逐次比較ＡＤ変換器２０は、容量ＤＡ変換器２４ａ，２４ｂを備えた電荷再分配型の逐次比較ＡＤ変換器である。
[Embodiment 2]
FIG. 3 is a circuit configuration diagram for explaining the second embodiment of the successive approximation AD converter according to the present invention, and is a circuit configuration diagram in a fully differential configuration of the successive approximation AD converter. In the figure,
The successive
具体的には、以下のような構成を備えている。
サンプルホールド回路２１は、入力信号をサンプルホールドした信号Ｖｉｎを生成する。また、容量ＤＡ変換器２４ａ，２４ｂは、サンプルホールド回路２１に接続され、サンプルホールドした信号Ｖｉｎに応じた電荷を蓄える複数の容量素子（図４のＣｓ）を含み、複数の容量素子（図４のＣｓ）の接続を切り換えることにより比較信号を生成する。
また、比較器２２は、容量ＤＡ変換器２４ａ，２４ｂに接続され、比較信号と基準電圧ＶＣＭとを比較する。また、逐次比較レジスタ２３は、比較器２２の出力信号を逐次蓄積して出力信号Ｄｏｕｔを出力する。
Specifically, the following configuration is provided.
The
The
ＤＷＡ処理回路２５は、逐次比較レジスタ（ＳＡＲ）２３の出力信号を入力して、逐次比較動作の判定ごとに発行される１ビットごとにポインタを進め、ポインタに従いスイッチ（図４のＳＷｇ）が駆動されるよう、出力信号を容量ＤＡ変換器２４ａ，２４ｂに出力する。
つまり、ＤＷＡ処理回路２５は、入力アナログ信号Ｖｉｎを基準電圧ＶＣＭと比較した出力信号を逐次蓄積する逐次比較レジスタ２３に接続され、容量ＤＡ変換器２４ａ，２４ｂの複数の容量素子（図４のＣｓ）の接続を切り換えるように構成されている。
The
That is, the
また、ＤＷＡ処理回路２５は、逐次比較レジスタ２３からの１ビットごとの信号に基づき、複数の容量素子（図４のＣｓ）の接続を切り換えるように構成されている。
また、ＤＷＡ処理回路２５は、逐次比較レジスタ２３からの１ビットごとの信号に基づきポインタを進め、このポインタに従って複数の容量素子（図４のＣｓ）の接続を切り換えるように構成されている。
このように、上述した図１においてはシングルエンド構成で示したが、図３に示すように全差動構成に拡張することも容易に実現できる。
The
The
As described above, the single-ended configuration is shown in FIG. 1 described above, but it can be easily extended to a fully differential configuration as shown in FIG.
本実施形態２の逐次比較ＡＤ変換器２０は、容量ＤＡ変換器２４ａ，２４ｂを全差動構成にしたものである。つまり、図３に示した逐次比較ＡＤ変換器は、サンプルホールド回路（Ｓ／Ｈ）２１と比較器２２と逐次比較レジスタ（ＳＡＲ）２３とＤＡＣ２４ａ，２４ｂに加え、ＤＷＡ処理回路２５により構成されている。
基準電圧ＶＣＭ＝０とすると、サンプルホールド回路２１の２つの出力電圧が＋Ｖｉｎと−ＶｉｎというようにＶＣＭ＝０に対して対称の値であれば、回路の対称性より、図３に示した構成は、図１に示した構成と同等と見なせる。したがって、図３に示した構成においても、逐次比較Ａ／Ｄ変換を実現できる。
In the successive
When the reference voltage VCM = 0, if the two output voltages of the
図４は、本発明に係る逐次比較ＡＤ変換器の具体的な実施例１を説明するための回路構成図で、逐次比較ＡＤ変換器のシングルエンド構成における回路構成図である。図中符号１１４は容量デジタルアナログ変換器（ＣＤＡＣ）を示している。なお、図１と同じ機能を有する構成要素には同一の符号を付してある。
本実施例１の逐次比較ＡＤ変換器１０は、図１に示した実施形態１におけるＤＡＣ１４として容量ＤＡ変換器（ＣＤＡＣ）１１４を備えた電荷再分配型の逐次比較ＡＤ変換器である。
FIG. 4 is a circuit configuration diagram for explaining a specific example 1 of the successive approximation AD converter according to the present invention, and is a circuit configuration diagram in a single-ended configuration of the successive approximation AD converter. Reference numeral 114 in the figure denotes a capacitive digital-to-analog converter (CDAC). In addition, the same code | symbol is attached | subjected to the component which has the same function as FIG.
The successive
具体的には、以下のような構成を備えている。
容量ＤＡ変換器１１４は、サンプルホールド回路として、サンプルホールドした信号Ｖｉｎに応じた電荷を蓄える複数の容量素子Ｃｓを含み、この複数の容量素子Ｃｓの接続を切り換えることにより比較信号を生成する。
また、比較器１２は、容量ＤＡ変換器１１４に接続され、比較信号と基準電圧ＶＣＭとを比較する。また、逐次比較レジスタ１３は、比較器１２の出力信号を逐次蓄積して出力信号Ｄｏｕｔを出力する。
Specifically, the following configuration is provided.
The capacitor DA converter 114 includes a plurality of capacitor elements Cs that store charges corresponding to the sampled and held signal Vin as a sample and hold circuit, and generates a comparison signal by switching the connection of the plurality of capacitor elements Cs.
The
また、ＤＷＡ処理回路１５は、逐次比較レジスタ（ＳＡＲ）１３の出力信号を入力して、逐次比較動作の判定ごとに発行される１ビットごとにポインタを進め、ポインタに従いスイッチＳＷｇが駆動されるよう、出力信号を容量ＤＡ変換器１１４に出力する。
つまり、図４に示した逐次比較ＡＤ変換器１０は、容量Ｃ０〜Ｃ２（Ｎ−１）を有する容量群Ｃｓと、スイッチ群ＳＷｇとを有するＣＤＡＣ１１４と、スイッチＳＷｓと、容量群Ｃｓの共通端子Ｖｘを閾値電圧である基準電圧ＶＣＭ（例えば、０Ｖ）と比較する比較器１２と、この比較器１２の出力を逐次蓄積して複数ビットのデジタル出力信号Ｄｏｕｔを出力するＳＡＲ１３と、ＤＷＡ処理回路１５とを備えている。
Further, the
That is, the successive
この例では、デジタル出力信号Ｄｏｕｔは、Ｎビット（Ｎは１以上の整数）であり、このＡＤ変換器１０は、アナログ入力電圧ＶＩＮを２Ｎ階調のデジタル信号に変換する。そして、容量群Ｃｓの容量Ｃ０〜Ｃ２（Ｎ−１）の値は、図中に示されるとおり、全て１Ｃであって、バイナリに重み付けされていない。ここで、Ｃは単位容量値を意味する。
スイッチＳＷｓは、一端を基準電圧ＶＣＭに、他端をノードＶｘ（ＣＤＡＣの共通端子）に接続している。また、スイッチ群ＳＷｇは、一端が容量群Ｃｓにそれぞれ接続されており、ＳＡＲ１３が出力する制御信号により、ＤＡＷ処理回路１５を介して、他端を高基準電圧ＶＲＨ、低基準電圧ＶＲＬ、アナログ入力電圧Ｖｉｎのいずれかに接続されている。
In this example, the digital output signal Dout is N bits (N is an integer equal to or greater than 1), and the
The switch SWs has one end connected to the reference voltage VCM and the other end connected to a node Vx (common terminal of CDAC). Further, one end of each switch group SWg is connected to the capacitor group Cs, and the other end is connected to the high reference voltage VRH, the low reference voltage VRL, and the analog input via the
図５は、図４に示した逐次比較ＡＤ変換器の動作タイミング図である。
逐次比較ＡＤ変換器のデータ出力周波数をＦｓ［Ｈｚ］と示すと、１サイクルの動作時間は１／Ｆｓ＝Ｔｓ［ｓ］となる。逐次比較ＡＤ変換器の１サイクルの動作は、サンプリングフェーズφｓ、逐次比較フェーズφｃの２つのフェーズに分割される。図５に示すように、時間区分は、例えば、φｓがＴｓ／２、φｃがＴｓ／２のように、その合計がＴｓとなるように分割される。なお、これらのフェーズに重なりが無いようにノンオーバーラップ区間φＮＯがそれぞれ存在するが、１サイクル全体の時間に対して微小なため、以下ではφＮＯの時間は無視して説明を行う。
FIG. 5 is an operation timing chart of the successive approximation AD converter shown in FIG.
When the data output frequency of the successive approximation AD converter is denoted as Fs [Hz], the operation time of one cycle is 1 / Fs = Ts [s]. The operation of one cycle of the successive approximation AD converter is divided into two phases, a sampling phase φs and a successive approximation phase φc. As shown in FIG. 5, the time division is divided so that the total is Ts, for example, φs is Ts / 2 and φc is Ts / 2. Note that there are non-overlap sections φNO so that there is no overlap in these phases, but since they are very small with respect to the entire time of one cycle, the following description will be made ignoring the time of φNO.
次に、図４及び図５を用いて、本実施例１に係る逐次比較ＡＤ変換器の概略動作を説明する。簡単のため、ＶＣＭ＝０、ＶＲＨ＝ＶＲＥＦ、ＶＲＬ＝−ＶＲＥＦとする。
まず、図５におけるサンプリングフェーズφｓでは、図４においてスイッチ群ＳＷｇを全てアナログ入力電圧Ｖｉｎの端子に接続する。これにより、容量群Ｃｓには、Ｃｓを容量Ｃ０〜Ｃ２（Ｎ−１）の容量値の総和とした時、次式（３）
Ｑｓ１＝Ｃｓ（ＶＣＭ−Ｖｉｎ）＝−Ｖｉｎ・Ｃｓ ・・・（３）
の電荷がＶｘノード側に蓄積される。すなわち、アナログ入力電圧ＶｉｎがＣＤＡＣ１１４の容量群Ｃｓにサンプリングされる。
Next, the schematic operation of the successive approximation AD converter according to the first embodiment will be described with reference to FIGS. 4 and 5. For simplicity, VCM = 0, VRH = VREF, and VRL = −VREF.
First, in the sampling phase φs in FIG. 5, all the switch groups SWg in FIG. 4 are connected to the terminals of the analog input voltage Vin. As a result, in the capacity group Cs, when Cs is the sum of the capacitance values of the capacitors C0 to C2 (N-1) , the following equation (3)
Qs1 = Cs (VCM−Vin) = − Vin · Cs (3)
Are accumulated on the Vx node side. That is, the analog input voltage Vin is sampled into the capacitance group Cs of the CDAC 114.
したがって、サンプリングフェーズφｓでは、ノードＶｘ側に、次式（４）
Ｑ１＝Ｑｓ１＝−Ｖｉｎ・Ｃｓ
Ｑ１＝−Ｖｉｎ・Ｃｓ ・・・（４）
の電荷が蓄積されており、容量群Ｃｓに対して、Ｖｉｎの電圧をサンプリングすることと等価の電荷が蓄積されている。
Therefore, in the sampling phase φs, on the node Vx side, the following equation (4)
Q1 = Qs1 = −Vin · Cs
Q1 = −Vin · Cs (4)
Are stored, and charges equivalent to sampling the voltage of Vin are stored in the capacitor group Cs.
次に、図５における逐次比較フェーズφｃが開始すると、スイッチ群ＳＷｇの中で、ＤＷＡ処理回路１５によって選択された２（Ｎ−１）個のキャパシタのスイッチは高基準電圧ＶＲＨ側に接続され、それ以外のキャパシタのスイッチは低基準電圧ＶＲＬ側に接続される。この時、高基準電圧ＶＲＨ側に接続された容量値と、低基準電圧ＶＲＬ側に接続された容量値は等しくなるので、容量群Ｃｓの各スイッチ側のノードにおける、容量値を重みとした加重平均電圧はＶＣＭ＝０となる。
Next, when the successive approximation phase φc in FIG. 5 starts, the switches of 2 (N−1) capacitors selected by the
これにより、ノードＶｘの電圧をＶｘ２とすると、ノードＶｘ側の総電荷Ｑ２は、次式（５）
Ｑ２＝（Ｃｓ／２）・（Ｖｘ２−ＶＲＨ）＋（Ｃｓ／２）・（Ｖｘ２−ＶＲＬ）
Ｑ２＝Ｃｓ・Ｖｘ２ ・・・（５）
となる。
上記式（４）と（５）の電荷は、電荷保存則により等しいので、Ｑ１＝Ｑ２を解くと、次式（６）
Ｖｘ２＝−Ｖｉｎ ・・・（６）
を得る。
Thus, assuming that the voltage at the node Vx is Vx2, the total charge Q2 on the node Vx side is expressed by the following equation (5).
Q2 = (Cs / 2). (Vx2-VRH) + (Cs / 2). (Vx2-VRL)
Q2 = Cs · Vx2 (5)
It becomes.
Since the charges in the equations (4) and (5) are equal according to the law of conservation of charge, when Q1 = Q2 is solved, the following equation (6)
Vx2 = −Vin (6)
Get.
このＶｘ２は、ＶＣＭ＝０に対して比較器１２によって比較され、その結果に応じて、ＤＷＡ処理回路１５によりスイッチＳＷｇが操作される。比較結果がＶｘ２＜０の場合、Ｖｉｎ＞０であるので、ＭＳＢは１と決定され、２（Ｎ−１）個の容量は高基準電圧ＶＲＨ側に接続したまま、２（Ｎ−２）個の容量を高基準電圧ＶＲＨ側に接続し、次ビットの判定を行う。
この時、ノードＶｘにおいて変化する電圧ΔＶｘｐは、次式（７）
ΔＶｘｐ＝（１／２）・ＶＲＥＦ ・・・（７）
であるので、この時のノードＶｘの電圧Ｖｘ３は、
Ｖｘ３＝Ｖｘ２＋ΔＶｘｐ＝−（Ｖｉｎ−（１／２）・ＶＲＥＦ）
・・・（８）
と表される。
This Vx2 is compared with VCM = 0 by the
At this time, the voltage ΔVxp that changes at the node Vx is expressed by the following equation (7).
ΔVxp = (1/2) · VREF (7)
Therefore, the voltage Vx3 of the node Vx at this time is
Vx3 = Vx2 + ΔVxp = − (Vin− (1/2) · VREF)
... (8)
It is expressed.
一方、Ｖｘ２＞０の場合、Ｖｉｎ＜０であるので、ＭＳＢは０と決定され、２（Ｎ−１）個の容量は高基準電圧ＶＲＬ側に接続したまま、２（Ｎ−２）個の容量を高基準電圧ＶＲＨ側に接続し、次ビットの判定を行う。
この時、ノードＶｘにおいて変化する電圧ΔＶｘｎは、次式（９）
ΔＶｘｐ＝−（１／２）・ＶＲＥＦ ・・・（９）
であるので、この時のノードＶｘの電圧Ｖｘ３は、次式（１０）
Ｖｘ３＝Ｖｘ２＋ΔＶｘｐ＝−（Ｖｉｎ＋（１／２）・ＶＲＥＦ）
・・・（１０）
と表される。
On the other hand, when Vx2> 0, since Vin <0, the MSB is determined to be 0, and 2 (N−1) capacitors are connected to the high reference voltage VRL side while 2 (N−2) capacitors. The capacitor is connected to the high reference voltage VRH side, and the next bit is determined.
At this time, the voltage ΔVxn changing at the node Vx is expressed by the following equation (9).
ΔVxp = − (1/2) · VREF (9)
Therefore, the voltage Vx3 of the node Vx at this time is expressed by the following equation (10)
Vx3 = Vx2 + ΔVxp = − (Vin + (1/2) · VREF)
(10)
It is expressed.
これらの動作を逐次行うことにより高ビットから順にデジタル出力を確定させ、Ｎ回の判定の後、Ｎビットのデジタル出力値Ｄｏｕｔ＝（δ１，δ２，…，δＮ）を得る。ただし、δｋ（ｋ＝１，２，…，Ｎ）はＭＳＢからｋ回目の判定結果がＶｘ≧０なら０、Ｖｘ＜０なら１と決定される値である。
このデジタル出力値Ｄｏｕｔは、−ＶＲＥＦ〜ＶＲＥＦの電圧範囲を２Ｎ等分に量子化した電圧値Ｄに対応し、次式（１１）
Ｄ＝−ＶＲＥＦ＋δ１ＶＲＥＦ＋δ２（ＶＲＥＦ／２）
＋・・・＋δＮ（ＶＲＥＦ／２Ｎ−１） ・・・（１１）
と表すことができる。
By sequentially performing these operations, digital outputs are determined in order from the highest bit, and after N determinations, N-bit digital output values Dout = (δ 1 , δ 2 ,..., Δ N ) are obtained. However, δ k (k = 1, 2,..., N) is a value determined to be 0 if the kth determination result from the MSB is Vx ≧ 0, and 1 if Vx <0.
The digital output value Dout corresponds to a voltage value D obtained by quantizing the voltage range of −VREF to VREF into 2 N equal parts, and the following equation (11)
D = −VREF + δ 1 VREF + δ 2 (VREF / 2)
+ ... + δ N (VREF / 2 N-1 ) (11)
It can be expressed as.
図６は、本発明の実施例１に係る逐次比較ＡＤ変換器の電圧遷移図で、逐次比較フェーズφｃにおける動作に関して、Ｎ＝３ビットの場合のノードＶｘの電圧遷移図である。
時刻ｔ１，ｔ２，ｔ３は、逐次比較フェーズφｃの開始時刻を基準としており、それぞれ１ビット目、２ビット目、３ビット目の判定時刻を示す。また、各容量におけるセトリング時間は十分に確保されているとする。
FIG. 6 is a voltage transition diagram of the successive approximation AD converter according to the first embodiment of the present invention, and is a voltage transition diagram of the node Vx in the case of N = 3 bits regarding the operation in the successive approximation phase φc.
Times t1, t2, and t3 are based on the start time of the successive approximation phase φc, and indicate the determination times of the first bit, the second bit, and the third bit, respectively. Further, it is assumed that the settling time for each capacity is sufficiently secured.
例えば、Ｖｉｎ＝−（１．６／４）・Ｖｒｅｆであった場合を示す。
まず、サンプリングフェーズφｓの終了時、ＶＣＭ＝０であったノードＶｘの電圧は、スイッチ群ＳＷｇの中で、ＤＷＡ処理回路１５によって選択された２（３−１）＝８個のキャパシタのスイッチのうち、４つのキャパシタのスイッチが高基準電圧ＶＲＨ側に接続され、それ以外のキャパシタのスイッチが低基準電圧ＶＲＬ側に接続される。この時、容量群Ｃｓの各スイッチ側のノードにおける、平均電圧はＶＣＭ＝０となるので、式（３）より、Ｖｘは、−Ｖｉｎ＝（１．６／４）・Ｖｒｅｆ（＞０）の電圧値となるので、１ビット目は０であり、δ１＝０と決定される。
For example, a case where Vin = − (1.6 / 4) · Vref is shown.
First, at the end of the sampling phase φs, the voltage of the node Vx in which VCM = 0 is 2 (3-1) = 8 capacitor switches selected by the
続いて、１ビット目の判定を受けて、ＤＷＡ処理回路１５においてポインタが進み、スイッチ群ＳＷｇの中で、ＤＷＡ処理回路１５によって選択された２（３−１）＝８個のキャパシタのスイッチのうち、先に選択された４つのキャパシタのスイッチを低基準電圧ＶＲＬ側に、２つのキャパシタのスイッチを高基準電圧ＶＲＨ側に接続し、次ビットの判定を行う。数式（８）よりＶｘの電圧は−（ＶＲＥＦ／２）だけ遷移し、（−０．４／４）・Ｖｒｅｆ（＜０）の電圧値となるため、２ビット目は１であり、δ２＝１と決定される。
Subsequently, in response to the determination of the first bit, the pointer advances in the
さらに、２ビット目の判定を受けて、ＤＷＡ処理回路１５においてポインタが進み、スイッチ群ＳＷｇの中で、ＤＷＡ処理回路１５によって選択された２（３−１）＝８個のキャパシタのスイッチのうち、先に選択された２つのキャパシタのスイッチは高基準電圧ＶＲＨ側に接続したまま、１つのキャパシタのスイッチを高基準電圧ＶＲＨ側に接続し、次ビットの判定を行う。Ｖｘの電圧は（ＶＲＥＦ／４）だけ遷移し、（０．６／４）・Ｖｒｅｆ（＞０）の電圧値となるため、３ビット目は０であり、δ３＝０と決定される。
Further, in response to the determination of the second bit, the pointer is advanced in the
最後に、３ビット目の判定を受けて、ＤＷＡ処理回路４６においてポインタが進み、スイッチ群ＳＷｇの中で、ＤＷＡ処理回路１５によって選択された２（３−１）＝８個のキャパシタのスイッチのうち、容量Ｃ０を低基準電圧ＶＲＬ側に接続して、Ｎ＝３ビット分の判定を終了とする。
以上の動作により、Ｄｏｕｔ＝（０，１，０）と決定され、Ｄｏｕｔに対応する電圧Ｄは、次式（１２）
Ｄ＝−ＶＲＥＦ＋０・ＶＲＥＦ＋１・（ＶＲＥＦ／２）
＋０・（ＶＲＥＦ／２２）＝−ＶＲＥＦ／２ ・・・（１２）
となるため、式（８）より量子化誤差Ｅは、Ｅ＝−（０．４／４）・Ｖｒｅｆと求められる。
Finally, in response to the determination of the third bit, the pointer advances in the
With the above operation, Dout = (0, 1, 0) is determined, and the voltage D corresponding to Dout is expressed by the following equation (12).
D = −
+ 0 · (VREF / 2 2 ) = − VREF / 2 (12)
Therefore, the quantization error E is obtained as E = − (0.4 / 4) · Vref from the equation (8).
以上より本発明によれば、ＳＡＲＡＤＣにおけるデルタシグマ変調を実現し、高分解能で小面積の逐次比較ＡＤ変換器を実現することができる。
なお、本構成では、ＣＤＡＣ１１４として図１のような構成を示したが、逐次比較動作によってＡＤＣの量子化誤差Ｅに相当する電荷が残渣として残ればよく、例えば、上述した特許文献１のようなＣＤＡＣの構成でも問題ない。
As described above, according to the present invention, it is possible to realize delta-sigma modulation in SARADC, and to realize a high-resolution and small area successive approximation AD converter.
In this configuration, the configuration shown in FIG. 1 is shown as the CDAC 114, but it is sufficient that the charge corresponding to the quantization error E of the ADC remains as a residue by the successive approximation operation. There is no problem with the configuration of the CDAC.
本発明は、ＤＷＡ処理回路により、電荷を蓄える複数の容量素子（図４のＣｓ）の各バラつきによる非線形ノイズに対し１次のハイパスのノイズシェーピング効果が得られることとなり、容量の相対誤差の影響を低減する構成で逐次比較ＡＤ変換を実現した逐次比較ＡＤ変換器を実現することができる。また、低非線形性なＡ／Ｄ変換が可能な、逐次比較ＡＤ変換を実現した逐次比較ＡＤ変換器を実現することができる。 In the present invention, the DWA processing circuit can obtain a first-order high-pass noise shaping effect with respect to nonlinear noise caused by variations in a plurality of capacitive elements (Cs in FIG. 4) that store charges, and is affected by the relative error of capacitance. Thus, it is possible to realize a successive approximation AD converter that realizes successive approximation AD conversion with a configuration that reduces the above. In addition, it is possible to realize a successive approximation AD converter that realizes successive approximation A / D conversion capable of low nonlinear A / D conversion.
次に、本発明の実施例１に対応する逐次比較ＡＤ変換方法について説明する。
本発明の実施例１に対応する逐次比較ＡＤ変換方法は、容量ＤＡ変換器（ＣＤＡＣ）１１４を備えた電荷再分配型の逐次比較ＡＤ変換器における逐次比較ＡＤ変換方法である。
まず、入力信号Ｖｉｎを容量ＤＡ変換器１１４の各容量素子（図４のＣｓ）にサンプリングする。
Next, a successive approximation AD conversion method corresponding to the first embodiment of the present invention will be described.
The successive approximation A / D conversion method corresponding to the first embodiment of the present invention is a successive approximation A / D conversion method in a charge redistribution successive approximation A / D converter provided with a capacitive DA converter (CDAC) 114.
First, the input signal Vin is sampled into each capacitive element (Cs in FIG. 4) of the capacitive DA converter 114.
次に、容量ＤＡ変換器１１４の各容量素子（図４のＣｓ）にサンプリングされた電荷による電圧と基準電圧ＶＣＭとを比較する。
次に、比較結果により各容量素子（図４のＣｓ）に高基準電圧又は低基準電圧を接続する動作を、データ重み付け平均化（ＤＷＡ）処理を用いて逐次行う。
また、容量ＤＡ変換器を全差動構成にすることも可能である。
このようにして、ＳＡＲＡＤＣを実現した逐次比較ＡＤ変換方法を実現することができる。
Next, the voltage based on the charge sampled in each capacitive element (Cs in FIG. 4) of the capacitive DA converter 114 is compared with the reference voltage VCM.
Next, the operation of connecting the high reference voltage or the low reference voltage to each capacitive element (Cs in FIG. 4) according to the comparison result is sequentially performed using data weighted averaging (DWA) processing.
It is also possible to make the capacitive DA converter have a fully differential configuration.
In this way, a successive approximation AD conversion method that realizes SARADC can be realized.
［実施形態３］
図７は、本発明に係る逐次比較ＡＤ変換器の実施形態３を説明するための回路構成図で、ＡＤ変換器のシングルエンド構成における回路構成図である。図中符号３０は逐次比較ＡＤ変換器、３１はサンプルホールド回路（Ｓ／Ｈ）、３２は比較器、３３は逐次比較レジスタ（ＳＡＲ）、３４はデジタルアナログ変換器（ＤＡＣ）、３５はＤＷＡ（Ｄａｔａ Ｗｅｉｇｈｔｅｄ Ａｖｅｒａｇｉｎｇ；データ重み付け平均化）処理回路、３６は誤差帰還部、３６ａは演算増幅器、３６ｂは容量素子、３６ｃ−１，３６ｃ−２は第１及び第２のスイッチを示している。
[Embodiment 3]
FIG. 7 is a circuit configuration diagram for explaining a third embodiment of the successive approximation AD converter according to the present invention, and is a circuit configuration diagram in a single-ended configuration of the AD converter. In the figure,
なお、ＤＡＣ３４としては、容量ＤＡ変換器（ＣＤＡＣ）を用いる電荷再配分型のＳＡＲＡＤＣが主流であるので、以下、ＣＤＡＣを用いるＳＡＲＡＤＣについて説明する。
図７に示すＡＤ変換器３０は、サンプルホールド回路（Ｓ／Ｈ）３１と比較器３２と逐次比較レジスタ（ＳＡＲ）３３とＤＡＣ３４及びＤＷＡ処理回路３５に加えて、誤差帰還部３６により構成されている。すなわち、図１３に示した従来のＳＡＲＡＤＣの構成にＤＷＡ処理回路３５と誤差帰還部３６を追加した構成である。したがって、ＤＷＡ処理回路３５と誤差帰還部３６以外の動作は、図１３に記載の逐次比較ＡＤ変換器と同様である。
As the
The
つまり、本実施形態３の逐次比較ＡＤ変換器３０は、容量ＤＡ変換器（ＣＤＡＣ）３４を備えた電荷再分配型の逐次比較ＡＤ変換器である。誤差帰還部３６は、容量素子（Ｃｆ）３６ｂを有し、量子化誤差を電荷として容量素子３６ｂに保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ容量ＤＡ変換器３４の各容量素子（図９のＣｓ）にサンプリングされた電荷と加算するように構成されている。
That is, the successive
具体的には、以下のような構成を備えている。
サンプルホールド回路３１は、入力アナログ信号をサンプルホールドした信号Ｖｉｎを生成する。また、容量ＤＡ変換器３４は、サンプルホールド回路３１に接続され、サンプルホールドした信号Ｖｉｎに応じた電荷を蓄える複数の容量素子（図９のＣｓ）を含み、この複数の容量素子（図９のＣｓ）の接続を切り換えることにより比較信号を生成する。
Specifically, the following configuration is provided.
The
また、比較器３２は、容量ＤＡ変換器３４に接続され、比較信号と基準電圧ＶＣＭとを比較する。また、誤差帰還部３６は、比較器３２に接続されている。また、逐次比較レジスタ（ＳＡＲ）３３は、比較器３２の出力信号を逐次蓄積して出力信号Ｄｏｕｔを出力する。
ＤＷＡ処理回路３５は、逐次比較レジスタ（ＳＡＲ）３３の出力信号を入力して、逐次比較動作の判定ごとに発行される１ビットごとにポインタを進め、ポインタに従いスイッチ（図９のＳＷｇ）が駆動されるよう、出力信号を容量ＤＡ変換器３４に出力する。
The
The
また、誤差帰還部３６は、入力端子が容量ＤＡ変換器３４の各容量素子（図９のＣｓ）の一端に接続される演算増幅器３６ａと、容量ＤＡ変換器３４の各容量素子（図９のＣｓ）の一端と基準電圧端子との間に容量素子３６ｂを接続可能とする第１スイッチ３６ｃ−１と、演算増幅器３６ａの入力端子と出力端子との間に容量素子３６ｂを接続可能とする第２スイッチ３６ｃ−２とを備えている。
Further, the
また、ＤＷＡ処理回路３５は、逐次比較レジスタ３３からの１ビットごとの信号に基づき、複数の容量素子（図９のＣｓ）の接続を切り換えるように構成されている。
また、ＤＷＡ処理回路３５は、逐次比較レジスタ３３からの１ビットごとの信号に基づきポインタを進め、このポインタに従って複数の容量素子（図９のＣｓ）の接続を切り換えるように構成されている。
Further, the
The
次に、本実施形態３のＡＤ変換器の動作について説明する。
初期状態として、誤差帰還部３６の出力は、基準電圧ＶＣＭと同電位を出力しているとする。まず、上述した逐次比較動作により、入力電圧Ｖｉｎとデジタル出力値Ｄｏｕｔに対応した電圧値Ｄとの差分値を基準電圧ＶＣＭに近づけていくことでＡＤ変換を行う。即ち、ＶＣＭを基準とすれば（ＶＣＭ＝０とすれば）、入力電圧Ｖｉｎと電圧値Ｄを一致させるようにＳＡＲ３３はＤＡＣ３４を制御する。この時、ＳＡＲＡＤＣの量子化誤差Ｅを用いると、入力電圧Ｖｉｎと電圧値Ｄの関係は、次式（１３）で示される。
Ｖｉｎ＋Ｅ＝Ｄ ・・・（１３）
即ち、比較器３２の入力電圧ノードＶｘは、次式（１４）
Ｖｘ＝Ｖｉｎ−Ｄ＝−Ｅ ・・・（１４）
と表される。
Next, the operation of the AD converter according to the third embodiment will be described.
As an initial state, it is assumed that the output of the
Vin + E = D (13)
That is, the input voltage node Vx of the
Vx = Vin−D = −E (14)
It is expressed.
続いて、この残渣電圧（Ｖｉｎ−Ｄ）を誤差帰還部３６に保存し、次回ＡＤ変換時に入力電圧Ｖｉｎに加算する。この時、遅延演算子としてＺ−１を用いると、ＳＡＲ３３は、Ｖｉｎ＋（−ＥＺ−１）とデジタル出力値Ｄｏｕｔに対応した電圧値Ｄを一致させるようにＤＡＣ３４を制御するため、ＡＤ変換後の電圧値Ｄは、次式（１５）
Ｖｉｎ＋（−ＥＺ−１）＋Ｅ＝Ｄ
Ｖｉｎ＋（１−Ｚ−１）Ｅ＝Ｄ ・・・（１５）
と表される。また、この時、比較器３２の入力電圧ノードＶｘは、次式（１６）
Ｖｘ＝Ｖｉｎ＋（−ＥＺ−１）−Ｄ＝−Ｅ ・・・（１６）
となり、式（１４）と同じく−Ｅの電圧となっている。したがって、この残渣電圧を誤差帰還部３６に保存し、次回ＡＤ変換時に入力電圧Ｖｉｎに加算した後にＡＤ変換を行うという変換サイクルにおいて、式（１５）は定常的に成立する。この式（１５）は、一次デルタシグマ変調を示す式として知られており、周波数領域において、量子化誤差Ｅは低域で抑えられ、高域で増大するノイズシェーピング特性を示すことを表している。
Subsequently, the residual voltage (Vin−D) is stored in the
Vin + (− EZ −1 ) + E = D
Vin + (1−Z −1 ) E = D (15)
It is expressed. At this time, the input voltage node Vx of the
Vx = Vin + (− EZ −1 ) −D = −E (16)
Thus, the voltage is −E as in the equation (14). Therefore, in the conversion cycle in which this residual voltage is stored in the
図７のＤＷＡ処理回路３５の動作は、図１のＤＷＡ処理回路１５の動作と同様なので詳細に説明することは省略する。本実施形態２のＤＷＡ処理回路３５は、データごとにポインタが一気に進むような一般的なＤＷＡ処理回路とは動作が異なり、ビットごとにポインタが進み、このスイッチが切り替えられることを特徴としている。
本実施形態３のＤＷＡ処理回路３５により、電荷を蓄える複数の容量素子（図９のＣｓ）の各バラつきによる非線形ノイズに対し１次のハイパスのノイズシェーピング効果が得られることとなる。
Since the operation of the
The
［実施形態４］
図８は、本発明に係る逐次比較ＡＤ変換器の実施形態４を説明するための回路構成図で、逐次比較ＡＤ変換器の全差動構成における回路構成図である。図中符号４０は逐次比較ＡＤ変換器、４１はサンプルホールド回路（Ｓ／Ｈ）、４２は比較器、４３は逐次比較レジスタ（ＳＡＲ）、４４ａ，４４ｂはデジタルアナログ変換器（ＤＡＣ）、４５はＤＷＡ処理回路、４６は誤差帰還部、４６ａは演算増幅器、４６ｂ−１，４６ｂ−２は容量素子、４６ｃ−１ａ，４６ｃ−１ｂは第１のスイッチ、４６ｃ−２ａ，４６ｃ−２ｂは第２のスイッチを示している。
[Embodiment 4]
FIG. 8 is a circuit configuration diagram for explaining the fourth embodiment of the successive approximation AD converter according to the present invention, and is a circuit configuration diagram in a fully differential configuration of the successive approximation AD converter. In the figure,
本実施形態４の逐次比較ＡＤ変換器４０は、容量ＤＡ変換器４４ａ，４４ｂを備えた電荷再分配型の逐次比較ＡＤ変換器である。誤差帰還部４６は、容量素子４６ｂ−１，４６ｂ−２を有し、量子化誤差を電荷として容量素子４６ｂ−１，４６ｂ−２に保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ容量ＤＡ変換器４４ａ，４４ｂの各容量素子（図９のＣｓ）にサンプリングされた電荷と加算するように構成されている。
The successive
具体的には、以下のような構成を備えている。
サンプルホールド回路４１は、入力信号をサンプルホールドした信号Ｖｉｎを生成する。また、容量ＤＡ変換器４４ａ，４４ｂは、サンプルホールド回路４１に接続され、サンプルホールドした信号Ｖｉｎに応じた電荷を蓄える複数の容量素子（図９のＣｓ）を含み、複数の容量素子（図９のＣｓ）の接続を切り換えることにより比較信号を生成する。
Specifically, the following configuration is provided.
The
また、比較器４２は、容量ＤＡ変換器４４ａ，４４ｂに接続され、比較信号と基準電圧ＶＣＭとを比較する。また、誤差帰還部４６は、比較器４２に接続されている。また、逐次比較レジスタ４３は、比較器４２の出力信号を逐次蓄積して出力信号Ｄｏｕｔを出力する。
ＤＷＡ処理回路４５は、逐次比較レジスタ（ＳＡＲ）４３の出力信号を入力して、逐次比較動作の判定ごとに発行される１ビットごとにポインタを進め、ポインタに従いスイッチ（図９のＳＷｇ）が駆動されるよう、出力信号を容量ＤＡ変換器４４ａ，４４ｂに出力する。
The
The
また、誤差帰還部４６は、入力端子が容量ＤＡ変換器４４ａ，４４ｂの各容量素子（図９のＣｓ）の一端に接続される演算増幅器４６ａと、容量ＤＡ変換器４４ａ，４４ｂの各容量素子（図９のＣｓ）の一端と基準電圧端子との間に容量素子４６ｂ−１，４６ｂ−２を接続可能とする第１スイッチ４６ｃ−１ａ，４６ｃ−１ｂと、演算増幅器４６ａの入力端子と出力端子との間に容量素子４６ｂ−１，４６ｂ−２を接続可能とする第２スイッチ４６ｃ−２ａ，４６ｃ−２ｂとを備えている。
The
また、ＤＷＡ処理回路４５は、逐次比較レジスタ４３からの１ビットごとの信号に基づき、複数の容量素子（図９のＣｓ）の接続を切り換えるように構成されている。
また、ＤＷＡ処理回路４５は、逐次比較レジスタ４３からの１ビットごとの信号に基づきポインタを進め、このポインタに従って複数の容量素子（図９のＣｓ）の接続を切り換えるように構成されている。
このように、図７においてはシングルエンド構成で示したが、図８に示すように全差動構成に拡張することも容易に実現できる。
The
The
As described above, the single-ended configuration is shown in FIG. 7, but it can be easily extended to a fully differential configuration as shown in FIG.
本実施形態４の逐次比較ＡＤ変換器４０は、容量ＤＡ変換器４４ａ，４４ｂ及び誤差帰還部４６を全差動構成にしたものである。つまり、図８に示したＡＤ変換器は、サンプルホールド回路（Ｓ／Ｈ）４１と比較器４２と逐次比較レジスタ（ＳＡＲ）４３とＤＡＣ４４ａ，４４ｂ及びＤＷＡ処理回路４５に加え、誤差帰還部４６により構成されている。
基準電圧ＶＣＭ＝０とすると、サンプルホールド回路４１の２つの出力電圧が＋Ｖｉｎと−ＶｉｎというようにＶＣＭ＝０に対して対称の値であれば、回路の対称性より、図８に示した構成は、図７に示した構成と同等と見なせる。したがって、図８に示した構成においても、誤差帰還型のデルタシグマ変調を実現できる。
In the successive
Assuming that the reference voltage VCM = 0, if the two output voltages of the
図９は、本発明に係る逐次比較ＡＤ変換器の具体的な実施例２を説明するための回路構成図で、逐次比較ＡＤ変換器のシングルエンド構成における回路構成図である。図中符号１３４は容量デジタルアナログ変換器（ＣＤＡＣ）を示している。なお、図７と同じ機能を有する構成要素には同一の符号を付してある。
本実施例２の逐次比較ＡＤ変換器３０は、図７に示した実施形態３におけるＤＡＣ３４として容量ＤＡ変換器（ＣＤＡＣ）１３４を備えた電荷再分配型の逐次比較ＡＤ変換器である。誤差帰還部３６は、容量素子（Ｃｆ）３６ｂを有し、量子化誤差を電荷として容量素子３６ｂに保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ容量ＤＡ変換器１３４の各容量素子Ｃｓにサンプリングされた電荷と加算するように構成されている。
FIG. 9 is a circuit configuration diagram for explaining a specific example 2 of the successive approximation AD converter according to the present invention, and is a circuit configuration diagram in a single-ended configuration of the successive approximation AD converter.
The successive
具体的には、以下のような構成を備えている。
容量ＤＡ変換器１３４は、サンプルホールド回路として、サンプルホールドした信号Ｖｉｎに応じた電荷を蓄える複数の容量素子Ｃｓを含み、この複数の容量素子Ｃｓの接続を切り換えることにより比較信号を生成する。
また、比較器３２は、容量ＤＡ変換器１３４に接続され、比較信号と基準電圧ＶＣＭとを比較する。また、誤差帰還部３６は、比較器３２に接続されている。また、逐次比較レジスタ３３は、比較器３２の出力信号を逐次蓄積して出力信号Ｄｏｕｔを出力する。
また、ＤＷＡ処理回路３５は、逐次比較レジスタ（ＳＡＲ）３３の出力信号を入力して、逐次比較動作の判定ごとに発行される１ビットごとにポインタを進め、ポインタに従いスイッチＳＷｇが駆動されるよう、出力信号を容量ＤＡ変換器１３４に出力する。
Specifically, the following configuration is provided.
The
The
The
また、誤差帰還部３６は、入力端子が容量ＤＡ変換器１３４の各容量素子Ｃｓの一端に接続される演算増幅器３６ａと、容量ＤＡ変換器１３４の各容量素子Ｃｓの一端と基準電圧端子との間に容量素子（Ｃｆ）３６ｂを接続可能とする第１スイッチ３６ｃ−１と、演算増幅器３６ａの入力端子と出力端子との間に容量素子３６ｂを接続可能とする第２スイッチ３６ｃ−２とを備えている。
また、誤差帰還部３６は、容量素子Ｃｆを有し、量子化誤差を電荷として容量素子Ｃｆに保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ容量ＤＡ変換器１３４の各容量素子（Ｃ０乃至Ｃ２（Ｎ−１））にサンプリングされた電荷と加算するように構成されている。
The
The
また、ＤＷＡ処理回路３５は、逐次比較レジスタ３３からの１ビットごとの信号に基づき、複数の容量素子Ｃｓの接続を切り換えるように構成されている。
また、ＤＷＡ処理回路３５は、逐次比較レジスタ３３からの１ビットごとの信号に基づきポインタを進め、このポインタに従って複数の容量素子Ｃｓの接続を切り換えるように構成されている。
The
The
つまり、図９に示した逐次比較ＡＤ変換器３０は、容量Ｃ０〜Ｃ２（Ｎ−１）を有する容量群Ｃｓと、スイッチ群ＳＷｇとを有するＣＤＡＣ１３４と、スイッチＳＷｓと、容量群Ｃｓの共通端子Ｖｘを閾値電圧である基準電圧ＶＣＭ（例えば、０Ｖ）と比較する比較器３２と、この比較器３２の出力を逐次蓄積して複数ビットのデジタル出力信号Ｄｏｕｔを出力するＳＡＲ３３と、演算増幅器３６ａと容量ＣｆとスイッチＳＷｃ及びＳＷｔを有する誤差帰還部３６と、ＤＷＡ処理回路３５とを有している。
この例では、デジタル出力信号Ｄｏｕｔは、Ｎビット（Ｎは１以上の整数）であり、この逐次比較ＡＤ変換器３０は、アナログ入力電圧ＶＩＮを２Ｎ階調のデジタル信号に変換する。そして、容量群Ｃｓの容量Ｃ０〜Ｃ２（Ｎ−１）の値は、図中に示されるとおり、全て１Ｃであって、バイナリに重み付けされていない。ここで、Ｃは単位容量値を意味する。
That is, the successive
In this example, the digital output signal Dout is N bits (N is an integer equal to or greater than 1), and the successive
演算増幅器３６ａは、正入力端子をＶＣＭに、負入力端子をノードＶｘに接続しており、出力ノードＶｏを有している。
スイッチＳＷｓは、一端を基準電圧ＶＣＭに、他端をノードＶｘ（ＣＤＡＣの共通端子）に接続している。スイッチＳＷｃは、一端を基準電圧ＶＣＭに、他端をノードＶｙに接続しており、スイッチＳＷｔは、一端をノードＶｙに、他端を演算増幅器４３の出力ノードＶｏに接続している。また、スイッチ群ＳＷｇは、一端が容量群Ｃｓにそれぞれ接続されており、ＳＡＲが出力する制御信号により、ＤＷＡ処理回路３５を介して、他端を高基準電圧ＶＲＨ、低基準電圧ＶＲＬ、アナログ入力電圧Ｖｉｎのいずれかに接続されている。
The
The switch SWs has one end connected to the reference voltage VCM and the other end connected to a node Vx (common terminal of CDAC). The switch SWc has one end connected to the reference voltage VCM and the other end connected to the node Vy. The switch SWt has one end connected to the node Vy and the other end connected to the output node Vo of the
図１０は、図９に示した逐次比較ＡＤ変換器の動作タイミング図である。
逐次比較ＡＤ変換器のデータ出力周波数をＦｓ［Ｈｚ］と示すと、１サイクルの動作時間は１／Ｆｓ＝Ｔｓ［ｓ］となる。ＡＤ変換器の１サイクルの動作は、サンプリングフェーズφｓ、逐次比較フェーズφｃ、誤差転送フェーズφｔの３つのフェーズに分割される。図１０に示すように、時間区分は、例えば、φｓがＴｓ／２、φｃが２Ｔｓ／５、φｔがＴｓ／１０のように、その合計がＴｓとなるように分割される。なお、これらのフェーズに重なりが無いようにノンオーバーラップ区間φＮＯがそれぞれ存在するが、１サイクル全体の時間に対して微小なため、以下ではφＮＯの時間は無視して説明を行う。
FIG. 10 is an operation timing chart of the successive approximation AD converter shown in FIG.
When the data output frequency of the successive approximation AD converter is denoted as Fs [Hz], the operation time of one cycle is 1 / Fs = Ts [s]. The operation of one cycle of the AD converter is divided into three phases: a sampling phase φs, a successive approximation phase φc, and an error transfer phase φt. As shown in FIG. 10, the time division is divided so that the total is Ts, for example, φs is Ts / 2, φc is 2Ts / 5, and φt is Ts / 10. Note that there are non-overlap sections φNO so that there is no overlap in these phases, but since they are very small with respect to the entire time of one cycle, the following description will be made ignoring the time of φNO.
次に、図９及び図１０を用いて、本実施例２に係る逐次比較ＡＤ変換器の概略動作を説明する。簡単のため、ＶＣＭ＝０、ＶＲＨ＝ＶＲＥＦ、ＶＲＬ＝−ＶＲＥＦとする。
まず、図１０におけるサンプリングフェーズφｓでは、図９においてスイッチ群ＳＷｇを全てアナログ入力電圧Ｖｉｎの端子に接続し、スイッチＳＷｓを導通状態にしてノードＶｘに基準電圧ＶＣＭを接続する。このときスイッチＳＷｔ及びＳＷｃは非導通状態である。これにより、容量群Ｃｓには、容量Ｃ０〜ＣＮの容量値の総和とした時、次式（１７）
Ｑｓ１＝Ｃｓ（ＶＣＭ−Ｖｉｎ）＝−Ｖｉｎ・Ｃｓ ・・・（１７）
の電荷がＶｘノード側に蓄積される。すなわち、アナログ入力電圧ＶｉｎがＣＤＡＣ１３４の容量群Ｃｓにサンプリングされる。
Next, the schematic operation of the successive approximation AD converter according to the second embodiment will be described with reference to FIGS. 9 and 10. For simplicity, VCM = 0, VRH = VREF, and VRL = −VREF.
First, in the sampling phase φs in FIG. 10, all the switch group SWg in FIG. 9 is connected to the terminal of the analog input voltage Vin, and the switch SWs is turned on to connect the reference voltage VCM to the node Vx. At this time, the switches SWt and SWc are non-conductive. As a result, when the capacitance group Cs is the sum of the capacitance values of the capacitors C0 to CN,
Qs1 = Cs (VCM−Vin) = − Vin · Cs (17)
Are accumulated on the Vx node side. That is, the analog input voltage Vin is sampled into the capacitance group Cs of the
また、このとき容量Ｃｆには電圧Ｖｆを用いて、次式（１８）
Ｑｆ１＝Ｃｆ（ＶＣＭ−Ｖｆ）＝−Ｖｆ・Ｃｆ ・・・（１８）
の電荷がノードＶｘ側に蓄積されているとする。
したがって、サンプリングフェーズφｓでは、ノードＶｘ側に合計で、次式（１９）
Ｑ１＝Ｑｓ１＋Ｑｆ１＝−Ｖｉｎ・Ｃｓ−Ｖｆ・Ｃｆ
Ｑ１＝−（Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ）・Ｃｓ ・・・（１９）
の電荷が蓄積されており、容量群Ｃｓに対して、｛Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ｝の電圧をサンプリングすることと等価の電荷が蓄積されている。
At this time, the voltage Vf is used for the capacitance Cf, and the following equation (18)
Qf1 = Cf (VCM−Vf) = − Vf · Cf (18)
Is stored on the node Vx side.
Therefore, in the sampling phase φs, the following expression (19) is given in total on the node Vx side.
Q1 = Qs1 + Qf1 = −Vin · Cs−Vf · Cf
Q1 = − (Vin + (Cf / Cs) · Vf) · Cs (19)
Are stored, and charges equivalent to sampling the voltage of {Vin + (Cf / Cs) · Vf} are stored in the capacitor group Cs.
次に、図５における逐次比較フェーズφｃが開始すると、スイッチ群ＳＷｇの中で、ＤＷＡ処理回路３５によって選択された２（Ｎ−１）個のキャパシタのスイッチは高基準電圧ＶＲＨ側に接続され、それ以外のキャパシタのスイッチは低基準電圧ＶＲＬ側に接続される。この時、高基準電圧ＶＲＨ側に接続された容量値と、低基準電圧ＶＲＬ側に接続された容量値は等しくなるので、容量群Ｃｓの各スイッチ側のノードにおける、容量値を重みとした加重平均電圧はＶＣＭ＝０となる。
Next, when the successive approximation phase φc in FIG. 5 starts, the switches of 2 (N−1) capacitors selected by the
これにより、ノードＶｘの電圧をＶｘ２とすると、ノードＶｘ側の総電荷Ｑ２は、次式（２０）
Ｑ２＝（Ｃｓ／２）・（Ｖｘ２−ＶＲＨ）
＋（Ｃｓ／２）・（Ｖｘ２−ＶＲＬ）＋Ｃｆ（Ｖｘ２−ＶＣＭ）
Ｑ２＝（Ｃｓ＋Ｃｆ）・Ｖｘ２ ・・・（２０）
となる。
上記式（１９）と（２０）の電荷は、電荷保存則により等しいので、Ｑ１＝Ｑ２を解くと、次式（２１）
Ｖｘ２＝−Ｃｓ／（Ｃｓ＋Ｃｆ）・（Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ）
・・・（２１）
を得る。
Thus, assuming that the voltage at the node Vx is Vx2, the total charge Q2 on the node Vx side is expressed by the following equation (20).
Q2 = (Cs / 2). (Vx2-VRH)
+ (Cs / 2). (Vx2-VRL) + Cf (Vx2-VCM)
Q2 = (Cs + Cf) · Vx2 (20)
It becomes.
Since the charges in the equations (19) and (20) are equal according to the law of conservation of charge, solving Q1 = Q2 gives the following equation (21)
Vx2 = −Cs / (Cs + Cf) · (Vin + (Cf / Cs) · Vf)
(21)
Get.
このＶｘ２は、ＶＣＭ＝０に対して比較器３２によって比較され、その結果に応じて、ＤＷＡ処理回路３５によりスイッチＳＷｇが操作される。比較結果がＶｘ２＜０の場合、Ｖｉｎ＞０であるので、ＭＳＢは１と決定され、２（Ｎ−１）個の容量は高基準電圧ＶＲＨ側に接続したまま、２（Ｎ−２）個の容量を高基準電圧ＶＲＨ側に接続し、次ビットの判定を行う。
This Vx2 is compared with VCM = 0 by the
この時、ノードＶｘにおいて変化する電圧ΔＶｘｐは、次式（２２）
ΔＶｘｐ＝（Ｃｓ／４）／（Ｃｓ＋Ｃｆ）・（ＶＲＥＦ−（−ＶＲＥＦ））＝（ＶＲＥＦ／２）・Ｃｓ／（Ｃｓ＋Ｃｆ） ・・・（２２）
であるので、この時のノードＶｘの電圧Ｖｘ３は、
Ｖｘ３＝Ｖｘ２＋ΔＶｘｐ＝−Ｃｓ／（Ｃｓ＋Ｃｆ）・（Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ）＋（ＶＲＥＦ／２）・Ｃｓ／（Ｃｓ＋Ｃｆ）
Ｖｘ３＝−Ｃｓ／（Ｃｓ＋Ｃｆ）・（Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ−ＶＲＥＦ／２）・・・（２３）
と表される。
At this time, the voltage ΔVxp that changes at the node Vx is expressed by the following equation (22).
ΔVxp = (Cs / 4) / (Cs + Cf) · (VREF − (− VREF)) = (VREF / 2) · Cs / (Cs + Cf) (22)
Therefore, the voltage Vx3 of the node Vx at this time is
Vx3 = Vx2 + ΔVxp = −Cs / (Cs + Cf) · (Vin + (Cf / Cs) · Vf) + (VREF / 2) · Cs / (Cs + Cf)
Vx3 = −Cs / (Cs + Cf) · (Vin + (Cf / Cs) · Vf−VREF / 2) (23)
It is expressed.
一方、Ｖｘ２＞０の場合、｛Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ｝＜０であるので、ＭＳＢは０と決定され、２（Ｎ−１）個の容量は高基準電圧ＶＲＬ側に接続したまま、２（Ｎ−２）個の容量を高基準電圧ＶＲＨ側に接続し、次ビットの判定を行う。
この時、ノードＶｘにおいて変化する電圧ΔＶｘｎは、次式（２４）
ΔＶｘｎ＝（Ｃｓ／２）／（Ｃｓ＋Ｃｆ）・（−ＶＲＥＦ−ＶＲＥＦ）＋（Ｃｓ／４）／（Ｃｓ＋Ｃｆ）・（ＶＲＥＦ−（−ＶＲＥＦ））
＝−（ＶＲＥＦ／２）・Ｃｓ／（Ｃｓ＋Ｃｆ） ・・・（２４）
であるので、この時のノードＶｘの電圧Ｖｘ３は、次式（２５）
Ｖｘ３＝Ｖｘ２＋ΔＶｘｎ＝−Ｃｓ／（Ｃｓ＋Ｃｆ）・（Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ）−（ＶＲＥＦ／２）・Ｃｓ／（Ｃｓ＋Ｃｆ）
Ｖｘ３＝−Ｃｓ／（Ｃｓ＋Ｃｆ）・（Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ＋ＶＲＥＦ／２）・・・（２５）
と表される。
On the other hand, if Vx2> 0, {Vin + (Cf / Cs) · Vf} <0, the MSB is determined to be 0, and 2 (N−1) capacitors remain connected to the high reference voltage VRL side. 2 (N−2) capacitors are connected to the high reference voltage VRH side, and the next bit is determined.
At this time, the voltage ΔVxn that changes at the node Vx is expressed by the following equation (24).
ΔVxn = (Cs / 2) / (Cs + Cf) · (−VREF−VREF) + (Cs / 4) / (Cs + Cf) · (VREF − (− VREF))
=-(VREF / 2) .Cs / (Cs + Cf) (24)
Therefore, the voltage Vx3 of the node Vx at this time is expressed by the following equation (25)
Vx3 = Vx2 + ΔVxn = −Cs / (Cs + Cf) · (Vin + (Cf / Cs) · Vf) − (VREF / 2) · Cs / (Cs + Cf)
Vx3 = −Cs / (Cs + Cf) · (Vin + (Cf / Cs) · Vf + VREF / 2) (25)
It is expressed.
これらの動作を逐次行うことにより高ビットから順にデジタル出力を確定させ、Ｎ回の判定の後、Ｎビットのデジタル出力値Ｄｏｕｔ＝（δ１，δ２，…，δＮ）を得る。ただし、δｋ（ｋ＝１，２，…，Ｎ）はＭＳＢからｋ回目の判定結果がＶｘ≧０なら０、Ｖｘ＜０なら１と決定される値である。
このデジタル出力値Ｄｏｕｔは、−ＶＲＥＦ〜ＶＲＥＦの電圧範囲を２Ｎ等分に量子化した電圧値Ｄに対応し、次式（２６）
Ｄ＝―ＶＲＥＦ＋δ１ＶＲＥＦ＋δ２（ＶＲＥＦ／２）
＋・・・＋δＮ（ＶＲＥＦ／２Ｎ−１） ・・・（２６）
と表すことができる。
By sequentially performing these operations, digital outputs are determined in order from the highest bit, and after N determinations, N-bit digital output values Dout = (δ 1 , δ 2 ,..., Δ N ) are obtained. However, δ k (k = 1, 2,..., N) is a value determined to be 0 if the kth determination result from the MSB is Vx ≧ 0, and 1 if Vx <0.
This digital output value Dout corresponds to a voltage value D obtained by quantizing the voltage range of −VREF to VREF into 2 N equal parts, and the following equation (26)
D = −VREF + δ 1 VREF + δ 2 (VREF / 2)
+ ... + δ N (VREF / 2 N-1 ) (26)
It can be expressed as.
また、この電圧値Ｄは容量群Ｃｓの各スイッチ側のノードにおける電圧値の平均電圧と見なせる。したがって、｛Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ｝に対して逐次比較動作が行われることを考えると、量子化誤差Ｅを用いれば、次式（２７）
（Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ）＋Ｅ＝Ｄ ・・・（２７）
の関係として示せる。
したがって、Ｎビット判定後、ノードＶｘの電圧Ｖｘ４は、次式（２８）
Ｖｘ４＝−（Ｃｓ／（Ｃｓ＋Ｃｆ））・（Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ−Ｄ）＝（Ｃｓ／（Ｃｓ＋Ｃｆ））・Ｅ ・・・（２８）
と表される。
The voltage value D can be regarded as an average voltage of the voltage values at the nodes on the switch side of the capacitance group Cs. Therefore, considering that the successive approximation operation is performed on {Vin + (Cf / Cs) · Vf}, if the quantization error E is used, the following equation (27)
(Vin + (Cf / Cs) · Vf) + E = D (27)
It can be shown as a relationship.
Therefore, after determining N bits, the voltage Vx4 of the node Vx is expressed by the following equation (28).
Vx4 =-(Cs / (Cs + Cf)). (Vin + (Cf / Cs) .Vf-D) = (Cs / (Cs + Cf)). E (28)
It is expressed.
すなわち、逐次比較フェーズφｃにおいて、Ｎ回の判定を終え、容量群Ｃｓに接続されたスイッチの接続先を確定したときのノードＶｘ側に蓄積された全容量Ｑ４は、次式（２９）
Ｑ４＝Ｃｓ（Ｖｘ４−Ｄ）＋Ｃｆ（Ｖｘ４−ＶＣＭ）
Ｑ４＝（Ｃｓ＋Ｃｆ）Ｖｘ４−Ｃｓ・Ｄ ・・・（２９）
となり、式（２９）に式（２８）を代入すると、次式（３０）
Ｑ４＝Ｃｓ（Ｅ−Ｄ） ・・・（３０）
と示すことができる。
That is, in the successive approximation phase φc, the total capacity Q4 accumulated on the node Vx side when N determinations are completed and the connection destination of the switch connected to the capacity group Cs is determined is expressed by the following equation (29).
Q4 = Cs (Vx4-D) + Cf (Vx4-VCM)
Q4 = (Cs + Cf) Vx4-Cs · D (29)
When substituting equation (28) into equation (29), the following equation (30)
Q4 = Cs (ED) (30)
Can be shown.
続いて、図１０における誤差転送フェーズφｔでは、スイッチＳＷｃを非導通状態にした後、スイッチＳＷｔが導通状態となり、ノードＶｘは演算増幅器によりＶＣＭ＝０となる。また、演算増幅器の出力電圧をＶｏと示す。
この時の、ノードＶｘにおける電荷保存則を考えると、次式（３１）
Ｃｓ（０−Ｄ）＋Ｃｆ（０−Ｖ０）＝Ｑ４＝Ｃｓ（Ｅ−Ｄ）
Ｖ０＝−（Ｃｓ／Ｃｆ）・Ｅ ・・・（３１）
となり、容量ＣｆにはノードＶｘ側にＣｆ・（０−Ｖｏ）＝Ｃｓ・Ｅの電荷が保存されている。
Subsequently, in the error transfer phase φt in FIG. 10, after the switch SWc is turned off, the switch SWt is turned on, and the node Vx becomes VCM = 0 by the operational amplifier. The output voltage of the operational amplifier is denoted as Vo.
Considering the charge conservation law at the node Vx at this time, the following equation (31)
Cs (0-D) + Cf (0-V0) = Q4 = Cs (ED)
V0 = − (Cs / Cf) · E (31)
Thus, a charge of Cf · (0−Vo) = Cs · E is stored in the capacitor Cf on the node Vx side.
次のサンプリングフェーズφｓでは、同様に、スイッチ群ＳＷｇを全てアナログ入力電圧Ｖｉｎの端子に接続し、スイッチＳＷｓを導通状態にしてノードＶｘに基準電圧ＶＣＭを接続する。このときスイッチＳＷｔ及びＳＷｃは、非導通状態である。
次に、逐次比較フェーズφｃが開始すると、同様に、まず、スイッチＳＷｓが非導通状態となる。続いて、スイッチＳＷｃが導通状態となるのと同時に、スイッチ群ＳＷｇの中で、ＤＷＡ処理回路４６によって選択された２（Ｎ−１）個のキャパシタのスイッチのうち、Ｃ０〜ＣＮ−１のスイッチは、高基準電圧ＶＲＨ側又は低基準電圧ＶＲＬ側に接続される。このとき、誤差転送フェーズφｔで容量Ｃｆに量子化誤差Ｅとして保存された電荷は、容量群Ｃｓにサンプリングした電荷と加算される。
Similarly, in the next sampling phase φs, all the switch group SWg is connected to the terminal of the analog input voltage Vin, the switch SWs is turned on, and the reference voltage VCM is connected to the node Vx. At this time, the switches SWt and SWc are non-conductive.
Next, when the successive approximation phase φc starts, first, similarly, the switch SWs is turned off. Subsequently, at the same time as the switch SWc becomes conductive, among the switches of 2 (N−1) capacitors selected by the
また、式（１９）において、Ｖｆはサンプリングフェーズφｓ開始時に容量Ｃｆに保存されていた電荷によって生じる電圧であるので、周期Ｔｓ［ｓ］に対応する遅延演算子Ｚ−１を用いると、次式（３２）
Ｖｆ＝Ｖ０・Ｚ−１
（Ｃｆ／Ｃｓ）Ｖｆ＝（Ｃｆ／Ｃｓ）Ｖ０・Ｚ−１＝−Ｅ・Ｚ−１
・・・（３２）
の関係がある。したがって、式（２７）は、式（３２）を用いれば、次式（３３）
（Ｖｉｎ−Ｅ・Ｚ−１）＋Ｅ＝Ｄ
Ｖｉｎ＋（１−Ｚ−１）Ｅ＝Ｄ ・・・（３３）
となる。この式（３３）は、一次デルタシグマ変調を示す式として知られており、周波数領域において、量子化誤差Ｅは低域で抑えられ、高域で増大するノイズシェーピング特性を示すことを表している。このため、量子化誤差電力の大きい高周波側（例えば、Ｆｓ／３２以上の周波数領域）をデジタル低域通過フィルタにより除去すれば、従来のＳＡＲＡＤＣに比べ高い分解能でＡＤ変換が実現できる。
In the equation (19), Vf is a voltage generated by the electric charge stored in the capacitor Cf at the start of the sampling phase φs. Therefore, when the delay operator Z −1 corresponding to the cycle Ts [s] is used, (32)
Vf = V0 · Z −1
(Cf / Cs) Vf = (Cf / Cs) V0 · Z −1 = −E · Z −1
... (32)
There is a relationship. Therefore, the equation (27) can be expressed by the following equation (33) using the equation (32).
(Vin−E · Z −1 ) + E = D
Vin + (1-Z −1 ) E = D (33)
It becomes. This expression (33) is known as an expression indicating first-order delta-sigma modulation, and represents that in the frequency domain, the quantization error E is suppressed in the low frequency range and exhibits a noise shaping characteristic that increases in the high frequency range. . For this reason, if the high frequency side (for example, frequency region of Fs / 32 or more) with a large quantization error power is removed by the digital low-pass filter, AD conversion can be realized with higher resolution than the conventional SARADC.
図１１は、本発明の実施例２に係る逐次比較ＡＤ変換器の電圧遷移図で、逐次比較フェーズφｃにおける動作に関して、Ｎ＝３ビットの場合のノードＶｘの電圧遷移図である。
時刻ｔ１，ｔ２，ｔ３は、逐次比較フェーズφｃの開始時刻を基準としており、それぞれ１ビット目、２ビット目、３ビット目の判定時刻を示す。また、各容量におけるセトリング時間は十分に確保されているとする。
FIG. 11 is a voltage transition diagram of the successive approximation AD converter according to the second embodiment of the present invention, and is a voltage transition diagram of the node Vx in the case of N = 3 bits regarding the operation in the successive approximation phase φc.
Times t1, t2, and t3 are based on the start time of the successive approximation phase φc, and indicate the determination times of the first bit, the second bit, and the third bit, respectively. Further, it is assumed that the settling time for each capacity is sufficiently secured.
例えば、｛Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ｝＝−（１．６／４）・Ｖｒｅｆであった場合を示す。
まず、サンプリングフェーズφｓの終了時、ＶＣＭ＝０であったノードＶｘの電圧は、スイッチ群ＳＷｇの中で、ＤＷＡ処理回路３５によって選択された２（３−１）＝８個のキャパシタのスイッチのうち、４つのキャパシタのスイッチが高基準電圧ＶＲＨ側に接続され、それ以外のキャパシタのスイッチが低基準電圧ＶＲＬ側に接続される。この時、容量群Ｃｓの各スイッチ側のノードにおける、平均電圧はＶＣＭ＝０となるので、β＝Ｃｓ／（Ｃｓ＋Ｃｆ）と表すと、式（１７）より、Ｖｘは、−β・｛Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ｝＝（１．６／４）・β・Ｖｒｅｆ（＞０）の電圧値となるので、１ビット目は０であり、δ１＝０と決定される。
For example, a case where {Vin + (Cf / Cs) · Vf} = − (1.6 / 4) · Vref is shown.
First, at the end of the sampling phase φs, the voltage of the node Vx in which VCM = 0 is 2 (3-1) = 8 capacitor switches selected by the
続いて、１ビット目の判定を受けて、ＤＷＡ処理回路３５においてポインタが進み、スイッチ群ＳＷｇの中で、ＤＷＡ処理回路３５によって選択された２（３−１）＝８個のキャパシタのスイッチのうち、先に選択された４つの容量を低基準電圧ＶＲＬ側に、２つの容量を高基準電圧ＶＲＨ側に接続し、次ビットの判定を行う。数式８よりＶｘの電圧は−β・（ＶＲＥＦ／２）だけ遷移し、（−０．４／４）・β・Ｖｒｅｆ（＜０）の電圧値となるため、２ビット目は１であり、δ２＝１と決定される。
Subsequently, in response to the determination of the first bit, the pointer advances in the
さらに、２ビット目の判定を受けて、ＤＷＡ処理回路３５においてポインタが進み、スイッチ群ＳＷｇの中で、ＤＷＡ処理回路３５によって選択された２（３−１）＝８個のキャパシタのスイッチのうち、先に選択された２つのキャパシタのスイッチは高基準電圧ＶＲＨ側に接続したまま、１つのキャパシタのスイッチを高基準電圧ＶＲＨ側に接続し、次ビットの判定を行う。Ｖｘの電圧はβ・（ＶＲＥＦ／４）だけ遷移し、（０．６／４）・β・Ｖｒｅｆ（＞０）の電圧値となるため、３ビット目は０であり、δ３＝０と決定される。
Furthermore, in response to the determination of the second bit, the pointer advances in the
最後に、３ビット目の判定を受けて、ＤＷＡ処理回路４６においてポインタが進み、スイッチ群ＳＷｇの中で、ＤＷＡ処理回路３５によって選択された２（３−１）＝８個のキャパシタのスイッチのうち、容量Ｃ０を低基準電圧ＶＲＬ側に接続して、Ｎ＝３ビット分の判定を終了とする。
以上の動作により、Ｄｏｕｔ＝（０，１，０）と決定され、Ｄｏｕｔに対応する電圧Ｄは、次式（３４）
Ｄ＝−ＶＲＥＦ＋０・ＶＲＥＦ＋１・（ＶＲＥＦ／２）＋０・ＶＲＥＦ／２２＝−ＶＲＥＦ／２・・・（３４）
となるため、式（２３）より量子化誤差Ｅは、Ｅ＝−（０．４／４）・Ｖｒｅｆと求められる。
Finally, in response to the determination of the third bit, the pointer advances in the
With the above operation, Dout = (0, 1, 0) is determined, and the voltage D corresponding to Dout is expressed by the following equation (34).
D = −
Therefore, the quantization error E is obtained as E = − (0.4 / 4) · Vref from the equation (23).
以上より本発明によれば、容量の相対誤差の影響を低減する構成でＳＡＲＡＤＣにおけるデルタシグマ変調を実現し、高分解能で小面積のＡＤ変換器を実現することができる。
なお、本発明のおけるＡＤＣでは、ＳＡＲＡＤＣのＡＤ変換における量子化誤差Ｅを電荷として容量Ｃｆに一旦保存した後、次のＡＤ変換時に入力電圧Ｖｉｎを容量群Ｃｓにサンプリングした電荷と加算することで、量子化誤差に時間的な相関を持たせ、デルタシグマ変調を実現している。量子化誤差Ｅを電荷として次回判定に転送するため、容量Ｃｆは容量群Ｃｓとの容量比に不感であり、その面積は相対誤差精度に制限されない。
As described above, according to the present invention, it is possible to realize delta-sigma modulation in SAR ADC with a configuration that reduces the influence of the relative error of capacitance, and to realize a high-resolution and small-area AD converter.
In the ADC according to the present invention, the quantization error E in the AD conversion of the SARADC is temporarily stored as a charge in the capacitor Cf, and then the input voltage Vin is added to the charge sampled in the capacitor group Cs at the next AD conversion. The quantization error is correlated with time to realize delta-sigma modulation. Since the quantization error E is transferred to the next determination as an electric charge, the capacitance Cf is insensitive to the capacitance ratio with the capacitance group Cs, and its area is not limited by the relative error accuracy.
なお、本構成では、ＣＤＡＣとして図９のような構成を示したが、逐次比較動作によってＡＤＣの量子化誤差Ｅに相当する電荷が残渣として残ればよく、例えば、上述した特許文献１のようなＣＤＡＣの構成でも問題ない。
また、本構成では、一次デルタシグマ変調を実現する構成を示したが、ｎ次デルタシグマ変調（ｎは２以上）を実現する構成とすることもできる。
In the present configuration, the configuration as shown in FIG. 9 is shown as the CDAC. However, it is sufficient that the charge corresponding to the quantization error E of the ADC remains as a residue by the successive approximation operation. There is no problem with the configuration of the CDAC.
Further, in this configuration, the configuration for realizing the first-order delta-sigma modulation is shown, but the configuration for realizing the n-th order delta-sigma modulation (n is 2 or more) can also be adopted.
以上より本発明によれば、演算増幅器３６ａに由来するオフセット及びフリッカノイズなどの低域ノイズ、及び容量の相対誤差の影響を低減する構成でＳＡＲＡＤＣにおけるデルタシグマ変調を実現し、高分解能で小面積のＡＤ変換器を実現することができる。
さらに、本発明は、ＤＷＡ処理回路により、電荷を蓄える複数の容量素子（図９のＣｓ）の各バラつきによる非線形ノイズに対し１次のハイパスのノイズシェーピング効果が得られることとなり、容量の相対誤差の影響を低減する構成で逐次比較ＡＤ変換を実現した逐次比較ＡＤ変換器を実現することができる。
As described above, according to the present invention, the low-frequency noise such as offset and flicker noise derived from the
Furthermore, according to the present invention, the DWA processing circuit can obtain a first-order high-pass noise shaping effect against nonlinear noise caused by variations in a plurality of capacitive elements (Cs in FIG. 9) that store electric charges, resulting in relative error in capacitance. It is possible to realize a successive approximation AD converter that realizes successive approximation AD conversion with a configuration that reduces the influence of the above.
次に、本発明の実施例２に対応する逐次比較ＡＤ変換方法について説明する。
本発明の逐次比較ＡＤ変換方法は、容量ＤＡ変換器（ＣＤＡＣ）を備えた電荷再分配型のＡＤ変換器における誤差帰還型のデルタシグマ変調を実現した逐次比較ＡＤ変換方法である。
まず、入力信号Ｖｉｎを容量ＤＡ変換器３４の各容量素子（図９のＣｓ）にサンプリングする。
Next, a successive approximation AD conversion method corresponding to Example 2 of the present invention will be described.
The successive approximation AD conversion method of the present invention is a successive approximation AD conversion method that realizes error feedback type delta-sigma modulation in a charge redistribution type AD converter having a capacitive DA converter (CDAC).
First, the input signal Vin is sampled into each capacitive element (Cs in FIG. 9) of the
次に、容量ＤＡ変換器３４の各容量素子（図９のＣｓ）にサンプリングされた電荷による電圧と基準電圧ＶＣＭとを比較する。
次に、比較結果により各容量素子（図９のＣｓ）に高基準電圧又は低基準電圧を接続する動作を、データ重み付け平均化（ＤＷＡ）処理を用いて逐次行う。
次に、演算増幅器３６ａの入力端子と出力端子との間に接続可能な容量素子３６ｂに量子化誤差を電荷として保存する。
Next, the voltage based on the charge sampled in each capacitive element (Cs in FIG. 9) of the
Next, the operation of connecting the high reference voltage or the low reference voltage to each capacitive element (Cs in FIG. 9) according to the comparison result is sequentially performed using data weighted averaging (DWA) processing.
Next, the quantization error is stored as a charge in the
次に、逐次比較動作をするときに、保存した電荷を容量ＤＡ変換器１３４の各容量素子（図９のＣｓ）にサンプリングされた電荷に加算する。
また、容量ＤＡ変換器及び誤差帰還部を全差動構成にすることも可能である。
このようにして、容量の相対誤差の影響を低減する構成でＳＡＲＡＤＣにおける誤差帰還型のデルタシグマ変調を実現した逐次比較ＡＤ変換方法を実現することができる。
Next, when the successive approximation operation is performed, the stored charge is added to the charge sampled in each capacitor element (Cs in FIG. 9) of the
It is also possible to make the capacitive DA converter and the error feedback unit fully differential.
In this way, it is possible to realize a successive approximation AD conversion method that realizes error feedback delta-sigma modulation in SARADC with a configuration that reduces the influence of the relative error of capacitance.
図１２は、本発明に係る逐次比較ＡＤ変換器の具体的な実施例３を説明するための回路構成図で、ＡＤ変換器のシングルエンド構成における回路構成図である。図中符号３６ｃ−３（ＳＷａ）は第３のスイッチを示している。なお、図９と同じ機能を有する構成要素には同一の符号を付してある。
本実施例３の逐次比較ＡＤ変換器３０は、演算増幅器３６ａの入力端子と出力端子とを接続可能とする第３スイッチＳＷａを更に備えた構成である。
FIG. 12 is a circuit configuration diagram for explaining a specific example 3 of the successive approximation AD converter according to the present invention, and is a circuit configuration diagram in a single-ended configuration of the AD converter. In the figure, reference numeral 36c-3 (SWa) denotes a third switch. In addition, the same code | symbol is attached | subjected to the component which has the same function as FIG.
The successive
つまり、図１２に示した逐次比較ＡＤ変換器３０は、図９と同様に、バイナリに重み付けされた容量Ｃ０〜Ｃ２（Ｎ−１）を有する容量群Ｃｓと、スイッチ群ＳＷｇとを有するＣＤＡＣ１３４と、容量群Ｃｓの共通端子Ｖｘを閾値電圧である基準電圧ＶＣＭ（例えば、０Ｖ）と比較する比較器３２と、この比較器３２の出力を逐次蓄積し複数ビットのデジタル出力信号Ｄｏｕｔを出力するＳＡＲ３３と、演算増幅器３６ａと容量ＣｆとスイッチＳＷｃ及びＳＷｔを有する誤差帰還部３６と、スイッチＳＷａとを有している。
That is, the successive
構成要素の接続は、スイッチＳＷａを除いて図９と同様であり、図１２においてスイッチＳＷａは、一端をノードＶｘに他端を演算増幅器３６ａの出力ノードＶｏに接続している。
図１２で示した逐次比較ＡＤ変換器の動作タイミング図は、図５の動作タイミング図と同じである。以下、図５及び図１２を用いて、本発明の実施例３に係る逐次比較ＡＤ変換器の概略動作を説明する。簡単のため、ＶＣＭ＝０、ＶＲＨ＝ＶＲＥＦ、ＶＲＬ＝−ＶＲＥＦとする。本実施例３と上述した実施例２との相違は、演算増幅器３６ａがオフセット及びフリッカノイズなどの低域ノイズＶｏｆｆを有するときに、出力デジタル値として影響を低減する効果を有する点である。
The components are connected in the same manner as in FIG. 9 except for the switch SWa. In FIG. 12, the switch SWa has one end connected to the node Vx and the other end connected to the output node Vo of the
The operation timing chart of the successive approximation AD converter shown in FIG. 12 is the same as the operation timing chart of FIG. The schematic operation of the successive approximation AD converter according to the third embodiment of the present invention will be described below with reference to FIGS. For simplicity, VCM = 0, VRH = VREF, and VRL = −VREF. The difference between the third embodiment and the second embodiment described above is that when the
まず、図５におけるサンプリングフェーズφｓでは、図１２においてスイッチ群ＳＷｇを全てアナログ入力電圧ＶＩＮの端子に接続し、スイッチＳＷａを導通状態にして共通端子Ｖｘに演算増幅器４５ａの出力ノードを接続する。このときスイッチＳＷｔ及びＳＷｃは、非導通状態である。演算増幅器３６ａがオフセット及びフリッカノイズなどの低域ノイズを有するとき、その入力換算雑音電圧をＶｏｆｆとすれば、演算増幅器３６ａの正入力端子にＶＣＭ＋Ｖｏｆｆ＝０＋Ｖｏｆｆ＝Ｖｏｆｆが入力されていることと等価なので、出力ノードの電圧Ｖｏは、次式（３５）
Ｖ０＝ＶＣＭ＋Ｖｏｆｆ＝Ｖｏｆｆ ・・・（３５）
となる。したがって、容量群Ｃｓには、容量Ｃ０〜ＣＮの容量値の総和とした時、次式（３６）
Ｑｓ１ａ＝Ｃｓ（ＶＣＭ＋Ｖｏｆｆ−Ｖｉｎ）＝（−Ｖｉｎ＋Ｖｏｆｆ）・Ｃｓ ・・・（３６）
の電荷がノードＶｘ側に蓄積される。すなわち、アナログ入力電圧Ｖｉｎと入力換算雑音電圧Ｖｏｆｆの差分値がＣＤＡＣ１３４の容量群Ｃｓにサンプリングされる。
First, in the sampling phase φs in FIG. 5, all the switch groups SWg in FIG. 12 are connected to the terminals of the analog input voltage VIN, and the switch SWa is turned on to connect the output node of the operational amplifier 45a to the common terminal Vx. At this time, the switches SWt and SWc are non-conductive. When the
V0 = VCM + Voff = Voff (35)
It becomes. Accordingly, when the capacitance group Cs is the sum of the capacitance values of the capacitors C0 to CN, the following equation (36)
Qs1a = Cs (VCM + Voff−Vin) = (− Vin + Voff) · Cs (36)
Are accumulated on the node Vx side. That is, the difference value between the analog input voltage Vin and the input converted noise voltage Voff is sampled in the capacitance group Cs of the
また、このとき容量Ｃｆには電圧Ｖｆを用いて、次式（３７）
Ｑｆ１ａ＝Ｃｆ（ＶＣＭ−Ｖｆ）＝−Ｖｆ・Ｃｆ ・・・（３７）
の電荷がノードＶｘ側に蓄積されているとする。
したがって、サンプリングフェーズφｓでは、ノードＶｘ側に合計で、次式（３８）
Ｑ１ａ＝Ｑｓ１ａ＋Ｑｆ１ａ＝（−Ｖｉｎ＋Ｖｏｆｆ）・Ｃｓ−Ｖｆ・Ｃｆ
Ｑ１ａ＝−（Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ−Ｖｏｆｆ）・Ｃｓ
・・・（３８）
の電荷が蓄積されており、容量群Ｃｓに対して、｛Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ−Ｖｏｆｆ｝の電圧をサンプリングすることと等価の電荷が蓄積されている。
At this time, the voltage Vf is used for the capacitance Cf, and the following equation (37)
Qf1a = Cf (VCM−Vf) = − Vf · Cf (37)
Is stored on the node Vx side.
Therefore, in the sampling phase φs, the following expression (38) is given in total on the node Vx side.
Q1a = Qs1a + Qf1a = (− Vin + Voff) · Cs−Vf · Cf
Q1a =-(Vin + (Cf / Cs) .Vf-Voff) .Cs
... (38)
Are stored, and charges equivalent to sampling the voltage of {Vin + (Cf / Cs) · Vf−Voff} are stored in the capacitor group Cs.
次に、図５における逐次比較フェーズφｃが開始すると、まず、スイッチＳＷａが非導通状態となる。続いて、スイッチＳＷｃが導通状態となるのと同時に、スイッチ群ＳＷｇの中で、最上位のキャパシタＣＮ−１のスイッチは高基準電圧ＶＲＨ側に接続され、それ以外のキャパシタＣ０〜ＣＮ−２のスイッチは、低基準電圧ＶＲＬ側に接続される。
これにより、ノードＶｘの電圧をＶｘ２ａとすると、ノードＶｘ側の総電荷Ｑ２ａは、次式（３９）
Ｑ２ａ＝（Ｃｓ／２）・（Ｖｘ２ａ−ＶＲＨ）＋（Ｃｓ／２）・（Ｖｘ２ａ−ＶＲＬ）＋Ｃｆ（Ｖｘ２ａ−ＶＣＭ）
Ｑ２＝（Ｃｓ＋Ｃｆ）Ｖｘ２ａ ・・・（３９）
となる。
Next, when the successive approximation phase φc in FIG. 5 is started, first, the switch SWa is turned off. Subsequently, at the same time as the switch SWc becomes conductive, the switch of the uppermost capacitor CN-1 in the switch group SWg is connected to the high reference voltage VRH side, and the other capacitors C0 to CN-2 are connected. The switch is connected to the low reference voltage VRL side.
Thus, assuming that the voltage at the node Vx is Vx2a, the total charge Q2a on the node Vx side is expressed by the following equation (39).
Q2a = (Cs / 2). (Vx2a-VRH) + (Cs / 2). (Vx2a-VRL) + Cf (Vx2a-VCM)
Q2 = (Cs + Cf) Vx2a (39)
It becomes.
上記式（３８）と（３９）の電荷は、電荷保存則により等しいので、Ｑ１ａ＝Ｑ２ａを解くと、次式（４０）
Ｖｘ２ａ＝−（Ｃｓ／（Ｃｓ＋Ｃｆ））・（Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ−Ｖｏｆｆ） ・・・（４０）
を得る。
この電圧Ｖｘ２ａは、Ｖｃ＝０に対して比較器３２によって比較され、その結果に応じて、ＳＡＲ３３によりスイッチ群ＳＷｇが操作される。比較結果がＶｘ２ａ＜０の場合、｛Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ−Ｖｏｆｆ｝＞０であるので、ＭＳＢは１と決定され、最上位の容量ＣＮ−１のスイッチは高基準電圧ＶＲＨ側に接続したまま、容量ＣＮ−２（容量値２（Ｎ−１）Ｃ＝Ｃｓ／４）を高基準電圧ＶＲＨ側に接続し、次ビットの判定を行う。
Since the charges in the equations (38) and (39) are equal according to the law of conservation of charge, when Q1a = Q2a is solved, the following equation (40)
Vx2a =-(Cs / (Cs + Cf)). (Vin + (Cf / Cs) .Vf-Voff) (40)
Get.
The voltage Vx2a is compared with Vc = 0 by the
以上の動作を逐次行うことにより高ビットから順にデジタル出力を確定させ、Ｎ回の判定の後、Ｎビットのデジタル出力値Ｄｏｕｔ＝（δ１，δ２，…，δＮ）を得る。ただし、δｋ（ｋ＝１，２，…，Ｎ）はＭＳＢからｋ回目の判定結果がＶｘ≧０なら０、Ｖｘ＜０なら１と決定される値である。
このデジタル出力値Ｄｏｕｔは−ＶＲＥＦ〜ＶＲＥＦの電圧範囲を２Ｎ等分に量子化した電圧値Ｄに対応し、次式（４１）
Ｄ＝―ＶＲＥＦ＋δ１ＶＲＥＦ＋δ２（ＶＲＥＦ／２）
＋・・・＋δＮ（ＶＲＥＦ／２Ｎ−１） ・・・（４１）
と表すことができる。
By sequentially performing the above operations, the digital output is determined in order from the highest bit, and after N determinations, N-bit digital output values Dout = (δ 1 , δ 2 ,..., Δ N ) are obtained. However, δ k (k = 1, 2,..., N) is a value determined to be 0 if the kth determination result from the MSB is Vx ≧ 0, and 1 if Vx <0.
The digital output value Dout corresponds to a voltage value D obtained by quantizing the voltage range of −VREF to VREF into 2 N equal parts, and the following equation (41)
D = −VREF + δ 1 VREF + δ 2 (VREF / 2)
+ ... + δ N (VREF / 2 N-1 ) (41)
It can be expressed as.
また、この電圧値Ｄは、容量群Ｃｓの各スイッチ側のノードにおける電圧値の容量値を重みとした加重平均電圧と見なせる。したがって、｛Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ−Ｖｏｆｆ｝に対して逐次比較動作が行われることを考えると、量子化誤差Ｅを用いれば、次式（４２）
（Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ−Ｖｏｆｆ）＋Ｅ＝Ｄ ・・・（４２）
の関係として示せる。
したがって、Ｎビット判定後、ノードＶｘの電圧Ｖｘ４ａは、次式（４３）
Ｖｘ４ａ＝−（Ｃｓ／（Ｃｓ＋Ｃｆ））・（Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ−Ｖｏｆｆ）＝（Ｃｓ／（Ｃｓ＋Ｃｆ））Ｅ ・・・（４３）
と表される。
The voltage value D can be regarded as a weighted average voltage weighted by the capacitance value of the voltage value at each switch-side node of the capacitance group Cs. Therefore, considering that the successive approximation operation is performed on {Vin + (Cf / Cs) · Vf−Voff}, if the quantization error E is used, the following equation (42)
(Vin + (Cf / Cs) · Vf−Voff) + E = D (42)
It can be shown as a relationship.
Therefore, after determining N bits, the voltage Vx4a of the node Vx is expressed by the following equation (43).
Vx4a =-(Cs / (Cs + Cf)). (Vin + (Cf / Cs) .Vf-Voff) = (Cs / (Cs + Cf)) E (43)
It is expressed.
すなわち、逐次比較フェーズφｃにおいて、Ｎ回の判定を終え、容量Ｃ１に接続されたスイッチの接続先を確定したときのノードＶｘ側に蓄積された全容量Ｑ４ａは、次式（４４）
Ｑ４ａ＝Ｃｓ（Ｖｘ４−Ｄ）＋Ｃｆ（Ｖｘ４ａ−ＶＣＭ）
Ｑ４ａ＝（Ｃｓ＋Ｃｆ）Ｖｘ４ａ−Ｃｓ・Ｄ ・・・（４４）
となり、式（４４）に式（４３）を代入すると、次式（４５）
Ｑ４ａ＝Ｃｓ（Ｅ−Ｄ） ・・・（４５）
と示すことができる。
That is, in the successive approximation phase φc, the total capacity Q4a accumulated on the node Vx side when the determination of N times is finished and the connection destination of the switch connected to the capacity C1 is determined is expressed by the following equation (44).
Q4a = Cs (Vx4-D) + Cf (Vx4a-VCM)
Q4a = (Cs + Cf) Vx4a-Cs · D (44)
When substituting equation (43) into equation (44), the following equation (45)
Q4a = Cs (ED) (45)
Can be shown.
続いて、誤差転送フェーズφｔでは、スイッチＳＷｃを非導通状態にした後、スイッチＳＷｔが導通状態となる。この時、ノードＶｘは演算増幅器３６ａによりＶＣＭ＋Ｖｏｆｆ＝０＋Ｖｏｆｆ＝Ｖｏｆｆとなる。また、演算増幅器３６ａの出力電圧をＶｏａと示す。
この時の、ノードＶｘにおける電荷保存則を考えると、次式（４６）
Ｃｓ（Ｖｏｆｆ−Ｄ）＋Ｃｆ（Ｖｏｆｆ−Ｖｏａ）＝Ｃｓ（Ｅ−Ｄ）
Ｖｏａ＝−（Ｃｓ／Ｃｆ）Ｅ＋（（Ｃｓ＋Ｃｆ）／Ｃｆ）Ｖｏｆｆ
Ｖｏａ−Ｖｏｆｆ＝−（Ｃｓ／Ｃｆ）・（Ｅ−Ｖｏｆｆ） ・・・（４６）
となり、容量ＣｆにはノードＶｘ側にＣｆ・（Ｖｏｆｆ−Ｖｏａ）＝Ｃｓ・（Ｅ−Ｖｏｆｆ）の電荷が保存されている。式（４２）において、Ｖｆはサンプリングフェーズφｓ開始時に容量Ｃｆに保存されていた電荷による電位であるので、周期Ｔｓ［ｓ］に対応する遅延演算子Ｚ−１と周期Ｔｓ／２［ｓ］に対応する遅延演算子Ｚ−１／２を用いると、式（４６）におけるＥはＥ・Ｚ−１、ＶｏｆｆはＶｏｆｆ・Ｚ−１／２と変換されることに注意すると、Ｖｆは次式（４７）
Ｖｆ＝−（Ｃｓ／Ｃｆ）・（ＥＺ−１−Ｖｏｆｆ・Ｚ−１/２） ・・・（４７）
と表すことができる。したがって、式（４２）は、式（４７）を用いれば、次式（４８）
（Ｖｉｎ＋（Ｃｆ／Ｃｓ）・Ｖｆ−Ｖｏｆｆ）＋Ｅ＝Ｄ
Ｖｆ+（１-Ｚ−１）・Ｅ−（１−Ｚ−１/２）・Ｖｏｆｆ＝Ｄ ・・・（４８）
となる。したがって、以上の動作により量子化誤差Ｅに対して１次デルタシグマ変調がなされたうえに、演算増幅器３６ａに由来するオフセット及びフリッカノイズなどの低域ノイズ（入力換算雑音電圧Ｖｏｆｆ）もまた抑制される。量子化誤差Ｅは低域で抑えられ、高域で増大するノイズシェーピング特性を示すため、量子化誤差電力の大きい高周波側（例えば、Ｆｓ／３２以上の周波数領域）をデジタル低域通過フィルタにより除去すれば、従来のＳＡＲＡＤＣに比べ高い分解能でＡＤ変換が実現できることを意味する。
Subsequently, in the error transfer phase φt, after the switch SWc is turned off, the switch SWt is turned on. At this time, the node Vx becomes VCM + Voff = 0 + Voff = Voff by the
Considering the charge conservation law at the node Vx at this time, the following equation (46)
Cs (Voff−D) + Cf (Voff−Voa) = Cs (ED)
Voa = − (Cs / Cf) E + ((Cs + Cf) / Cf) Voff
Voa−Voff = − (Cs / Cf) · (E−Voff) (46)
Thus, a charge of Cf · (Voff−Voa) = Cs · (E−Voff) is stored in the capacitor Cf on the node Vx side. In Expression (42), Vf is a potential due to the electric charge stored in the capacitor Cf at the start of the sampling phase φs, so that the delay operator Z −1 corresponding to the period Ts [s] and the period Ts / 2 [s] Note that using the corresponding delay operator Z −1/2 , E in Eq. (46) is converted to E · Z −1 and Voff is converted to Voff · Z −1/2. 47)
Vf = − (Cs / Cf) · (EZ −1 −Voff · Z −1/2 ) (47)
It can be expressed as. Therefore, the expression (42) can be expressed by the following expression (48) using the expression (47).
(Vin + (Cf / Cs) · Vf−Voff) + E = D
Vf + (1-Z- 1 ) .E- (1-Z- 1 / 2 ) .Voff = D (48)
It becomes. Therefore, the first-order delta-sigma modulation is performed on the quantization error E by the above operation, and low-frequency noise (input equivalent noise voltage Voff) such as offset and flicker noise derived from the
なお、本発明のおけるＡＤＣでは、ＳＡＲＡＤＣのＡＤ変換における量子化誤差Ｅを電荷として容量Ｃｆに一旦保存した後、次のＡＤ変換時に入力電圧Ｖｉｎを容量群Ｃｓにサンプリングした電荷と加算することで、量子化誤差に時間的な相関を持たせ、デルタシグマ変調を実現している。量子化誤差Ｅを電荷として次回判定に転送するため、容量Ｃｆは容量群Ｃｓとの容量比に不感であり、その面積は相対誤差精度に制限されない。 In the ADC according to the present invention, the quantization error E in the AD conversion of the SARADC is temporarily stored as a charge in the capacitor Cf, and then the input voltage Vin is added to the charge sampled in the capacitor group Cs at the next AD conversion. The quantization error is correlated with time to realize delta-sigma modulation. Since the quantization error E is transferred to the next determination as an electric charge, the capacitance Cf is insensitive to the capacitance ratio with the capacitance group Cs, and its area is not limited by the relative error accuracy.
なお、本構成では、ＣＤＡＣ１３４として図１２のような構成を示したが、上述した実施例２と同様に、逐次比較動作によってＡＤＣの量子化誤差Ｅに相当する電荷が残渣として残ればよく、例えば、特許文献１のようなＣＤＡＣの構成でも問題ない。
また、本構成では、一次デルタシグマ変調を実現する構成を示したが、ｎ次デルタシグマ変調（ｎは２以上）を実現する構成とすることもできる。
以上より本発明によれば、演算増幅器３６ａに由来するオフセット及びフリッカノイズなどの低域ノイズ、及び容量の相対誤差の影響を低減する構成でＳＡＲＡＤＣにおけるデルタシグマ変調を実現し、高分解能で小面積の逐次比較ＡＤ変換器を実現することができる。
In this configuration, the configuration as shown in FIG. 12 is shown as the
Further, in this configuration, the configuration for realizing the first-order delta-sigma modulation is shown, but the configuration for realizing the n-th order delta-sigma modulation (n is 2 or more) can also be adopted.
As described above, according to the present invention, the low-frequency noise such as offset and flicker noise derived from the
次に、本発明の実施例３に対応する逐次比較ＡＤ変換方法について説明する。
本発明の逐次比較ＡＤ変換方法は、容量ＤＡ変換器（ＣＤＡＣ）を備えた電荷再分配型のＡＤ変換器における誤差帰還型のデルタシグマ変調を実現した逐次比較ＡＤ変換方法で、入力信号を容量ＤＡ変換器の各容量素子にサンプリングするときに、第３のスイッチ３６ｃ−３（ＳＷａ）を用いて演算増幅器の入力端子と出力端子を短絡するものである。
これにより、演算増幅器３６ａに由来するオフセット及びフリッカノイズなどの低域ノイズ、及び容量の相対誤差の影響を低減する構成でＳＡＲＡＤＣにおけるデルタシグマ変調を実現し、高分解能で小面積の逐次比較ＡＤ変換方法を実現することができる。
Next, a successive approximation AD conversion method corresponding to Example 3 of the present invention will be described.
The successive approximation AD conversion method of the present invention is a successive approximation AD conversion method that realizes error feedback type delta-sigma modulation in a charge redistribution type AD converter having a capacitive DA converter (CDAC). When sampling to each capacitor element of the DA converter, the
This realizes delta-sigma modulation in SAR ADC with a configuration that reduces the effects of low-frequency noise such as offset and flicker noise derived from the
１０，２０，３０，４０ 逐次比較ＡＤ変換器
１１，２１，３１，４１ サンプルホールド回路（Ｓ／Ｈ）
１２，２２，３２，４２ 比較器
１３，２３，３３，４３ 逐次比較レジスタ（ＳＡＲ）
１４，２４ａ，２４ｂ，３４，４４ａ，４４ｂ デジタルアナログ変換器（ＤＡＣ）
１５，２５，３５，４５ ＤＷＡ（データ重み付け平均化）処理回路
３６，４６ 誤差帰還部
３６ａ，４６ａ 演算増幅器
３６ｂ，４６ｂ−１，４６ｂ−２ 容量素子
３６ｃ−１，４６ｃ−１ａ，４６ｃ−１ｂ 第１のスイッチ
３６ｃ−２，４６ｃ−２ａ，４６ｃ−２ｂ 第２のスイッチ
３６ｃ−３ 第３のスイッチ
５０ 逐次比較ＡＤ変換器
５１ サンプルホールド回路
５２ 比較器
５３ 逐次比較レジスタ（ＳＡＲ）
５４ ＤＡ変換器（ＤＡＣ）
１１４，１３４ 容量デジタルアナログ変換器（ＣＤＡＣ）
10, 20, 30, 40 Successive
12, 22, 32, 42
14, 24a, 24b, 34, 44a, 44b Digital-to-analog converter (DAC)
15, 25, 35, 45 DWA (data weighted averaging)
54 DA converter (DAC)
114,134 capacity digital-to-analog converter (CDAC)
Claims (13)
入力アナログ信号を基準電圧と比較した出力信号を逐次蓄積する逐次比較レジスタに接続され、前記容量ＤＡ変換器の複数の容量素子の接続を切り換えるＤＷＡ処理回路を備えていることを特徴とする逐次比較ＡＤ変換器。 In a charge redistribution successive approximation AD converter with a capacitive DA converter,
A successive approximation characterized by comprising a DWA processing circuit connected to a successive approximation register for successively storing an output signal obtained by comparing an input analog signal with a reference voltage, and for switching connection of a plurality of capacitive elements of the capacitive DA converter. AD converter.
入力信号をサンプルホールドした信号を生成するサンプルホールド回路と、
該サンプルホールド回路に接続され、前記サンプルホールドした信号に応じた電荷を蓄える複数の容量素子を含み、該複数の容量素子の接続を切り換えることにより比較信号を生成する容量ＤＡ変換器と、
前記容量ＤＡ変換器に接続され、前記比較信号と基準電圧とを比較する比較器と、
該比較器からの出力信号を逐次蓄積する逐次比較レジスタと、
該逐次比較レジスタに接続され、前記複数の容量素子の接続を切り換えるＤＷＡ処理回路と、
を備えていることを特徴とする逐次比較ＡＤ変換器。 In a charge redistribution successive approximation AD converter with a capacitive DA converter,
A sample-and-hold circuit that generates a signal obtained by sampling and holding an input signal;
A capacitor DA converter connected to the sample and hold circuit, including a plurality of capacitive elements for storing charges according to the sampled and held signal, and generating a comparison signal by switching connection of the plurality of capacitive elements;
A comparator connected to the capacitive DA converter for comparing the comparison signal with a reference voltage;
A successive approximation register that sequentially accumulates output signals from the comparator;
A DWA processing circuit connected to the successive approximation register and switching connection of the plurality of capacitive elements;
A successive approximation AD converter characterized by comprising:
を備えていることを特徴とする請求項３乃至６のいずれかに記載の逐次比較ＡＤ変換器。 Connected to the comparator, has a capacitive element, stores a quantization error in the capacitive element as a charge, and stores the stored charge in each capacitive element of the capacitive DA converter according to an input signal in the next successive comparison operation. An error feedback unit for adding to the sampled charge;
The successive approximation AD converter according to any one of claims 3 to 6, further comprising:
入力端子が前記容量ＤＡ変換器の各容量素子の一端に接続される演算増幅器と、
前記容量ＤＡ変換器の各容量素子の一端と基準電圧端子との間に前記容量素子を接続可能とする第１スイッチと、
前記演算増幅器の前記入力端子と出力端子との間に前記容量素子を接続可能とする第２スイッチと、
を備えていること特徴とする請求項７に記載の逐次比較ＡＤ変換器。 The error feedback unit is
An operational amplifier having an input terminal connected to one end of each capacitive element of the capacitive DA converter;
A first switch that enables connection of the capacitive element between one end of each capacitive element of the capacitive DA converter and a reference voltage terminal;
A second switch that allows the capacitive element to be connected between the input terminal and the output terminal of the operational amplifier;
The successive approximation AD converter according to claim 7, further comprising:
入力信号を前記容量ＤＡ変換器の各容量素子にサンプリングし、
前記容量ＤＡ変換器の各容量素子にサンプリングされた電荷による電圧と基準電圧とを比較し、比較結果により前記各容量素子に高基準電圧又は低基準電圧を接続する動作を、データ重み付け平均化処理を用いて逐次行うことを特徴とする逐次比較ＡＤ変換方法。 In a successive approximation AD conversion method in a charge redistribution successive approximation AD converter including a capacitive DA converter,
Sampling the input signal to each capacitive element of the capacitive DA converter,
Data weighted averaging processing is performed by comparing the voltage based on the charge sampled in each capacitor element of the capacitor DA converter with a reference voltage and connecting a high reference voltage or a low reference voltage to each capacitor element based on the comparison result. A successive approximation AD conversion method characterized in that it is sequentially performed using
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