JP2016024085A - シリコンドリフト検出器 - Google Patents

Abstract

【課題】電荷の不完全収集が抑制されたシリコンドリフト検出器を提供する。
【解決手段】試料から放射されるＸ線を検出するＸ線検出器であって、Ｘ線が入射される入射面を有するシリコン半導体層と、入射面に配置され、シリコン半導体層とショットキー接合を形成する入射面電極とを備え、入射面電極を透過してシリコン半導体層に入射したＸ線を検出する。
【選択図】図１

Description

本発明は、試料から放出されるＸ線を検出するシリコンドリフト検出器に関する。

物質から放出される物質固有のＸ線などの放射線を分析するために、放射線を検出する放射線検出装置が使用されている。放射線検出装置は、放射線のエネルギーを電気信号に変える変換素子などの放射線検出器を備える。

Ｘ線を検出するＸ線検出器には、例えば、Ｓｉ単結晶にリチウム（Ｌｉ）を拡散・ドリフトさせて形成したＰ―Ｉ―Ｎ接合を有するＰＩＮ型のシリコン半導体検出器などが採用されてきた。更に、上記のシリコン半導体検出器よりも高計数での処理が可能なシリコンドリフト検出器（ＳＤＤ）が、近年使用されてきている。

シリコンドリフト検出器には、シリコン基板のＸ線の入射面に薄いＰ⁺型シリコン層を形成した構造などが採用されている。即ち、このＰ⁺型シリコン層をバイアス印加用カソード電極とし、入射面に対向する裏面に電荷収集用のアノード電極としてＮ⁺型シリコン層を形成する。そして、Ｐ⁺型シリコン層とＮ⁺型シリコン層間に逆バイアスを印可して空乏層を形成し、Ｘ線を検知する有感領域としている（例えば、非特許文献１参照。）。

"AMPTEK SILICON DRIFT DETECTORS: Application Note AN-SDD-003"、[online]、Amptek 社、[平成２６年６月１８日検索]、インターネット＜URL:http://www.amptek.com/silicon-drift-detector-application-note/＞

上記のシリコンドリフト検出器では、Ｐ⁺型シリコン層の不純物濃度がシリコン基板の不純物濃度に比べて高いために、キャリアのライフタイムが短い。このため、Ｘ線入射によってＰ⁺型シリコン層に発生した電荷の一部が収集される前に消滅し、電荷の不完全収集が起こる。その結果、分析結果の精度が低下するという問題があった。

上記問題点に鑑み、本発明は、電荷の不完全収集が抑制されたシリコンドリフト検出器を提供することを目的とする。

本発明の一態様によれば、試料から放射されるＸ線を検出するＸ線検出器であって、Ｘ線が入射される入射面を有するシリコン半導体層と、入射面に配置され、シリコン半導体層とショットキー接合を形成する入射面電極とを備え、入射面電極を透過してシリコン半導体層に入射したＸ線を検出するシリコンドリフト検出器が提供される。

本発明によれば、電荷の不完全収集が抑制されたシリコンドリフト検出器を提供できる。

本発明の実施形態に係るシリコンドリフト検出器の構造を示す模式的な断面図である。 本発明の実施形態に係るシリコンドリフト検出器の構造を示す模式的な平面図である。 本発明の実施形態に係るシリコンドリフト検出器に接続される初段ＦＥＴ回路の例を示す模式図である。 比較例のシリコンドリフト検出器の構造を示す模式図である。 比較例のシリコンドリフト検出器を用いて得られるスペクトル特性の例を示すグラフである。 本発明の実施形態に係るシリコンドリフト検出器の動作を説明するための模式図である。 本発明の実施形態に係るシリコンドリフト検出器を用いて得られるスペクトル特性の例を示すグラフである。 比較例のシリコンドリフト検出器を用いて得られるスペクトル特性のばらつきを示すグラフである。 本発明の実施形態に係るシリコンドリフト検出器の他の構造を示す模式的な断面図である。 ガードリング領域の効果を示すグラフである。 分解能とシェイピング時間との関係を示すグラフである。 本発明の実施形態に係るシリコンドリフト検出器を用いたＸ線分析装置の構成例を示す模式図である。

図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。

又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置などを下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。

本発明の実施形態に係るシリコンドリフト検出器１は、図１に示すように、試料（図示略）からの蛍光Ｘ線が入射される入射面１１を有するＮ^-型のシリコン半導体層１０と、入射面１１に配置され、シリコン半導体層１０とショットキー接合を形成する入射面電極２０とを備える。シリコンドリフト検出器１は、分析対象の試料から放射される蛍光Ｘ線（以下において、「入射Ｘ線Ｌ１」という。）を検出するＸ線検出器である。シリコンドリフト検出器１は、入射面１１に対向するシリコン半導体層１０の裏面１２に配置されたＰ型半導体領域のドリフト電極３０及びＮ⁺型半導体領域の収集電極４０を更に備える。ドリフト電極３０及び収集電極４０は、例えば不純物拡散などにより形成される。シリコンドリフト検出器１は、入射面電極２０を透過して入射面１１からシリコン半導体層１０に入射した入射Ｘ線Ｌ１を検出し、入射Ｘ線Ｌ１のエネルギーを以下のように電気信号に変換する。

内部に空乏層領域が形成された状態でシリコン半導体層１０に入射面１１から入射Ｘ線Ｌ１が入射すると、シリコン半導体層１０の空乏層領域内に電荷が発生する。ドリフト電極３０は、シリコン半導体層１０で発生した電荷を裏面１２の中心領域に移動させるドリフト電場を、入射面電極２０と共にシリコン半導体層１０の内部に発生させる。

図１、図２に示したように、シリコンドリフト検出器１のドリフト電極３０は、互いに離間して多重に配置された複数の環形状電極３１、３２、・・・、３ｎを有する（ｎ：２以上の整数。）。このように同心円状に配置された環形状電極３１、３２、・・・、３ｎを、内側から外側に向かって徐々に電位が下降するように構成する。なお、図１は、図２のＩ−Ｉ方向に沿った断面図である。

例えば、最外側の環形状電極３ｎと最内側の環形状電極３１間に所定の電圧（以下において「ドリフト電圧」という。）を印可する。そして、入射面電極２０の電位を最外側の環形状電極３ｎと同程度に設定する。これにより生じたドリフト電場によって、シリコン半導体層１０で発生した電荷は最内側の環形状電極３１に向けて移動する。なお、この電位差は、シリコン半導体層１０の内部が略完全に空乏層領域となるように設定される。

環形状電極３ｎと環形状電極３１間のドリフト電圧を環形状電極３１、３２、・・・、３ｎによって分圧して所望のドリフト電場を形成するように、環形状電極３１、３２、・・・、３ｎの間隔は適宜設定される。なお、環形状電極３１、３２、・・・、３ｎ間で所定の電位差を実現するために、環形状電極３１、３２、・・・、３ｎ間にそれぞれ抵抗を配置してもよい。

収集電極４０は、ドリフト電極３０が配置された領域の内側の領域でシリコン半導体層１０の裏面１２に配置される。そして、ドリフト電場によって裏面１２の中心領域に移動した電荷は、収集電極４０に収集される。図１、図２に示したシリコンドリフト検出器１では、複数の環形状電極３１、３２、・・・、３ｎが同心円状に配置されたドリフト電極３０の中心に、収集電極４０が配置されている。

上記のように、シリコンドリフト検出器１では、入射面電極２０はカソード電極として、収集電極４０はアノード電極として機能する。入射面１１からシリコン半導体層１０に入射Ｘ線Ｌ１が入射すると、シリコン半導体層１０内に形成した空乏層領域で電荷が発生する。この電荷はドリフト電極３０により発生されたドリフト電場によってシリコン半導体層１０内を移動し、収集電極４０で収集される。

前述したように、ドリフト電圧は、入射面１１と裏面１２間の略全域でシリコン半導体層１０の内部が空乏層領域になるように設定される。このため、シリコン半導体層１０が膜厚５００μｍ程度のシリコン層である場合には、ドリフト電圧は１５０Ｖ程度に設定される。例えば、入射面電極２０及びドリフト電極３０の最外側の環形状電極３ｎに−１５０Vを印加し、ドリフト電極３０の最内側の環形状電極３１を−５Ｖに設定する。

入射Ｘ線Ｌ１によってシリコンドリフト検出器１で発生し収集電極４０に収集された電荷は、初段ＦＥＴ回路２に入力される。具体的には、初段ＦＥＴ回路２の制御電極、即ち電界効果トランジスタ（ＦＥＴ）のゲート電極に、収集電極４０が電気的に接続される。このようにして、収集電極４０に収集された電荷は初段ＦＥＴ回路２の制御電極に入力される。初段ＦＥＴ回路２は、シリコンドリフト検出器１で発生した電荷による電流パルスを入射Ｘ線Ｌ１のエネルギーに比例した電圧に変換・増幅し、検出信号ＳＴとして出力する。

例えば図３に示すように、シリコンドリフト検出器１で発生した電荷による電気信号Ｉｓが、初段ＦＥＴ回路２のＦＥＴのゲート電極に入力される。そして、初段ＦＥＴ回路２によって、電気信号Ｉｓは入射Ｘ線Ｌ１のエネルギーに比例した電圧に変換・増幅され、検出信号ＳＴとして出力される。初段ＦＥＴ回路２から出力された検出信号ＳＴを解析することにより、試料に含まれる元素を分析可能である。

以下に、図１に示したシリコンドリフト検出器１と、Ｐ⁺型薄膜をＮ型半導体上に配置した構成の図４に示す比較例のシリコンドリフト検出器１Ａとを比較する。

先ず、比較例のシリコンドリフト検出器１Ａについて説明する。シリコンドリフト検出器１Ａでは、カソード電極としてＰ型半導体のＰ⁺型薄膜２１がＮ型半導体のシリコン半導体層１０の入射面に配置されている。Ｘ線検出時には、シリコン半導体層１０の裏面に配置されたアノード電極（図示略）とＰ⁺型薄膜２１間に逆バイアスを印可する。これにより、Ｐ⁺型薄膜２１とシリコン半導体層１０との界面近傍には、図４に示すように界面を挟んで一定の領域に空乏層領域２３Ａが形成される。

したがって、Ｐ⁺型薄膜２１のシリコン半導体層１０と対向する裏面２１２の近傍には、電荷を移動させる電界がＰ⁺型薄膜２１内の空乏層領域２３Ａに生じている。一方、裏面２１２に対向する表面２１１の近傍には、電界の発生しない領域（以下において、「弱電界領域２１０」という。）がＰ⁺型薄膜２１内に存在する。

シリコン半導体層１０に到達した入射Ｘ線Ｌ１１によってシリコン半導体層１０中に発生した電荷は、完全収集される。ここで、「完全収集」とは、発生した電荷のすべてがＸ線検出器によって収集されることをいう。

一方、入射Ｘ線Ｌ１２によってＰ⁺型薄膜２１内で発生した電荷のうち、裏面２１２の近傍で発生した電荷は、空乏層領域２３Ａに発生した電界によって移動し、シリコンドリフト検出器１Ａにより収集される。しかし、弱電界領域２１０に発生した電荷は拡散でのみ移動し、電界によって移動する電荷に比べて移動に時間がかかる。また、Ｐ⁺型薄膜２１の不純物濃度がシリコン半導体層１０の不純物濃度に比べて高いために、電荷のライフタイムが短い。このため、弱電界領域２１０に発生した電荷は、収集される前にＰ⁺型薄膜２１内で消滅する。発生した電荷の一部が収集されないことを「不完全収集」という。以下において、電荷の不完全収集を生じさせる領域を、「不完全収集領域」という。即ち、軽元素からの蛍光Ｘ線が主に吸収される表面近傍の弱電界領域２１０は、不完全収集領域である。

電荷の不完全収集の生じた信号を分析に用いた場合には、分析結果の精度が低下する。例えば、シリコンドリフト検出器１Ａの検出結果から得られる蛍光Ｘ線のスペクトル特性に、不完全収集領域の信号により軽元素側の低いエネルギーにおいてバックグランド上昇などが生じる。その結果、図５に実線で示したスペクトル特性Ｓ１のように、バックグランド上昇（Ｂ）による低エネルギー側でテールが発生し、分析結果に誤差を生じる。比較のため、不完全収集の生じなかった場合のスペクトル特性Ｓ０を、図５に破線で示した。なお、図５に示したスペクトル特性は、Ｘ線検出器を用いて検出された電荷の個数をエネルギーの大きさ毎に集計した結果を示し、縦軸が集計されたカウント数、横軸がエネルギーである（以下において同様。）。

一方、図１に示したシリコンドリフト検出器１では、不完全収集領域である弱電界領域２１０を生じさせるＰ⁺型薄膜ではなく、シリコン半導体層１０とショットキー接合を形成する入射面電極２０が入射面１１に配置されている。シリコンドリフト検出器１では、ショットキー接合の形成によって、入射面電極２０とシリコン半導体層１０との金属半導体界面からシリコン半導体層側に図６に示すように空乏層領域２３が広がる。シリコン半導体層１０内の空乏層領域２３で発生した電荷は完全収集される。金属膜である入射面電極２０では、分析対象の電荷発生がない。このように、比較例のシリコンドリフト検出器１Ａとは異なり、弱電界領域はシリコンドリフト検出器１では発生しない。即ち、シリコンドリフト検出器１には不完全収集領域がなく、不完全収集を考慮する必要がない。

したがって、シリコンドリフト検出器１を使用した分析では、図７に示したスペクトル特性のように低エネルギー側でテールは発生しない。これに対し、Ｐ⁺型薄膜２１をシリコン半導体層１０に配置した構成の比較例のシリコンドリフト検出器１Ａを使用した分析では、図８に示したようにスペクトル特性に低エネルギー側でテールが発生する。更に、収集されない電荷量が一定ではないため、図８に破線で囲んだように、テールを生じさせるバックグランド上昇の大きさにばらつきが生じる。

以上に説明したように、シリコンドリフト検出器１では、シリコン半導体層１０の入射面１１に、シリコン半導体層１０とショットキー接合を形成する入射面電極２０が配置される。このため、不完全収集領域が形成されない。つまり、シリコンドリフト検出器１では不完全収集の発生が抑制され、電荷の完全収集に対する不完全収集の割合が改善される。

したがって、シリコンドリフト検出器１によれば、電荷の不完全収集が抑制されたシリコンドリフト検出器を実現できる。その結果、Ｘ線スペクトルの軽元素側のテールの発生などが抑制され、分析精度が向上する。

例えば、厚み５００μｍ程度のＮ型半導体のシリコン半導体層１０の入射面１１に、入射面電極２０として膜厚１０ｎｍ程度のニッケル（Ｎｉ）膜を形成して、シリコンドリフト検出器１を実現できる。或いは、Ｎｉ膜の代わりにパラジウム（Ｐｄ）膜や白金（Ｐｔ）膜を使用してもよい。

ところで、入射面電極２０とシリコン半導体層１０とでショットキー接合を形成することにより、Ｐ⁺型薄膜２１をシリコン半導体層１０上に配置した場合と比べて、シリコンドリフト検出器１のブレークダウン電圧が低下することが考えられる。即ち、ショットキー接合を形成する金属膜の端部で電界集中が生じ、リーク電流が流れる。初段ＦＥＴ回路２のＦＥＴのゲート電極にリーク電流が流れ込むことにより、シリコンドリフト検出器１の分解能が低下する問題が生じる。ショットキー接合のブレークダウン電圧は、通常、数Ｖ程度である。

しかし、半導体層の金属膜の端部と接する領域に半導体層と反対の導電型のガードリング領域を形成することによって、ブレークダウン電圧を向上できる。例えば、Ｎ型のシリコン半導体層１０にＰ型のガードリング領域を形成することによって、分解能の劣化を抑制できる。

したがって、シリコンドリフト検出器１について、図９に示すように、ショットキー接合が形成される入射面電極２０の端部と接触する領域において、Ｎ型のシリコン半導体層１０の上部の一部にＰ型のガードリング領域１５を形成することが好ましい。ガードリング領域１５を配置することにより、入射面電極２０の端部での電界集中が緩和され、リーク電流が抑制される。これにより、分解能の低下が抑制される。図９に示した構造において、入射面電極２０の周囲でシリコン半導体層１０上に配置されて入射面を保護する絶縁膜５０には酸化シリコン膜などを使用可能である。

図１０に、Ｎ型不純物濃度が２．５×１０¹⁶ｃｍ^-3のシリコン半導体層にＰ型不純物濃度が５×１０¹⁸ｃｍ^-3程度のガードリング領域を形成したときの、ショットキー接合の電圧Ｖとリーク電流Ｉとの関係を示す。ガードリング領域を形成することにより、ブレークダウン電圧が３０Ｖ程度に向上する。発明者らの検討によれば、電気抵抗率１ｋΩｃｍ（Ｎ型不純物濃度：４×１０¹²ｃｍ^-3）のシリコン半導体層１０の場合には、ブレークダウン電圧は数百Ｖ程度になると予測される。

上記のように、ガードリング領域１５を形成することにより、シリコンドリフト検出器１のブレークダウン電圧を向上し、リーク電流を低減することができる。所望のブレークダウン電圧やシリコン半導体層１０の不純物濃度などに応じて、ガードリング領域１５の不純物濃度や形状などが適宜設定される。

更に、本発明者らが検討を重ねた結果、リーク電流による分解能の低下を補うために、シェイピング時間（波形成形時間：Shaping time）を最適化することが有効であるという知見が得られた。以下に、シェイピング時間の最適化について説明する。

シリコンドリフト検出器１の分解能ＲＥＳは、シェイピング時間τ、及び係数Ａ１〜Ａ３を用いて、以下の式（１）で表される：

（ＲＥＳ）²＝Ａ１×Ｆ１×τ＋Ａ２×Ｆ２＋Ａ３×Ｆ３／τ＋Ｒ² ・・・（１）

式（１）の右辺第１項は、シリコンドリフト検出器１に発生するリーク電流に起因する並列白色雑音に依存する値を示し、シェイピング時間τに比例する。Ｆ１は、電荷量ｑ及び初段ＦＥＴ回路２のＦＥＴのゲート電極に流れるリーク電流の値ＩＬを用いて、式（２）で表される：

Ｆ１＝（２×ｑ）×ＩＬ ・・・（２）

式（１）の右辺第２項は、シリコンドリフト検出器１が搭載されるマウント材の誘電損失による１／ｆ雑音に依存する値を示す。１／ｆ雑音は、シェイピング時間τに依存しない。Ｆ２は、マウント材固有のＨｆ１、初段ＦＥＴ回路２のＦＥＴのゲート電極に接続するすべての容量の合計容量値Ｃを用いて、式（３）で表される：

Ｆ２＝Ｈｆ１×Ｃ ・・・（３）

式（１）の右辺第３項は、シリコンドリフト検出器１でのキャリア再結合のランダム性によるショット雑音に依存する値を示し、シェイピング時間τに反比例する。Ｆ３は、初段ＦＥＴ回路２のＦＥＴの相互コンダクタンスｇｍを用いて、式（４）で表される：

Ｆ３＝２／３×４ｋＴ×Ｃ²／ｇｍ ・・・（４）

式（４）で、ｋはボルツマン定数、Ｔは絶対温度である。

式（１）の右辺第４項は、シリコン半導体層１０内での電荷生成統計変動による広がりを示す。シリコン半導体の場合は、Ｒ＝１２１ｅＶである。

式（１）で表される分解能とシェイピング時間との関係を図１１に示す。なお、使用した試料はマンガン（Ｍｎ）である。図１１において、シリコンドリフト検出器１における式（１）の右辺第１項の値Ｒ１を破線、右辺第２項の値Ｒ２を一点鎖線、右辺第３項の値Ｒ３を二点鎖線、右辺第４項の値Ｒ²を点線で示した。また、シリコンドリフト検出器１における（ＲＥＳ）²の値Ｒ０を実線で示した。

一方、図１１において、図４に示した比較例のシリコンドリフト検出器１Ａにおける式（１）の右辺第１項の値Ｒａ１を破線で、（ＲＥＳ）²の値Ｒａ０を実線で示した。なお、図１１ではシリコンドリフト検出器１の値を太線で示し、シリコンドリフト検出器１Ａの値を細線で示して、両者を区別している。また、目安として、「１６０ｅＶ」、「１８０ｅＶ」、「２００ｅＶ」の分解能の位置を図１１に矢印で示した。

図１１に示したように、ＰＮ接合を用いた比較例のシリコンドリフト検出器１Ａでは、シェイピング時間τが１０μＳの場合に最小分解能が得られる。一方、ショットキー接合を形成するシリコンドリフト検出器１では、リーク電流が大きくなるために分解能は低下する。しかし、シェイピング時間τを１．５μＳにすることにより、分解能の低下を最小限にできる。

上記のように、シェイピング時間を最適化することにより、シリコンドリフト検出器１ではリーク電流による分解能の低下を抑制することができる。

図１に示したシリコンドリフト検出器１は、例えば図１２に示すＸ線分析装置１００などに使用される。Ｘ線分析装置１００は、励起Ｘ線Ｌ０を出射するＸ線管１１０、励起Ｘ線Ｌ０を照射された試料２００から放出される蛍光Ｘ線が入射Ｘ線Ｌ１として入射するシリコンドリフト検出器１、シリコンドリフト検出器１で発生した電荷から検出信号ＳＴを出力する初段ＦＥＴ回路２、及び、シリコンドリフト検出器１により検出されたＸ線を分析する信号分析装置１３０を備える。

シリコンドリフト検出器１は、例えばＣＡＮタイプのパッケージに搭載可能である。シリコンドリフト検出器１と初段ＦＥＴ回路２はマウントボート３に隣接して配置され、容器５に格納される。マウントボート３に配設された図示を省略した配線によって、シリコンドリフト検出器１の収集電極４０と初段ＦＥＴ回路２の制御電極は接続されている。マウントボート３の裏面には、シリコンドリフト検出器１や初段ＦＥＴ回路２を冷却するための冷却装置４が配置されている。

なお、シリコンドリフト検出器１では、ペルチェ素子などを冷却装置４として使用可能である。即ち、電子冷却を行うだけで、冷却に液体窒素を用いるＰＩＮ型のＸ線検出器と同等のエネルギー分解能が得られる。したがって、シリコンドリフト検出器１を使用したＸ線分析装置は小型且つ軽量である。

試料２００から放出された入射Ｘ線Ｌ１は、容器５に設置された入射窓５１を透過して、入射Ｘ線Ｌ１としてシリコンドリフト検出器１に入射する。入射窓５１は、例えばベリリウム（Ｂｅ）材からなる。

初段ＦＥＴ回路２から出力される、入射Ｘ線Ｌ１のエネルギーに比例した大きさを示す検出信号ＳＴは、例えば図示を省略したプリアンプによって増幅されるなどして、信号分析装置１３０に入力される。入射Ｘ線Ｌ１は、試料２００に含まれる元素固有のエネルギーを有する。このため、検出信号ＳＴを信号分析装置１３０によって分析することによって、試料２００に含まれる元素、及びその元素の含有量などの元素情報が得られる。例えば、信号分析装置１３０によって入射Ｘ線Ｌ１のスペクトルが生成される。

なお、Ｘ線検出時の容器５の内部は、真空状態に維持することが好ましい。容器５の内部を真空状態にすることによって、シリコンドリフト検出器１を冷却しやすくなり、分解能が向上する。また、軽元素のＸ線が大気で吸収されることがなくなり、分析結果の精度低下が抑制される。

図１２に示したＸ線分析装置１００によれば、Ｘ線検出器にシリコンドリフト検出器１を使用することにより、電荷の不完全収集が抑制された、精度の高い分析を実行することができる。

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

上記では、シリコンドリフト検出器１の外部に初段ＦＥＴ回路２が配置される例を示した。しかし、初段ＦＥＴ回路２をシリコン半導体層１０に形成してもよい。即ち、初段ＦＥＴ回路２のＦＥＴを、収集電極４０が配置された領域の内側でシリコン半導体層１０の裏面１２に形成する。例えば、同心円状に配置されたドリフト電極３０の中心にリング形状の収集電極４０を配置し、この収集電極４０の内側にＦＥＴを形成する。

このように収集電極４０と初段ＦＥＴ回路２とを近接して配置することによって、収集電極４０と初段ＦＥＴ回路２間の静電容量が減衰する。これにより、電気ノイズが減少し、シリコンドリフト検出器１の分解能を向上することができる。

また、上記ではＮ型のシリコン半導体層１０上に入射面電極２０を配置する例を示したが、Ｐ型のシリコン半導体層１０を使用してもよい。即ち、Ｐ型半導体とショットキー接合を形成する金属膜を入射面電極２０に使用し、この入射面電極２０をＰ型のシリコン半導体層１０上に配置してもよい。

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１…シリコンドリフト検出器
２…初段ＦＥＴ回路
３…マウントボート
４…冷却装置
５…容器
１０…シリコン半導体層
１１…入射面
１５…ガードリング領域
２０…入射面電極
３０…ドリフト電極
４０…収集電極
１００…Ｘ線分析装置
１１０…Ｘ線管
１３０…信号分析装置
２００…試料

Claims (5)

1. 試料から放射されるＸ線を検出するＸ線検出器であって、
   前記Ｘ線が入射される入射面を有するシリコン半導体層と、
   前記入射面に配置され、前記シリコン半導体層とショットキー接合を形成する入射面電極と
   を備え、前記入射面電極を透過して前記シリコン半導体層に入射した前記Ｘ線を検出することを特徴とするシリコンドリフト検出器。
2. 前記入射面電極の端部と接する領域において前記シリコン半導体層の上部の一部に形成された、前記シリコン半導体層と反対の導電型のガードリング領域を更に備えることを特徴とする請求項１に記載のシリコンドリフト検出器。
3. 前記入射面に対向する前記シリコン半導体層の裏面に配置され、前記Ｘ線が入射することによって前記シリコン半導体層で発生した電荷を前記裏面の中心領域に移動させるドリフト電場を、前記入射面電極と共に前記シリコン半導体層の内部に発生させるドリフト電極を更に備えることを特徴とする請求項１又は２に記載のシリコンドリフト検出器。
4. 前記ドリフト電極が、内側から外側に向かって徐々に電位が上昇するように構成された、互いに離間して多重に配置された複数の環形状電極を有することを特徴とする請求項３に記載のシリコンドリフト検出器。
5. 前記ドリフト電極が配置された領域の内側の領域で前記裏面に配置され、前記中心領域に移動した前記電荷を収集する収集電極を更に備えることを特徴とする請求項３又は４に記載のシリコンドリフト検出器。

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