JP2016021165A

JP2016021165A - Observation circuit

Info

Publication number: JP2016021165A
Application number: JP2014144815A
Authority: JP
Inventors: 秀和田内; Hidekazu Tauchi
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2014-07-15
Filing date: 2014-07-15
Publication date: 2016-02-04
Anticipated expiration: 2034-07-15
Also published as: JP6365043B2

Abstract

PROBLEM TO BE SOLVED: To provide an observation circuit capable of easily analyzing the relationship between occurrence of an event and a data transfer amount.SOLUTION: A time stamp unit 43 of an observation circuit 41 detects a software event and a hardware event occurring in each of plural master modules. A transfer amount counter 45 measures a data transfer amount in a memory controller for controlling data transfer with respect to a common memory to which the plural master modules are connected. A storage unit 47 stores a bit string BT1 to be information related to the event detected by the time stamp unit 43 and a bit string BT2 containing the data transfer amount CT measured by the transfer amount counter 45, in order of occurrence.SELECTED DRAWING: Figure 2

Description

本願に開示の技術は、複数のマスタモジュールと、スレーブモジュールとの間のデータ転送を観測する回路に関するものである。 The technology disclosed in the present application relates to a circuit for observing data transfer between a plurality of master modules and slave modules.

従来、画像表示や音声出力などの処理時間に制限がある処理において、これらの処理を決まったタイミングまでに完了させるために、プログラムによるデータ転送のタイミング等を改善して処理動作の向上を図ることが考えられている。例えば、特許文献１には、観測対象のコンピュータシステムとは別に設けた解析用のコンピュータを、観測対象となるコンピュータシステムに外部から接続して観測する技術が開示されている。特許文献１に開示されるシステムでは、解析用のコンピュータを用いて観測対象のコンピュータシステム内のメモリバスのバス情報を取り出してデータ転送量の解析を行っている。 Conventionally, in processing that has a limited processing time such as image display and audio output, in order to complete these processing by a predetermined timing, the timing of data transfer by a program is improved to improve processing operation Is considered. For example, Patent Document 1 discloses a technique for observing a computer for analysis provided separately from a computer system to be observed from an external computer system. In the system disclosed in Patent Document 1, analysis of a data transfer amount is performed by taking out bus information of a memory bus in a computer system to be observed using an analysis computer.

また、上記したデータ転送量の観測結果から特定のリソース、例えば、共有メモリへのアクセスが集中することが判明した場合には、そのアクセス集中がどのようなソフトウェアやハードウェアのイベントに起因して発生しているのかを知る必要が生じる。これは、アクセス集中とイベントとの因果関係が判明すれば、イベントの発生タイミング等を分散させてアクセス集中の改善を図るなどの対策が行えるからである。 In addition, if it is found from the observation results of the data transfer amount described above that access to a specific resource, for example, the shared memory is concentrated, the access concentration is caused by any software or hardware event. It will be necessary to know what is happening. This is because if a causal relationship between access concentration and an event is found, measures such as improving the access concentration by distributing the occurrence timing of the event can be performed.

特開平１０−２８３２２６号公報Japanese Patent Laid-Open No. 10-283226

しかしながら、上記特許文献１に示すシステムでは、観測結果のデータ転送量と、発生したイベントとの関係を知りたい場合には、データ転送量を検出した時間情報と、イベントが発生した時間情報との照合を行う必要があり、解析する処理手順が複雑となり、システムの改善を図るために多大な時間と労力を要する。 However, in the system shown in Patent Document 1, when it is desired to know the relationship between the data transfer amount of the observation result and the event that has occurred, the time information that detected the data transfer amount and the time information that the event occurred It is necessary to perform collation, the processing procedure for analysis becomes complicated, and a great deal of time and effort are required to improve the system.

本願に開示される技術は、上記の課題に鑑み提案されたものである。イベントの発生とデータ転送量との関係が容易に解析できる観測回路を提供することを目的とする。 The technology disclosed in the present application has been proposed in view of the above problems. An object of the present invention is to provide an observation circuit that can easily analyze the relationship between the occurrence of an event and the amount of data transferred.

本願に開示される技術に係る観測回路は、複数のマスタモジュールの各々に発生するイベントを検出する検出手段と、複数のマスタモジュールの各々とスレーブモジュールとの間のデータ転送を制御するアクセスコントローラにおけるマスタモジュールのデータ転送量を測定する転送量測定手段と、検出手段が検出したイベントと、転送量測定手段が測定したデータ転送量とを発生した順番に記憶する記憶手段と、を備えることを特徴とする。 An observation circuit according to a technique disclosed in the present application includes a detection unit that detects an event that occurs in each of a plurality of master modules, and an access controller that controls data transfer between each of the plurality of master modules and a slave module. A transfer amount measuring means for measuring the data transfer amount of the master module, an event detected by the detecting means, and a storage means for storing the data transfer amount measured by the transfer amount measuring means in the order of occurrence. And

当該観測回路では、検出手段が、複数のマスタモジュールの各々に発生するイベントを検出する。このイベントは、例えば、マスタモジュールの各々において発生するソフトウェアイベント及びハードウェアイベントである。転送量測定手段は、複数のマスタモジュールの各々に共通して接続されたスレーブモジュールに対するデータ転送を制御するアクセスコントローラにおけるデータ転送量を測定する。そして、記憶手段には、検出手段が検出したイベントと、転送量測定手段が測定したデータ転送量とが発生した順番に、即ち、時系列に沿って記憶される。このような構成では、記憶手段にはイベントとデータ転送量とが時系列に沿って記憶されるため、記憶手段に記憶されたデータに基づいて、データ転送量と発生したイベントとの関係を容易に解析することが可能となる。 In the observation circuit, the detection unit detects an event that occurs in each of the plurality of master modules. This event is, for example, a software event and a hardware event that occur in each of the master modules. The transfer amount measuring means measures the data transfer amount in the access controller that controls data transfer to the slave modules connected in common to each of the plurality of master modules. Then, the storage means stores the event detected by the detection means and the data transfer amount measured by the transfer amount measurement means in the order in which they occurred, that is, in time series. In such a configuration, since the event and the data transfer amount are stored in time series in the storage unit, the relationship between the data transfer amount and the generated event can be easily made based on the data stored in the storage unit. It becomes possible to analyze.

また、本願に開示される技術に係る観測回路において、検出手段は、検出したイベントごとの時間情報を、当該イベントに係る情報と併せて記憶手段に出力する構成としてもよい。このような構成では、検出手段が記憶手段に出力した時間情報をキーとしてイベント及びデータ転送量を比較、表示等することができ、解析の精度を向上させることが可能となる。 In the observation circuit according to the technology disclosed in the present application, the detection unit may output time information for each detected event to the storage unit together with information related to the event. In such a configuration, it is possible to compare and display the event and data transfer amount using the time information output from the detection means to the storage means as a key, and it is possible to improve the accuracy of analysis.

また、本願に開示される技術に係る観測回路において、検出手段がイベントの検出に応じて生成する第１ビット列と、転送量測定手段がデータ転送量の測定に応じて生成する第２ビット列とのビット幅が同一であり、第１及び第２ビット列は、互いの情報を識別する識別情報を備える構成としてもよい。 Further, in the observation circuit according to the technique disclosed in the present application, the first bit string generated by the detecting unit in response to the detection of the event and the second bit string generated by the transfer amount measuring unit in accordance with the measurement of the data transfer amount The bit width may be the same, and the first and second bit strings may include identification information that identifies each other's information.

当該観測回路では、イベントに関するデータである第１ビット列と、データ転送量に関するデータである第２ビット列とのビット幅を揃えることによって、例えば、ＦＩＦＯ形式のメモリに順次出力し容易に時系列に沿って記憶することが可能となる。また、当該観測回路によれば、第１及び第２ビット列の各々に識別情報を付加することにより、記憶手段から読み出したデータの取り扱いが容易となる。 In the observation circuit, by aligning the bit widths of the first bit string, which is data related to the event, and the second bit string, which is data related to the data transfer amount, for example, the data is sequentially output to a FIFO-format memory and easily followed in time series. Can be stored. In addition, according to the observation circuit, by adding identification information to each of the first and second bit strings, handling of data read from the storage means is facilitated.

また、本願に開示される技術に係る観測回路において、イベントの検出及びデータ転送量の測定を行いながら、記憶手段に記憶されたデータを出力する処理を並列的に実行する構成としてもよい。当該観測回路では、記憶手段に順次記憶したデータを適宜表示装置等に出力することで、観測対象のシステム等の動作中において当該システムの状態をリアルタイムに観測することが可能となる。 Further, the observation circuit according to the technique disclosed in the present application may be configured to execute the process of outputting the data stored in the storage unit in parallel while detecting the event and measuring the data transfer amount. In the observation circuit, by sequentially outputting the data sequentially stored in the storage means to a display device or the like, it becomes possible to observe the state of the system in real time during the operation of the system to be observed.

本願に開示される技術によれば、イベントの発生とデータ転送量との関係が容易に解析できる観測回路を提供することができる。 According to the technique disclosed in the present application, it is possible to provide an observation circuit that can easily analyze the relationship between the occurrence of an event and the data transfer amount.

実施形態の観測回路の観測対象であるメモリ共有システムの構成を示すブロック図である。It is a block diagram which shows the structure of the memory sharing system which is the observation object of the observation circuit of embodiment. 観測回路の構成を示すブロック図である。It is a block diagram which shows the structure of an observation circuit. （ａ）は、タイムスタンプ部が出力するビット列のフォーマットであり、（ｂ）は、転送量カウンターが出力するビット列のフォーマットを示す図である。(A) is a format of the bit string output from the time stamp part, and (b) is a diagram illustrating a format of the bit string output from the transfer amount counter. タイムスタンプ部によるイベント検出と、転送量カウンターによるデータ転送量の測定との関係を示す図である。It is a figure which shows the relationship between the event detection by a time stamp part, and the measurement of the data transfer amount by a transfer amount counter. ＦＩＦＯに記憶されたデータを説明するための図である。It is a figure for demonstrating the data memorize | stored in FIFO. 観測回路の出力データを用いた表示画面を示す図である。It is a figure which shows the display screen using the output data of an observation circuit.

以下、本発明を具体化した一実施形態について添付図面を参照しながら説明する。図１は、本発明の観測回路の観測対象であるメモリコントローラ２０を含むメモリ共有システム１０の構成例を示している。メモリ共有システム１０は、例えば遊技機などの電子機器に組み込まれ、遊技の進行に合わせて画像や音声の再生制御を行うものである。メモリコントローラ２０には、マスタモジュール３１，３２，３３と、スレーブモジュールとしてメモリ３５が接続されている。メモリ３５は、ＲＡＭなどで構成されており、メモリ共有システム１０を含む電子機器の主記憶装置として機能する。メモリコントローラ２０は、マスタモジュール３１〜３３の各々と、メモリ３５との間のデータ転送（メモリ３５からマスタモジュール３１〜３３各々へのデータの読み出し、或いは、マスタモジュール３１〜３３の各々からメモリ３５へのデータの書き込み）を制御するアクセスコントローラである。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, an embodiment of the invention will be described with reference to the accompanying drawings. FIG. 1 shows a configuration example of a memory sharing system 10 including a memory controller 20 that is an observation target of the observation circuit of the present invention. The memory sharing system 10 is incorporated in an electronic device such as a gaming machine, for example, and performs playback control of images and sounds as the game progresses. The memory controller 20 is connected to master modules 31, 32, and 33 and a memory 35 as a slave module. The memory 35 is configured by a RAM or the like, and functions as a main storage device of an electronic device including the memory sharing system 10. The memory controller 20 transfers data between each of the master modules 31 to 33 and the memory 35 (reading of data from the memory 35 to each of the master modules 31 to 33, or memory 35 from each of the master modules 31 to 33). This is an access controller that controls data writing).

マスタモジュール３１〜３３の各々は、例えば、電子機器のホストＣＰＵ（図示略）による制御の下、メモリ３５に格納されているデータの読み出し、或いはメモリ３５へのデータの書き込みを行う。メモリコントローラ２０は、３つのポート２１〜２３を有している。本実施形態では、ポート２１にはマスタモジュール３１が、ポート２２にはマスタモジュール３２が、ポート２３にはマスタモジュール３３が接続されている。 Each of the master modules 31 to 33 performs reading of data stored in the memory 35 or writing of data to the memory 35 under the control of a host CPU (not shown) of the electronic device, for example. The memory controller 20 has three ports 21 to 23. In this embodiment, a master module 31 is connected to the port 21, a master module 32 is connected to the port 22, and a master module 33 is connected to the port 23.

３つのマスタモジュール３１〜３３は、互いに異なる役割を担っている。例えば、マスタモジュール３１は、データ転送機能を担い、大容量ＲＯＭなどの補助記憶装置（図示略）に格納されている各種データを読み出し、メモリ３５へ転送する。本実施形態にて大容量ＲＯＭからメモリ３５へ転送されるデータの一例としては、遊技の進行の各タイミングに合わせて一定のフレームレート（例えば、６０ＦＰＳ（ＦｒａｍｅｓＰｅｒＳｅｃｏｎｄ））で再生される各画像の画像データに圧縮符号化を施して得られる圧縮符号化データなどが挙げられる。このマスタモジュール３１は、各タイミングにて再生する画像や音声に対応するデータを、そのタイミングの開始前に予めメモリ３５へ転送しておく役割を担う。なお、マスタモジュール３１は、次のタイミングにて再生される画像や音声に対応するデータの全部又は一部が、既にメモリ３５に格納されている場合には、当該格納済みのデータに関して上記転送を再度実行しない。従って、マスタモジュール３１が実行するデータ転送は、例えば、必要に応じて随時行われ、かつ、転送データ量もその時々に異なりえる非周期的なデータ転送である。 The three master modules 31 to 33 have different roles. For example, the master module 31 has a data transfer function, reads various data stored in an auxiliary storage device (not shown) such as a large-capacity ROM, and transfers the data to the memory 35. As an example of data transferred from the large-capacity ROM to the memory 35 in the present embodiment, each image reproduced at a constant frame rate (for example, 60 FPS (Frames Per Second)) in accordance with each timing of the game progress. Compressed encoded data obtained by subjecting the image data to compression encoding. The master module 31 plays a role of transferring data corresponding to images and sounds to be reproduced at each timing to the memory 35 before the timing starts. If all or part of the data corresponding to the image or sound to be reproduced at the next timing is already stored in the memory 35, the master module 31 performs the above transfer for the stored data. Do not run again. Accordingly, the data transfer executed by the master module 31 is, for example, an aperiodic data transfer that is performed as needed, and the amount of data to be transferred varies from time to time.

マスタモジュール３２は、例えば、画像処理機能を担う。このマスタモジュール３２は、マスタモジュール３１によってメモリ３５へ転送された画像の圧縮符号化データを読み出してデコードするデコーダと、そのデコード結果の画像データに応じた画像の描画制御を行う描画制御回路とを含んでいる。また、マスタモジュール３３は、音声処理機能を担い、マスタモジュール３１によってメモリ３５へ転送された音声データを読み出し、その音声データに応じた音声を音として出力する処理を実行する。従って、マスタモジュール３２，３３によるデータ転送は、例えば、フレームレート等に応じて周期的に実行されるデータ転送である。 The master module 32 has an image processing function, for example. The master module 32 includes a decoder that reads and decodes the compression-encoded data of the image transferred to the memory 35 by the master module 31, and a drawing control circuit that performs image drawing control according to the image data of the decoding result. Contains. The master module 33 has a sound processing function, reads out the sound data transferred to the memory 35 by the master module 31, and executes a process of outputting sound corresponding to the sound data as sound. Therefore, data transfer by the master modules 32 and 33 is data transfer that is periodically executed according to, for example, a frame rate.

マスタモジュール３１〜３３の各々は、メモリ３５との間でデータ転送を行う場合、例えば、アクセス要求をメモリコントローラ２０に送信し、メモリコントローラ２０からアクセス許可を受信すると、そのデータ転送を開始するように構成されている。マスタモジュール３１〜３３の各々には、予め優先順位が付けられている。一例として、マスタモジュール３１の優先順位が最も高く、次いでマスタモジュール３３の優先順位が高く、マスタモジュール３２の優先順位が最も低いといった具合である。複数のマスタモジュール３１〜３３の各々からのアクセス要求が競合した場合には、メモリコントローラ２０は、マスタモジュール３１〜３３の各々に設定した優先順位にしたがって調停が行われる。そして、メモリコントローラ２０による調停の結果、アクセス許可を与えられなかったマスタモジュールは、アクセス許可が与えられるまで一定の時間間隔でアクセス要求を送信する処理を繰り返すように構成されている。また、マスタモジュール３１〜３３の各々は、データ転送の停止を指示する旨の信号をメモリコントローラ２０から受信すると、停止解除を指示する旨の信号をメモリコントローラ２０から受信するまで、アクセス要求の送信を停止するように構成されている。なお、上記した各マスタモジュール３１〜３３のメモリ３５に対するアクセス制御の方法は、一例であり、適宜変更してもよい。 When each of the master modules 31 to 33 performs data transfer with the memory 35, for example, when the access request is transmitted to the memory controller 20 and access permission is received from the memory controller 20, the master module 31 to 33 starts the data transfer. It is configured. Each of the master modules 31 to 33 is assigned a priority in advance. As an example, the master module 31 has the highest priority, the master module 33 has the highest priority, and the master module 32 has the lowest priority. When access requests from each of the plurality of master modules 31 to 33 conflict, the memory controller 20 performs arbitration according to the priority order set for each of the master modules 31 to 33. The master module that has not been granted access permission as a result of arbitration by the memory controller 20 is configured to repeat the process of transmitting an access request at regular time intervals until access permission is granted. Further, when each of the master modules 31 to 33 receives a signal to instruct to stop data transfer from the memory controller 20, each of the master modules 31 to 33 transmits an access request until a signal to instruct to stop the stop is received from the memory controller 20. Is configured to stop. Note that the method of controlling access to the memory 35 of each of the master modules 31 to 33 described above is an example, and may be changed as appropriate.

上記したように、マスタモジュール３１とメモリ３５との間のデータ転送は、必要に応じて随時行われる非周期的なデータ転送である。一方で、マスタモジュール３２，３３とメモリ３５との間のデータ転送は、一定のフレームレート等に応じた周期で実行される周期的なデータ転送である。ここで、例えば、マスタモジュール３２は、画像の描画処理とデコード処理とが同時期に実行された場合に、画像の描画処理のデータ転送に十分な帯域を確保することができず、その実行が妨げられる虞がある。つまり、マスタモジュール３２のメモリ３５に対するアクセスが集中することにより、画像の描画が遅延する可能性がある。あるいは、マスタモジュール３２は、他の優先度が高いマスタモジュール３１による非周期的なデータ転送が無条件に行われてしまう場合にも、画像の描画が遅延する可能性がある。このようなアクセスの集中を、事前に全て把握することは難しく、実際にシステムを動作させた後にどのような要因（マスタモジュール３１〜３３の各々が実行するイベント）によるものかを検証する必要が生じる。例えば、正しく画像が描画されない原因が、マスタモジュール３２によるデコードの処理量が多かったのか、描画処理の処理量が多かったのかを判定することは容易ではない。これに対し、本実施形態の観測回路は、マスタモジュール３１〜３３の各々のメモリ３５に対するデータ転送量と、そのデータ転送の際に発生しているイベントとを時系列に沿って記憶しておくことで、メモリ３５に対するアクセスの集中の緩和を行うための解析及び設計変更を容易にするものである。 As described above, the data transfer between the master module 31 and the memory 35 is an aperiodic data transfer that is performed as needed. On the other hand, the data transfer between the master modules 32 and 33 and the memory 35 is a periodic data transfer executed at a cycle corresponding to a certain frame rate or the like. Here, for example, when the image drawing process and the decoding process are executed at the same time, the master module 32 cannot secure a sufficient bandwidth for the data transfer of the image drawing process. There is a risk of being disturbed. That is, there is a possibility that image drawing may be delayed due to concentration of accesses to the memory 35 of the master module 32. Alternatively, the master module 32 may delay the image drawing even when the aperiodic data transfer by the master module 31 having another high priority is unconditionally performed. It is difficult to grasp all of such access concentrations in advance, and it is necessary to verify what factors (events executed by each of the master modules 31 to 33) after the system is actually operated. Arise. For example, it is not easy to determine whether the reason why an image is not correctly drawn is whether the processing amount of decoding by the master module 32 is large or the processing amount of drawing processing is large. On the other hand, the observation circuit of the present embodiment stores the data transfer amount to each memory 35 of the master modules 31 to 33 and the events occurring during the data transfer in time series. This facilitates analysis and design change for mitigating concentration of access to the memory 35.

次に、本実施形態の観測回路について図２を参照しながら説明する。図２に示す観測回路４１は、例えば、メモリコントローラ２０内に内蔵される回路として構成される。なお、観測回路４１は、メモリコントローラ２０とは別の装置として実装してもよい。観測回路４１は、タイムスタンプ部４３と、転送量カウンター４５と、記憶部４７と、制御部４９とを備える。タイムスタンプ部４３は、マスタモジュール３１〜３３の各々に発生するソフトウェアイベント及びハードウェアイベントを検出し、タイマ値と合わせて記憶部４７に出力する。この観測回路４１は、例えば、マスタモジュール３１〜３３の各々、例えば、各マスタモジュール３１〜３３が接続されるメモリコントローラ２０のポート２１〜２３ごとに設けられる。以下の説明では、一例として、画像の描画処理を行うマスタモジュール３２が接続されるポート２２に対応する観測回路４１について説明する。なお、観測回路４１は、全てのマスタモジュール３１〜３３（全ポート２１〜２３）をまとめて観測する一つの回路として設けてもよい。 Next, the observation circuit of this embodiment will be described with reference to FIG. The observation circuit 41 shown in FIG. 2 is configured as a circuit built in the memory controller 20, for example. Note that the observation circuit 41 may be mounted as a separate device from the memory controller 20. The observation circuit 41 includes a time stamp unit 43, a transfer amount counter 45, a storage unit 47, and a control unit 49. The time stamp unit 43 detects a software event and a hardware event occurring in each of the master modules 31 to 33, and outputs the detected software event and hardware event to the storage unit 47 together with the timer value. For example, the observation circuit 41 is provided for each of the master modules 31 to 33, for example, for each of the ports 21 to 23 of the memory controller 20 to which the master modules 31 to 33 are connected. In the following description, the observation circuit 41 corresponding to the port 22 to which the master module 32 that performs image drawing processing is connected will be described as an example. Note that the observation circuit 41 may be provided as a single circuit that observes all the master modules 31 to 33 (all ports 21 to 23) together.

タイムスタンプ部４３は、プリスケーラー５１と、タイマ５３と、フラグ設定部５５，５７と、ビット列生成部５９とを有する。タイムスタンプ部４３は、タイマ５３が出力するタイマ値ＴＭに同期して２つのフラグ設定部５５，５７が並列動作する。プリスケーラー５１は、タイマ５３の前段に配置され、入力される信号（例えば、システムクロック）を所定の分周比で分周した信号Ｓ１をタイマ５３に出力する。プリスケーラー５１は、例えば、観測回路４１の起動時又はリセット時にメモリ等に記憶された分周比の設定値が読み込まれ分周比が設定される。従って、タイマ５３のカウント値の上限は、プリスケーラー５１の分周比の設定値に応じて変更される。また、プリスケーラー５１及びタイマ５３は、制御部４９から初期化トリガＩＮＩＴが入力されるとリセットされた上で、その後、カウントを再開する動作を行う。 The time stamp unit 43 includes a prescaler 51, a timer 53, flag setting units 55 and 57, and a bit string generation unit 59. In the time stamp unit 43, two flag setting units 55 and 57 operate in parallel in synchronization with the timer value TM output from the timer 53. The prescaler 51 is arranged in front of the timer 53 and outputs to the timer 53 a signal S1 obtained by dividing an input signal (for example, a system clock) by a predetermined frequency division ratio. In the prescaler 51, for example, when the observation circuit 41 is started or reset, the setting value of the division ratio stored in the memory or the like is read and the division ratio is set. Therefore, the upper limit of the count value of the timer 53 is changed according to the set value of the frequency division ratio of the prescaler 51. The prescaler 51 and the timer 53 are reset when the initialization trigger INIT is input from the control unit 49, and then perform an operation of restarting the count.

フラグ設定部５５は、マスタモジュール３２に発生したソフトウェアイベントが入力される。例えば、マスタモジュール３２は、所定の処理（コマンドなど）を実行するごとに、そのソフトウェアイベントの種類に応じた値を、フラグ設定部５５に記憶されるイベントフラグＩＦ１に設定する。また、フラグ設定部５７は、マスタモジュール３２に発生したハードウェアイベント（例えば、デコード処理の開始や終了など）が入力され、ハードウェアイベントに応じた値がイベントフラグＩＦ２に設定される。例えば、マスタモジュール３２は、ハードウェア割込みのイベントが発生し所定の割込みハンドラが起動されると、そのイベントの種類に応じた値をイベントフラグＩＦ２に設定する。フラグ設定部５５，５７は、並列に動作し、タイマ値ＴＭに同期してイベントフラグＩＦ１，ＩＦ２をビット列生成部５９に出力する。また、タイマ５３は、タイマ値ＴＭをビット列生成部５９に出力する。なお、フラグ設定部５５，５７は、イベントが発生せずイベントフラグＩＦ１，ＩＦ２が書き替えられない場合には、イベントフラグＩＦ１，ＩＦ２を出力しない、あるいはゼロ値を出力する。 The flag setting unit 55 receives a software event that has occurred in the master module 32. For example, every time a predetermined process (command or the like) is executed, the master module 32 sets a value corresponding to the type of the software event in the event flag IF1 stored in the flag setting unit 55. The flag setting unit 57 receives a hardware event that has occurred in the master module 32 (for example, the start or end of the decoding process), and sets a value corresponding to the hardware event in the event flag IF2. For example, when a hardware interrupt event occurs and a predetermined interrupt handler is activated, the master module 32 sets a value corresponding to the event type in the event flag IF2. The flag setting units 55 and 57 operate in parallel and output event flags IF1 and IF2 to the bit string generation unit 59 in synchronization with the timer value TM. The timer 53 outputs the timer value TM to the bit string generation unit 59. The flag setting units 55 and 57 do not output the event flags IF1 and IF2 or output a zero value when the event does not occur and the event flags IF1 and IF2 cannot be rewritten.

ビット列生成部５９は、入力されたタイマ値ＴＭ、イベントフラグＩＦ１，ＩＦ２に応じたビット列ＢＴ１を生成して記憶部４７に出力する。図３（ａ）は、ビット列生成部５９が生成するビット列ＢＴ１のフォーマットの一例を示している。ビット列ＢＴ１は、イベントフラグＩＦ１，ＩＦ２の後ろにタイマ値ＴＭが追加されるとともに、先頭にタイムスタンプ部４３の出力値であることを示す識別情報ＩＤ１が設定される。ビット列ＢＴ１におけるイベントフラグＩＦ１，ＩＦ２を設定するための領域は、例えば、イベントの種類の数に応じたビット幅が確保されている（図５参照）。ビット列生成部５９は、フラグ設定部５５，５７から入力されたイベントフラグＩＦ１，ＩＦ２の値に応じて、対応するビット値を設定する。なお、ビット列ＢＴ１の識別情報ＩＤ１は、一例としてビット値「１」が設定されている。 The bit string generation unit 59 generates a bit string BT1 corresponding to the input timer value TM and event flags IF1 and IF2, and outputs the bit string BT1 to the storage unit 47. FIG. 3A shows an example of a format of the bit string BT1 generated by the bit string generating unit 59. In the bit string BT1, the timer value TM is added after the event flags IF1 and IF2, and the identification information ID1 indicating the output value of the time stamp unit 43 is set at the head. In the area for setting the event flags IF1 and IF2 in the bit string BT1, for example, a bit width corresponding to the number of event types is secured (see FIG. 5). The bit string generation unit 59 sets corresponding bit values according to the values of the event flags IF1 and IF2 input from the flag setting units 55 and 57. For example, the bit value “1” is set in the identification information ID1 of the bit string BT1.

次に、転送量カウンター４５について説明する。転送量カウンター４５は、検出部６１と、プリスケーラー６３と、カウンター６５とを有する。検出部６１は、マスタモジュール３２とポート２２（図１参照）とが接続される内部バスで発生した転送イベントを検出し、検出するごとにその旨を示す信号Ｓ２をプリスケーラー６３に出力する。プリスケーラー６３は、カウンター６５の前段に配置され、入力される信号Ｓ２を所定の分周比で分周した信号Ｓ３をカウンター６５に出力する。従って、転送イベントの発生回数に対してカウンター６５がカウントアップする回数は、プリスケーラー６３の分周比を設定することで変更される。カウンター６５は、カウントとした値を転送量として記憶部４７に出力する。図３（ｂ）は、カウンター６５が生成するビット列ＢＴ２のフォーマットの一例を示している。ビット列ＢＴ２は、データ転送量（カウント値）ＣＴの前に転送量カウンター４５の出力値であることを示す識別情報ＩＤ２が設定されている。識別情報ＩＤ２は、一例としてビット値「０」が設定される。また、ビット列ＢＴ２のビット幅は、ビット列生成部５９から出力されるビット列ＢＴ１のビット幅と同一となっている。 Next, the transfer amount counter 45 will be described. The transfer amount counter 45 includes a detection unit 61, a prescaler 63, and a counter 65. The detection unit 61 detects a transfer event that has occurred in the internal bus to which the master module 32 and the port 22 (see FIG. 1) are connected, and outputs a signal S2 indicating that to the prescaler 63 each time it is detected. The prescaler 63 is disposed in front of the counter 65 and outputs a signal S3 obtained by dividing the input signal S2 by a predetermined frequency division ratio to the counter 65. Accordingly, the number of times the counter 65 counts up with respect to the number of occurrences of transfer events is changed by setting the frequency division ratio of the prescaler 63. The counter 65 outputs the counted value to the storage unit 47 as the transfer amount. FIG. 3B shows an example of the format of the bit string BT2 generated by the counter 65. In the bit string BT2, identification information ID2 indicating the output value of the transfer amount counter 45 is set before the data transfer amount (count value) CT. As an example, the bit value “0” is set in the identification information ID2. The bit width of the bit string BT2 is the same as the bit width of the bit string BT1 output from the bit string generation unit 59.

また、プリスケーラー６３及びカウンター６５には、制御部４９が備える測定周期タイマ（図示略）から測定トリガＭＴが供給される。プリスケーラー６３及びカウンター６５は、例えば、測定トリガＭＴの信号レベルが変更されると、ビット列ＢＴ２を記憶部４７に出力するとともに、それまでの測定値をゼロにリセットし、その後、データ転送量ＣＴのカウントを再開する。このようにして転送量カウンター４５は、測定トリガＭＴにおけるマスタモジュール３２とメモリ３５とのデータ転送量ＣＴをカウントする。測定トリガＭＴの発生周期は、例えば、５１２μｓである。転送量カウンター４５は、フレームレートが６０ＦＰＳ（１フレームが１６ｍｓ）であれば、１フレームの間に３２回転送量を測定し、出力することとなる。 The prescaler 63 and the counter 65 are supplied with a measurement trigger MT from a measurement cycle timer (not shown) provided in the control unit 49. For example, when the signal level of the measurement trigger MT is changed, the prescaler 63 and the counter 65 output the bit string BT2 to the storage unit 47, reset the measured values so far to zero, and then transfer the data transfer amount CT Resume counting. In this way, the transfer amount counter 45 counts the data transfer amount CT between the master module 32 and the memory 35 in the measurement trigger MT. The generation period of the measurement trigger MT is, for example, 512 μs. If the frame rate is 60 FPS (one frame is 16 ms), the transfer amount counter 45 measures and outputs the transfer amount 32 times during one frame.

記憶部４７は、マルチプレクサ（以下、「ＭＵＸ」という）７１と、ＦＩＦＯ（ＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ）形式のメモリ（以下、「ＦＩＦＯ」という）７２とを備える。タイムスタンプ部４３から出力されるビット列ＢＴ１と、転送量カウンター４５から出力されるビット列ＢＴ２とは、記憶部４７のＭＵＸ７１に入力される。ＭＵＸ７１は、所定のタイミングに従ってタイムスタンプ部４３及び転送量カウンター４５の出力を選択し、入力されたビット列ＢＴ１，ＢＴ２をＦＩＦＯ７２に順次出力する。 The storage unit 47 includes a multiplexer (hereinafter referred to as “MUX”) 71 and a memory (hereinafter referred to as “FIFO”) 72 in a FIFO (First In First Out) format. The bit string BT1 output from the time stamp unit 43 and the bit string BT2 output from the transfer amount counter 45 are input to the MUX 71 of the storage unit 47. The MUX 71 selects the output of the time stamp unit 43 and the transfer amount counter 45 according to a predetermined timing, and sequentially outputs the input bit strings BT1 and BT2 to the FIFO 72.

ＦＩＦＯ７２は、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）などにより構成される先入れ先出し形式のバッファであり、ビット列ＢＴ１，ＢＴ２のビット幅に応じたデータを順次記憶できる（図５参照）。ＦＩＦＯ７２は、ＭＵＸ７１から出力されるビット列ＢＴ１，ＢＴ２を順次記憶し、古いものから順に観測結果として出力する。 The FIFO 72 is a first-in first-out buffer configured by a RAM (Random Access Memory) or the like, and can sequentially store data corresponding to the bit widths of the bit strings BT1 and BT2 (see FIG. 5). The FIFO 72 sequentially stores the bit strings BT1 and BT2 output from the MUX 71, and outputs them as observation results in order from the oldest.

次に、観測回路４１の動作状態について図４及び図５を参照して説明する。図４は、タイムスタンプ部４３によるイベント検出と、転送量カウンター４５によるデータ転送量ＣＴの測定との関係を示している。なお、測定トリガＭＴの発生タイミングと、初期化トリガＩＮＩＴの発生タイミングとは、制御部４９が独立に制御可能である。図４では、一例として、測定トリガＭＴと初期化トリガＩＮＩＴが、同時に制御部４９から出力される場合を示している。また、図４では、一例として、タイマ値ＴＭのクロックと、測定トリガＭＴの測定周期タイマ値のクロックとを同期させて示している。また、以下の説明における「タイミングＴＭ１，ＴＭ２，ＴＭ１１〜ＴＭ１４」とは、タイマ値ＴＭを示すものではなく、任意のタイミングを意味するものである。同様に、図４に示す「ＴＭ１，ＴＭ２」、及び後述する図６に示す「ＴＭ１１〜ＴＭ１４」の表記も、任意のタイミングを示している。 Next, the operation state of the observation circuit 41 will be described with reference to FIGS. FIG. 4 shows the relationship between event detection by the time stamp unit 43 and measurement of the data transfer amount CT by the transfer amount counter 45. Note that the generation timing of the measurement trigger MT and the generation timing of the initialization trigger INIT can be controlled independently by the control unit 49. FIG. 4 shows a case where the measurement trigger MT and the initialization trigger INIT are simultaneously output from the control unit 49 as an example. In FIG. 4, as an example, the clock of the timer value TM and the clock of the measurement period timer value of the measurement trigger MT are shown in synchronization. Further, “timing TM1, TM2, TM11 to TM14” in the following description does not indicate the timer value TM but means an arbitrary timing. Similarly, “TM1, TM2” shown in FIG. 4 and “TM11 to TM14” shown in FIG. 6 described later also indicate arbitrary timings.

まず、図４に示すタイミングＴＭ１において、図２示す制御部４９は、タイムスタンプ部４３のプリスケーラー５１及びタイマ５３に初期化トリガＩＮＩＴを出力してリセットする。また、制御部４９は、初期化トリガＩＮＩＴの供給タイミングに合わせて、転送量カウンター４５のプリスケーラー６３及びカウンター６５に供給する測定トリガＭＴの信号レベルを変更する。カウンター６５は、それまで測定したデータ転送量ＣＴ１を含むビット列ＢＴ２を記憶部４７に出力し、データ転送量ＣＴのカウントを再開する。 First, at the timing TM1 shown in FIG. 4, the control unit 49 shown in FIG. 2 outputs the initialization trigger INIT to the prescaler 51 and the timer 53 of the time stamp unit 43 and resets them. In addition, the control unit 49 changes the signal level of the measurement trigger MT supplied to the prescaler 63 and the counter 65 of the transfer amount counter 45 in accordance with the supply timing of the initialization trigger INIT. The counter 65 outputs the bit string BT2 including the data transfer amount CT1 measured so far to the storage unit 47, and restarts counting of the data transfer amount CT.

次に、タイムスタンプ部４３は、タイマ値ＴＭが「３」のタイミングで、イベントＡを検出する。タイムスタンプ部４３は、タイマ値ＴＭと、イベントＡに応じたイベントフラグＩＦ１，ＩＦ２を合わせたビット列ＢＴ１を生成して記憶部４７に出力する。同様に、タイムスタンプ部４３は、タイマ値ＴＭが「ｎ−２」のタイミングでイベントＡを検出しイベントＡに応じたイベントフラグＩＦ１，ＩＦ２を合わせたビット列ＢＴ１を生成して記憶部４７に出力する。また、タイムスタンプ部４３は、タイマ値ＴＭが「ｎ＋２」のタイミングでイベントＢを検出し、イベントＢに応じたイベントフラグＩＦ１，ＩＦ２を合わせたビット列ＢＴ１を生成して記憶部４７に出力する。 Next, the time stamp unit 43 detects the event A at the timing when the timer value TM is “3”. The time stamp unit 43 generates a bit string BT1 combining the timer value TM and the event flags IF1 and IF2 corresponding to the event A, and outputs the bit string BT1 to the storage unit 47. Similarly, the time stamp unit 43 detects the event A at the timing when the timer value TM is “n−2”, generates the bit string BT1 in which the event flags IF1 and IF2 corresponding to the event A are combined, and outputs the bit string BT1 to the storage unit 47 To do. Further, the time stamp unit 43 detects the event B at the timing when the timer value TM is “n + 2”, generates a bit string BT1 in which the event flags IF1 and IF2 corresponding to the event B are combined, and outputs the bit string BT1 to the storage unit 47.

また、制御部４９は、測定周期タイマ値の「ｎ−１」が終了するタイミングＴＭ２において、転送量カウンター４５のプリスケーラー６３及びカウンター６５に供給する測定トリガＭＴの信号レベルを変更する。カウンター６５は、それまで測定したデータ転送量ＣＴ２を含むビット列ＢＴ２を記憶部４７に出力し、データ転送量ＣＴのカウントを再開する。一方、測定トリガＭＴの周期に比べて初期化トリガＩＮＩＴの周期が長く設定されているため、制御部４９は、タイミングＴＭ２において、初期化トリガＩＮＩＴを出力しない。従って、タイムスタンプ部４３は、タイマ５３がリセットされないまま検出処理を継続する。 Further, the control unit 49 changes the signal level of the measurement trigger MT supplied to the prescaler 63 and the counter 65 of the transfer amount counter 45 at the timing TM2 when the measurement cycle timer value “n−1” ends. The counter 65 outputs the bit string BT2 including the data transfer amount CT2 measured so far to the storage unit 47, and restarts counting of the data transfer amount CT. On the other hand, since the cycle of the initialization trigger INIT is set longer than the cycle of the measurement trigger MT, the control unit 49 does not output the initialization trigger INIT at the timing TM2. Therefore, the time stamp unit 43 continues the detection process without the timer 53 being reset.

図５は、上記した図４における測定において、ＦＩＦＯ７２に記憶されるビット列ＢＴ１，ＢＴ２の状態を示している。図５に示すＦＩＦＯ７２は、図中の上部から新しいデータが入力され、下部から古いデータが出力される。また、ＦＩＦＯ７２は、メモリの各アドレス（アドレスＡＤ１〜ＡＤ１３など）に、ビット列ＢＴ１，ＢＴ２のビット幅に応じたデータが記憶可能に構成されている。ＦＩＦＯ７２は、例えば、図４におけるタイミングＴＭ１で転送量カウンター４５から記憶部４７に出力されたデータ転送量ＣＴ１を含むビット列ＢＴ２がメモリのアドレスＡＤ１に記憶される。アドレスＡＤ１に記憶されるデータは、図３（ｂ）で示したように、先頭ビットに「０」が設定され、次いでデータ転送量ＣＴ１のビット列が連続するデータである。 FIG. 5 shows the state of the bit strings BT1 and BT2 stored in the FIFO 72 in the measurement shown in FIG. In the FIFO 72 shown in FIG. 5, new data is input from the top in the figure, and old data is output from the bottom. The FIFO 72 is configured to be able to store data corresponding to the bit widths of the bit strings BT1 and BT2 at each address (addresses AD1 to AD13, etc.) of the memory. In the FIFO 72, for example, the bit string BT2 including the data transfer amount CT1 output from the transfer amount counter 45 to the storage unit 47 at the timing TM1 in FIG. 4 is stored in the address AD1 of the memory. As shown in FIG. 3B, the data stored in the address AD1 is data in which “0” is set in the first bit and then the bit string of the data transfer amount CT1 continues.

また、ＦＩＦＯ７２は、アドレスＡＤ１の次のアドレスＡＤ２には、図４におけるタイマ値ＴＭが「３」の際に検出されたイベントＡに応じたイベントフラグＩＦ１，ＩＦ２のデータを含むビット列ＢＴ１が記憶される。アドレスＡＤ２に記憶されるデータは、図３（ａ）で示したように、先頭ビットに「１」が設定され、次いでイベントＡに応じたイベントフラグＩＦ１，ＩＦ２（例えば、「０００００００１」の８ビットのデータ）が連続し、次いでイベントＡを検出した際のタイマ値ＴＭである「３」に応じたビット値が連続するデータである。同様に、ＦＩＦＯ７２は、連続するアドレスＡＤ１１，ＡＤ１２，ＡＤ１３に、図４で示した各タイミングに応じたビット列ＢＴ１、ビット列ＢＴ２、ビット列ＢＴ１が記憶される。なお、アドレスＡＤ１３に記憶されるデータは、タイマ値ＴＭが「Ｎ＋２」の際に検出されたイベントＢに応じたイベントフラグＩＦ１，ＩＦ２（例えば、「００００００１０」の８ビットのデータ）が設定されている。 In the FIFO 72, the bit string BT1 including the data of the event flags IF1 and IF2 corresponding to the event A detected when the timer value TM in FIG. 4 is “3” is stored in the address AD2 next to the address AD1. The As shown in FIG. 3A, the data stored in the address AD2 is set to “1” in the first bit, and then the event flags IF1 and IF2 corresponding to the event A (for example, 8 bits of “00000001”). ) Is continuous, and then the bit value corresponding to the timer value TM “3” when the event A is detected is continuous. Similarly, the FIFO 72 stores a bit string BT1, a bit string BT2, and a bit string BT1 corresponding to each timing shown in FIG. 4 in successive addresses AD11, AD12, and AD13. The data stored in the address AD13 is set with event flags IF1 and IF2 (for example, 8-bit data of “00000010”) corresponding to the event B detected when the timer value TM is “N + 2”. Yes.

本実施形態の観測回路４１は、例えば、図１に示すメモリ共有システム１０を含む電子機器（例えば遊技機）に組み込まれ、遊技機が遊技の進行に合わせて画像等の再生制御を行っている一方で、ＦＩＦＯ７２にイベントの情報とデータ転送量ＣＴとを順次記憶していく。従って、観測回路４１は、ＦＩＦＯ７２に記憶されたデータを外部ストレージ等に出力することで、後から画像等の再生制御中の電子機器の状態を確認することが可能となる。 The observation circuit 41 of this embodiment is incorporated in, for example, an electronic device (for example, a gaming machine) including the memory sharing system 10 shown in FIG. 1, and the gaming machine performs playback control of images and the like as the game progresses. On the other hand, event information and data transfer amount CT are sequentially stored in the FIFO 72. Therefore, the observation circuit 41 can check the state of the electronic device during playback control of an image or the like later by outputting the data stored in the FIFO 72 to an external storage or the like.

さらに、本実施形態の観測回路４１は、ＦＩＦＯ７２に順次記憶したデータを適宜表示装置等に出力することで、画像等の再生制御中において電子機器の状態をほぼリアルタイムに示すことが可能となる。これにより、電子機器の設計者等は、表示されたデータに従って、図１に示すメモリ３５に対するアクセスが集中することにより、正しく画像が表示されない状態が発生した際に、その不具合の要因となったイベントを特定することができる。そして、設計者は、特定したイベントの種類に従って、各マスタモジュール３１〜３３で実行されるプログラムの内容や処理タイミング等を改善することで、上記した不具合を容易に解消することが可能となる。 Furthermore, the observation circuit 41 according to the present embodiment can output the data sequentially stored in the FIFO 72 to a display device or the like as appropriate, so that the state of the electronic device can be indicated in near real time during reproduction control of images and the like. As a result, the designers of electronic devices, etc., caused the failure when a state in which an image was not displayed correctly occurred due to concentration of access to the memory 35 shown in FIG. 1 according to the displayed data. Events can be identified. The designer can easily solve the above-described problems by improving the contents of the program executed by each of the master modules 31 to 33, the processing timing, and the like according to the identified event type.

図６は、例えば、マスタモジュール３２の観測を行った観測回路４１が記憶したデータをビジュアル化したものを示している。図６に示す表示において、上段には、タイマ値ＴＭと測定周期タイマ値とが示されている。中段には、各イベントを検出したタイミングに合わせてマーク８１，８２が示されている。マーク８１は、ソフトウェアイベントＡ〜Ｚの各々の発生タイミングを示している。マーク８２は、ハードウェアイベントＡ〜Ｚの各々の発生タイミングを示している。下段には、測定トリガＭＴの出力の１周期ごと（図中のタイミングＴＭ１１〜ＴＭ１４各々の間の期間）におけるデータ転送量ＣＴが示されている。 FIG. 6 shows, for example, a visualization of the data stored in the observation circuit 41 that has observed the master module 32. In the display shown in FIG. 6, the timer value TM and the measurement cycle timer value are shown in the upper part. In the middle row, marks 81 and 82 are shown at the timing when each event is detected. A mark 81 indicates the generation timing of each of the software events A to Z. A mark 82 indicates the generation timing of each of the hardware events A to Z. The lower part shows the data transfer amount CT for each cycle of the output of the measurement trigger MT (period between timings TM11 to TM14 in the figure).

例えば、タイミングＴＭ１１とタイミングＴＭ１２との間では、データ転送量ＣＴが、規定値８５を超えており、メモリ３５（図１参照）に対するアクセスが過剰に集中していることがわかる。このため、設計者は、例えば、タイミングＴＭ１１とタイミングＴＭ１２との間に発生したイベント、あるいはタイミングＴＭ１１より前に発生したイベントの種類をマーク８１，８２から判断する。そして、設計者は、アクセス集中の要因となっていたイベントの発生タイミングをずらすなどの改善を行うことで、アクセス集中の緩和を図ることが可能となる。 For example, the data transfer amount CT exceeds the specified value 85 between the timing TM11 and the timing TM12, and it can be seen that accesses to the memory 35 (see FIG. 1) are excessively concentrated. Therefore, for example, the designer determines from the marks 81 and 82 the type of event that occurred between the timing TM11 and the timing TM12 or the event that occurred before the timing TM11. Then, the designer can reduce the access concentration by making improvements such as shifting the generation timing of the event that has been a factor of access concentration.

なお、観測回路４１は、例えば、図６の下段に示す増加グラフ８９のように、測定トリガＭＴの出力間隔をより短くし、イベントの発生頻度に対する分解能を高めることで、データ転送量ＣＴの増加の様子をより詳細に示すことが可能となる。設計者は、このような階段状に増加する増加グラフ８９を参照することで、各イベントとデータ転送量ＣＴの増加との相関関係をより詳細に判断することが可能となる。なお、このような分解能は、システムのパフォーマンスに応じて変更することが好ましい。 Note that the observation circuit 41 increases the data transfer amount CT by shortening the output interval of the measurement trigger MT and increasing the resolution with respect to the occurrence frequency of the event, for example, as an increase graph 89 shown in the lower part of FIG. Can be shown in more detail. The designer can determine the correlation between each event and the increase in the data transfer amount CT in more detail by referring to such an increase graph 89 that increases in a stepped manner. Note that such resolution is preferably changed according to the performance of the system.

以上、上記した実施形態によれば、以下の効果を奏する。
（１）観測回路４１のタイムスタンプ部４３は、複数のマスタモジュール３１〜３３の各々に発生するイベントを検出する。転送量カウンター４５は、複数のマスタモジュール３１〜３３が接続されたメモリ３５に対するデータ転送を制御するメモリコントローラ２０におけるデータ転送量を測定する。記憶部４７は、タイムスタンプ部４３が検出したイベントに関する情報であるビット列ＢＴ１と、転送量カウンター４５が測定したデータ転送量ＣＴを含むビット列ＢＴ２とが発生した順番に記憶される。このような構成では、記憶部４７には、ビット列ＢＴ１（イベント）とビット列ＢＴ２（データ転送量ＣＴ）とが時系列に沿って記憶されるため、記憶部４７に記憶されたデータに基づいて、データ転送量ＣＴと発生したイベントとの関係を容易に解析することが可能となる。 As mentioned above, according to above-mentioned embodiment, there exist the following effects.
(1) The time stamp unit 43 of the observation circuit 41 detects an event that occurs in each of the plurality of master modules 31 to 33. The transfer amount counter 45 measures the data transfer amount in the memory controller 20 that controls data transfer to the memory 35 to which the plurality of master modules 31 to 33 are connected. The storage unit 47 stores a bit string BT1 that is information related to the event detected by the time stamp unit 43 and a bit string BT2 including the data transfer amount CT measured by the transfer amount counter 45 in the order in which they are generated. In such a configuration, since the bit string BT1 (event) and the bit string BT2 (data transfer amount CT) are stored in time series in the storage unit 47, based on the data stored in the storage unit 47, It is possible to easily analyze the relationship between the data transfer amount CT and the event that has occurred.

（２）タイムスタンプ部４３は、所定のクロックでタイマ値ＴＭを出力するタイマ５３を備え、検出したイベントごとのタイマ値ＴＭを、当該イベントに係る情報（イベントフラグＩＦ１，ＩＦ２）と併せて記憶部４７に出力する。このような構成では、記憶部４７に記憶されたタイマ値ＴＭをキーとしてイベント及びデータ転送量ＣＴを比較、表示等することができ、解析の精度を向上させることが可能となる。 (2) The time stamp unit 43 includes a timer 53 that outputs a timer value TM at a predetermined clock, and stores the timer value TM for each detected event together with information related to the event (event flags IF1, IF2). To the unit 47. In such a configuration, the event value and the data transfer amount CT can be compared and displayed using the timer value TM stored in the storage unit 47 as a key, and the accuracy of analysis can be improved.

（３）タイムスタンプ部４３が生成するビット列ＢＴ１と、転送量カウンター４５が生成するビット列ＢＴ２とは、ビット幅が同一であり（図５参照）、互いの情報を識別する識別情報ＩＤ１，ＩＤ２が先頭ビットに設定されている。観測回路４１は、ビット列ＢＴ１，ＢＴ２のビット幅を揃えることによって、ＦＩＦＯ７２への記憶処理が容易となる。また、観測回路４１によりビット列ＢＴ１，ＢＴ２の各々に識別情報ＩＤ１，ＩＤ２が付加されることにより、ＦＩＦＯ７２のデータを処理する後段の回路は、読み出したデータの取り扱いが容易となる。 (3) The bit string BT1 generated by the time stamp unit 43 and the bit string BT2 generated by the transfer amount counter 45 have the same bit width (see FIG. 5), and identification information ID1 and ID2 for identifying each other's information are Set to the first bit. The observation circuit 41 can easily store data in the FIFO 72 by aligning the bit widths of the bit strings BT1 and BT2. Further, the identification information ID1, ID2 is added to each of the bit strings BT1, BT2 by the observation circuit 41, so that the subsequent circuit that processes the data of the FIFO 72 can easily handle the read data.

（４）観測回路４１は、イベントの検出及びデータ転送量ＣＴの測定を行いながら、記憶部４７のＦＩＦＯ７２に記憶されたデータを出力する処理を並列的に実行する。当該観測回路４１では、ＦＩＦＯ７２のデータを適宜表示装置等に出力することで、観測対象であるメモリ共有システム１０の動作中において、その状態をリアルタイムに観測することが可能となる。 (4) The observation circuit 41 executes processing for outputting the data stored in the FIFO 72 of the storage unit 47 in parallel while detecting the event and measuring the data transfer amount CT. In the observation circuit 41, by appropriately outputting the data of the FIFO 72 to a display device or the like, it is possible to observe the state in real time during the operation of the memory sharing system 10 as the observation target.

尚、本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、本願における記憶手段は、ＦＩＦＯ形式のメモリに限らず、例えばリングバッファでもよい。
上記実施形態では、本願のスレーブモジュールとしてメモリ３５を適用したが、他の共有可能なリソースを対象としてもよい。
上記実施形態におけるマスタモジュール３１〜３３の数や各マスタモジュール３１〜３３の機能は一例であり適宜変更される。 Note that the present invention is not limited to the above-described embodiment, and it goes without saying that various improvements and modifications can be made without departing from the spirit of the present invention.
For example, the storage means in the present application is not limited to the FIFO type memory, but may be a ring buffer, for example.
In the above embodiment, the memory 35 is applied as the slave module of the present application, but other sharable resources may be targeted.
The number of the master modules 31 to 33 and the functions of the master modules 31 to 33 in the above embodiment are examples and are appropriately changed.

ちなみに、メモリコントローラ２０は、アクセスコントローラの一例である。メモリ３５は、スレーブモジュールの一例である。タイムスタンプ部４３は、検出手段の一例である。転送量カウンター４５は、転送量測定手段の一例である。記憶部４７は、記憶手段の一例である。タイマ値ＴＭは、時間情報の一例である。ビット列ＢＴ１は、第１ビット列の一例である。ビット列ＢＴ２は、第２ビット列の一例である。 Incidentally, the memory controller 20 is an example of an access controller. The memory 35 is an example of a slave module. The time stamp unit 43 is an example of a detection unit. The transfer amount counter 45 is an example of a transfer amount measuring unit. The storage unit 47 is an example of a storage unit. The timer value TM is an example of time information. The bit string BT1 is an example of a first bit string. The bit string BT2 is an example of a second bit string.

２０メモリコントローラ、３１〜３３マスタモジュール、３５メモリ、４３タイムスタンプ部、４５転送量カウンター、４７記憶部、ＣＴ，ＣＴ１，ＣＴ２データ転送量、ＢＴ１，ＢＴ２ビット列。 20 memory controller, 31-33 master module, 35 memory, 43 time stamp part, 45 transfer amount counter, 47 storage part, CT, CT1, CT2 data transfer amount, BT1, BT2 bit string.

Claims

Detecting means for detecting an event occurring in each of the plurality of master modules;
A transfer amount measuring means for measuring a data transfer amount of the master module in an access controller that controls data transfer between each of the plurality of master modules and a slave module;
Storage means for storing the event detected by the detection means and the data transfer amount measured by the transfer amount measurement means in the order of generation;
An observation circuit comprising:

The observation circuit according to claim 1, wherein the detection unit outputs the detected time information for each event together with information related to the event to the storage unit.

The bit widths of the first bit string generated by the detection unit in response to the detection of the event and the second bit string generated by the transfer amount measurement unit in accordance with the measurement of the data transfer amount are the same,
The observation circuit according to claim 1, wherein the first and second bit strings include identification information for identifying each other's information.

4. The process of outputting data stored in the storage unit is executed in parallel while detecting the event and measuring the data transfer amount. Observation circuit.