JP2016019075A - Analog switch circuit and selector circuit - Google Patents
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Abstract
Description
本発明は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを入出力端子間に並列接続して構成するアナログスイッチ回路およびそのアナログスイッチ回路を複数使用したセレクタ回路に関する。 The present invention relates to an analog switch circuit configured by connecting a PMOS transistor and an NMOS transistor in parallel between input and output terminals and a selector circuit using a plurality of the analog switch circuits.
アナログスイッチ回路の基本回路は、ドレイン同士とソース同士を共通接続することで並列接続したＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成される。そして、互いに逆相の制御電圧をＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲートに入力することで、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとをＯＮ状態とＯＦＦ状態のいずれかに切り替えることができる。 The basic circuit of the analog switch circuit includes an NMOS transistor and a PMOS transistor that are connected in parallel by connecting drains and sources in common. By inputting control voltages having opposite phases to the gates of the NMOS transistor and the PMOS transistor, the NMOS transistor and the PMOS transistor can be switched between the ON state and the OFF state.
アナログスイッチ回路は、その入力電圧と出力電圧が接地電圧ＧＮＤと高電位電源電圧ＶＤＤとの間のいずれの電位であっても、ＮＭＯＳトランジスタとＰＭＯＳトランジスタが補完的に動作することで、入力端子と出力端子の間をＯＮ状態とＯＦＦ状態のいずれかに維持することが出来る。 The analog switch circuit is configured such that the NMOS transistor and the PMOS transistor operate complementarily regardless of whether the input voltage and the output voltage are between the ground voltage GND and the high potential power supply voltage VDD. Between the output terminals can be maintained in either the ON state or the OFF state.
一般的に、ＭＯＳトランジスタは、閾値電圧の変動を避けるために、そのバックゲートをソースと接続することで基板バイアスを零にして使用するが、この接続形態では、ＭＯＳトランジスタがＯＦＦ状態のとき、バックゲートとドレイン間にＰＮダイオードが存在する。 In general, in order to avoid fluctuations in threshold voltage, a MOS transistor is used by connecting its back gate to a source so that the substrate bias is zero, but in this connection form, when the MOS transistor is in an OFF state, There is a PN diode between the back gate and the drain.
このため、バックゲートをソースに接続したＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されるアナログスイッチ回路の入力端子と出力端子の間には、ＰＭＯＳトランジスタとＮＭＯＳトランジスタによって双方向のダイオードが接続される状態となり、入力端子と出力端子の間にダイオードが動作できる電圧差が生じると、ＯＦＦ状態を維持することができない。 For this reason, a bidirectional diode is connected between the input terminal and the output terminal of the analog switch circuit composed of a PMOS transistor and an NMOS transistor having a back gate connected to the source by the PMOS transistor and the NMOS transistor, When a voltage difference that allows the diode to operate is generated between the input terminal and the output terminal, the OFF state cannot be maintained.
そこで、図６に示すように、ＮＭＯＳトランジスタＭＮ１のバッゲートを接地電圧ＧＮＤに接続し、ＰＭＯＳトランジスタＭＰ１のバックゲートを高電位の電源電圧ＶＤＤに接続することが行われる。図６において、１は入力端子、２は出力端子、３は制御端子、ＩＮＶ１０はインバータである。 Therefore, as shown in FIG. 6, the back gate of the NMOS transistor MN1 is connected to the ground voltage GND, and the back gate of the PMOS transistor MP1 is connected to the high-potential power supply voltage VDD. In FIG. 6, 1 is an input terminal, 2 is an output terminal, 3 is a control terminal, and INV10 is an inverter.
しかし、図６の回路によれば、トランジスタＭＰ１，ＭＮ１は、ソースとバックゲートの電圧が異なるので、基板バイアス効果により空乏層の幅が広がり、トランジスタＭＰ１，ＭＮ１の閾値電圧が上昇し、ＯＮ抵抗の上昇に加えて、入力信号の変動と閾値電圧の変動が連動することで、入力端子１と出力端子２の間を通過する信号の歪が悪化する問題が生じる。 However, according to the circuit of FIG. 6, since the transistors MP1 and MN1 have different source and back gate voltages, the width of the depletion layer increases due to the substrate bias effect, the threshold voltages of the transistors MP1 and MN1 increase, and the ON resistance In addition to the increase in the input signal, the fluctuation of the input signal and the fluctuation of the threshold voltage are linked to cause a problem that the distortion of the signal passing between the input terminal 1 and the output terminal 2 is deteriorated.
これを回避するため、図７に示すように、トランジスタＭＰ１のバックゲート電圧を切り替えるためのＰＭＯＳトランジスタＭＰ２，ＭＰ３を接続するとともに、トランジスタＭＮ１のバックゲート電圧を切り替えるためのＮＭＯＳトランジスタＭＮ２，ＭＮ３を接続する構成がある（特許文献１）。 In order to avoid this, as shown in FIG. 7, the PMOS transistors MP2 and MP3 for switching the back gate voltage of the transistor MP1 are connected, and the NMOS transistors MN2 and MN3 for switching the back gate voltage of the transistor MN1 are connected. There exists a structure to perform (patent document 1).
この図７に示す回路では、制御端子３に入力する制御電圧Ｖａを“Ｌ”にしトランジスタＭＰ１，ＭＮ１をＯＮ状態にして、アナログスイッチ回路の入力端子１と出力端子２の間をＯＮ状態にするときは、トランジスタＭＰ２，ＭＮ２をＯＮ状態に、トランジスタＭＰ３，ＭＮ３をＯＦＦ状態にさせる。これにより、トランジスタＭＰ１，ＭＮ１のバックゲートがソースに接続されることで、それらの閾値電圧の変動が防止される。 In the circuit shown in FIG. 7, the control voltage Va input to the control terminal 3 is set to “L”, the transistors MP1 and MN1 are turned on, and the input terminal 1 and the output terminal 2 of the analog switch circuit are turned on. At this time, the transistors MP2 and MN2 are turned on, and the transistors MP3 and MN3 are turned off. As a result, the back gates of the transistors MP1 and MN1 are connected to the sources, thereby preventing fluctuations in their threshold voltages.
一方、制御端子１に入力する制御電圧Ｖａを“Ｈ”にしトランジスタＭＰ１，ＭＮ１をＯＦＦ状態にして、アナログスイッチ回路の入力端子１と出力端子２の間をＯＦＦ状態にするときは、トランジスタＭＰ３、ＭＮ３をＯＮ状態に、トランジスタＭＰ２，ＭＮ２をＯＦＦ状態にさせる。これにより、トランジスタＭＰ１のバックゲートが高電位電源電圧ＶＤＤに接続されるとともに、トランジスタＭＮ１のバックゲートが接地電圧ＧＮＤに接続されることで、確実なＯＦＦ状態を実現することができる。 On the other hand, when the control voltage Va input to the control terminal 1 is set to “H”, the transistors MP1 and MN1 are turned off, and the state between the input terminal 1 and the output terminal 2 of the analog switch circuit is turned off, the transistors MP3, MN3 is turned on and transistors MP2 and MN2 are turned off. Thereby, the back gate of the transistor MP1 is connected to the high potential power supply voltage VDD, and the back gate of the transistor MN1 is connected to the ground voltage GND, so that a reliable OFF state can be realized.
この結果、アナログスイッチ回路のＯＮ状態では、ＯＮ抵抗を低くでき、入力端子１と出力端子２の間を通過する信号の歪を小さくでき、出力精度を高くすることができる。また、ＯＦＦ状態では、入力端子１と出力端子２の間にダイオードが動作できる電圧差が生じても、完全なＯＦＦ状態を実現できる。 As a result, when the analog switch circuit is in the ON state, the ON resistance can be lowered, the distortion of the signal passing between the input terminal 1 and the output terminal 2 can be reduced, and the output accuracy can be increased. In the OFF state, even if a voltage difference that allows the diode to operate is generated between the input terminal 1 and the output terminal 2, a complete OFF state can be realized.
ところで、図８に示すように、２個のアナログスイッチ回路ＳＷ１，ＳＷ２を使用してセレクタ回路を構成した場合、アナログスイッチ回路ＳＷ１がＯＮ状態からＯＦＦ状態へ遷移する際に生じる電荷移動に伴うチャージインジェクション電流（チャネル放電電流）Ｉchannel- と、アナログスイッチ回路ＳＷ２がＯＦＦ状態からＯＮ状態へ遷移する際に生じる電荷移動に伴うチャージインジェクション電流（チャネル充電電流）Ｉchannel+ に差分があると、その差分電流ΔＩchannel（＝channel- ＋Ｉchannel+ ）が負荷抵抗ＲＬおよび負荷容量ＣＬに流入することで、そこに電圧が生じて切り替えノイズが発生する。図８において、ＩＮ１、ＩＮ２は入力端子、ＯＵＴは出力端子である。 By the way, as shown in FIG. 8, when the selector circuit is configured by using two analog switch circuits SW1 and SW2, the charge accompanying the charge transfer that occurs when the analog switch circuit SW1 transitions from the ON state to the OFF state. If there is a difference between the injection current (channel discharge current) Ichannel− and the charge injection current (channel charge current) Ichannel + accompanying the charge transfer that occurs when the analog switch circuit SW2 transitions from the OFF state to the ON state, the difference current ΔIchannel When (= channel− + Ichannel +) flows into the load resistance RL and the load capacitance CL, a voltage is generated there and switching noise is generated. In FIG. 8, IN1 and IN2 are input terminals, and OUT is an output terminal.
アナログスイッチ回路ＳＷ１，ＳＷ２のＯＮ状態時にそのチャネルに蓄積される電荷量Ｑは、
Ｑ＝Ｌ・Ｗ・Ｃｏｘ［Ｖｇｓ−Ｖｔｈ］ ・・・（１）
で表すことができる。Ｌはチャネル長、Ｗはチャネル幅、Ｃｏｘはゲート酸化膜容量、Ｖｇｓはゲート・ソース間電圧、Ｖｔｈは閾値電圧である。
The charge amount Q accumulated in the channel when the analog switch circuits SW1 and SW2 are in the ON state is
Q = L · W · Cox [Vgs−Vth] (1)
Can be expressed as L is the channel length, W is the channel width, Cox is the gate oxide film capacitance, Vgs is the gate-source voltage, and Vth is the threshold voltage.
ところで、トランジスタＭＰ１，ＭＮ１のバックゲート電圧がゲート電圧に依存せず、図６に示したように、固定されている場合は、閾値電圧Ｖｔｈは変動しない。このため、各トランジスタＭＰ１，ＭＮ１のチャネルに充電／放電する式（１）の電荷量Ｑの変動は、ゲート・ソース間電圧Ｖｇｓにのみ比例する。よって、チャージインジェクション電流はＩchannel- ＝Ｉchannel+ となって、差分電流ΔＩchannel＝０となり、セレクタ出力端子ＯＵＴの電圧に変動は生じない。 By the way, when the back gate voltages of the transistors MP1 and MN1 do not depend on the gate voltage and are fixed as shown in FIG. 6, the threshold voltage Vth does not vary. For this reason, the fluctuation of the charge amount Q in the equation (1) for charging / discharging the channel of each transistor MP1, MN1 is proportional only to the gate-source voltage Vgs. Therefore, the charge injection current is Ichannel- = Ichannel + Thus, the differential current ΔIchannel = 0, and the voltage at the selector output terminal OUT does not vary.
一方、図７に示すように、トランジスタＭＰ１，ＭＮ１のバックゲート電圧がゲート電圧に応じて同時に制御される場合は、閾値電圧Ｖｔｈがゲート・ソース間電圧Ｖｇｓの変動に対して非線形に変動する。このため、各トランジスタＭＰ１，ＭＮ１に充電／放電する式（１）の電荷量Ｑの変動は、ゲート・ソース間電圧Ｖｇｓに比例しない。よって、Ｉchnnel- ≠Ｉchannel+ となって差分電流ΔＩchannel＝０とならず、負荷抵抗ＲＬおよび負荷容量ＣＬに流入して電圧に変換され、切り替えノイズが発生する問題があった。 On the other hand, as shown in FIG. 7, when the back gate voltages of the transistors MP1 and MN1 are controlled simultaneously according to the gate voltage, the threshold voltage Vth varies nonlinearly with respect to the variation of the gate-source voltage Vgs. For this reason, the fluctuation of the charge amount Q in the equation (1) for charging / discharging the transistors MP1 and MN1 is not proportional to the gate-source voltage Vgs. Therefore, Ichnnel- ≠ Ichannel + As a result, there is a problem that the differential current ΔIchannel = 0 does not become 0, but flows into the load resistance RL and the load capacitance CL to be converted into a voltage, and switching noise occurs.
本発明の目的は、セレクタ回路に適用したときに切り替えノイズの発生を抑制できるようにしたアナログスイッチ回路およびセレクタ回路を提供することである。 An object of the present invention is to provide an analog switch circuit and a selector circuit that can suppress the occurrence of switching noise when applied to a selector circuit.
上記目的を達成するために、請求項１にかかる発明のアナログスイッチ回路は、入力端子と出力端子の間に並列接続され同時にＯＮ状態又はＯＦＦ状態に制御される第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを備えたアナログスイッチ回路において、前記第１のＰＭＯＳトランジスタは、ＯＮ状態からＯＦＦ状態に切り替えられるとき、その切り替えの後に、バックゲートがソースへの接続から高電位電源電圧への接続に切り替えられ、ＯＦＦ状態からＯＮ状態に切り替えられるとき、その切り替えの前に、前記バックゲートが高電位電源電圧への接続からソースへの接続に切り替えられ、前記第１のＮＭＯＳトランジスタは、ＯＮ状態からＯＦＦ状態に切り替えられるとき、その切り替えの後に、バックゲートがソースへの接続から低電位電源電圧への接続に切り替えられ、ＯＦＦ状態からＯＮ状態に切り替えられるとき、その切り替えの前に、前記バックゲートが低電位電源電圧への接続からソースへの接続に切り替えられる、ことを特徴とする。 In order to achieve the above object, an analog switch circuit according to a first aspect of the present invention includes a first PMOS transistor connected in parallel between an input terminal and an output terminal and simultaneously controlled to an ON state or an OFF state, and a first PMOS transistor. In the analog switch circuit including the NMOS transistor, when the first PMOS transistor is switched from the ON state to the OFF state, the back gate is switched from the connection from the source to the connection to the high potential power supply voltage after the switching. When switched and switched from the OFF state to the ON state, before the switching, the back gate is switched from the connection to the high potential power supply voltage to the connection to the source, and the first NMOS transistor is switched from the ON state. When switched to the OFF state, the back gate is the source after the switch When switching from the connection to the connection to the low potential power supply voltage and switching from the OFF state to the ON state, before the switching, the back gate is switched from the connection to the low potential power supply voltage to the connection to the source. It is characterized by that.
請求項２にかかる発明のアナログスイッチ回路は、入力端子と出力端子の間に並列接続され同時にＯＮ状態又はＯＦＦ状態に制御される第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタがＯＮ状態になった後に前記第１のＰＭＯＳトランジスタのバックゲートを前記第１のＰＭＯＳトランジスタのソースに接続する第２のＰＭＯＳトランジスタと、第１のＰＭＯＳトランジスタがＯＦＦ状態になる前に前記第１のＰＭＯＳトランジスタのバックゲートを高電位電源電圧に接続する第３のＰＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタがＯＮ状態になった後に前記第１のＮＭＯＳトランジスタのバックゲートを前記第１のＮＭＯＳトランジスタのソースに接続する第２のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタがＯＦＦ状態になる前に前記第１のＮＭＯＳトランジスタのバックゲートを低電位電源電圧に接続する第３のＮＭＯＳトランジスタと、を備えることを特徴とする。 An analog switch circuit according to a second aspect of the present invention includes a first PMOS transistor and a first NMOS transistor that are connected in parallel between an input terminal and an output terminal and are simultaneously controlled to be in an ON state or an OFF state; A second PMOS transistor connecting a back gate of the first PMOS transistor to a source of the first PMOS transistor after the PMOS transistor is turned on; and before the first PMOS transistor is turned off. A third PMOS transistor for connecting a back gate of the first PMOS transistor to a high potential power supply voltage, and a back gate of the first NMOS transistor after the first NMOS transistor is turned on. A second NMO connected to the source of the NMOS transistor A transistor, the first NMOS transistor is characterized in that it comprises a third NMOS transistor for connecting the back gate of the first NMOS transistor before the OFF state to the low-potential power supply voltage.
請求項３にかかる発明は、請求項２に記載のアナログスイッチ回路において、入力する制御電圧により前記第１乃至第３のＰＭＯＳトランジスタと前記第１乃至第３のＮＭＯＳトランジスタのＯＮ状態／ＯＦＦ状態を制御するタイミング制御回路を備え、該タイミング制御回路は、入力する制御電圧が低電位から高電位に変化するとき、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタをＯＮ状態からＯＦＦ状態に制御させた後に、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタをＯＮ状態からＯＦＦ状態に制御するとともに、前記第３のＰＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタをＯＦＦ状態からＯＮ状態に制御し、前記制御電圧が前記高電位から低電位に変化するとき、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタをＯＦＦ状態からＯＮ状態に制御するとともに、前記第３のＰＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタをＯＮ状態からＯＦＦ状態に制御させた後に、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタをＯＮ状態からＯＮ状態に制御させる、ことを特徴とする。 According to a third aspect of the present invention, in the analog switch circuit according to the second aspect, the ON state / OFF state of the first to third PMOS transistors and the first to third NMOS transistors are controlled by an input control voltage. And a timing control circuit for controlling the first PMOS transistor and the first NMOS transistor from an ON state to an OFF state when an input control voltage changes from a low potential to a high potential. And controlling the second PMOS transistor and the second NMOS transistor from the ON state to the OFF state, and controlling the third PMOS transistor and the third NMOS transistor from the OFF state to the ON state. When the control voltage changes from the high potential to the low potential, The PMOS transistor and the second NMOS transistor are controlled from the OFF state to the ON state, and after the third PMOS transistor and the third NMOS transistor are controlled from the ON state to the OFF state, the first PMOS transistor is controlled. The transistor and the first NMOS transistor are controlled from an ON state to an ON state.
請求項４にかかる発明は、請求項３に記載のアナログスイッチ回路において、前記タイミング制御回路は、前記制御電圧が入力し第１の閾値電圧を有する第１のインバータと、前記制御電圧が入力し前記第１の閾値電圧よりも高い第２の閾値電圧を有する第２のインバータと、前記第１のインバータの出力が入力する第３のインバータと、前記第２のインバータの出力が入力する第４のインバータとを備え、前記第１のインバータの出力が前記第１のＮＭＯＳトランジスタのゲートに入力し、前記第３のインバータの出力が前記第１のＰＭＯＳトランジスタのゲートに入力し、前記第２のインバータの出力が前記第２のＮＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタのゲートに入力し、前記第４のインバータの出力が前記第２のＰＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタのゲートに入力する、ことを特徴とする。 According to a fourth aspect of the present invention, in the analog switch circuit according to the third aspect, the timing control circuit receives the first inverter having the first threshold voltage and the control voltage as input. A second inverter having a second threshold voltage higher than the first threshold voltage; a third inverter to which an output of the first inverter is input; and a fourth inverter to which an output of the second inverter is input. The output of the first inverter is input to the gate of the first NMOS transistor, the output of the third inverter is input to the gate of the first PMOS transistor, and the second inverter The output of the inverter is input to the gates of the second NMOS transistor and the third PMOS transistor, and the output of the fourth inverter is the second P Input to the gate of the the OS transistor third NMOS transistor, and wherein the.
請求項５にかかる発明は、請求項３に記載のアナログスイッチ回路において、前記タイミング制御回路は、前記制御電圧が低電位から高電位に変化するとき出力電圧を高電圧から低電圧に変化させる第３の閾値電圧と前記制御電圧が高電位から低電位に変化するときに出力電圧を低電圧から高電圧に変化させる前記第３の閾値電圧よりも高い第５の閾値電圧とを有するヒステリシス型の第５のインバータと、前記制御電圧が入力し前記第３の閾値電圧より高く前記第５の閾値電圧より低い第４の閾値電圧を有する第６のインバータと、前記第５のインバータの出力および前記第６のインバータの出力が入力する論理和回路と、前記第５のインバータの出力および前記第６のインバータの出力が入力する論理積回路と、前記論理積回路の出力が入力する第７のインバータと、前記論理和回路の出力が入力する第８のインバータとを備え、前記論理積回路の出力が前記第１のＮＭＯＳトランジスタのゲートに入力し、前記第７のインバータの出力が前記第１のＰＭＯＳトランジスタのゲートに入力し、前記論理和回路の出力が前記第２のＮＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタのゲートに入力し、前記第８のインバータの出力が前記第２のＰＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタのゲートに入力する、ことを特徴とする。 According to a fifth aspect of the present invention, in the analog switch circuit according to the third aspect, the timing control circuit changes the output voltage from a high voltage to a low voltage when the control voltage changes from a low potential to a high potential. And a fifth threshold voltage higher than the third threshold voltage that changes the output voltage from a low voltage to a high voltage when the control voltage changes from a high potential to a low potential. A fifth inverter; a sixth inverter that receives the control voltage and has a fourth threshold voltage that is higher than the third threshold voltage and lower than the fifth threshold voltage; the output of the fifth inverter; and An OR circuit to which the output of the sixth inverter is input, an AND circuit to which the output of the fifth inverter and the output of the sixth inverter are input, and an output of the AND circuit are A seventh inverter that outputs power and an eighth inverter that receives the output of the logical sum circuit, and the output of the logical product circuit is input to the gate of the first NMOS transistor, An output is input to the gate of the first PMOS transistor, an output of the OR circuit is input to the gates of the second NMOS transistor and the third PMOS transistor, and an output of the eighth inverter is the first inverter. The second PMOS transistor and the third NMOS transistor are input to the gates.
請求項６にかかる発明のセレクタ回路は、請求項１、２、３、４又は５のいずれか１つに記載のアナログスイッチ回路をｎ個（ｎは３以上の整数）使用したセレクタ回路であって、前記ｎ個のアナログスイッチ回路の内のｎ−１個のアナログスイッチ回路を、ｎ−１個のセレクタ入力端子と１個のセレクタ出力端子の間に接続するとともに、残り１個のアナログスイッチ回路の入力端子と出力端子を前記セレクタ出力端子に共通接続し、且つ前記残り１個のアナログスイッチ回路のサイズを前記ｎ−１個のアナログスイッチ回路のサイズの１／２に設定したことを特徴とする。 A selector circuit according to a sixth aspect of the invention is a selector circuit using n analog switch circuits according to any one of the first, second, third, fourth, and fifth (n is an integer of 3 or more). N−1 analog switch circuits of the n analog switch circuits are connected between n−1 selector input terminals and one selector output terminal, and the remaining one analog switch is connected. An input terminal and an output terminal of the circuit are commonly connected to the selector output terminal, and the size of the remaining one analog switch circuit is set to ½ of the size of the n−1 analog switch circuits. And
本発明のアナログスイッチ回路によれば、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタのゲート電圧が変動するタイミングでは、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタのバックゲートがソースに接続されるので、閾値電圧の変動がない。このため、例えば２個以上のアナログスイッチ回路によりセレクタ回路を構成して、１個のアナログスイッチ回路をＯＮ状態にするとき同時に別の１個のアナログスイッチ回路をＯＦＦ状態にする切り替えタイミングにおいて、１個のアナログスイッチ回路がＯＮ状態からＯＦＦ状態に遷移するときに発生するチャージインジェクション電流と、別の１個のアナログスイッチ回路がＯＦＦ状態からＯＮ状態に遷移するときに発生するチャージインジェクション電流の差分を零にすることができる。したがって、セレクタ回路の負荷側に切り替えノイズが発生することはない。また、アナログスイッチ回路自体では、第１のＰＭＯＳトランジスタや第１のＮＭＯＳトランジスタのサイズを増大させることなくＯＮ抵抗を小さくして出力精度を高くできると共に、確実なＯＦＦ状態を実現できる。 According to the analog switch circuit of the present invention, the back gates of the first PMOS transistor and the first NMOS transistor are connected to the source at the timing when the gate voltages of the first PMOS transistor and the first NMOS transistor fluctuate. Therefore, there is no fluctuation of the threshold voltage. For this reason, for example, when a selector circuit is configured by two or more analog switch circuits and one analog switch circuit is turned on, at the same time another switching circuit is turned off, another analog switch circuit is turned off. The difference between the charge injection current that occurs when one analog switch circuit transitions from the ON state to the OFF state and the charge injection current that occurs when another analog switch circuit transitions from the OFF state to the ON state. Can be zero. Therefore, switching noise does not occur on the load side of the selector circuit. The analog switch circuit itself can reduce the ON resistance and increase the output accuracy without increasing the size of the first PMOS transistor or the first NMOS transistor, and can realize a reliable OFF state.
＜実施例１＞
図１に本発明の実施例１のアナログスイッチ回路の回路を示す。図７で説明した要素と同じ要素には同じ符号をつけた。１０はタイミング制御回路であり、入力端子１に接続されたインバータＩＮＶ１，ＩＮＶ２と、インバータＩＮＶ１の出力に接続されたＩＮＶ３と、インバータＩＮＶ２の出力に接続されたインバータＩＮＶ４とを備える。インバータＩＮＶ１の出力は端子Ａ−に、インバータＩＮＶ２の出力は端子Ｂ−に、インバータＩＮＶ３の出力は端子Ａ＋に、インバータＩＮＶ４の出力は端子Ｂ＋に、それぞれ接続されている。そして、インバータＩＮＶ１の閾値電圧はＶｔｈ１、インバータＩＮＶ２の閾値電圧はＶｔｈ２であり、Ｖｔｈ１＜Ｖｔｈ２の関係にある。インバータＩＮＶ３，ＩＮＶ４の閾値電圧はＶｔｈ１，Ｖｔｈ２のいずれでもよく、別の値であってもよい。
<Example 1>
FIG. 1 shows a circuit of an analog switch circuit according to the first embodiment of the present invention. The same elements as those described with reference to FIG. A timing control circuit 10 includes inverters INV1 and INV2 connected to the input terminal 1, INV3 connected to the output of the inverter INV1, and an inverter INV4 connected to the output of the inverter INV2. The output of the inverter INV1 is connected to the terminal A-, the output of the inverter INV2 is connected to the terminal B-, the output of the inverter INV3 is connected to the terminal A +, and the output of the inverter INV4 is connected to the terminal B +. The threshold voltage of the inverter INV1 is Vth1, the threshold voltage of the inverter INV2 is Vth2, and Vth1 <Vth2. The threshold voltages of the inverters INV3 and INV4 may be either Vth1 or Vth2, or may be different values.
２０はアナログスイッチ本体回路であり、ＰＭＯＳトランジスタＭＰ１のバックゲートとソースとの間にはＰＭＯＳトランジスタＭＰ２が、ＰＭＯＳトランジスタＭＰ１のバックゲートと高電位電源電圧ＶＤＤとの間にはＰＭＯＳトランジスタＭＰ３が、それぞれ接続されている。また、ＮＭＯＳトランジスタＭＮ１のバックゲートとソースとの間にはＮＭＯＳトランジスタＭＮ２が、ＮＭＯＳトランジスタＭＮ１のバックゲートと接地電圧ＧＮＤとの間にはＮＭＯＳトランジスタＭＮ３が、それぞれ接続されている。 Reference numeral 20 denotes an analog switch body circuit. A PMOS transistor MP2 is provided between the back gate and the source of the PMOS transistor MP1, and a PMOS transistor MP3 is provided between the back gate of the PMOS transistor MP1 and the high potential power supply voltage VDD. It is connected. An NMOS transistor MN2 is connected between the back gate and the source of the NMOS transistor MN1, and an NMOS transistor MN3 is connected between the back gate of the NMOS transistor MN1 and the ground voltage GND.
そして、タイミング制御回路１０の端子Ａ＋はトランジスタＭＰ１のゲートに、端子Ａ−はトランジスタＭＮ１のゲートに、それぞれ接続されている。また、端子Ｂ＋はトランジスタＭＰ２とＭＮ３のゲートに、端子Ｂ−はトランジスタＭＮ２とＭＰ３のゲートに、それぞれ接続されている。 The terminal A + of the timing control circuit 10 is connected to the gate of the transistor MP1, and the terminal A− is connected to the gate of the transistor MN1. The terminal B + is connected to the gates of the transistors MP2 and MN3, and the terminal B- is connected to the gates of the transistors MN2 and MP3.
さて、本実施例では、図２に示すような立上りと立下りに傾斜特性をもつ制御電圧Ｖａを制御端子３に入力させる。これにより、時刻ｔ１以前では、その電圧Ｖａが閾値電圧Ｖｔｈ１未満であるので、インバータＩＮＶ１，ＩＮＶ２の出力、つまり端子Ａ−，Ｂ−は“Ｈ”となっている。また、インバータＩＮＶ３，ＩＮＶ４の出力、つまり端子Ａ＋，Ｂ＋は“Ｌ”となっている。このため、トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２がＯＮ状態となり、トランジスタＭＰ３，ＭＮ３がＯＦＦ状態となり、アナログスイッチ本体回路２０はＯＮ状態となる。 In this embodiment, a control voltage Va having a slope characteristic at the rising edge and the falling edge as shown in FIG. Thereby, before time t1, the voltage Va is lower than the threshold voltage Vth1, and therefore the outputs of the inverters INV1 and INV2, that is, the terminals A− and B− are “H”. The outputs of the inverters INV3 and INV4, that is, the terminals A + and B + are “L”. Therefore, the transistors MP1, MP2, MN1, and MN2 are turned on, the transistors MP3 and MN3 are turned off, and the analog switch body circuit 20 is turned on.
このとき、トランジスタＭＰ１のバックゲートはＯＮ状態のトランジスタＭＰ２によりソースに接続され、トランジスタＭＮ１のバックゲートはＯＮ状態のトランジスタＭＮ２によりソースに接続される。このため、アナログスイッチ本体回路２０のＯＮ状態では、ＯＮ抵抗が低くなって入力端子１と出力端子２の間を通過する信号の歪を小さくでき、出力精度を高くすることができる。 At this time, the back gate of the transistor MP1 is connected to the source by the transistor MP2 in the ON state, and the back gate of the transistor MN1 is connected to the source by the transistor MN2 in the ON state. For this reason, when the analog switch body circuit 20 is in the ON state, the ON resistance becomes low, distortion of a signal passing between the input terminal 1 and the output terminal 2 can be reduced, and output accuracy can be increased.
時刻ｔ１では、制御電圧Ｖａが閾値電圧Ｖｔｈ１に到達するので、インバータＩＮＶ１の出力が“Ｈ”から“Ｌ”に反転して、端子Ａ＋が“Ｈ”に、端子Ａ−が“Ｌ”に変化する。このため、トランジスタＭＰ１，ＭＮ１がＯＮ状態からＯＦＦ状態に切り替わり、アナログスイッチ本体回路２０はＯＦＦ状態となる。このとき、端子Ｂ＋は“Ｌ”の状態を、端子Ｂ−は“Ｈ”の状態を継続する。よって、このとき、トランジスタＭＰ１，ＭＮ１は、ゲート電圧が変化したにも拘わらず、ソース電圧はバックゲート電圧と同じであり、その閾値電圧が変化することはない。 At time t1, since the control voltage Va reaches the threshold voltage Vth1, the output of the inverter INV1 is inverted from “H” to “L”, and the terminal A + changes to “H” and the terminal A− changes to “L”. To do. For this reason, the transistors MP1 and MN1 are switched from the ON state to the OFF state, and the analog switch body circuit 20 is turned OFF. At this time, the terminal B + remains in the “L” state, and the terminal B− continues in the “H” state. Therefore, at this time, although the gate voltages of the transistors MP1 and MN1 are changed, the source voltage is the same as the back gate voltage, and the threshold voltage thereof does not change.
時刻ｔ２では、制御電圧Ｖａが閾値電圧Ｖｔｈ２に到達するので、インバータＩＮＶ２の出力が“Ｈ”から“Ｌ”に反転して、端子Ｂ＋が“Ｈ”に、端子Ｂ−が“Ｌ”になる。このため、トランジスタＭＰ２，ＭＮ２がＯＦＦ状態になり、トランジスタＭＰ３，ＭＮ３がＯＮ状態になる。これにより、トランジスタＭＰ１のバックゲートはＯＮ状態のトランジスタＭＰ３により高電位電源電圧ＶＤＤに接続され、トランジスタＭＮ１のバックゲートはＯＮ状態のトランジスタＭＮ３により接地電圧ＧＮＤに接続される。この結果、トランジスタＭＰ１，ＭＮ１は完全なＯＦＦ状態に保持される。 At time t2, since the control voltage Va reaches the threshold voltage Vth2, the output of the inverter INV2 is inverted from “H” to “L”, the terminal B + becomes “H”, and the terminal B− becomes “L”. . For this reason, the transistors MP2 and MN2 are turned off, and the transistors MP3 and MN3 are turned on. Thereby, the back gate of the transistor MP1 is connected to the high potential power supply voltage VDD by the transistor MP3 in the ON state, and the back gate of the transistor MN1 is connected to the ground voltage GND by the transistor MN3 in the ON state. As a result, the transistors MP1 and MN1 are held in a complete OFF state.
時刻ｔ３では、制御電圧Ｖａが閾値電圧Ｖｔｈ２未満に低下するので、インバータＩＮＶ２の出力が“Ｌ”から“Ｈ”に反転し、端子Ｂ＋が“Ｌ”に、端子Ｂ−が“Ｈ”になる。このため、トランジスタＭＰ２，ＭＮ２がＯＮ状態になり、トランジスタＭＰ３，ＭＮ３がＯＦＦ状態になる。これにより、トランジスタＭＰ１のバックゲートはＯＮ状態のトランジスタＭＰ２によりソースに接続され、トランジスタＭＮ１のバックゲートはＯＮ状態のトランジスタＭＮ２によりソースに接続される。 At time t3, since the control voltage Va drops below the threshold voltage Vth2, the output of the inverter INV2 is inverted from “L” to “H”, the terminal B + becomes “L”, and the terminal B− becomes “H”. . For this reason, the transistors MP2 and MN2 are turned on, and the transistors MP3 and MN3 are turned off. Thereby, the back gate of the transistor MP1 is connected to the source by the transistor MP2 in the ON state, and the back gate of the transistor MN1 is connected to the source by the transistor MN2 in the ON state.
時刻ｔ４では、制御電圧Ｖａが閾値電圧Ｖｔｈ１未満に低下するので、インバータＩＮＶ１の出力が“Ｌ”から“Ｈ”に反転し、端子Ａ＋が“Ｌ”に、端子Ａ−が“Ｈ”になる。このため、トランジスタＭＰ１，ＭＮ１がＯＦＦ状態からＯＮ状態に切り替わり、アナログスイッチ本体回路２０はＯＮ状態となる。このとき、端子Ｂ＋は“Ｈ”の状態を、端子Ｂ−は“Ｌ”の状態を継続する。よって、このとき、トランジスタＭＰ１，ＭＮ１は、そのゲート電圧が変化したにも拘わらず、ソース電圧はバックゲート電圧と同じであり、その閾値電圧が変化することはない。 At time t4, since the control voltage Va drops below the threshold voltage Vth1, the output of the inverter INV1 is inverted from “L” to “H”, the terminal A + becomes “L”, and the terminal A− becomes “H”. . For this reason, the transistors MP1 and MN1 are switched from the OFF state to the ON state, and the analog switch body circuit 20 is turned ON. At this time, the terminal B + remains in the “H” state, and the terminal B− continues in the “L” state. Therefore, at this time, the transistors MP1 and MN1 have the same source voltage as the back gate voltage and the threshold voltage does not change even though the gate voltage has changed.
以上の結果、アナログスイッチ本体回路２０がＯＮ状態からＯＦＦ状態に切り替わり、あるいはＯＦＦ状態からＯＮ状態に切り替わるときに、トランジスタＭＰ１，ＭＮ１の閾値電圧は変化しないので、各トランジスタＭＰ１，ＭＮ１に充電／放電するの電荷量Ｑの変動は、ゲート電圧のみに依存する。したがって、本実施例のアナログスイッチ回路を図８で説明したセレクタ回路に適用して、アナログスイッチ回路ＳＷ１をＯＮ状態からＯＦＦ状態に切り替えると同時にアナログスイッチ回路ＳＷ２をＯＦＦ状態からＯＮ状態に切り替えるとき、チャージインジェクション電流はＩchannel- ＝Ｉchannel+ となって、差分電流ΔＩchannel＝０となり、セレクタ出力端子ＯＵＴに切り替えノイズは発生しない。 As a result, when the analog switch body circuit 20 is switched from the ON state to the OFF state, or from the OFF state to the ON state, the threshold voltages of the transistors MP1 and MN1 do not change, so that the transistors MP1 and MN1 are charged / discharged. The fluctuation of the charge amount Q depends only on the gate voltage. Therefore, when the analog switch circuit of the present embodiment is applied to the selector circuit described with reference to FIG. 8 and the analog switch circuit SW1 is switched from the ON state to the OFF state and the analog switch circuit SW2 is switched from the OFF state to the ON state, The charge injection current is Ichannel- = Ichannel + Thus, the differential current ΔIchannel = 0, and switching noise does not occur at the selector output terminal OUT.
このように、実施例１のアナログスイッチ回路では、これを２個用いてセレクタ回路を構成するとき、切り替えノイズが負荷側に発生することを抑制することができる。 As described above, in the analog switch circuit of the first embodiment, when two of these are used to form a selector circuit, switching noise can be suppressed from occurring on the load side.
＜実施例２＞
図３に実施例２のタイミング制御回路１０Ａを示す。このタイミング制御回路１０Ａは、インバータＩＮＶ５〜ＩＮＶ８、論理和回路ＯＲ１、論理積回路ＡＮＤ１から構成されている。インバータＩＮＶ５はヒステリシス型であり、出力が“Ｈ”から“Ｌ”に変化するときの閾値電圧がＶｔｈ５、出力が“Ｌ”から“Ｈ”に変化するときの閾値電圧がＶｔｈ３である。また、インバータＩＮＶ６の閾値電圧はＶｔｈ４である。各閾値電圧は、Ｖｔｈ３＜Ｖｔｈ４＜Ｖｔｈ５の関係にある。なお、インバータＩＮＶ７，ＩＮＶ８の閾値電圧は、Ｖｔｈ３，Ｖｔｈ４，Ｖｔｈ５のいずれでもよく、別の値であってもよい。
<Example 2>
FIG. 3 shows a timing control circuit 10A of the second embodiment. The timing control circuit 10A includes inverters INV5 to INV8, an OR circuit OR1, and an AND circuit AND1. The inverter INV5 is a hysteresis type, and the threshold voltage when the output changes from “H” to “L” is Vth5, and the threshold voltage when the output changes from “L” to “H” is Vth3. The threshold voltage of the inverter INV6 is Vth4. Each threshold voltage has a relationship of Vth3 <Vth4 <Vth5. Note that the threshold voltages of the inverters INV7 and INV8 may be any of Vth3, Vth4, and Vth5, or may be different values.
本実施例でも、図２で説明したのと同様に、立上りと立下りに傾斜特性をもつ制御電圧Ｖａを制御端子３に入力することで、図４に示すように、図２で説明したのと同様の電圧が端子Ａ＋，Ａ−，Ｂ＋，Ｂ−に生成する。 Also in this embodiment, as described with reference to FIG. 2, the control voltage Va having a slope characteristic at the rising edge and the falling edge is input to the control terminal 3 as shown in FIG. Are generated at terminals A +, A-, B +, B-.
ヒステリシス型のインバータＩＮＶ５の出力のノードＰ１には、制御電圧Ｖａが閾値電圧Ｖｔｈ５を超えると“Ｌ”となり、その後に閾値電圧Ｖｔｈ３を下回ると“Ｈ”となる電圧が発生する。また、インバータＩＮＶ６の出力のノードＰ２には、制御電圧Ｖａが閾値電圧Ｖｔｈ４を超えると“Ｌ”となり、閾値電圧Ｖｔｈ４を下回ると“Ｈ”となる電圧が発生する。よって、このノードＰ１，Ｐ２の電圧を論理和回路ＯＲ１、論理積回路ＡＮＤ１で処理した信号が出力する端子Ａ−、Ｂ-の電圧、それらをインバータＩＮＶ７，ＩＮＶ８で反転した信号が出力する端子Ａ＋，Ｂ＋の電圧は、図２で説明したのと同じ電圧となる。 At the output node P1 of the hysteresis type inverter INV5, a voltage that becomes “L” when the control voltage Va exceeds the threshold voltage Vth5 and subsequently becomes “H” when it falls below the threshold voltage Vth3 is generated. Further, a voltage that becomes “L” when the control voltage Va exceeds the threshold voltage Vth4 and becomes “H” when it falls below the threshold voltage Vth4 is generated at the node P2 of the output of the inverter INV6. Therefore, the voltages of the nodes A1 and B− output from signals obtained by processing the voltages of the nodes P1 and P2 by the logical sum circuit OR1 and the logical product circuit AND1, and the terminal A + from which signals obtained by inverting them by the inverters INV7 and INV8 are output. , B + are the same voltages as described in FIG.
よって、本実施例のタイミング制御回路１０Ａをタイミング制御回路１０に代えて使用するアナログスイッチ回路でも、実施例１のアナログスイッチ回路と同様に、これを２個用いてセレクタ回路を構成する際に、切り替えノイズが負荷側に発生することを抑制することができる。 Therefore, even in an analog switch circuit that uses the timing control circuit 10A of this embodiment in place of the timing control circuit 10, as in the case of the analog switch circuit of the first embodiment, when two are used to form a selector circuit, Generation of switching noise on the load side can be suppressed.
＜実施例３＞
図５に実施例１のアナログスイッチ回路を使用したセレクタ回路を示す。このセレクタ回路は、前記実施例１で説明したアナログスイッチ回路をｎ個（ｎは３以上の整数）のアナログスイッチ回路ＳＷ１〜ＳＷｎ-１のそれぞれとして使用するものである。１〜ｎ−１番目のアナログスイッチ回路ＳＷ１〜ＳＷｎ-１は、ｎ−１個のセレクタ入力端子ＩＮ１〜ＩＮｎ-１と１個のセレクタ出力端子ＯＵＴの間に接続し、ｎ番目のアナログスイッチ回路ＳＷｎはその両端（入力端子１と出力端子２）をセレクタ出力端子ＯＵＴに接続している。ｎ番目のアナログスイッチ回路ＳＷｎは、他のアナログスイッチ回路ＳＷ１〜ＳＷｎ-１よりも、そのトランジスタＭＰ１，ＭＮ１のサイズ比（Ｗ／Ｌ）が１／２に設定されている。
<Example 3>
FIG. 5 shows a selector circuit using the analog switch circuit of the first embodiment. This selector circuit uses the analog switch circuit described in the first embodiment as each of n (n is an integer of 3 or more) analog switch circuits SW1 to SWn-1. The 1st to (n-1) th analog switch circuits SW1 to SWn-1 are connected between the (n-1) selector input terminals IN1 to INn-1 and one selector output terminal OUT, and the nth analog switch circuit. SWn has its both ends (input terminal 1 and output terminal 2) connected to the selector output terminal OUT. The n-th analog switch circuit SWn has a size ratio (W / L) of its transistors MP1 and MN1 set to ½ that of the other analog switch circuits SW1 to SWn-1.
図５のセレクタ回路は、アナログスイッチ回路ＳＷ１〜ＳＷｎの内の必ずいずれか１つがＯＮ状態となるように切り替えられる。このとき、切り替えノイズが負荷側に発生することを抑制することができる。 The selector circuit in FIG. 5 is switched so that any one of the analog switch circuits SW1 to SWn is in an ON state. At this time, generation of switching noise on the load side can be suppressed.
ｎ番目のアナログスイッチ回路ＳＷｎは、その他のアナログスイッチ回路ＳＷ１〜ＳＷｎ-１のすべてがＯＦＦ状態となるときに、ＯＦＦ状態からＯＮ状態となるよう切り替えられる。また、スイッチＳＷ１〜ＳＷｎ-１のすべてがＯＦＦ状態にある状態からいずれか１個がＯＮ状態になるときに、ＯＮ状態からＯＦＦ状態となるように切り替えられる。 The nth analog switch circuit SWn is switched from the OFF state to the ON state when all of the other analog switch circuits SW1 to SWn-1 are in the OFF state. Further, when any one of the switches SW1 to SWn-1 is turned on from the state where the switches SW1 to SWn-1 are all turned off, the switch is switched from the on state to the off state.
このｎ番目のアナログスイッチ回路ＳＷｎは、そのサイズが前記したように他のアナログスイッチ回路ＳＷ１〜ＳＷｎ-１に対して１／２である。よって、ＯＮ状態からＯＦＦ状態への切り替え時は、片方の端子からチャージインジェクション電流Ｉchannel-／２ が流出するので、両方の端子に流出するチャージインジェクション電流はＩchannel-となる。また、ＯＦＦ状態からＯＮ状態への切り替え時は、片方の端子からチャージインジェクション電流Ｉchannel+／２ が流入するので、両方の端子から流入するチャージインジェクション電流はＩchannel+となる。 As described above, the n-th analog switch circuit SWn has a size that is 1/2 that of the other analog switch circuits SW1 to SWn-1. Therefore, when switching from the ON state to the OFF state, the charge injection current Ichannel− / 2 flows out from one terminal, so the charge injection current flowing out to both terminals becomes Ichannel−. Further, when switching from the OFF state to the ON state, the charge injection current Ichannel + / 2 flows from one terminal, so the charge injection current flowing from both terminals becomes Ichannel +.
よって、アナログスイッチ回路ＳＷ１〜ＳＷｎ-１の内のＯＮ状態にあった唯一の１個がＯＦＦ状態に切り替わるときに、アナログスイッチ回路ＳＷｎがＯＦＦ状態からＯＮ状態に切り替わることで、チャージインジェクション電流Ｉchannel-とＩchannel+がキャンセルされ、切り替えノイズの発生が防止される。また、アナログスイッチ回路ＳＷ１〜ＳＷｎ-１のすべてがＯＦＦ状態にある状態からその内の１個がＯＮ状態に切り替わるときに、アナログスイッチ回路ＳＷｎがＯＮ状態からＯＦＦ状態に切り替わることで、同様に切り替えノイズの発生が防止される。 Therefore, when only one of the analog switch circuits SW1 to SWn-1 is in the ON state, the analog switch circuit SWn is switched from the OFF state to the ON state, so that the charge injection current Ichannel- And Ichannel + are canceled, and switching noise is prevented. Similarly, when one of the analog switch circuits SW1 to SWn-1 is switched from the OFF state to the ON state, the analog switch circuit SWn is switched from the ON state to the OFF state. Generation of noise is prevented.
本発明のアナログスイッチ回路は、セレクタ回路や抵抗ラダー形式の電子ボリウム等を含むオーディオ製品に好適である。 The analog switch circuit of the present invention is suitable for audio products including a selector circuit, a resistance ladder type electronic volume, and the like.
１：入力端子、２：出力端子、３：制御端子
１０：タイミング制御回路、２０，２０Ａ：アナログスイッチ本体回路
1: input terminal, 2: output terminal, 3: control terminal 10: timing control circuit, 20, 20A: analog switch body circuit
Claims (6)
前記第１のＰＭＯＳトランジスタは、ＯＮ状態からＯＦＦ状態に切り替えられるとき、その切り替えの後に、バックゲートがソースへの接続から高電位電源電圧への接続に切り替えられ、ＯＦＦ状態からＯＮ状態に切り替えられるとき、その切り替えの前に、前記バックゲートが高電位電源電圧への接続からソースへの接続に切り替えられ、
前記第１のＮＭＯＳトランジスタは、ＯＮ状態からＯＦＦ状態に切り替えられるとき、その切り替えの後に、バックゲートがソースへの接続から低電位電源電圧への接続に切り替えられ、ＯＦＦ状態からＯＮ状態に切り替えられるとき、その切り替えの前に、前記バックゲートが低電位電源電圧への接続からソースへの接続に切り替えられる、
ことを特徴とするアナログスイッチ回路。 In an analog switch circuit including a first PMOS transistor and a first NMOS transistor connected in parallel between an input terminal and an output terminal and simultaneously controlled to be in an ON state or an OFF state,
When the first PMOS transistor is switched from the ON state to the OFF state, after the switching, the back gate is switched from the connection to the source to the connection to the high potential power supply voltage, and is switched from the OFF state to the ON state. When the switching is performed, the back gate is switched from the connection to the high potential power supply voltage to the connection to the source.
When the first NMOS transistor is switched from the ON state to the OFF state, after the switching, the back gate is switched from the connection to the source to the connection to the low potential power supply voltage, and is switched from the OFF state to the ON state. When the switching is performed, the back gate is switched from the connection to the low-potential power supply voltage to the connection to the source.
An analog switch circuit characterized by that.
入力する制御電圧により前記第１乃至第３のＰＭＯＳトランジスタと前記第１乃至第３のＮＭＯＳトランジスタのＯＮ状態／ＯＦＦ状態を制御するタイミング制御回路を備え、
該タイミング制御回路は、
入力する制御電圧が低電位から高電位に変化するとき、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタをＯＮ状態からＯＦＦ状態に制御させた後に、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタをＯＮ状態からＯＦＦ状態に制御するとともに、前記第３のＰＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタをＯＦＦ状態からＯＮ状態に制御し、
前記制御電圧が前記高電位から低電位に変化するとき、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタをＯＦＦ状態からＯＮ状態に制御するとともに、前記第３のＰＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタをＯＮ状態からＯＦＦ状態に制御させた後に、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタをＯＮ状態からＯＮ状態に制御させる、
ことを特徴とするアナログスイッチ回路。 The analog switch circuit according to claim 2,
A timing control circuit for controlling ON / OFF states of the first to third PMOS transistors and the first to third NMOS transistors according to an input control voltage;
The timing control circuit includes:
When the input control voltage changes from a low potential to a high potential, the first PMOS transistor and the first NMOS transistor are controlled from an ON state to an OFF state, and then the second PMOS transistor and the second PMOS transistor are controlled. And the third PMOS transistor and the third NMOS transistor are controlled from the OFF state to the ON state.
When the control voltage changes from the high potential to the low potential, the second PMOS transistor and the second NMOS transistor are controlled from the OFF state to the ON state, and the third PMOS transistor and the third PMOS transistor are controlled. After the NMOS transistor is controlled from the ON state to the OFF state, the first PMOS transistor and the first NMOS transistor are controlled from the ON state to the ON state.
An analog switch circuit characterized by that.
前記タイミング制御回路は、前記制御電圧が入力し第１の閾値電圧を有する第１のインバータと、前記制御電圧が入力し前記第１の閾値電圧よりも高い第２の閾値電圧を有する第２のインバータと、前記第１のインバータの出力が入力する第３のインバータと、前記第２のインバータの出力が入力する第４のインバータとを備え、
前記第１のインバータの出力が前記第１のＮＭＯＳトランジスタのゲートに入力し、
前記第３のインバータの出力が前記第１のＰＭＯＳトランジスタのゲートに入力し、
前記第２のインバータの出力が前記第２のＮＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタのゲートに入力し、
前記第４のインバータの出力が前記第２のＰＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタのゲートに入力する、
ことを特徴とするアナログスイッチ回路。 The analog switch circuit according to claim 3,
The timing control circuit includes a first inverter that receives the control voltage and has a first threshold voltage, and a second inverter that receives the control voltage and has a second threshold voltage higher than the first threshold voltage. An inverter; a third inverter that receives the output of the first inverter; and a fourth inverter that receives the output of the second inverter;
The output of the first inverter is input to the gate of the first NMOS transistor;
The output of the third inverter is input to the gate of the first PMOS transistor;
The output of the second inverter is input to the gates of the second NMOS transistor and the third PMOS transistor,
The output of the fourth inverter is input to the gates of the second PMOS transistor and the third NMOS transistor;
An analog switch circuit characterized by that.
前記タイミング制御回路は、前記制御電圧が低電位から高電位に変化するとき出力電圧を高電圧から低電圧に変化させる第３の閾値電圧と前記制御電圧が高電位から低電位に変化するときに出力電圧を低電圧から高電圧に変化させる前記第３の閾値電圧よりも高い第５の閾値電圧とを有するヒステリシス型の第５のインバータと、前記制御電圧が入力し前記第３の閾値電圧より高く前記第５の閾値電圧より低い第４の閾値電圧を有する第６のインバータと、前記第５のインバータの出力および前記第６のインバータの出力が入力する論理和回路と、前記第５のインバータの出力および前記第６のインバータの出力が入力する論理積回路と、前記論理積回路の出力が入力する第７のインバータと、前記論理和回路の出力が入力する第８のインバータとを備え、
前記論理積回路の出力が前記第１のＮＭＯＳトランジスタのゲートに入力し、
前記第７のインバータの出力が前記第１のＰＭＯＳトランジスタのゲートに入力し、
前記論理和回路の出力が前記第２のＮＭＯＳトランジスタと前記第３のＰＭＯＳトランジスタのゲートに入力し、
前記第８のインバータの出力が前記第２のＰＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタのゲートに入力する、
ことを特徴とするアナログスイッチ回路。 The analog switch circuit according to claim 3,
The timing control circuit includes a third threshold voltage for changing an output voltage from a high voltage to a low voltage when the control voltage changes from a low potential to a high potential, and a timing when the control voltage changes from a high potential to a low potential. A hysteresis type fifth inverter having a fifth threshold voltage higher than the third threshold voltage for changing the output voltage from a low voltage to a high voltage, and the control voltage is inputted to the fifth threshold voltage. A sixth inverter having a fourth threshold voltage which is higher than the fifth threshold voltage, an OR circuit to which the output of the fifth inverter and the output of the sixth inverter are input, and the fifth inverter And an output of the sixth inverter, a seventh inverter to which the output of the AND circuit is input, and an eighth inverter to which the output of the OR circuit is input. And a motor,
The output of the AND circuit is input to the gate of the first NMOS transistor,
The output of the seventh inverter is input to the gate of the first PMOS transistor;
The output of the OR circuit is input to the gates of the second NMOS transistor and the third PMOS transistor,
The output of the eighth inverter is input to the gates of the second PMOS transistor and the third NMOS transistor;
An analog switch circuit characterized by that.
前記ｎ個のアナログスイッチ回路の内のｎ−１個のアナログスイッチ回路を、ｎ−１個のセレクタ入力端子と１個のセレクタ出力端子の間に接続するとともに、残り１個のアナログスイッチ回路の入力端子と出力端子を前記セレクタ出力端子に共通接続し、且つ前記残り１個のアナログスイッチ回路のサイズを前記ｎ−１個のアナログスイッチ回路のサイズの１／２に設定したことを特徴とするセレクタ回路。 A selector circuit using n analog switch circuits according to any one of claims 1, 2, 3, 4 or 5 (n is an integer of 3 or more),
Of the n analog switch circuits, n-1 analog switch circuits are connected between n-1 selector input terminals and one selector output terminal, and the remaining one analog switch circuit is connected. An input terminal and an output terminal are commonly connected to the selector output terminal, and the size of the remaining one analog switch circuit is set to ½ of the size of the n−1 analog switch circuits. Selector circuit.
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