JP2015532530A - Flexible and efficient input / output circuit elements for integrated circuits - Google Patents

Flexible and efficient input / output circuit elements for integrated circuits Download PDF

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Abstract

集積回路のフレキシブルで実装効率の良いＩ／Ｏ設計は、回路設計を単純化し、設計時間を短縮する。１つの態様では、パッドに用いるＥＳＤ保護回路素子をこれらのパッド自身の下部に配置することで、信号Ｉ／Ｏバッファのみを残して、電源供給パッド用のセルは部分的に除去される。信号Ｉ／Ｏバッファに接続されたパッドは、カスタム回路素子に合わせて信号Ｉ／Ｏパッドか電源供給パッドのいずれかになり得る。カスタム回路素子は、あるバンク内の信号Ｉ／Ｏバッファは別のバンクの信号Ｉ／Ｏバッファの電源条件とは異なる電源条件を共有するような、フレキシブルなバンク構造をもたらす。バンクの数及び各バンクに属する信号Ｉ／Ｏバッファの数は、柔軟に決定される。カスタム回路素子は、例えば、ワイヤ・ボンディング、フリップチップボンディング、又はその他の種類のボンディングのような異なるパッケージ技術を用いてＩＣパッドが構成されるような、柔軟なパッド選択肢をもたらす。【選択図】図２Flexible and efficient mounting I / O design for integrated circuits simplifies circuit design and reduces design time. In one embodiment, the ESD protection circuit elements used for the pads are disposed under the pads themselves, so that the cells for the power supply pads are partially removed, leaving only the signal I / O buffer. The pad connected to the signal I / O buffer can be either a signal I / O pad or a power supply pad, depending on the custom circuit element. Custom circuit elements provide a flexible bank structure in which a signal I / O buffer in one bank shares a power supply condition different from that of another bank's signal I / O buffer. The number of banks and the number of signal I / O buffers belonging to each bank are determined flexibly. Custom circuit elements provide flexible pad options such that the IC pads are configured using different packaging technologies such as wire bonding, flip chip bonding, or other types of bonding. [Selection] Figure 2

Description

本発明は、集積回路（ＩＣ）に用いる入出力（Ｉ／Ｏ）回路素子に関する。   The present invention relates to input / output (I / O) circuit elements for use in integrated circuits (ICs).

複雑な集積回路では、しばしばＩ／Ｏが制限される。必要となる数のＩ／Ｏを収容するために集積回路が複雑ではない場合に要求されるサイズを超えてダイサイズが増大することとなる。一般的に、集積回路、特にＩ／Ｏが制限された集積回路については、集積回路のＩ／Ｏ部の設計が困難で手間がかかることが多い。さらには、製品設計の周期が短いことで、集積回路設計の周期も短いことが要求される。複雑でＩ／Ｏが制限された集積回路も含めた集積回路の設計時間と労力を削減するためには、新たなアプローチが必要とされる。   In complex integrated circuits, I / O is often limited. The die size will increase beyond what is required when the integrated circuit is not complex to accommodate the required number of I / Os. In general, for an integrated circuit, particularly an integrated circuit in which I / O is limited, it is often difficult and troublesome to design an I / O portion of the integrated circuit. Furthermore, since the product design cycle is short, the integrated circuit design cycle is also required to be short. New approaches are needed to reduce the design time and effort of integrated circuits, including complex and I / O limited integrated circuits.

図１は、既存技術による例示的なＩＣダイのＩ／Ｏ回路素子の部分３００のレイアウトを上面から示す。ＩＣダイの外周の任意の辺に沿ってＩ／Ｏ回路素子３００を配置することができる。Ｉ／Ｏ回路素子３００は、同軸中心状にボンドパッドの２つの列を有する。すなわち、内側のパッド列１及び外側のパッド列２である。外周辺に沿ったパッドの配置は、２つの列の間でずらされている。ワイヤ・ボンディング工程では、内列１にある任意のボンドパッドがワイヤで接続されるよりも前に外列２に沿った全てのパッドがワイヤにより接続されることが典型的であるが、その逆もありうる。この配置により、ワイヤ・ボンディング装置の性能（最少パッドピッチ）を超えることなくより高密度にＩ／Ｏパッドを詰め込むことが可能となる。   FIG. 1 shows a layout of an I / O circuit element portion 300 of an exemplary IC die according to existing technology from the top. The I / O circuit element 300 can be disposed along any side of the outer periphery of the IC die. The I / O circuit element 300 has two rows of bond pads coaxially centered. That is, the inner pad row 1 and the outer pad row 2. The arrangement of pads along the outer periphery is shifted between the two rows. In a wire bonding process, it is typical that all pads along the outer row 2 are connected by wires before any bond pads in the inner row 1 are connected by wires, but vice versa. There is also a possibility. With this arrangement, it is possible to pack I / O pads at a higher density without exceeding the performance (minimum pad pitch) of the wire bonding apparatus.

図１中のボンドパッドは、信号ボンドパッド（ＳＩＧ）２０１と電源・接地ボンドパッドを有する。電源・接地ボンドパッドは、順に、集積回路のコアロジック部に用いる電源ボンドパッド（ＶＣＣ ＣＯＲＥ）２０４、集積回路のコアロジック部に用いる接地ボンドパッド（ＶＳＳ ＣＯＲＥ）２０５、集積回路のＩ／Ｏ部に用いる電源ボンドパッド（ＶＣＣ ＩＯ）２０２、及び集積回路のＩ／Ｏ部に用いる接地ボンドパッド（ＶＳＳ ＩＯ）２０３を有する。前述した各パッドは、区別された信号用Ｉ／Ｏセル（ＳＩＧ ＩＯ）２１１、コアロジック電源Ｉ／Ｏセル（ＶＣＣ ＣＯＲＥ）２１４、コアロジック接地セル（ＶＳＳ ＣＯＲＥ）２１５、Ｉ／Ｏ電源セル（ＶＣＣ ＩＯ）２１２、及びＩ／Ｏ接地セル（ＶＳＳ ＩＯ）２１３を有するＩ／Ｏセル１３０の対応する１つのセルに接続される。４つの電源・接地セル１３０の主な機能は、接続している電源・接地パッドに対する静電気放電（ＥＳＤ）保護と、Ｉ／Ｏセルのグループ（ＳＩＧ ＩＯ）２１１への電源供給及び接地を行うことである。   The bond pad in FIG. 1 has a signal bond pad (SIG) 201 and a power / ground bond pad. The power supply / ground bond pads are, in order, a power supply bond pad (VCC CORE) 204 used for the core logic part of the integrated circuit, a ground bond pad (VSS CORE) 205 used for the core logic part of the integrated circuit, and an I / O part of the integrated circuit. A power supply bond pad (VCC IO) 202 used for the semiconductor integrated circuit and a ground bond pad (VSS IO) 203 used for the I / O portion of the integrated circuit. Each of the pads described above includes a signal I / O cell (SIG IO) 211, a core logic power I / O cell (VCC CORE) 214, a core logic ground cell (VSS CORE) 215, an I / O power cell ( VCC IO) 212 and one corresponding cell of I / O cell 130 having I / O ground cell (VSS IO) 213. The main functions of the four power / ground cells 130 are to provide electrostatic discharge (ESD) protection for the connected power / ground pads, and to supply power to and ground the I / O cell group (SIG IO) 211. It is.

各セル１３０は、１つのＩ／Ｏスロットを占有し、そのＩ／Ｏスロット同士は所定のピッチで離れている。複雑な集積回路では、典型的には、Ｉ／Ｏパッドのおよそ３０％が電源・接地パッドになり、それに対応した割合のセル１３０が電源・接地セルとなる。   Each cell 130 occupies one I / O slot, and the I / O slots are separated by a predetermined pitch. In complex integrated circuits, typically about 30% of the I / O pads are power / ground pads and a corresponding percentage of cells 130 are power / ground cells.

集積回路の既知のＩ／Ｏ回路素子の部分の図である。FIG. 2 is a diagram of portions of known I / O circuit elements of an integrated circuit. 集積回路のフレキシブルで実装効率の良いＩ／Ｏ回路素子の部分の図である。It is a figure of the part of the flexible I / O circuit element of the integrated circuit with good mounting efficiency. 図２のＩ／Ｏ回路素子の単一の外周セルのレイアウトの上面図である。FIG. 3 is a top view of a layout of a single peripheral cell of the I / O circuit element of FIG. 2. マスクプログラミングに従った図２のＩ／Ｏ回路素子の外周セルのインスタンスのレイアウトの上面図である。FIG. 3 is a top view of a layout of instances of peripheral cells of the I / O circuit element of FIG. 2 according to mask programming. 図４Ａの外周セルの断面図である。FIG. 4B is a cross-sectional view of the angular cell in FIG. 4A. 図４Ａの外周セルの他の断面図である。FIG. 4B is another cross-sectional view of the angular cell in FIG. 4A. マスクプログラミングに従った図２のＩ／Ｏ回路素子の外周セルの他のインスタンスのレイアウトの上面図である。FIG. 4 is a top view of the layout of another instance of the peripheral cell of the I / O circuit element of FIG. 2 according to mask programming. 図４Ｄの外周セルの断面図である。It is sectional drawing of the angular cell of FIG. 4D. 図４Ｄの外周セルの他の断面図である。FIG. 4D is another cross-sectional view of the angular cell in FIG. 4D. マスクプログラムされた１つの構成に従ったパッド配置を示した、外周セルのグループの図である。FIG. 4 is a group of angular cells showing a pad arrangement according to one mask programmed configuration. マスクプログラムされた他の構成に従ったパッド配置を示した、外周セルのグループの図である。FIG. 7 is a group of angular cells showing a pad arrangement according to another mask programmed configuration. マスクプログラムされたさらに他の構成に従ったパッド配置を示した、外周セルのグループの図である。FIG. 6 is a diagram of a group of angular cells showing a pad arrangement according to yet another configuration programmed with a mask. マスクプログラムされた１つのＩ／Ｏバンク配置を示したＩＣの平面図である。FIG. 6 is a plan view of an IC showing one mask programmed I / O bank arrangement. マスクプログラムされた他のＩ／Ｏバンク配置を示したＩＣの平面図である。FIG. 6 is a plan view of an IC showing another mask programmed I / O bank arrangement. フリップチップマスクプログラミングの選択肢に従って構成されるＩ／Ｏ回路素子の図である。FIG. 5 is a diagram of an I / O circuit element configured according to flip-chip mask programming options. ワイヤ・ボンディングマスクプログラミングの選択肢に従って構成されるＩ／Ｏパッドを有するＩＣの図である。FIG. 6 is a diagram of an IC having I / O pads configured in accordance with wire bonding mask programming options. フリップチップボンディングマスクプログラミングの選択肢に従って構成されるＩ／Ｏパッドを有するＩＣの図である。FIG. 6 is a diagram of an IC having I / O pads configured in accordance with flip chip bonding mask programming options.

本発明は、付加された図面と併せて以下の詳細な説明からさらに理解される。集積回路のフレキシブルで実装効率の良いＩ／Ｏ設計は、回路設計を単純化し、設計時間を短縮する。１つの態様では、パッドに用いるＥＳＤ回路素子をこれらのパッド自身の下部に配置することで、信号Ｉ／Ｏバッファのみを残して、電源供給パッド用のセルは部分的に除去される。信号Ｉ／Ｏバッファに接続されたパッドは、カスタム回路素子に合わせて信号Ｉ／Ｏパッドか電源供給パッドのいずれかになり得る。カスタム回路素子はまた、あるバンク内の信号Ｉ／Ｏバッファは別のバンクの信号Ｉ／Ｏバッファの電源条件とは異なる電源条件を共有するような、フレキシブルなバンク構造をもたらす。バンクの数及び各バンクに属する信号Ｉ／Ｏバッファの数は、柔軟に決定される。カスタム回路素子はまた、例えば、ワイヤ・ボンディング、フリップチップボンディング、又はその他の種類のボンディングでＩＣパッドが構成できるような、柔軟なパッド選択肢ももたらす。   The invention will be further understood from the following detailed description in conjunction with the accompanying drawings. Flexible and efficient mounting I / O design for integrated circuits simplifies circuit design and reduces design time. In one embodiment, the ESD circuit elements used for the pads are disposed below the pads themselves, so that the cells for the power supply pads are partially removed, leaving only the signal I / O buffer. The pad connected to the signal I / O buffer can be either a signal I / O pad or a power supply pad, depending on the custom circuit element. Custom circuit elements also provide a flexible bank structure in which signal I / O buffers in one bank share power supply conditions that are different from those of signal I / O buffers in another bank. The number of banks and the number of signal I / O buffers belonging to each bank are determined flexibly. Custom circuit elements also provide flexible pad options such that the IC pads can be configured with, for example, wire bonding, flip chip bonding, or other types of bonding.

フレキシブルで実装効率の良いレイアウト
本発明のフレキシブルで実装効率の良いＩ／Ｏ回路素子の一態様では、図１の電源・接地セルの除去を含む。 Flexible and Mounting Efficiency Layout One aspect of the flexible and mounting efficiency I / O circuit element of the present invention includes the removal of the power / ground cell of FIG.

図２に参照のとおり、あるＩＣのＩ／Ｏ回路素子の部分４００のレイアウトを上面から見た図が示されている。Ｉ／Ｏ回路素子４００は、３つの電源・接地パッドの外列４１０（すなわち、列３）を有する。また、Ｉ／Ｏ回路素子４００は、３つの中立的な（uncommitted）パッドの中列４２０Ａ（すなわち、列２）及び３つの中立的なパッドの内列４２０Ｂ（すなわち、列１）も有する。中立的なパッド４２０の多くは、Ｉ／Ｏ信号を取り扱うためにマスクプログラム（すなわち、プログラム、コミット、コンフィギュレーション、又はパーソナライズ）される。いくつかは使用されない可能性もあり、いくつかは電源・接地ラインとして使用されうる。Ｉ／Ｏ回路素子４００はまた、その１つずつが３つの電源・接地パッド４１０の各々に電気的に接続される３つの静電気放電（ＥＳＤ）保護回路、例えば、ＥＳＤ保護回路４６０Ｃも有する。   As shown in FIG. 2, a view of the layout of a part 400 of an I / O circuit element of an IC is shown from above. The I / O circuit element 400 has three outer rows 410 of power / ground pads (ie, row 3). The I / O circuit element 400 also has a middle row 420A (ie, row 2) of three uncommitted pads and an inner row 420B (ie, row 1) of three neutral pads. Many of the neutral pads 420 are mask programmed (ie, programmed, committed, configured, or personalized) to handle I / O signals. Some may not be used and some may be used as power / ground lines. The I / O circuit element 400 also includes three electrostatic discharge (ESD) protection circuits, for example, an ESD protection circuit 460C, one of which is electrically connected to each of the three power / ground pads 410.

Ｉ／Ｏ回路素子４００はまた、６つの信号（ＳＩＧ）Ｉ／Ｏセル、又はＩ／Ｏバッファも有する。これらは、列１にある３つの中立的なパッド４２０Ｂに電気的に接続される３つの列１信号Ｉ／Ｏ（ＲＯＷ１ＳＩＧＩ／Ｏ）セル４５０Ａ、４５０Ｂ、及び４５０Ｃを有する。ＳＩＧＩ／Ｏセルはまた、列２にある３つの中立的なパッド４２０Ａに電気的に接続される３つの列２信号Ｉ／Ｏ（ＲＯＷ２ＳＩＧＩ／Ｏ）セル４４０Ａ、４４０Ｂ、及び４４０Ｃも有する。このように、各中立的なパッド４２０はセル４４０又はセル４５０のいずれかに電気的に接続される。Ｉ／Ｏ回路素子４００は、互い違いに三列という設計でボンドパッドを配置する。そのパッド位置は、内列１と外列３の間で、ダイの外周辺に沿って、一列である。そのパッド位置は、中列２と列１及び列３の両列にあるパッドとの間で互い違い（すなわち、配置のずれ）になる。   The I / O circuit element 400 also has six signal (SIG) I / O cells, or I / O buffers. They have three column 1 signal I / O (ROW1SIGI / O) cells 450A, 450B, and 450C that are electrically connected to three neutral pads 420B in column 1. The SIGI / O cell also has three column 2 signal I / O (ROW2SIGI / O) cells 440A, 440B, and 440C that are electrically connected to the three neutral pads 420A in column 2. In this way, each neutral pad 420 is electrically connected to either cell 440 or cell 450. In the I / O circuit element 400, bond pads are arranged in a design of three rows alternately. The pad position is in a row between the inner row 1 and the outer row 3 along the outer periphery of the die. The pad positions are staggered between the middle row 2 and the pads in both rows 1 and 3 (ie, misalignment).

３つの電源・接地パッド４１０は各々、ＥＳＤ保護回路４６０の対応するインスタンスと電気的に接続される。各ＥＳＤ保護回路４６０は、１つ以上の中立的なパッド４２０の下部におおむね配置される。この方法により、Ｉ／Ｏ回路素子４００は任意の電源・接地外周セルの必要性を有利に排除する。このように、Ｉ／Ｏ回路素子４００は、パッドが制限されるＩＣに対して必要とされるＩ／Ｏダイ面積を有利に削減する。   Each of the three power / ground pads 410 is electrically connected to a corresponding instance of the ESD protection circuit 460. Each ESD protection circuit 460 is generally disposed below one or more neutral pads 420. In this way, the I / O circuit element 400 advantageously eliminates the need for any power / ground peripheral cell. Thus, the I / O circuit element 400 advantageously reduces the I / O die area required for a pad limited IC.

６つのＳＩＧＩ／Ｏセル４４０又は４５０の各々の機能は、マスクプログラミングの手法により決定される。各セルの機能は、他の任意のＳＩＧＩ／Ｏセルの機能とは独立して決定される。マスクプログラマブルＩＣの場合、ウエハー製造工程の初期部は、ロアーマスクと呼ばれるマスクセットを通じて制御される。ウエハー製造工程の後期部は、レイトマスクと呼ばれるマスクセットを用いて制御される。例えば、現代のＩＣは、そのウエハー製造工程の異なるステップで３０又は４０の異なるマスクを使用するが、それに対して、所定の各ＩＣ設計をカスタマイズするためにたった１から例えば４までのマスクのみが必要とされうる。   The function of each of the six SIGI / O cells 440 or 450 is determined by a mask programming technique. The function of each cell is determined independently of the function of any other SIGI / O cell. In the case of a mask programmable IC, the initial part of the wafer manufacturing process is controlled through a mask set called a lower mask. The latter part of the wafer manufacturing process is controlled using a mask set called a late mask. For example, modern ICs use 30 or 40 different masks at different steps in their wafer manufacturing process, whereas only 1 to 4 masks, for example, to customize each given IC design. May be needed.

ウエハー製造工程の後期部では、マスクプログラミングはＳＩＧＩ／Ｏセル４４０又は４５０の各インスタンスの機能性を決定する。１つの実施形態では、マスクプログラミングによって独立に選択できるそれらの各セルの機能は、次の一連の機能から選択できる。すなわち、（１）その特定のＳＩＧＩ／Ｏパッドのインスタンスに対応する特定の中立的なパッド４２０から入力信号を受ける機能、（２）パッド４２０に出力信号を供給する機能、（３）入力信号を受け、かつ、パッド４２０に出力信号を供給する機能、又は（４）ＩＣ内の電源・接地ラインの１つにパッド４２０を接続する機能、である。様々な発明の実施形態において、先に述べたＳＩＧＩ／Ｏセルのようなセルは、その一連の機能のより大きな範囲、又はより小さな範囲のマスクプログラマビリティを有することができる。   In later stages of the wafer manufacturing process, mask programming determines the functionality of each instance of SIGI / O cell 440 or 450. In one embodiment, the function of each of those cells that can be independently selected by mask programming can be selected from the following set of functions. (1) a function of receiving an input signal from a specific neutral pad 420 corresponding to the instance of the specific SIGI / O pad, (2) a function of supplying an output signal to the pad 420, and (3) an input signal And (4) a function of connecting the pad 420 to one of the power / ground lines in the IC. In various inventive embodiments, a cell, such as the SIGI / O cell described above, can have a larger range of functions or a smaller range of mask programmability.

Ｉ／Ｏ回路素子４００内の中立的なパッド４２０は、レイトマスクのみを変更することによりマスクプログラムできる。このマスクプログラマビリティの特徴は、バラエティに富んだＩＣ設計のための高い自由度のサポートを有利にもたらす。   The neutral pad 420 in the I / O circuit element 400 can be mask programmed by changing only the late mask. This mask programmability feature advantageously provides a high degree of freedom support for a variety of IC designs.

フレキシブルなパッド配置
図示された実施形態では、Ｉ／Ｏ回路素子４００は、３つの外周セルのインスタンス、５００Ａ、５００Ｂ、及び５００Ｃとして実施され、各インスタンスがそのマスクプログラミングを除いて同等である。外周セル５００のインスタンスは、ダイの外周辺に存在する唯一のセルでありうる。図３を参照して、一実施形態による単一の外周セル５００のレイアウトを上面から示す。図示された実施形態では、外周セル５００は、列２に配置される１つの中立的なパッド４２０Ａ、列１に配置される１つの中立的なパッド４２０Ｂ、１つの中立的な電源・接地パッド４１０、その中立的な電源・接地パッドに電気的に接続される１つのＥＳＤ保護回路４６０、中立的なパッド４２０Ａに電気的に接続される１つのＳＩＧＩ／Ｏセル４４０、及び中立的なパッド４２０Ｂに電気的に接続される１つのＳＩＧＩ／Ｏセル４５０を有する。また、外周セル５００はダイの外周辺に平行に配置される複数の電源・接地ラインも有する。図３に示された実施形態では、これらの電源・接地ラインはＶＳＳＩＯ５２０、ＶＳＳ５３０、ＶＣＣＩＯ５４０、ＶＣＣＰＤ５５０、ＶＲＥＦ５６０、及びＶＣＣ５７０である。これらの電源・接地ラインは各々、中立的な電源・接地パッド４１０に電気的に接続される。外周セルによって支持される電源・接地ラインの数は当然変わりうる。同様に、それらの電源・接地ラインの機能的性質及び名称も変わりうる。 Flexible Pad Placement In the illustrated embodiment, the I / O circuit element 400 is implemented as three angular cell instances, 500A, 500B, and 500C, each instance being equivalent except for its mask programming. An instance of angular cell 500 may be the only cell that exists around the outside of the die. With reference to FIG. 3, a layout of a single angular cell 500 according to one embodiment is shown from the top. In the illustrated embodiment, the angular cell 500 includes one neutral pad 420A disposed in column 2, one neutral pad 420B disposed in column 1, and one neutral power / ground pad 410. , One ESD protection circuit 460 electrically connected to its neutral power / ground pad, one SIGI / O cell 440 electrically connected to neutral pad 420A, and neutral pad 420B It has one SIGI / O cell 450 that is electrically connected. The peripheral cell 500 also has a plurality of power / ground lines arranged in parallel to the outer periphery of the die. In the embodiment shown in FIG. 3, these power / ground lines are VSSIO 520, VSS 530, VCCIO 540, VCCPD 550, VREF 560, and VCC 570. Each of these power / ground lines is electrically connected to a neutral power / ground pad 410. Of course, the number of power and ground lines supported by the angular cell can vary. Similarly, the functional properties and names of these power / ground lines may vary.

外周セル５００の各特定のインスタンスの電源・接地ラインは各々、可変数個の複数の外周セルにラインが延び、共有されるように、又は、単一の外周セルの領域内のみに延びるようにマスクプログラム可能である。この方法では、レイトマスクのみを変えることによって、各電源・接地ラインのセル間での接続性がマスクプログラム（すなわち、プログラム、コミット、又はパーソナライズ）できる。このマスクプログラマビリティは、バラエティに富んだＩＣ設計のための高い自由度のサポートを有利にもたらす。   Each power / ground line of each particular instance of the angular cell 500 is such that the line extends to and shares a variable number of angular cells, or extends only within the area of a single angular cell. Mask programmable. In this method, by changing only the rate mask, the connectivity between cells of each power supply / ground line can be mask-programmed (that is, programmed, committed, or personalized). This mask programmability advantageously provides a high degree of freedom support for a variety of IC designs.

図４Ａを参照して、一実施形態による単一の外周セルのレイアウトを上面から示す。図４Ｂは、切断線４Ｂに沿って切断した際の、図４Ａと同じ外周セルの断側面図である。同様に、図４Ｃは、切断線４Ｃに沿って切断した際の、この同じ外周セルの断側面図である。   With reference to FIG. 4A, a layout of a single angular cell according to one embodiment is shown from the top. FIG. 4B is a sectional side view of the same peripheral cell as FIG. 4A when cut along the cutting line 4B. Similarly, FIG. 4C is a cross-sectional side view of the same peripheral cell when cut along the cutting line 4C.

図４Ａ及び４Ｂは、電源・接地パッド４１０が、どのようにマスクプログラムされ、図示された外周セル内のＶＣＣＩＯ電源ラインと電気的に接続されるかを示す。この接続は、ビア層ＶＩＡ５のビア６１０Ａを通じて、下方に通る。この接続は、金属層Ｍ５にある金属路に沿って続き、その後、ビア６５０を通じて下方に続き、金属層Ｍ４にあるＶＣＣＩＯ電源ラインまで続く。また、図４Ａ及び４Ｂは、電源・接地パッド４１０が、どのようにマスクプログラムされ、この外周セル内のＥＳＤ保護回路５１０と接続されるかも示す。この電気的な接続は、ビア層ＶＩＡ４、ビア層ＶＩＡ３、又はビア層ＶＩＡ２の１つに各々ある３つのビア６３０Ａを通じて下方に通る。   4A and 4B show how the power / ground pad 410 is mask programmed and electrically connected to the VCCIO power line in the illustrated peripheral cell. This connection passes downward through the via 610A of the via layer VIA5. This connection continues along the metal path in metal layer M5 and then continues down through via 650 to the VCCIO power line in metal layer M4. 4A and 4B also show how the power / ground pad 410 is mask programmed and connected to the ESD protection circuit 510 in this peripheral cell. This electrical connection passes down through three vias 630A each in one of via layer VIA4, via layer VIA3, or via layer VIA2.

図４Ａ及び４Ｃは、中立的なパッド４２０Ｂが、どのようにマスクプログラムされ、外周セル内にあるそれに対応するＩ／Ｏバッファと電気的に接続されるかを示す。この接続は、ビア層ＶＩＡ５にあるビア６２０Ａを通じて下方に通り、その後金属層Ｍ５の金属路に沿って通り、その後ビア層ビア４及びビア５のビア６４０を通じて下方に通り、その後金属層Ｍ３にある金属路に沿って通り、その後１つ以上のビアを通じてＩ／Ｏバッファまで下方に通る。   4A and 4C show how the neutral pad 420B is mask programmed and electrically connected to its corresponding I / O buffer in the angular cell. This connection passes down through via 620A in via layer VIA5, then along the metal path of metal layer M5, then down through via 640 of via layer via 4 and via 5, and then in metal layer M3. Pass along the metal path and then down to the I / O buffer through one or more vias.

図４Ｄないし４Ｆは、一実施形態による他の単一の外周セルの対応する図を示す。注意すべきは、この外周セルは図４Ａに示したセルとは異なるマスクプログラミングを有する点で違いがあり、これらの２つのセルは、同じ初期マスクを有し、このように同じ中立的な潜在的機能性能を有するという点では同じである。   4D-4F show corresponding views of other single angular cells according to one embodiment. Note that this angular cell has a different mask programming than the cell shown in FIG. 4A, and these two cells have the same initial mask and thus the same neutral potential. It is the same in that it has a functional function.

図４Ｄ及び４Ｅは、（図４Ａ及び４Ｂに示されたＶＣＣＩＯ電源ラインと対比して、）電源・接地パッド４１０が、どのようにマスクプログラムされ、この外周セル内のＶＣＣ電源ラインと電気的に接続されるかを示す。この接続は、層ＶＩＡ５のビア６１０Ｂを通じて下方に通り、その後金属層Ｍ５にある金属路に沿って通り、その後ビア６６０を通じて金属層Ｍ４にあるＶＣＣ電源ラインまで下方に通る。また、図４Ｄ及び４Ｅは、電源・接地パッド４１０が、どのようにマスクプログラムされ、この外周セル内のＥＳＤ保護回路５１０と電気的に接続されるかも示す。この電気的な接続は、ビア層ＶＩＡ４、ビア層ＶＩＡ３、又はビア層ＶＩＡ２の１つに各々ある３つのビア６３０Ｂを通じて下方に通る。   4D and 4E show how the power / ground pad 410 is mask programmed (as opposed to the VCCIO power line shown in FIGS. 4A and 4B) and electrically connected to the VCC power line in this peripheral cell. Indicates whether to be connected. This connection passes down through via 610B in layer VIA5, then along a metal path in metal layer M5, and then down through via 660 to the VCC power line in metal layer M4. 4D and 4E also show how the power / ground pad 410 is mask programmed and electrically connected to the ESD protection circuit 510 in this peripheral cell. This electrical connection passes down through three vias 630B each in one of via layer VIA4, via layer VIA3, or via layer VIA2.

図４Ｄ及び４Ｆは、中立的なパッド４２０Ｂが、どのようにマスクプログラムされ、この外周セル内の電源ラインＶＳＳＩＯと接続されるかを示す。この電気的な接続は、ビア層ＶＩＡ５のビア６２０Ｂ及びビア層ＶＩＡ４のビア６７０により生じる。   4D and 4F show how the neutral pad 420B is mask programmed and connected to the power supply line VSSIO in this peripheral cell. This electrical connection is caused by the via 620B of the via layer VIA5 and the via 670 of the via layer VIA4.

まとめると、図４Ａ、４Ｂ、４Ｄ、及び４Ｅは、電源・接地パッド４１０が、この外周セル内にある電源・接地ラインのうち２つの所定の電源・接地ラインのいずれかと接続するためにどのようにマスクプログラムできるかを示している。異なるマスクプログラミングを用いることで、外周セルの各特定のインスタンスの各電源・接地パッドは、その外周セル内の任意の電源・接地ラインと接続するようにプログラムできる。このように、これらの図に示された金属層及びビア層に用いるレイトマスクに異なるレイアウトを用いることで、ＩＣの特定の機能的な要求をサポートするようにＩ／Ｏバンク構造（すなわち、バンク構造又は電源構造）を有利かつフレキシブルにカスタマイズすることができる。   In summary, FIGS. 4A, 4B, 4D, and 4E show how the power / ground pad 410 connects to one of the two predetermined power / ground lines of the power / ground lines in the peripheral cell. Indicates whether mask programming is possible. By using different mask programming, each power / ground pad of each particular instance of the angular cell can be programmed to connect to any power / ground line in that angular cell. Thus, by using different layouts for the late masks used in the metal and via layers shown in these figures, the I / O bank structure (ie, banking) to support the specific functional requirements of the IC. Structure or power supply structure) can be customized advantageously and flexibly.

同様に、図４Ａ、４Ｃ、４Ｄ、及び４Ｆは、中立的なパッド４２０Ｂが、それに対応するＩ／Ｏバッファ又は１つの電源ラインのいずれかと接続するためにどのようにマスクプログラムできるかを示している。異なるマスクプログラミングを用いることで、Ｉ／Ｏ信号に割り当てられていない任意の中立的なパッドは、任意の外周セル内にある任意の金属ラインと接続するようにプログラムできる。特定の電源ラインに接続する付加的なパッドは、そのライン上でスイッチングにより誘起される過渡電圧を避けるのに役立つことで、ＩＣのパフォーマンスを改善することができる。   Similarly, FIGS. 4A, 4C, 4D, and 4F show how a neutral pad 420B can be mask programmed to connect to either its corresponding I / O buffer or one power line. Yes. Using different mask programming, any neutral pad that is not assigned to an I / O signal can be programmed to connect to any metal line in any angular cell. Additional pads that connect to a particular power supply line can improve IC performance by helping to avoid transient voltages induced by switching on that line.

フレキシブルなＩ／Ｏバンク
近年のＩＣを基本としたシステムでは、例えば、リムーバブルメディア又はデバイスとシステムを接続するデータ信号のように、システムの一部が比較的、高電圧かつ低速度に動作しうる。Ｉ／Ｏ標準はまた、タイミング及び速度変数を指定することが多い。これらは、その標準を使用するＩＣのＩ／Ｏバンク構造を設計している際に関係しうる。例えば、比較的高速度な信号が、比較的より大きな電流を消費する場合、各Ｉ／Ｏバンク内で電源・接地パッドはＩ／Ｏ信号パッドに対して比較的より大きな割合とする必要がある。同時に、同じシステム内で、そのシステムの別の部分は比較的、低電圧かつ高速度に動作しうる。例えば、高いメモリ性能を有するＩＣに高いプロセッシング性能を有するＩＣを接続するデータ信号である。市場の要求や製造性能が進展することにより、旧来のＩ／Ｏ標準は、新たな標準に徐々に置き換えられる。このように、近年のＩＣを基本としたいくつかのシステムは、比較的最近のＩ／Ｏ標準に従って動作する部分と、過去のＩ／Ｏ標準に従って動作する部分とを有する場合がある。このように、潜在的にバラエティに富んだＩ／Ｏ標準を扱うためには、簡単にカスタマイズできるバラエティに富んだ特定のＩＣが必要となる。そのようなＩ／Ｏ標準の例として、ＣＭＯＳ、ＬＶＣＭＯＳ、ＳＳＴＬ、ＥＣＬ、ＬＶＤＳなどが含まれるであろう。 Flexible I / O Bank In recent IC-based systems, a part of the system can operate at a relatively high voltage and low speed, for example, a data signal that connects the system to a removable medium or a device. . I / O standards also often specify timing and speed variables. These can be relevant when designing an I / O bank structure for an IC that uses that standard. For example, if a relatively high speed signal consumes a relatively large current, the power / ground pads in each I / O bank must be at a relatively large ratio to the I / O signal pads . At the same time, within the same system, other parts of the system can operate at relatively low voltage and high speed. For example, a data signal for connecting an IC having a high processing performance to an IC having a high memory performance. As market demands and manufacturing performance evolve, old I / O standards are gradually replaced by new standards. Thus, some recent IC-based systems may have a portion that operates in accordance with a relatively recent I / O standard and a portion that operates in accordance with a past I / O standard. Thus, in order to handle potentially diverse I / O standards, a variety of specific ICs that can be easily customized are required. Examples of such I / O standards would include CMOS, LVCMOS, SSTL, ECL, LVDS, etc.

図５Ａを参照して、外周セル５００のインスタンス、５００Ａ、５００Ｂ、５００Ｃ、及び５００Ｄを含む、Ｉ／Ｏ回路素子７００Ａの図を示す。同様に、図５Ｂ及び５Ｃは、各々も外周セル５００のインスタンス、５００Ａ、５００Ｂ、５００Ｃ、及び５００Ｄを含むＩ／Ｏ回路素子７００Ｂ及びＩ／Ｏ回路素子７００Ｃをそれぞれ示す。異なるＩ／Ｏ回路７００Ａ、７００Ｂ、及び７００Ｃは、このセル内の６つの電源・接地ライン、具体的には、電源・接地ラインＶＳＳＩＯ、ＶＳＳ、ＶＣＣＩＯ、ＶＣＣＰＤ、ＶＲＥＦ、及びＶＣＣに関する異なるマスクプログラミングによって区別される。Ｉ／Ｏ回路７００Ａ、７００Ｂ、及び７００Ｃにある外周セルの数は、例示に過ぎず、増減しても良い。電源・接地ラインの数及びそれらの機能もまた、例示に過ぎない。   Referring to FIG. 5A, a diagram of an I / O circuit element 700A is shown that includes instances of angular cell 500, 500A, 500B, 500C, and 500D. Similarly, FIGS. 5B and 5C show an I / O circuit element 700B and an I / O circuit element 700C, each including an instance of angular cell 500, 500A, 500B, 500C, and 500D, respectively. Different I / O circuits 700A, 700B, and 700C are driven by different mask programming for the six power / ground lines in this cell, specifically, the power / ground lines VSSIO, VSS, VCCIO, VCCPD, VREF, and VCC. Differentiated. The number of peripheral cells in the I / O circuits 700A, 700B, and 700C is merely an example, and may be increased or decreased. The number of power and ground lines and their functions are also exemplary only.

図５Ａ、５Ｂ、及び５Ｃは、外周セル５００の電源・接地ラインのマスクプログラマビリティがいかにして複数のＩ／Ｏバンクを実装するだけでなく、ＶＲＥＦ１及びＶＲＥＦ２のようにＩ／Ｏバンクに亘る基準電圧をうまく混在させ整合させるためにも用いられるのか、を示す。このように、発明の実施形態による外周セルの電源・接地ラインのマスクプログラマビリティは、バラエティに富んだ所定のＩＣ設計に用いるバラエティに富んだＩ／Ｏバンク構造の設計において非常に高い自由度を有利にサポートする。   5A, 5B, and 5C illustrate how the mask programmability of the power / ground lines of the peripheral cell 500 not only implements multiple I / O banks, but also spans I / O banks such as VREF1 and VREF2. It shows whether it can be used to mix and match the reference voltages well. As described above, the mask programmability of the power supply / ground line of the peripheral cell according to the embodiment of the invention has a very high degree of freedom in designing a variety of I / O bank structures used in a variety of predetermined IC designs. Support advantageously.

図６Ａ及び６Ｂを参照して、図６Ａは一実施形態による例示的なＩＣのダイ８００Ａの全体レイアウトを上面から示す。同様に、図６Ｂは異なる例のＩＣのダイ８００Ｂの全体レイアウトを上面から示す。図６Ａ及び６Ｂでは、例示された各ダイは、例えば外周セル４００（図２）を用いてもよい。外周セル４００は、３つの電源・接地パッドだけでなく、Ｉ／Ｏ信号についてよく用いられる６つの中立的なパッドも有する。中立的なパッドは、Ｉ／Ｏ信号用にマスクプログラムできる。代わりに、それらの中立的なパッドのいくつかは（又は全てでさえ）、ダイの電源条件を満たすのに役立つようマスクプログラムできる。外周セル４００はまた、３つの電源・接地パッド及び６つの電源・接地ラインも有する。各電源・接地パッドは、任意のそれら６つの電源・接地ラインに接続するように独立にマスクプログラムできる。ここに記載された原則に沿って、他の様々な実施形態では様々な設計の外周セルを用いることができる。   Referring to FIGS. 6A and 6B, FIG. 6A illustrates the overall layout of an exemplary IC die 800A from the top, according to one embodiment. Similarly, FIG. 6B shows the overall layout of a different example IC die 800B from the top. 6A and 6B, each illustrated die may use, for example, an angular cell 400 (FIG. 2). The angular cell 400 has not only three power / ground pads, but also six neutral pads often used for I / O signals. Neutral pads can be mask programmed for I / O signals. Alternatively, some (or even all) of these neutral pads can be mask programmed to help meet die power requirements. The angular cell 400 also has three power / ground pads and six power / ground lines. Each power / ground pad can be independently mask programmed to connect to any of those six power / ground lines. In accordance with the principles described herein, various other embodiments of the angular cell can be used in various other embodiments.

ダイ８００Ａ及び８００Ｂは各々、コアロジック１２０を有する。ＩＣ８００Ａ及び８００Ｂは非常に異なるＩ／Ｏバンク構造を有する。（図示した例では、ダイ８００Ａは様々な数のＩ／Ｏを含む７つのＩ／Ｏバンクを有し、ダイ８００Ｂは様々な数のＩ／Ｏを含む９つのＩ／Ｏバンクを有する。）これらのＩ／Ｏ構造は各々、マスクプログラミングを介して決定される。これらのＩ／Ｏバンクは各々、そのバンク内で用いられるＩ／Ｏ標準に関して他のＩ／Ｏバンクとは独立である。典型的には、異なるＩ／Ｏ標準は、図５Ａないし５Ｃに関連して先に図説したようにフレキシブルにサポートされるような異なる電源条件を有する。図６Ａ及び６Ｂは、本実施形態のマスクプログラマビリティの態様によってサポートされる有利なＩＣ設計自由度を示す。   Dies 800A and 800B each have core logic 120. ICs 800A and 800B have very different I / O bank structures. (In the illustrated example, die 800A has seven I / O banks containing various numbers of I / O, and die 800B has nine I / O banks containing various numbers of I / O.) Each of these I / O structures is determined through mask programming. Each of these I / O banks is independent of other I / O banks with respect to the I / O standards used within that bank. Typically, different I / O standards have different power requirements such that they are flexibly supported as illustrated above in connection with FIGS. 5A-5C. 6A and 6B illustrate the advantageous IC design freedom supported by the mask programmability aspect of the present embodiment.

フレキシブルなＩ／Ｏパッドボンディング選択肢
パッドボンディングの選択肢は、ワイヤ・ボンディング、フリップチップボンディング、又は他の種類のボンディングを含みうる。意義深いことに、ＩＣ設計サイクルの後半で、又はＩＣ設計が終了した後においてでさえ、ワイヤボンドパッケージとフリップチップパッケージの間の選択が可能である。 Flexible I / O Pad Bonding Options Pad bonding options may include wire bonding, flip chip bonding, or other types of bonding. Significantly, a choice between a wire bond package and a flip chip package is possible later in the IC design cycle or even after the IC design is finished.

図７を参照して、パッドがワイヤボンドパッドではなくバンプパッドである、フリップチップパッド選択肢に従って構成されるＩ／Ｏ回路素子の図を示す。フリップチップパッケージの大きな利点として、バンプパッドのインスタンスはコアロジックの上に位置できる。外周セル５００Ａ、５００Ｂ、５００Ｃ、及び５００Ｄは各々、Ｉ／Ｏバッファ４４０及び４５０（図３）のような一組のＩ／Ｏバッファを有する。バッファのレイアウトは依然として同じである一方、（カスタム回路素子により定義される）パッドのレイアウトは異なる。奇数番の外周セル（５００Ａ、５００Ｃ）は、列６及び列４に２つの中立的なボンドパッドを有し列２に１つの電源・接地ボンドパッドを有する３つのボンドパッドと関連付けられる。ＥＳＤ保護回路（ＥＳＤａ、ＥＳＤｃ）は、外周セル（５００Ａ、５００Ｃ）のＩ／Ｏバッファと隣接し、一部、列６のボンドパッドの下部に位置する。ＥＳＤ保護回路（ＥＳＤａ、ＥＳＤｃ）が外周セルの中央に配置されるのに対し、列６にあるボンドパッドは、外周セルの左半分の中央に配置される。列２にある電源・接地ボンドパッドはコアロジック領域１２０の上部に位置する。   Referring to FIG. 7, a diagram of an I / O circuit element configured according to flip chip pad options, where the pads are bump pads rather than wire bond pads, is shown. As a major advantage of flip chip packages, bump pad instances can be located above the core logic. The angular cells 500A, 500B, 500C, and 500D each have a set of I / O buffers such as I / O buffers 440 and 450 (FIG. 3). While the buffer layout is still the same, the pad layout (defined by the custom circuit elements) is different. The odd numbered perimeter cells (500A, 500C) are associated with three bond pads having two neutral bond pads in columns 6 and 4 and one power / ground bond pad in column 2. The ESD protection circuits (ESDa, ESDc) are adjacent to the I / O buffers of the peripheral cells (500A, 500C) and are partially located below the bond pads in the column 6. The ESD protection circuit (ESDa, ESDc) is arranged at the center of the peripheral cell, whereas the bond pad in the column 6 is arranged at the center of the left half of the peripheral cell. The power / ground bond pads in row 2 are located on top of the core logic area 120.

偶数番の外周セル（５００Ｂ、５００Ｃ）は、それらのボンドパッドが列１、３、及び５に位置するようにずれている（互い違いになっている）という点で異なる。奇数番及び偶数番の外周セルはペアとなり、より大きなモジュールを形成する。すなわち、モジュール９１０Ａを形成するように外周セル５００Ａ及び５００Ｂがペアとなり、モジュール９１０Ｂを形成するように外周セル５００Ｃ及び５００Ｄがペアとなる。   The even numbered angular cells (500B, 500C) differ in that their bond pads are offset (staggered) to be located in rows 1, 3, and 5. Odd-numbered and even-numbered angular cells are paired to form a larger module. That is, the peripheral cells 500A and 500B are paired to form the module 910A, and the peripheral cells 500C and 500D are paired to form the module 910B.

図８Ａ及び８Ｂを参照して、一実施形態によるＩＣダイ９００Ａの全体レイアウトを上面から見た図を図８Ａに示す。ダイ９００Ａはその４つの辺各々に沿って外周セル５００のインスタンスを有する。図８Ｂには、一実施形態によるＩＣダイ９００Ｂの全体レイアウトを上面から見た図が示されている。図８Ａでは、外周セル５００は四角を形成するように配置され、その中にコアロジック１２０が配置される。図８Ｂでは、外周モジュール９１０は四角を形成するように配置され、その中にコアロジック１２０が配置される。   With reference to FIGS. 8A and 8B, a top view of the overall layout of an IC die 900A according to one embodiment is shown in FIG. 8A. Die 900A has an instance of angular cell 500 along each of its four sides. FIG. 8B shows a top view of the overall layout of an IC die 900B according to one embodiment. In FIG. 8A, the angular cells 500 are arranged to form a square, and the core logic 120 is arranged therein. In FIG. 8B, the outer peripheral modules 910 are arranged to form a square, and the core logic 120 is arranged therein.

ダイ９００Ａで用いられるように、外周セル５００は３つのボンドパッドを含みうる。ダイ９００Ｂで用いられる外周モジュール９１０は、バンプパッド９２０（図７）のような６つのバンプパッドを含みうる。外周セル５００と外周モジュール９１０間のこのような変更は、単純なマスクプログラミングの問題である。隣接するバンプパッドを隔てる最小間隔は、典型的には、ボンドパッド間で要求される最小間隔よりも大きくなる。   As used in the die 900A, the angular cell 500 can include three bond pads. The outer peripheral module 910 used in the die 900B can include six bump pads, such as bump pads 920 (FIG. 7). Such a change between the angular cell 500 and the peripheral module 910 is a simple mask programming issue. The minimum spacing separating adjacent bump pads is typically greater than the minimum spacing required between bond pads.

ワイヤボンドパッケージ及びフリップチップパッケージの両方の場合で、ある特定の特別なＩＣ設計では任意の特定のボンド・バンプパッドは使用されない可能性がある。同様に、任意の特定の中立的なボンド・バンプパッドは、信号ボンド・バンプパッド、又は電源・接地ボンド・バンプパッドのいずれかになるようにマスクプログラムされる可能性もある。   In both wire bond packages and flip chip packages, any particular bond bump pad may not be used in certain particular IC designs. Similarly, any particular neutral bond / bump pad may be mask programmed to be either a signal bond / bump pad or a power / ground bond / bump pad.

先の実施形態に関して述べたとおり、外周セルは、ここで明示的に説明しつつその付随的な図の中で示した手法を含む様々な方法でマスクプログラム可能であるが、それに限定されない。例えば、外周セルはウエハー製造工程の比較的遅い段階で、以下のいくつか又は全てを指定するようにマスクプログラムできる。すなわち、後半のウエハー製造ステップが完了した際に、ＩＣダイにおいてバンプパッド又はボンドパッドのいずれを含むのかという選択と、どの中立的なボンドパッド又は中立的なバンプパッドが入力信号に対して用いられるのか、どれが出力信号に対して用いられるのか、どれが双方向Ｉ／Ｏ信号に対して用いられるのか、及びどれが電源・接地ラインに対して用いられるのかということと、どの中立的なボンドパッド又は中立的なバンプパッドが入力信号に対して用いられるのか、どれが出力信号に対して用いられるのか、どれが双方向Ｉ／Ｏ信号に対して用いられるのか、及びどれが電源・接地ラインに対して用いられるのかということと、そしてＩＣのコアロジック内でのバラエティに富んだ機能特性と、である。   As described with respect to the previous embodiments, angular cells can be mask-programmed in various ways, including but not limited to the techniques explicitly described herein and illustrated in the accompanying figures. For example, the angular cell can be mask programmed to specify some or all of the following at a relatively late stage in the wafer manufacturing process. That is, when the latter wafer fabrication step is completed, the choice of which bump pad or bond pad is included in the IC die and which neutral bond pad or neutral bump pad is used for the input signal. Which is used for output signals, which is used for bidirectional I / O signals, which is used for power and ground lines, and which neutral bond Which pad or neutral bump pad is used for the input signal, which is used for the output signal, which is used for the bidirectional I / O signal, and which is the power / ground line And a variety of functional characteristics within the core logic of the IC.

前述した実施形態により実装されたＩＣの設計で変更が生じた際に、製造における投入から出荷までの期間（turn around time（ＴＡＴ））を有利に削減するように、そのような後半のマスクプログラミングを採用することができる。ＩＣを製造するための潜在的な多数のマスク利用の一部のみが再構成される必要があるため、この後半のマスクプログラミングはまた、一連の各設計変更のため生じたコストを有利に削減することも可能である。これらの利点は、かかるＩＣ設計変更がバグ除去又は製品要件が発展した結果として成される場合に、実現することができる。   Such latter half mask programming so as to advantageously reduce the turn-around time (TAT) in manufacturing when changes occur in the design of the IC implemented according to the above-described embodiments. Can be adopted. This latter mask programming also advantageously reduces the costs incurred for each series of design changes, since only a portion of the potential multiple mask usage to manufacture the IC needs to be reconfigured. It is also possible. These advantages can be realized when such IC design changes are made as a result of bug removal or product requirement evolution.

発明の実施形態は、集積回路のＩ／Ｏ部をレイアウトする方法、及び、そのようなレイアウトを完了するための命令を含む非一時的なコンピュータ可読媒体としても具現化できる。外周セル、マスクプログラマブル性能、及びＩ／Ｏバンクも含むがそれに限定されない。本発明の様々な特徴は、様々なハードウェア記述言語（ＨＤＬ）において表現できる。ＨＤＬによる記述は、ローレベルからハイレベルまで変わりうる。バラエティに富んだＨＤＬが技術的に知られている。バラエティに富んだコンピュータシステムもまた、技術的に知られている。１つ以上のＨＤＬを使用して、ＩＣの設計は、１つ以上のコンピュータシステムによって解釈（すわなち、処理、操作、コンパイル、合成、シミュレート、又は変形）可能な方法で表現できる。   Embodiments of the invention can also be embodied as a non-transitory computer readable medium including a method for laying out an I / O portion of an integrated circuit and instructions for completing such layout. Including, but not limited to, peripheral cells, mask programmable performance, and I / O banks. Various features of the present invention can be expressed in various hardware description languages (HDL). The description in HDL can vary from low level to high level. A variety of HDLs are known in the art. A variety of computer systems are also known in the art. Using one or more HDLs, an IC design can be expressed in a way that can be interpreted (ie, processed, manipulated, compiled, synthesized, simulated, or transformed) by one or more computer systems.

ここで用いられているとおり、近似（approximation）の単語は、別段の定義がない限り、基準値のプラスマイナス１０％を意味するものとして使用される。   As used herein, the word approximation is used to mean plus or minus 10% of the reference value, unless otherwise defined.

発明のさらなる観点については、添付の付録に明示してある。   Further aspects of the invention are specified in the attached appendix.

本発明が、その精神又はその本質的な特徴から離れることなく、他の所定の形態で実現できることは当業者にとって明白である。従って、先の記述は例示的なものであり、これに限定されるものではない。発明の範囲は、先の記述によってではなく、付加された請求項によって定義され、あらゆる変更のうちその均等の範囲内にあるいくつかの変更については、その中に包含されるものとする。   It will be apparent to those skilled in the art that the present invention can be implemented in other predetermined forms without departing from the spirit or essential characteristics thereof. Accordingly, the above description is illustrative and not restrictive. The scope of the invention is defined by the appended claims rather than by the foregoing description, and all changes that come within the equivalent scope are intended to be embraced therein.

付録：発明のさらなる観点
１９．Ｉ／Ｏ部を備える集積回路であって、当該Ｉ／Ｏ部は、
複数のＩ／Ｏバッファと、
当該複数のＩ／Ｏバッファに接続される複数のＩ／Ｏパッドであって、前記複数のＩ／Ｏパッドの各Ｉ／Ｏパッドは、前記複数のＩ／Ｏバッファのうち少なくとも１つのＩ／Ｏバッファに接続され、前記複数のＩ／ＯパッドにおけるＩ／Ｏパッドの数は前記複数のＩ／ＯバッファにおけるＩ／Ｏバッファの数よりも大きくなる、前記複数のＩ／Ｏパッドと、
前記複数のＩ／Ｏパッドの各Ｉ／Ｏパッドが、信号パッド又は固定電圧パッドのいずれかに定義されるように、前記複数のＩ／Ｏパッドをカスタマイズするための異なる複数の構成のうち１つの構成に従って構成されるカスタム回路素子と、を備え、
前記カスタム回路素子の構成に依存して、前記複数のＩ／Ｏパッドの可変数個のＩ／Ｏパッドは固定電圧パッドとして定義され、かつ、前記複数のＩ／Ｏパッドの可変数個のＩ／Ｏパッドは信号パッドとして定義される、
Ｉ／Ｏ部を備える集積回路。 Appendix: Further aspects of the invention An integrated circuit including an I / O unit, wherein the I / O unit is
Multiple I / O buffers;
A plurality of I / O pads connected to the plurality of I / O buffers, wherein each I / O pad of the plurality of I / O pads is at least one I / O buffer of the plurality of I / O buffers. A plurality of I / O pads connected to an O buffer, wherein the number of I / O pads in the plurality of I / O pads is greater than the number of I / O buffers in the plurality of I / O buffers;
One of different configurations for customizing the plurality of I / O pads such that each I / O pad of the plurality of I / O pads is defined as either a signal pad or a fixed voltage pad Custom circuit elements configured according to one configuration,
Depending on the configuration of the custom circuit elements, the variable number of I / O pads of the plurality of I / O pads are defined as fixed voltage pads, and the variable number of I / O pads of the plurality of I / O pads is defined. / O pads are defined as signal pads,
An integrated circuit including an I / O unit.

２０．前記複数のＩ／Ｏパッドは、第一、第二、及び第三のＩ／Ｏパッドを備え、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを、少なくともワイヤ・ボンディング及びフリップチップボンディングを含む異なる複数の種類のボンディングのうち１つのボンディングに用いるＩ／Ｏパッドとして定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
Ｉ／Ｏパッドのあるバンク内の各Ｉ／Ｏパッドは同一のＩ／Ｏパッド電源条件を有し、Ｉ／Ｏパッドの異なるバンク内のＩ／Ｏパッドは異なるＩ／Ｏパッド電源条件を有する、異なる複数のＩ／Ｏパッドのバンクを定義すること、
のうち少なくとも１つを実行するために構成されるカスタム回路素子をさらに備える、
請求項１９に記載のＩ／Ｏ部を備える集積回路。 20. The plurality of I / O pads comprise first, second, and third I / O pads;
At least one I / O pad of the first, second, and third I / O pads is used for bonding one of a plurality of different types of bonding including at least wire bonding and flip chip bonding. To define as / O pad,
Defining at least one of directionality and I / O standards for at least one of the first, second, and third I / O pads;
Each I / O pad in a bank with an I / O pad has the same I / O pad power requirement, and I / O pads in different banks of the I / O pad have different I / O pad power requirements Defining a bank of different I / O pads;
A custom circuit element configured to perform at least one of
An integrated circuit comprising the I / O unit according to claim 19.

２１．前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを、少なくともワイヤ・ボンディング及びフリップチップボンディングを含む異なる複数の種類のボンディングのうち１つのボンディングに用いるＩ／Ｏパッドとして定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
Ｉ／Ｏパッドのあるバンク内の各Ｉ／Ｏパッドは同一のＩ／Ｏパッド電源条件を有し、Ｉ／Ｏパッドの異なるバンク内のＩ／Ｏパッドは異なるＩ／Ｏパッド電源条件を有する、異なる複数のＩ／Ｏパッドのバンクを定義すること、
のうち少なくとも２つを実行するために構成されるカスタム回路素子を備える、
請求項２０に記載のＩ／Ｏ部を備える集積回路。 21. At least one I / O pad of the first, second, and third I / O pads is used for bonding one of a plurality of different types of bonding including at least wire bonding and flip chip bonding. To define as / O pad,
Defining at least one of directionality and I / O standards for at least one of the first, second, and third I / O pads;
Each I / O pad in a bank with an I / O pad has the same I / O pad power requirement, and I / O pads in different banks of the I / O pad have different I / O pad power requirements Defining a bank of different I / O pads;
Comprising custom circuit elements configured to perform at least two of
An integrated circuit comprising the I / O unit according to claim 20.

２２．前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを、少なくともワイヤ・ボンディング及びフリップチップボンディングを含む異なる複数の種類のボンディングのうち１つのボンディングに用いるＩ／Ｏパッドとして定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
Ｉ／Ｏパッドのあるバンク内の各Ｉ／Ｏパッドは同一のＩ／Ｏパッド電源条件を有し、Ｉ／Ｏパッドの異なるバンク内のＩ／Ｏパッドは異なるＩ／Ｏパッド電源条件を有する、異なる複数のＩ／Ｏパッドのバンクを定義すること、
の全てを実行するために構成されるカスタム回路素子を備える、
請求項２１に記載のＩ／Ｏ部を備える集積回路。 22. At least one I / O pad of the first, second, and third I / O pads is used for bonding one of a plurality of different types of bonding including at least wire bonding and flip chip bonding. To define as / O pad,
Defining at least one of directionality and I / O standards for at least one of the first, second, and third I / O pads;
Each I / O pad in a bank with an I / O pad has the same I / O pad power requirement, and I / O pads in different banks of the I / O pad have different I / O pad power requirements Defining a bank of different I / O pads;
With custom circuit elements configured to perform all of
An integrated circuit comprising the I / O unit according to claim 21.

２３．Ｉ／Ｏ部を備える集積回路であって、当該Ｉ／Ｏ部は、
複数のＩ／Ｏバッファと、
当該複数のＩ／Ｏバッファに接続される複数のＩ／Ｏパッドであって、前記複数のＩ／Ｏパッドの各Ｉ／Ｏパッドは、前記複数のＩ／Ｏバッファのうち少なくとも１つのＩ／Ｏバッファに接続され、前記複数のＩ／ＯパッドにおけるＩ／Ｏパッドの数は前記複数のＩ／ＯバッファにおけるＩ／Ｏバッファの数よりも大きくなる、前記複数のＩ／Ｏパッドと、
前記複数のＩ／Ｏパッドの各Ｉ／Ｏパッドが、信号パッド、電源供給パッド、又は接地パッドのいずれかに定義されるように、前記複数のＩ／Ｏパッドをカスタマイズするための異なる複数の構成のうち１つの構成に従って構成されるカスタム回路素子と、を備え、
前記カスタム回路素子の構成に依存して、前記複数のＩ／Ｏパッドの可変数個のＩ／Ｏパッドは電源供給パッドとして定義され、前記複数のＩ／Ｏパッドの可変数個のＩ／Ｏパッドは接地パッドとして定義され、及び前記複数のＩ／Ｏパッドの可変数個のＩ／Ｏパッドは信号パッドとして定義される、
Ｉ／Ｏ部を備える集積回路。 23. An integrated circuit including an I / O unit, wherein the I / O unit is
Multiple I / O buffers;
A plurality of I / O pads connected to the plurality of I / O buffers, wherein each I / O pad of the plurality of I / O pads is at least one I / O buffer of the plurality of I / O buffers. A plurality of I / O pads connected to an O buffer, wherein the number of I / O pads in the plurality of I / O pads is greater than the number of I / O buffers in the plurality of I / O buffers;
Different I / O pads for customizing the plurality of I / O pads such that each I / O pad of the plurality of I / O pads is defined as either a signal pad, a power supply pad, or a ground pad. A custom circuit element configured according to one of the configurations,
Depending on the configuration of the custom circuit elements, the variable number of I / O pads of the plurality of I / O pads are defined as power supply pads, and the variable number of I / Os of the plurality of I / O pads is defined. A pad is defined as a ground pad, and a variable number of I / O pads of the plurality of I / O pads are defined as signal pads;
An integrated circuit including an I / O unit.

２４．Ｉ／Ｏ部を備える集積回路であって、当該Ｉ／Ｏ部は、
２つのＩ／Ｏバッファと、
当該２つのＩ／Ｏバッファに接続される３つのＩ／Ｏパッドであって、前記３つのＩ／Ｏパッドの各Ｉ／Ｏパッドは、前記２つのＩ／Ｏバッファのうち少なくとも１つのＩ／Ｏバッファに接続される、前記３つのＩ／Ｏパッドと、
前記３つのＩ／Ｏパッドの各Ｉ／Ｏパッドが、信号パッド、電源供給パッド、又は接地パッドのいずれかに定義されるように、前記３つのＩ／Ｏパッドをカスタマイズするための異なる複数の構成のうち１つの構成に従って構成されるカスタム回路素子と、を備え、
前記カスタム回路素子の構成に依存して、前記複数のＩ／Ｏパッドの可変数個のＩ／Ｏパッドは電源供給パッドとして定義され、前記複数のＩ／Ｏパッドの可変数個のＩ／Ｏパッドは接地パッドとして定義され、及び前記複数のＩ／Ｏパッドの可変数個のＩ／Ｏパッドは信号パッドとして定義される、
Ｉ／Ｏ部を備える集積回路。 24. An integrated circuit including an I / O unit, wherein the I / O unit is
Two I / O buffers;
Three I / O pads connected to the two I / O buffers, each I / O pad of the three I / O pads being at least one I / O buffer of the two I / O buffers The three I / O pads connected to the O buffer;
A plurality of different I / O pads for customizing the three I / O pads such that each I / O pad of the three I / O pads is defined as either a signal pad, a power supply pad, or a ground pad. A custom circuit element configured according to one of the configurations,
Depending on the configuration of the custom circuit elements, the variable number of I / O pads of the plurality of I / O pads are defined as power supply pads, and the variable number of I / Os of the plurality of I / O pads is defined. A pad is defined as a ground pad, and a variable number of I / O pads of the plurality of I / O pads are defined as signal pads;
An integrated circuit including an I / O unit.

２５．集積回路のＩ／Ｏ部をレイアウトする方法であって、
複数のＩ／Ｏパッドの各Ｉ／Ｏパッドは複数のＩ／Ｏバッファのうち少なくとも１つのＩ／Ｏバッファに接続されるような、前記複数のＩ／Ｏバッファ及び前記複数のＩ／Ｏバッファに接続される前記複数のＩ／Ｏパッド、を備える複数のフレキシブルなＩ／Ｏモジュールを前記Ｉ／Ｏ部内で配列するステップと、
前記複数のＩ／Ｏパッドの各Ｉ／Ｏパッドが、信号パッド又は固定電圧パッドのいずれかに定義されるように、前記複数のＩ／Ｏパッドをカスタマイズするための異なる複数の構成のうち１つの構成に従って構成されるカスタム回路素子をレイアウトするステップと、を含み、
前記カスタム回路素子の構成に依存して、前記複数のＩ／Ｏパッドの可変数個のＩ／Ｏパッドは固定電圧パッドとして定義され、かつ、前記複数のＩ／Ｏパッドの可変数個のＩ／Ｏパッドは信号パッドとして定義される、
集積回路のＩ／Ｏ部をレイアウトする方法。 25. A method for laying out an I / O portion of an integrated circuit, comprising:
The plurality of I / O buffers and the plurality of I / O buffers such that each I / O pad of the plurality of I / O pads is connected to at least one I / O buffer of the plurality of I / O buffers. Arranging a plurality of flexible I / O modules comprising the plurality of I / O pads connected to the I / O unit in the I / O unit;
One of different configurations for customizing the plurality of I / O pads such that each I / O pad of the plurality of I / O pads is defined as either a signal pad or a fixed voltage pad Laying out custom circuit elements configured according to one configuration,
Depending on the configuration of the custom circuit elements, the variable number of I / O pads of the plurality of I / O pads are defined as fixed voltage pads, and the variable number of I / O pads of the plurality of I / O pads is defined. / O pads are defined as signal pads,
A method for laying out an I / O portion of an integrated circuit.

２６．各フレキシブルなＩ／Ｏモジュールが複数のＩ／Ｏバッファを備え、前記複数のＩ／ＯパッドにおけるＩ／Ｏパッドの数は前記複数のＩ／ＯバッファにおけるＩ／Ｏバッファの数よりも大きいようにレイアウトが行われる、
請求項２５に記載の集積回路のＩ／Ｏ部をレイアウトする装置。 26. Each flexible I / O module includes a plurality of I / O buffers, and the number of I / O pads in the plurality of I / O pads is greater than the number of I / O buffers in the plurality of I / O buffers. Layout is done,
26. An apparatus for laying out an I / O portion of an integrated circuit according to claim 25.

２７．集積回路のＩ／Ｏ部をレイアウトするための非一時的なコンピュータ可読媒体であって、
複数のＩ／Ｏパッドの各Ｉ／Ｏパッドは複数のＩ／Ｏバッファのうち少なくとも１つのＩ／Ｏバッファに接続されるような、前記複数のＩ／Ｏバッファ及び前記複数のＩ／Ｏバッファに接続される前記複数のＩ／Ｏパッド、を備える複数のフレキシブルなＩ／Ｏモジュールを前記Ｉ／Ｏ部内で配列するための命令と、
前記複数のＩ／Ｏパッドの各Ｉ／Ｏパッドが、信号パッド又は固定電圧パッドのいずれかに定義されるように、前記複数のＩ／Ｏパッドをカスタマイズするための異なる複数の構成のうち１つの構成に従って構成されるカスタム回路素子をレイアウトするための命令と、を備え、
前記カスタム回路素子の構成に依存して、前記複数のＩ／Ｏパッドの可変数個のＩ／Ｏパッドは固定電圧パッドとして定義され、かつ、前記複数のＩ／Ｏパッドの可変数個のＩ／Ｏパッドは信号パッドとして定義される、
集積回路のＩ／Ｏ部をレイアウトするための非一時的なコンピュータ可読媒体。 27. A non-transitory computer readable medium for laying out an I / O portion of an integrated circuit,
The plurality of I / O buffers and the plurality of I / O buffers such that each I / O pad of the plurality of I / O pads is connected to at least one I / O buffer of the plurality of I / O buffers. Instructions for arranging a plurality of flexible I / O modules comprising the plurality of I / O pads connected to the I / O section in the I / O section;
One of different configurations for customizing the plurality of I / O pads such that each I / O pad of the plurality of I / O pads is defined as either a signal pad or a fixed voltage pad Instructions for laying out custom circuit elements configured according to one configuration,
Depending on the configuration of the custom circuit elements, the variable number of I / O pads of the plurality of I / O pads are defined as fixed voltage pads, and the variable number of I / O pads of the plurality of I / O pads is defined. / O pads are defined as signal pads,
A non-transitory computer readable medium for laying out an I / O portion of an integrated circuit.

２８．各フレキシブルなＩ／Ｏモジュールが複数のＩ／Ｏバッファを備え、前記複数のＩ／ＯパッドにおけるＩ／Ｏパッドの数は前記複数のＩ／ＯバッファにおけるＩ／Ｏバッファの数よりも大きいような前記レイアウトを行うための命令を備える、
請求項２７に記載の集積回路のＩ／Ｏ部をレイアウトするための非一時的なコンピュータ可読媒体。 28. Each flexible I / O module includes a plurality of I / O buffers, and the number of I / O pads in the plurality of I / O pads is greater than the number of I / O buffers in the plurality of I / O buffers. Including instructions for performing the layout,
28. A non-transitory computer readable medium for laying out an I / O portion of an integrated circuit according to claim 27.

２９．Ｉ／Ｏ部を備える集積回路であって、当該Ｉ／Ｏ部は、
Ｉ／Ｏバッファの第一のバンクを形成する複数のＩ／Ｏバッファと、
Ｉ／Ｏバッファの第二のバンクを形成する複数のＩ／Ｏバッファと、
前記Ｉ／Ｏバッファの第一のバンクのＩ／Ｏバッファに接続されるＩ／Ｏパッドの第一のバンクを形成する複数のＩ／Ｏパッドであって、前記Ｉ／Ｏパッドの第一のバンクの各Ｉ／Ｏパッドは、前記Ｉ／Ｏバッファの第一のバンクの少なくとも１つのＩ／Ｏバッファに接続される、前記複数のＩ／Ｏパッドと、
前記Ｉ／Ｏバッファの第二のバンクのＩ／Ｏバッファに接続されるＩ／Ｏパッドのバンクを形成する複数のＩ／Ｏパッドであって、前記Ｉ／Ｏパッドの第二のバンクの各Ｉ／Ｏパッドは、前記Ｉ／Ｏバッファの第二のバンクの少なくとも１つのＩ／Ｏバッファに接続される、前記複数のＩ／Ｏパッドと、
前記Ｉ／Ｏパッドの第一のバンクの前記Ｉ／Ｏパッド及び前記Ｉ／Ｏパッドの第二のバンクのＩ／Ｏパッドをカスタマイズするための異なる複数の構成のうち１つの構成に従って構成されるカスタム回路素子と、を備え、
前記Ｉ／Ｏパッドの第一及び第二のバンクの各Ｉ／Ｏパッドが、信号パッド又は固定電圧パッドのいずれかに定義され、
前記Ｉ／Ｏパッドの第一のバンクにある各信号パッドは、前記Ｉ／Ｏパッドの第一のバンクの１つ以上のＩ／Ｏ標準の電源条件に従って電源供給され、
前記Ｉ／Ｏパッドの第二のバンクにある各信号パッドは、前記Ｉ／Ｏパッドの第一のバンクの１つ以上のＩ／Ｏ標準と異なる１つ以上の異なるＩ／Ｏ標準の異なる電源条件に従って電源供給され、
カスタム回路の異なる構成に従って、異なる数のＩ／Ｏパッドが前記Ｉ／Ｏパッドの第一のバンク及び前記Ｉ／Ｏパッドの第二のバンクに属するように定義される、
Ｉ／Ｏ部を備える集積回路。 29. An integrated circuit including an I / O unit, wherein the I / O unit is
A plurality of I / O buffers forming a first bank of I / O buffers;
A plurality of I / O buffers forming a second bank of I / O buffers;
A plurality of I / O pads forming a first bank of I / O pads connected to an I / O buffer of a first bank of the I / O buffer, wherein the first I / O pad first Each I / O pad of the bank is connected to at least one I / O buffer of the first bank of the I / O buffer;
A plurality of I / O pads forming a bank of I / O pads connected to an I / O buffer of a second bank of the I / O buffers, each of the second banks of the I / O pads; A plurality of I / O pads connected to at least one I / O buffer of a second bank of the I / O buffers;
Configured according to one of a plurality of different configurations for customizing the I / O pad of the first bank of the I / O pad and the I / O pad of the second bank of the I / O pad A custom circuit element,
Each I / O pad of the first and second banks of the I / O pad is defined as either a signal pad or a fixed voltage pad;
Each signal pad in the first bank of I / O pads is powered in accordance with one or more I / O standard power requirements of the first bank of I / O pads;
Each signal pad in the second bank of the I / O pads has a different power supply of one or more different I / O standards that are different from one or more I / O standards of the first bank of the I / O pads. Powered and according to the requirements
According to different configurations of the custom circuit, different numbers of I / O pads are defined to belong to the first bank of the I / O pads and the second bank of the I / O pads.
An integrated circuit including an I / O unit.

３０．前記Ｉ／Ｏパッドのうち少なくともいくつかのＩ／Ｏパッドは、第一、第二、及び第三のＩ／Ｏパッドを有する３つのＩ／Ｏパッドのグループに分類され、前記Ｉ／Ｏバッファのうち少なくともいくつかのＩ／Ｏバッファは、第一及び第二のＩ／Ｏバッファを有するＩ／Ｏバッファの組に分類され、前記３つのＩ／Ｏパッドのグループの各々は、 前記Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドの各々が前記Ｉ／Ｏバッファの組の前記Ｉ／Ｏバッファのうち少なくとも１つのＩ／Ｏバッファに接続されるように、前記Ｉ／Ｏバッファの組の１つと関連付けられる、
請求項２９に記載のＩ／Ｏ部を備える集積回路。 30. At least some of the I / O pads are classified into a group of three I / O pads having first, second, and third I / O pads, and the I / O buffer. At least some of the I / O buffers are classified into a set of I / O buffers having first and second I / O buffers, and each of the three groups of I / O pads includes: Each of the first, second, and third I / O pads of the group of O pads is connected to at least one I / O buffer of the I / O buffers of the set of I / O buffers. Associated with one of the set of I / O buffers;
An integrated circuit comprising the I / O unit according to claim 29.

３１．Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを電源供給パッド又は信号パッドのいずれかに定義すること、
Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを、少なくともワイヤ・ボンディング及びフリップチップボンディングを含む異なる複数の種類のボンディングのうち１つのボンディングに用いるＩ／Ｏパッドとして定義すること、
Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
のうち少なくとも１つを実行するように構成されるカスタム回路素子を備える、
請求項３０に記載のＩ／Ｏ部を備える集積回路。 31. Defining at least one of the first, second, and third I / O pads of the group of I / O pads as either a power supply pad or a signal pad;
At least one I / O pad of the first, second, and third I / O pads of the group of I / O pads is used for different types of bonding including at least wire bonding and flip chip bonding. Define it as an I / O pad to be used for one of the bonds,
Define at least one of directionality and I / O standard for at least one I / O pad of the first, second, and third I / O pads of the group of I / O pads about,
A custom circuit element configured to perform at least one of
An integrated circuit comprising the I / O unit according to claim 30.

３２．Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを電源供給パッド又は信号パッドのいずれかに定義すること、
Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを、少なくともワイヤ・ボンディング及びフリップチップボンディングを含む異なる複数の種類のボンディングのうち１つのボンディングに用いるＩ／Ｏパッドとして定義すること、
Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
のうち少なくとも２つを実行するように構成されるカスタム回路素子を備える、
請求項３１に記載のＩ／Ｏ部を備える集積回路。 32. Defining at least one of the first, second, and third I / O pads of the group of I / O pads as either a power supply pad or a signal pad;
At least one I / O pad of the first, second, and third I / O pads of the group of I / O pads is used for different types of bonding including at least wire bonding and flip chip bonding. Define it as an I / O pad to be used for one of the bonds,
Define at least one of directionality and I / O standard for at least one I / O pad of the first, second, and third I / O pads of the group of I / O pads about,
Comprising custom circuit elements configured to perform at least two of
An integrated circuit comprising the I / O unit according to claim 31.

３３．Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを電源供給パッド又は信号パッドのいずれかに定義すること、
Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを、少なくともワイヤ・ボンディング及びフリップチップボンディングを含む異なる複数の種類のボンディングのうち１つのボンディングに用いるＩ／Ｏパッドとして定義すること、
Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
の全てを実行するように構成されるカスタム回路素子を備える、
請求項３２に記載のＩ／Ｏ部を備える集積回路。 33. Defining at least one of the first, second, and third I / O pads of the group of I / O pads as either a power supply pad or a signal pad;
At least one I / O pad of the first, second, and third I / O pads of the group of I / O pads is used for different types of bonding including at least wire bonding and flip chip bonding. Define it as an I / O pad to be used for one of the bonds,
Define at least one of directionality and I / O standard for at least one I / O pad of the first, second, and third I / O pads of the group of I / O pads about,
With custom circuit elements configured to perform all of
An integrated circuit comprising the I / O unit according to claim 32.

３４．集積回路のＩ／Ｏ部をレイアウトする方法であって、
複数のＩ／Ｏパッドの各Ｉ／Ｏパッドは複数のＩ／Ｏバッファのうち少なくとも１つのＩ／Ｏバッファに接続されるような、前記複数のＩ／Ｏバッファ及び前記複数のＩ／Ｏバッファに接続される前記複数のＩ／Ｏパッド、を備える複数のフレキシブルなＩ／Ｏモジュールを前記Ｉ／Ｏ部内で配列するステップと、
前記複数のＩ／Ｏパッドの各Ｉ／Ｏパッドは、複数のＩ／Ｏバンクのうち１つのＩ／Ｏバンクに属するように定義され、各Ｉ／Ｏバンクは１つ以上のＩ／Ｏ標準の電源条件に従って構成され、前記Ｉ／Ｏバンクの異なるＩ／Ｏバンク同士の電源条件は異なるように、前記複数のＩ／Ｏパッドをカスタマイズするための異なる複数の構成のうち１つの構成に従って構成されるカスタム回路素子をレイアウトするステップと、を含む、
集積回路のＩ／Ｏ部をレイアウトする方法。 34. A method for laying out an I / O portion of an integrated circuit, comprising:
The plurality of I / O buffers and the plurality of I / O buffers such that each I / O pad of the plurality of I / O pads is connected to at least one I / O buffer of the plurality of I / O buffers. Arranging a plurality of flexible I / O modules comprising the plurality of I / O pads connected to the I / O unit in the I / O unit;
Each I / O pad of the plurality of I / O pads is defined to belong to one I / O bank among the plurality of I / O banks, and each I / O bank has one or more I / O standards. Configured in accordance with one of the plurality of different configurations for customizing the plurality of I / O pads so that the I / O banks of the different I / O banks have different power supply conditions. Laying out custom circuit elements to be
A method for laying out an I / O portion of an integrated circuit.

３５．集積回路のＩ／Ｏ部をレイアウトする方法であって、
複数のＩ／Ｏパッドの各Ｉ／Ｏパッドは複数のＩ／Ｏバッファのうち少なくとも１つのＩ／Ｏバッファに接続されるような、前記複数のＩ／Ｏバッファ及び前記複数のＩ／Ｏバッファに接続される前記複数のＩ／Ｏパッド、を備える複数のフレキシブルなＩ／Ｏモジュールを前記Ｉ／Ｏ部内で配列するステップと、
前記複数のＩ／Ｏパッドの各Ｉ／Ｏパッドは、複数のＩ／Ｏバンクのうち１つのＩ／Ｏバンクに属するように定義され、各Ｉ／Ｏバンクは１つ以上のＩ／Ｏ標準の電源条件に従って構成され、前記Ｉ／Ｏバンクの異なるＩ／Ｏバンク同士の電源条件は異なるように、前記複数のＩ／Ｏパッドをカスタマイズするための異なる複数の構成のうち１つの構成に従って構成されるカスタム回路素子をレイアウトするステップと、を含む、
集積回路のＩ／Ｏ部をレイアウトする方法。 35. A method for laying out an I / O portion of an integrated circuit, comprising:
The plurality of I / O buffers and the plurality of I / O buffers such that each I / O pad of the plurality of I / O pads is connected to at least one I / O buffer of the plurality of I / O buffers. Arranging a plurality of flexible I / O modules comprising the plurality of I / O pads connected to the I / O unit in the I / O unit;
Each I / O pad of the plurality of I / O pads is defined to belong to one I / O bank among the plurality of I / O banks, and each I / O bank has one or more I / O standards. Configured in accordance with one of the plurality of different configurations for customizing the plurality of I / O pads so that the I / O banks of the different I / O banks have different power supply conditions. Laying out custom circuit elements to be
A method for laying out an I / O portion of an integrated circuit.

３６．各フレキシブルなＩ／Ｏモジュールが複数のＩ／Ｏバッファを備え、前記複数のＩ／ＯパッドにおけるＩ／Ｏパッドの数は前記複数のＩ／ＯバッファにおけるＩ／Ｏバッファの数よりも大きいようにレイアウトが行われる、
請求項３５に記載の集積回路のＩ／Ｏ部をレイアウトする装置。 36. Each flexible I / O module includes a plurality of I / O buffers, and the number of I / O pads in the plurality of I / O pads is greater than the number of I / O buffers in the plurality of I / O buffers. Layout is done,
36. An apparatus for laying out an I / O portion of an integrated circuit according to claim 35.

３７．集積回路のＩ／Ｏ部をレイアウトするための非一時的なコンピュータ可読媒体であって、
複数のＩ／Ｏパッドの各Ｉ／Ｏパッドは複数のＩ／Ｏバッファのうち少なくとも１つのＩ／Ｏバッファに接続されるような、前記複数のＩ／Ｏバッファ及び前記複数のＩ／Ｏバッファに接続される前記複数のＩ／Ｏパッド、を備える複数のフレキシブルなＩ／Ｏモジュールを前記Ｉ／Ｏ部内で配列するための命令と、
前記複数のＩ／Ｏパッドの各Ｉ／Ｏパッドは、複数のＩ／Ｏバンクのうち１つのＩ／Ｏバンクに属するように定義され、各Ｉ／Ｏバンクは１つ以上のＩ／Ｏ標準の電源条件に従って構成され、前記Ｉ／Ｏバンクの異なるＩ／Ｏバンク同士の電源条件は異なるように、前記複数のＩ／Ｏパッドをカスタマイズするための異なる複数の構成のうち１つの構成に従って構成されるカスタム回路素子をレイアウトするための命令と、を備える、
集積回路のＩ／Ｏ部をレイアウトするための非一時的なコンピュータ可読媒体。 37. A non-transitory computer readable medium for laying out an I / O portion of an integrated circuit,
The plurality of I / O buffers and the plurality of I / O buffers such that each I / O pad of the plurality of I / O pads is connected to at least one I / O buffer of the plurality of I / O buffers. Instructions for arranging a plurality of flexible I / O modules comprising the plurality of I / O pads connected to the I / O section in the I / O section;
Each I / O pad of the plurality of I / O pads is defined to belong to one I / O bank among the plurality of I / O banks, and each I / O bank has one or more I / O standards. Configured in accordance with one of the plurality of different configurations for customizing the plurality of I / O pads so that the I / O banks of the different I / O banks have different power supply conditions. Instructions for laying out custom circuit elements to be
A non-transitory computer readable medium for laying out an I / O portion of an integrated circuit.

３８．各フレキシブルなＩ／Ｏモジュールが複数のＩ／Ｏバッファを備え、前記複数のＩ／ＯパッドにおけるＩ／Ｏパッドの数は前記複数のＩ／ＯバッファにおけるＩ／Ｏバッファの数よりも大きいような前記レイアウトを行うための命令を備える、
請求項３７に記載の集積回路のＩ／Ｏ部をレイアウトするための非一時的なコンピュータ可読媒体。 38. Each flexible I / O module includes a plurality of I / O buffers, and the number of I / O pads in the plurality of I / O pads is greater than the number of I / O buffers in the plurality of I / O buffers. Including instructions for performing the layout,
38. A non-transitory computer readable medium for laying out the I / O portion of the integrated circuit of claim 37.

３９．Ｉ／Ｏ部を備える集積回路であって、当該Ｉ／Ｏ部は、
互いに所定のＩ／Ｏスロットピッチで配置される隣接した複数のＩ／Ｏスロットを占有する複数のＩ／Ｏバッファと、
前記複数のＩ／Ｏバッファのレイアウトは、選択されたパッド選択肢に関わらず同じであるように、前記複数のＩ／Ｏバッファに接続される複数のＩ／Ｏパッドを定義するため、かつ、少なくともワイヤボンドパッド選択肢及びフリップチップパッド選択肢を含む複数のパッド選択肢の１つの選択肢に従って前記複数のＩ／Ｏパッドをカスタマイズするため、異なる複数の構成のうち１つの構成に従って構成されるカスタム回路素子と、を備える、
Ｉ／Ｏ部を備える集積回路。 39. An integrated circuit including an I / O unit, wherein the I / O unit is
A plurality of I / O buffers occupying a plurality of adjacent I / O slots arranged at a predetermined I / O slot pitch with respect to each other;
Defining a plurality of I / O pads connected to the plurality of I / O buffers such that the layout of the plurality of I / O buffers is the same regardless of the selected pad option, and at least A custom circuit element configured according to one of a plurality of different configurations to customize the plurality of I / O pads according to one of a plurality of pad options including a wire bond pad option and a flip chip pad option; Comprising
An integrated circuit including an I / O unit.

４０．前記Ｉ／Ｏパッドのうち少なくともいくつかのＩ／Ｏパッドは、第一、第二、及び第三のＩ／Ｏパッドを有する３つのＩ／Ｏパッドのグループに分類され、前記Ｉ／Ｏバッファのうち少なくともいくつかのＩ／Ｏバッファは、第一及び第二のＩ／Ｏバッファを有するＩ／Ｏバッファの組に分類され、前記３つのＩ／Ｏパッドのグループの各々は、 前記Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドの各々が前記Ｉ／Ｏバッファの組の前記Ｉ／Ｏバッファのうち少なくとも１つのＩ／Ｏバッファに接続されるように、前記Ｉ／Ｏバッファの組の１つと関連付けられる、
請求項３９に記載のＩ／Ｏ部を備える集積回路。 40. At least some of the I / O pads are classified into a group of three I / O pads having first, second, and third I / O pads, and the I / O buffer. At least some of the I / O buffers are classified into a set of I / O buffers having first and second I / O buffers, and each of the three groups of I / O pads includes: Each of the first, second, and third I / O pads of the group of O pads is connected to at least one I / O buffer of the I / O buffers of the set of I / O buffers. Associated with one of the set of I / O buffers;
40. An integrated circuit comprising the I / O unit according to claim 39.

４１．前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを電源供給パッド又は信号パッドのいずれかに定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
Ｉ／Ｏパッドのあるバンク内の各Ｉ／Ｏパッドは同一のＩ／Ｏパッド電源条件を有し、Ｉ／Ｏパッドの異なるバンク内のＩ／Ｏパッドは異なるＩ／Ｏパッド電源条件を有する、異なる複数のＩ／Ｏパッドのバンクを定義すること、
のうち少なくとも１つを実行するように構成されるカスタム回路素子を備える、
請求項３９に記載のＩ／Ｏ部を備える集積回路。 41. Defining at least one I / O pad of the first, second, and third I / O pads as either a power supply pad or a signal pad;
Defining at least one of directionality and I / O standards for at least one of the first, second, and third I / O pads;
Each I / O pad in a bank with an I / O pad has the same I / O pad power requirement, and I / O pads in different banks of the I / O pad have different I / O pad power requirements Defining a bank of different I / O pads;
A custom circuit element configured to perform at least one of
40. An integrated circuit comprising the I / O unit according to claim 39.

４２．前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを電源供給パッド又は信号パッドのいずれかに定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
Ｉ／Ｏパッドのあるバンク内の各Ｉ／Ｏパッドは同一のＩ／Ｏパッド電源条件を有し、Ｉ／Ｏパッドの異なるバンク内のＩ／Ｏパッドは異なるＩ／Ｏパッド電源条件を有する、異なる複数のＩ／Ｏパッドのバンクを定義すること、
のうち少なくとも２つを実行するように構成されるカスタム回路素子を備える、
請求項４１に記載のＩ／Ｏ部を備える集積回路。 42. Defining at least one I / O pad of the first, second, and third I / O pads as either a power supply pad or a signal pad;
Defining at least one of directionality and I / O standards for at least one of the first, second, and third I / O pads;
Each I / O pad in a bank with an I / O pad has the same I / O pad power requirement, and I / O pads in different banks of the I / O pad have different I / O pad power requirements Defining a bank of different I / O pads;
Comprising custom circuit elements configured to perform at least two of
An integrated circuit comprising the I / O unit according to claim 41.

４３．前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを電源供給パッド又は信号パッドのいずれかに定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
Ｉ／Ｏパッドのあるバンク内の各Ｉ／Ｏパッドは同一のＩ／Ｏパッド電源条件を有し、Ｉ／Ｏパッドの異なるバンク内のＩ／Ｏパッドは異なるＩ／Ｏパッド電源条件を有する、異なる複数のＩ／Ｏパッドのバンクを定義すること、
のうち少なくとも全てを実行するように構成されるカスタム回路素子を備える、
請求項４２に記載のＩ／Ｏ部を備える集積回路。 43. Defining at least one I / O pad of the first, second, and third I / O pads as either a power supply pad or a signal pad;
Defining at least one of directionality and I / O standards for at least one of the first, second, and third I / O pads;
Each I / O pad in a bank with an I / O pad has the same I / O pad power requirement, and I / O pads in different banks of the I / O pad have different I / O pad power requirements Defining a bank of different I / O pads;
A custom circuit element configured to perform at least all of
An integrated circuit comprising the I / O unit according to claim 42.

４４．複数のＩ／Ｏバッファを備える複数のフレキシブルなＩ／ＯモジュールをＩ／Ｏ部内で配列するステップと、
複数のＩ／Ｏパッドの各Ｉ／Ｏパッドは、前記複数のＩ／Ｏバッファのうち少なくとも１つのＩ／Ｏバッファに接続されるように、前記複数のＩ／Ｏバッファに接続される前記複数のＩ／Ｏパッドを定義するために構成されるカスタム回路素子をレイアウトするステップと、を含み、
前記複数のＩ／Ｏバッファのレイアウトは、選択されたパッド選択肢に関わらず同じであるように、少なくともワイヤボンドパッド選択肢及びフリップチップパッド選択肢を含む複数のパッド選択肢の１つの選択肢に従って前記複数のＩ／Ｏパッドをカスタマイズするための異なる複数の構成のうち１つの構成に従って前記カスタム回路素子が構成される、
集積回路のＩ／Ｏ部をレイアウトする方法。 44. Arranging a plurality of flexible I / O modules comprising a plurality of I / O buffers in an I / O section;
The plurality of I / O pads connected to the plurality of I / O buffers so that each I / O pad of the plurality of I / O pads is connected to at least one I / O buffer among the plurality of I / O buffers. Laying out custom circuit elements configured to define the I / O pads of
The layout of the plurality of I / O buffers is the same regardless of the selected pad option, and the plurality of I / O buffers according to one option of the plurality of pad options including at least a wire bond pad option and a flip chip pad option. The custom circuit element is configured according to one of a plurality of different configurations for customizing the / O pad;
A method for laying out an I / O portion of an integrated circuit.

４５．各フレキシブルなＩ／Ｏモジュールが複数のＩ／Ｏバッファを備え、前記複数のＩ／ＯパッドにおけるＩ／Ｏパッドの数は前記複数のＩ／ＯバッファにおけるＩ／Ｏバッファの数よりも大きいようにレイアウトが行われる、
請求項４４に記載の集積回路のＩ／Ｏ部をレイアウトする装置。 45. Each flexible I / O module includes a plurality of I / O buffers, and the number of I / O pads in the plurality of I / O pads is greater than the number of I / O buffers in the plurality of I / O buffers. Layout is done,
45. An apparatus for laying out an I / O portion of an integrated circuit according to claim 44.

４６．複数のＩ／Ｏバッファを備える複数のフレキシブルなＩ／ＯモジュールをＩ／Ｏ部内で配列するための命令方法と、
複数のＩ／Ｏパッドの各Ｉ／Ｏパッドは、前記複数のＩ／Ｏバッファのうち少なくとも１つのＩ／Ｏバッファに接続されるように、前記複数のＩ／Ｏバッファに接続される前記複数のＩ／Ｏパッドを定義するために構成されるカスタム回路素子をレイアウトするための命令方法と、を備え、
前記複数のＩ／Ｏバッファのレイアウトは、選択されたパッド選択肢に関わらず同じであるように、少なくともワイヤボンドパッド選択肢及びフリップチップパッド選択肢を含む複数のパッド選択肢の１つの選択肢に従って前記複数のＩ／Ｏパッドをカスタマイズするための異なる複数の構成のうち１つの構成に従って前記カスタム回路素子が構成される、
集積回路のＩ／Ｏ部をレイアウトするための非一時的なコンピュータ可読媒体。 46. An instruction method for arranging a plurality of flexible I / O modules having a plurality of I / O buffers in an I / O unit;
The plurality of I / O pads connected to the plurality of I / O buffers so that each I / O pad of the plurality of I / O pads is connected to at least one I / O buffer among the plurality of I / O buffers. An instruction method for laying out custom circuit elements configured to define the I / O pads of
The layout of the plurality of I / O buffers is the same regardless of the selected pad option, and the plurality of I / O buffers according to one option of the plurality of pad options including at least a wire bond pad option and a flip chip pad option. The custom circuit element is configured according to one of a plurality of different configurations for customizing the / O pad;
A non-transitory computer readable medium for laying out an I / O portion of an integrated circuit.

４７．各フレキシブルなＩ／Ｏモジュールが複数のＩ／Ｏバッファを備え、前記複数のＩ／ＯパッドにおけるＩ／Ｏパッドの数は前記複数のＩ／ＯバッファにおけるＩ／Ｏバッファの数よりも大きいような前記レイアウトを行うための命令を備える、
請求項４６に記載の集積回路のＩ／Ｏ部をレイアウトするための非一時的なコンピュータ可読媒体。 47. Each flexible I / O module includes a plurality of I / O buffers, and the number of I / O pads in the plurality of I / O pads is greater than the number of I / O buffers in the plurality of I / O buffers. Including instructions for performing the layout,
47. A non-transitory computer readable medium for laying out the I / O portion of the integrated circuit of claim 46.

１２０ コアロジック（コアロジック領域）
１３０ Ｉ／Ｏセル
２０１ 信号ボンドパッド（ＳＩＧ）
２０２ 電源ボンドパッド（ＶＣＣ ＩＯ）
２０３ 接地ボンドパッド（ＶＳＳ ＩＯ）
２０４ 電源ボンドパッド（ＶＣＣ ＣＯＲＥ）
２０５ 接地ボンドパッド（ＶＳＳ ＣＯＲＥ）
２１１ 信号用Ｉ／Ｏセル（ＳＩＧ ＩＯ）
２１２ Ｉ／Ｏ電源セル（ＶＣＣ ＩＯ）
２１３ Ｉ／Ｏ接地セル（ＶＳＳ ＩＯ）
２１４ コアロジック電源Ｉ／Ｏセル（ＶＣＣ ＣＯＲＥ）
２１５ コアロジック接地セル（ＶＳＳ ＣＯＲＥ）
３００ Ｉ／Ｏ回路素子（Ｉ／Ｏ回路素子の部分）
４００ Ｉ／Ｏ回路素子（Ｉ／Ｏ回路素子の部分、外周セル）
４１０ 電源・接地パッド
４２０ 中立的なパッド
４２０Ａ 中立的なパッド（列２）
４２０Ｂ 中立的なパッド（列１）
４４０ ＳＩＧＩＯセル（Ｉ／Ｏバッファ）
４４０Ａ 列２信号Ｉ／Ｏ（ＲＯＷ２ＳＩＧＩ／Ｏ）セル
４４０Ｂ 列２信号Ｉ／Ｏ（ＲＯＷ２ＳＩＧＩ／Ｏ）セル
４４０Ｃ 列２信号Ｉ／Ｏ（ＲＯＷ２ＳＩＧＩ／Ｏ）セル
４５０ ＳＩＧＩＯセル（Ｉ／Ｏバッファ）
４５０Ａ 列１信号Ｉ／Ｏ（ＲＯＷ１ＳＩＧＩ／Ｏ）セル
４５０Ｂ 列１信号Ｉ／Ｏ（ＲＯＷ１ＳＩＧＩ／Ｏ）セル
４５０Ｃ 列１信号Ｉ／Ｏ（ＲＯＷ１ＳＩＧＩ／Ｏ）セル
４６０ ＥＳＤ保護回路
４６０Ｃ ＥＳＤ保護回路
５００ 外周セル
５００Ａ 外周セル（外周セルのインスタンス）
５００Ｂ 外周セル（外周セルのインスタンス）
５００Ｃ 外周セル（外周セルのインスタンス）
５００Ｄ 外周セル（外周セルのインスタンス）
５１０ ＥＳＤ保護回路
５２０ 電源・接地ライン（ＶＳＳＩＯ）
５３０ 電源・接地ライン（ＶＳＳ）
５４０ 電源・接地ライン（ＶＣＣＩＯ）
５５０ 電源・接地ライン（ＶＣＣＰＤ）
５６０ 電源・接地ライン（ＶＲＥＦ）
５７０ 電源・接地ライン（ＶＣＣ）
６１０Ａ ビア
６１０Ｂ ビア
６２０Ａ ビア
６２０Ｂ ビア
６３０Ａ ビア
６３０Ｂ ビア
６４０ ビア
６５０ ビア
６６０ ビア
６７０ ビア
７００Ａ Ｉ／Ｏ回路（Ｉ／Ｏ回路素子）
７００Ｂ Ｉ／Ｏ回路（Ｉ／Ｏ回路素子）
７００Ｃ Ｉ／Ｏ回路（Ｉ／Ｏ回路素子）
８００Ａ ダイ（ＩＣ）
８００Ｂ ダイ（ＩＣ）
９００Ａ ダイ（ＩＣダイ）
９００Ｂ ダイ（ＩＣダイ）
９１０ 外周モジュール
９１０Ａ モジュール
９１０Ｂ モジュール
９２０ バンプパッド 120 Core logic (core logic area)
130 I / O cell 201 signal bond pad (SIG)
202 Power Bond Pad (VCC IO)
203 Ground Bond Pad (VSS IO)
204 Power Bond Pad (VCC CORE)
205 Ground bond pad (VSS CORE)
211 I / O cell for signal (SIG IO)
212 I / O power cell (VCC IO)
213 I / O ground cell (VSS IO)
214 Core logic power I / O cell (VCC CORE)
215 Core logic ground cell (VSS CORE)
300 I / O circuit element (part of I / O circuit element)
400 I / O circuit element (I / O circuit element portion, peripheral cell)
410 Power / Ground Pad 420 Neutral Pad 420A Neutral Pad (Row 2)
420B Neutral pad (Row 1)
440 SIGIO cell (I / O buffer)
440A Column 2 signal I / O (ROW2SIGI / O) cell 440B Column2 signal I / O (ROW2SIGI / O) cell 440C Column2 signal I / O (ROW2SIGI / O) cell 450 SIGIO cell (I / O buffer)
450A Column 1 signal I / O (ROW1SIGI / O) cell 450B Column1 signal I / O (ROW1SIGI / O) cell 450C Column1 signal I / O (ROW1SIGI / O) cell 460 ESD protection circuit 460C ESD protection circuit 500 Peripheral cell 500A angular cell (angular cell instance)
500B angular cell (angular cell instance)
500C Angular cell (angular cell instance)
500D angular cell (angular cell instance)
510 ESD Protection Circuit 520 Power / Ground Line (VSSIO)
530 Power / ground line (VSS)
540 Power / ground line (VCCIO)
550 Power / ground line (VCCPD)
560 Power / ground line (VREF)
570 Power / ground line (VCC)
610A Via 610B Via 620A Via 620B Via 630A Via 630B Via 640 Via 650 Via 660 Via 670 Via 700A I / O circuit (I / O circuit element)
700B I / O circuit (I / O circuit element)
700C I / O circuit (I / O circuit element)
800A die (IC)
800B die (IC)
900A die (IC die)
900B die (IC die)
910 Peripheral module 910A Module 910B Module 920 Bump pad

Claims (18)

Ｉ／Ｏ部を備える集積回路であって、当該Ｉ／Ｏ部は、
第一のＩ／Ｏスロットを占有する第一のＩ／Ｏバッファ及び隣接する第二のＩ／Ｏスロットを占有する第二のＩ／Ｏバッファであって、前記第一のＩ／Ｏスロット及び隣接する前記第二のＩ／Ｏスロットは互いに所定のＩ／Ｏスロットピッチで配置される、前記第一のＩ／Ｏバッファ及び前記第二のＩ／Ｏバッファと、
前記第一のＩ／Ｏバッファに接続される第一のＩ／Ｏパッド、前記第二のＩ／Ｏバッファに接続される第二のＩ／Ｏパッド、及び前記第一のＩ／Ｏバッファと前記第二のＩ／Ｏバッファのうち少なくとも１つに接続される第三のＩ／Ｏパッドを備えるＩ／Ｏパッドのグループであって、前記Ｉ／ＯパッドのグループのＩ／Ｏパッドは互い違いである、前記Ｉ／Ｏパッドのグループと、
Ｉ／Ｏパッドの下部に位置し、前記Ｉ／Ｏスロットピッチを増大させることなく、前記第三のＩ／Ｏパッドに対してＥＳＤ保護を与えるＥＳＤ保護回路と、を備える、
Ｉ／Ｏ部を備える集積回路。 An integrated circuit including an I / O unit, wherein the I / O unit is
A first I / O buffer occupying a first I / O slot and a second I / O buffer occupying an adjacent second I / O slot, the first I / O slot and The adjacent second I / O slots are arranged at a predetermined I / O slot pitch with respect to each other, the first I / O buffer and the second I / O buffer;
A first I / O pad connected to the first I / O buffer; a second I / O pad connected to the second I / O buffer; and the first I / O buffer; A group of I / O pads comprising a third I / O pad connected to at least one of the second I / O buffers, wherein the I / O pads of the group of I / O pads are staggered A group of the I / O pads,
An ESD protection circuit located under the I / O pad and providing ESD protection to the third I / O pad without increasing the I / O slot pitch;
An integrated circuit including an I / O unit. 前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを電源供給パッド又は信号パッドのいずれかに定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを、少なくともワイヤ・ボンディング及びフリップチップボンディングを含む異なる複数の種類のボンディングのうち１つのボンディングに用いるＩ／Ｏパッドとして定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
Ｉ／Ｏパッドのあるバンク内の各Ｉ／Ｏパッドは同一のＩ／Ｏパッド電源条件を有し、Ｉ／Ｏパッドの異なるバンク内のＩ／Ｏパッドは異なるＩ／Ｏパッド電源条件を有する、異なる複数のＩ／Ｏパッドのバンクを定義すること、
のうち少なくとも１つを実行するように構成されるカスタム回路素子を備える、
請求項１に記載のＩ／Ｏ部を備える集積回路。 Defining at least one I / O pad of the first, second, and third I / O pads as either a power supply pad or a signal pad;
At least one I / O pad of the first, second, and third I / O pads is used for bonding one of a plurality of different types of bonding including at least wire bonding and flip chip bonding. To define as / O pad,
Defining at least one of directionality and I / O standards for at least one of the first, second, and third I / O pads;
Each I / O pad in a bank with an I / O pad has the same I / O pad power requirement, and I / O pads in different banks of the I / O pad have different I / O pad power requirements Defining a bank of different I / O pads;
A custom circuit element configured to perform at least one of
An integrated circuit comprising the I / O unit according to claim 1. 前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを電源供給パッド又は信号パッドのいずれかに定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを、少なくともワイヤ・ボンディング及びフリップチップボンディングを含む異なる複数の種類のボンディングのうち１つのボンディングに用いるＩ／Ｏパッドとして定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
Ｉ／Ｏパッドのあるバンク内の各Ｉ／Ｏパッドは同一のＩ／Ｏパッド電源条件を有し、Ｉ／Ｏパッドの異なるバンク内のＩ／Ｏパッドは異なるＩ／Ｏパッド電源条件を有する、異なる複数のＩ／Ｏパッドのバンクを定義すること、
のうち少なくとも２つを実行するように前記カスタム回路素子が構成される、
請求項２に記載のＩ／Ｏ部を備える集積回路。 Defining at least one I / O pad of the first, second, and third I / O pads as either a power supply pad or a signal pad;
At least one I / O pad of the first, second, and third I / O pads is used for bonding one of a plurality of different types of bonding including at least wire bonding and flip chip bonding. To define as / O pad,
Defining at least one of directionality and I / O standards for at least one of the first, second, and third I / O pads;
Each I / O pad in a bank with an I / O pad has the same I / O pad power requirement, and I / O pads in different banks of the I / O pad have different I / O pad power requirements Defining a bank of different I / O pads;
The custom circuit element is configured to perform at least two of:
An integrated circuit comprising the I / O unit according to claim 2. 前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを電源供給パッド又は信号パッドのいずれかに定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを、少なくともワイヤ・ボンディング及びフリップチップボンディングを含む異なる複数の種類のボンディングのうち１つのボンディングに用いるＩ／Ｏパッドとして定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
Ｉ／Ｏパッドのあるバンク内の各Ｉ／Ｏパッドは同一のＩ／Ｏパッド電源条件を有し、Ｉ／Ｏパッドの異なるバンク内のＩ／Ｏパッドは異なるＩ／Ｏパッド電源条件を有する、異なる複数のＩ／Ｏパッドのバンクを定義すること、
のうち少なくとも３つを実行するように前記カスタム回路素子が構成される、
請求項２に記載のＩ／Ｏ部を備える集積回路。 Defining at least one I / O pad of the first, second, and third I / O pads as either a power supply pad or a signal pad;
At least one I / O pad of the first, second, and third I / O pads is used for bonding one of a plurality of different types of bonding including at least wire bonding and flip chip bonding. To define as / O pad,
Defining at least one of directionality and I / O standards for at least one of the first, second, and third I / O pads;
Each I / O pad in a bank with an I / O pad has the same I / O pad power requirement, and I / O pads in different banks of the I / O pad have different I / O pad power requirements Defining a bank of different I / O pads;
The custom circuit element is configured to perform at least three of:
An integrated circuit comprising the I / O unit according to claim 2. 集積回路のＩ／Ｏ部をレイアウトする方法であって、
前記Ｉ／Ｏ部内で複数のフレキシブルなＩ／Ｏモジュールを配列するステップを含み、各フレキシブルなＩ／Ｏモジュールは、
第一のＩ／Ｏスロットを占有する第一のＩ／Ｏバッファ及び隣接する第二のＩ／Ｏスロットを占有する第二のＩ／Ｏバッファであって、前記第一のＩ／Ｏスロット及び隣接する前記第二のＩ／Ｏスロットは互いに所定のピッチで配置される、前記第一のＩ／Ｏバッファ及び前記第二のＩ／Ｏバッファと、
前記第一のＩ／Ｏバッファに接続される第一のＩ／Ｏパッド、前記第二のＩ／Ｏバッファに接続される第二のＩ／Ｏパッド、及び前記第一のＩ／Ｏバッファと前記第二のＩ／Ｏバッファのうち少なくとも１つに接続される第三のＩ／Ｏパッドを備えるＩ／Ｏパッドのグループであって、前記Ｉ／ＯパッドのグループのＩ／Ｏパッドは互い違いである、前記Ｉ／Ｏパッドのグループと、
Ｉ／Ｏパッドの下部に位置し、前記Ｉ／Ｏスロットピッチを増大させることなく、前記第三のＩ／Ｏパッドに対してＥＳＤ保護を与えるＥＳＤ保護回路と、を備える、
集積回路のＩ／Ｏ部をレイアウトする方法。 A method for laying out an I / O portion of an integrated circuit, comprising:
Arranging a plurality of flexible I / O modules within the I / O unit, each flexible I / O module comprising:
A first I / O buffer occupying a first I / O slot and a second I / O buffer occupying an adjacent second I / O slot, the first I / O slot and The adjacent second I / O slots are arranged at a predetermined pitch with each other, the first I / O buffer and the second I / O buffer;
A first I / O pad connected to the first I / O buffer; a second I / O pad connected to the second I / O buffer; and the first I / O buffer; A group of I / O pads comprising a third I / O pad connected to at least one of the second I / O buffers, wherein the I / O pads of the group of I / O pads are staggered A group of the I / O pads,
An ESD protection circuit located under the I / O pad and providing ESD protection to the third I / O pad without increasing the I / O slot pitch;
A method for laying out an I / O portion of an integrated circuit. 前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを電源供給パッド又は信号パッドのいずれかに定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを、少なくともワイヤ・ボンディング及びフリップチップボンディングを含む異なる複数の種類のボンディングのうち１つのボンディングに用いるＩ／Ｏパッドとして定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
Ｉ／Ｏパッドのあるバンク内の各Ｉ／Ｏパッドは同一のＩ／Ｏパッド電源条件を有し、Ｉ／Ｏパッドの異なるバンク内のＩ／Ｏパッドは異なるＩ／Ｏパッド電源条件を有する、異なる複数のＩ／Ｏパッドのバンクを定義すること、
のうち少なくとも１つを実行するために前記Ｉ／Ｏモジュールをカスタマイズすることをさらに備える、
請求項５に記載の集積回路のＩ／Ｏ部をレイアウトする方法。 Defining at least one I / O pad of the first, second, and third I / O pads as either a power supply pad or a signal pad;
At least one I / O pad of the first, second, and third I / O pads is used for bonding one of a plurality of different types of bonding including at least wire bonding and flip chip bonding. To define as / O pad,
Defining at least one of directionality and I / O standards for at least one of the first, second, and third I / O pads;
Each I / O pad in a bank with an I / O pad has the same I / O pad power requirement, and I / O pads in different banks of the I / O pad have different I / O pad power requirements Defining a bank of different I / O pads;
Further comprising customizing the I / O module to perform at least one of
A method for laying out an I / O portion of an integrated circuit according to claim 5. 前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを電源供給パッド又は信号パッドのいずれかに定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを、少なくともワイヤ・ボンディング及びフリップチップボンディングを含む異なる複数の種類のボンディングのうち１つのボンディングに用いるＩ／Ｏパッドとして定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
Ｉ／Ｏパッドのあるバンク内の各Ｉ／Ｏパッドは同一のＩ／Ｏパッド電源条件を有し、Ｉ／Ｏパッドの異なるバンク内のＩ／Ｏパッドは異なるＩ／Ｏパッド電源条件を有する、異なる複数のＩ／Ｏパッドのバンクを定義すること、
のうち少なくとも２つを実行するために前記Ｉ／Ｏモジュールをカスタマイズすることを備える、
請求項６に記載の集積回路のＩ／Ｏ部をレイアウトする方法。 Defining at least one I / O pad of the first, second, and third I / O pads as either a power supply pad or a signal pad;
At least one I / O pad of the first, second, and third I / O pads is used for bonding one of a plurality of different types of bonding including at least wire bonding and flip chip bonding. To define as / O pad,
Defining at least one of directionality and I / O standards for at least one of the first, second, and third I / O pads;
Each I / O pad in a bank with an I / O pad has the same I / O pad power requirement, and I / O pads in different banks of the I / O pad have different I / O pad power requirements Defining a bank of different I / O pads;
Customizing the I / O module to perform at least two of
A method for laying out an I / O portion of an integrated circuit according to claim 6. 前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを電源供給パッド又は信号パッドのいずれかに定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを、少なくともワイヤ・ボンディング及びフリップチップボンディングを含む異なる複数の種類のボンディングのうち１つのボンディングに用いるＩ／Ｏパッドとして定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
Ｉ／Ｏパッドのあるバンク内の各Ｉ／Ｏパッドは同一のＩ／Ｏパッド電源条件を有し、Ｉ／Ｏパッドの異なるバンク内のＩ／Ｏパッドは異なるＩ／Ｏパッド電源条件を有する、異なる複数のＩ／Ｏパッドのバンクを定義すること、
のうち少なくとも３つを実行するために前記Ｉ／Ｏモジュールをカスタマイズすることを備える、
請求項７に記載の集積回路のＩ／Ｏ部をレイアウトする方法。 Defining at least one I / O pad of the first, second, and third I / O pads as either a power supply pad or a signal pad;
At least one I / O pad of the first, second, and third I / O pads is used for bonding one of a plurality of different types of bonding including at least wire bonding and flip chip bonding. To define as / O pad,
Defining at least one of directionality and I / O standards for at least one of the first, second, and third I / O pads;
Each I / O pad in a bank with an I / O pad has the same I / O pad power requirement, and I / O pads in different banks of the I / O pad have different I / O pad power requirements Defining a bank of different I / O pads;
Customizing said I / O module to perform at least three of
A method for laying out an I / O portion of an integrated circuit according to claim 7. 集積回路のＩ／Ｏ部をレイアウトするための非一時的な機械可読コンピュータ媒体であって、
フレキシブルなＩ／Ｏモジュールを定義するための命令を備え、当該フレキシブルなＩ／Ｏモジュールは、
第一のＩ／Ｏスロットを占有する第一のＩ／Ｏバッファ及び隣接する第二のＩ／Ｏスロットを占有する第二のＩ／Ｏバッファであって、前記第一のＩ／Ｏスロット及び隣接する前記第二のＩ／Ｏスロットは互いに所定のピッチで配置される、前記第一のＩ／Ｏバッファ及び前記第二のＩ／Ｏバッファと、
前記第一のＩ／Ｏバッファに接続される第一のＩ／Ｏパッド、前記第二のＩ／Ｏバッファに接続される第二のＩ／Ｏパッド、及び前記第一のＩ／Ｏバッファと前記第二のＩ／Ｏバッファのうち少なくとも１つに接続される第三のＩ／Ｏパッドを備えるＩ／Ｏパッドのグループであって、前記Ｉ／ＯパッドのグループのＩ／Ｏパッドは互い違いである、前記Ｉ／Ｏパッドのグループと、
Ｉ／Ｏパッドの下部に位置し、前記Ｉ／Ｏスロットピッチを増大させることなく、前記第三のＩ／Ｏパッドに対してＥＳＤ保護を与えるＥＳＤ回路と、を備える、
集積回路のＩ／Ｏ部をレイアウトするための非一時的な機械可読コンピュータ媒体。 A non-transitory machine readable computer medium for laying out an I / O portion of an integrated circuit comprising:
Instructions for defining a flexible I / O module are provided, and the flexible I / O module includes:
A first I / O buffer occupying a first I / O slot and a second I / O buffer occupying an adjacent second I / O slot, the first I / O slot and The adjacent second I / O slots are arranged at a predetermined pitch with each other, the first I / O buffer and the second I / O buffer;
A first I / O pad connected to the first I / O buffer; a second I / O pad connected to the second I / O buffer; and the first I / O buffer; A group of I / O pads comprising a third I / O pad connected to at least one of the second I / O buffers, wherein the I / O pads of the group of I / O pads are staggered A group of the I / O pads,
An ESD circuit located under the I / O pad and providing ESD protection to the third I / O pad without increasing the I / O slot pitch;
A non-transitory machine-readable computer medium for laying out an I / O portion of an integrated circuit. 前記集積回路の前記Ｉ／Ｏ部内で前記Ｉ／Ｏモジュールであって複数の隣接するＩ／Ｏモジュール同士を配置するための命令を備える、
請求項９に記載の集積回路のＩ／Ｏ部をレイアウトするための非一時的な機械可読コンピュータ媒体。 An instruction for arranging a plurality of adjacent I / O modules in the I / O portion of the integrated circuit;
A non-transitory machine readable computer medium for laying out the I / O portion of the integrated circuit of claim 9. 前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを電源供給パッド又は信号パッドのいずれかに定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを、少なくともワイヤ・ボンディング及びフリップチップボンディングを含む異なる複数の種類のボンディングのうち１つのボンディングに用いるＩ／Ｏパッドとして定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
Ｉ／Ｏパッドのあるバンク内の各Ｉ／Ｏパッドは同一のＩ／Ｏパッド電源条件を有し、Ｉ／Ｏパッドの異なるバンク内のＩ／Ｏパッドは異なるＩ／Ｏパッド電源条件を有する、異なる複数のＩ／Ｏパッドのバンクを定義すること、
のうち少なくとも１つを実行するように前記Ｉ／Ｏモジュールをカスタマイズするための命令を備える、
請求項１０に記載の集積回路のＩ／Ｏ部をレイアウトするための非一時的な機械可読コンピュータ媒体。 Defining at least one I / O pad of the first, second, and third I / O pads as either a power supply pad or a signal pad;
At least one I / O pad of the first, second, and third I / O pads is used for bonding one of a plurality of different types of bonding including at least wire bonding and flip chip bonding. To define as / O pad,
Defining at least one of directionality and I / O standards for at least one of the first, second, and third I / O pads;
Each I / O pad in a bank with an I / O pad has the same I / O pad power requirement, and I / O pads in different banks of the I / O pad have different I / O pad power requirements Defining a bank of different I / O pads;
Instructions for customizing the I / O module to execute at least one of
A non-transitory machine-readable computer medium for laying out the I / O portion of the integrated circuit of claim 10. 前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを電源供給パッド又は信号パッドのいずれかに定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを、少なくともワイヤ・ボンディング及びフリップチップボンディングを含む異なる複数の種類のボンディングのうち１つのボンディングに用いるＩ／Ｏパッドとして定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
Ｉ／Ｏパッドのあるバンク内の各Ｉ／Ｏパッドは同一のＩ／Ｏパッド電源条件を有し、Ｉ／Ｏパッドの異なるバンク内のＩ／Ｏパッドは異なるＩ／Ｏパッド電源条件を有する、異なる複数のＩ／Ｏパッドのバンクを定義すること、
のうち少なくとも２つを実行するように前記Ｉ／Ｏモジュールをカスタマイズするための命令を備える、
請求項１１に記載の集積回路のＩ／Ｏ部をレイアウトするための非一時的な機械可読コンピュータ媒体。 Defining at least one I / O pad of the first, second, and third I / O pads as either a power supply pad or a signal pad;
At least one I / O pad of the first, second, and third I / O pads is used for bonding one of a plurality of different types of bonding including at least wire bonding and flip chip bonding. To define as / O pad,
Defining at least one of directionality and I / O standards for at least one of the first, second, and third I / O pads;
Each I / O pad in a bank with an I / O pad has the same I / O pad power requirement, and I / O pads in different banks of the I / O pad have different I / O pad power requirements Defining a bank of different I / O pads;
Instructions for customizing the I / O module to perform at least two of
A non-transitory machine-readable computer medium for laying out an I / O portion of an integrated circuit according to claim 11. 前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを電源供給パッド又は信号パッドのいずれかに定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを、少なくともワイヤ・ボンディング及びフリップチップボンディングを含む異なる複数の種類のボンディングのうち１つのボンディングに用いるＩ／Ｏパッドとして定義すること、
前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
Ｉ／Ｏパッドのあるバンク内の各Ｉ／Ｏパッドは同一のＩ／Ｏパッド電源条件を有し、Ｉ／Ｏパッドの異なるバンク内のＩ／Ｏパッドは異なるＩ／Ｏパッド電源条件を有する、異なる複数のＩ／Ｏパッドのバンクを定義すること、
のうち少なくとも３つを実行するように前記Ｉ／Ｏモジュールをカスタマイズするための命令を備える、
請求項１２に記載の集積回路のＩ／Ｏ部をレイアウトするための非一時的な機械可読コンピュータ媒体。 Defining at least one I / O pad of the first, second, and third I / O pads as either a power supply pad or a signal pad;
At least one I / O pad of the first, second, and third I / O pads is used for bonding one of a plurality of different types of bonding including at least wire bonding and flip chip bonding. To define as / O pad,
Defining at least one of directionality and I / O standards for at least one of the first, second, and third I / O pads;
Each I / O pad in a bank with an I / O pad has the same I / O pad power requirement, and I / O pads in different banks of the I / O pad have different I / O pad power requirements Defining a bank of different I / O pads;
Instructions for customizing the I / O module to perform at least three of
A non-transitory machine readable computer medium for laying out the I / O portion of the integrated circuit of claim 12. コアロジック領域と、
当該コアロジック領域の外周を囲むＩ／Ｏ部と、を備え、
前記Ｉ／Ｏ部内にある回路素子は、複数の線形配列のＩ／Ｏスロットを占有する複数の信号Ｉ／Ｏバッファから実質的になり、その配列内で前記Ｉ／Ｏスロットは互いに所定のＩ／Ｏスロットピッチで配置される、
集積回路。 The core logic area,
An I / O portion surrounding the outer periphery of the core logic area,
The circuit elements in the I / O section are substantially composed of a plurality of signal I / O buffers that occupy a plurality of linear array I / O slots, and the I / O slots in the array each have a predetermined I / O slot. Arranged at / O slot pitch,
Integrated circuit. 信号Ｉ／Ｏバッファの各組が２つの前記信号Ｉ／Ｏバッファを備える、信号Ｉ／Ｏバッファの複数の組と、
Ｉ／Ｏパッドの複数のグループであって、Ｉ／Ｏパッドの各グループは、付随した信号Ｉ／Ｏバッファの組と関連付けられ、第一、第二、及び第三のＩ／Ｏパッドを備える、前記Ｉ／Ｏパッドの複数のグループと、を備え、
前記第一、第二、第三のＩ／Ｏパッドは各々、付随した前記Ｉ／Ｏ信号バッファの組の前記２つのＩ／Ｏ信号バッファのうち少なくとも１つに接続される、
請求項１４に記載の集積回路。 A plurality of sets of signal I / O buffers, each set of signal I / O buffers comprising two said signal I / O buffers;
A plurality of groups of I / O pads, each group of I / O pads being associated with an associated set of signal I / O buffers and comprising first, second, and third I / O pads. And a plurality of groups of the I / O pads,
The first, second and third I / O pads are each connected to at least one of the two I / O signal buffers of the associated set of I / O signal buffers;
The integrated circuit according to claim 14. Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを電源供給パッド又は信号パッドのいずれかに定義すること、
Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを、少なくともワイヤ・ボンディング及びフリップチップボンディングを含む異なる複数の種類のボンディングのうち１つのボンディングに用いるＩ／Ｏパッドとして定義すること、
Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
Ｉ／Ｏパッドのあるバンク内の各Ｉ／Ｏパッドは同一のＩ／Ｏパッド電源条件を有し、Ｉ／Ｏパッドの異なるバンク内のＩ／Ｏパッドは異なるＩ／Ｏパッド電源条件を有する、異なる複数のＩ／Ｏパッドのバンクを定義すること、
のうち少なくとも１つを実行するように構成されるカスタム回路素子を備える、
請求項１５に記載の集積回路。 Defining at least one of the first, second, and third I / O pads of the group of I / O pads as either a power supply pad or a signal pad;
At least one I / O pad of the first, second, and third I / O pads of the group of I / O pads is used for different types of bonding including at least wire bonding and flip chip bonding. Define it as an I / O pad to be used for one of the bonds,
Define at least one of directionality and I / O standard for at least one I / O pad of the first, second, and third I / O pads of the group of I / O pads about,
Each I / O pad in a bank with an I / O pad has the same I / O pad power requirement, and I / O pads in different banks of the I / O pad have different I / O pad power requirements Defining a bank of different I / O pads;
A custom circuit element configured to perform at least one of
The integrated circuit according to claim 15. Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを電源供給パッド又は信号パッドのいずれかに定義すること、
Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを、少なくともワイヤ・ボンディング及びフリップチップボンディングを含む異なる複数の種類のボンディングのうち１つのボンディングに用いるＩ／Ｏパッドとして定義すること、
Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
Ｉ／Ｏパッドのあるバンク内の各Ｉ／Ｏパッドは同一のＩ／Ｏパッド電源条件を有し、Ｉ／Ｏパッドの異なるバンク内のＩ／Ｏパッドは異なるＩ／Ｏパッド電源条件を有する、異なる複数のＩ／Ｏパッドのバンクを定義すること、
のうち少なくとも２つを実行するように構成されるカスタム回路素子を備える、
請求項１６に記載の集積回路。 Defining at least one of the first, second, and third I / O pads of the group of I / O pads as either a power supply pad or a signal pad;
At least one I / O pad of the first, second, and third I / O pads of the group of I / O pads is used for different types of bonding including at least wire bonding and flip chip bonding. Define it as an I / O pad to be used for one of the bonds,
Define at least one of directionality and I / O standard for at least one I / O pad of the first, second, and third I / O pads of the group of I / O pads about,
Each I / O pad in a bank with an I / O pad has the same I / O pad power requirement, and I / O pads in different banks of the I / O pad have different I / O pad power requirements Defining a bank of different I / O pads;
Comprising custom circuit elements configured to perform at least two of
The integrated circuit according to claim 16. Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを電源供給パッド又は信号パッドのいずれかに定義すること、
Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドを、少なくともワイヤ・ボンディング及びフリップチップボンディングを含む異なる複数の種類のボンディングのうち１つのボンディングに用いるＩ／Ｏパッドとして定義すること、
Ｉ／Ｏパッドのグループの前記第一、第二、及び第三のＩ／Ｏパッドのうち少なくとも１つのＩ／Ｏパッドに対して、方向性及びＩ／Ｏ標準のうち少なくとも１つを定義すること、
Ｉ／Ｏパッドのあるバンク内の各Ｉ／Ｏパッドは同一のＩ／Ｏパッド電源条件を有し、Ｉ／Ｏパッドの異なるバンク内のＩ／Ｏパッドは異なるＩ／Ｏパッド電源条件を有する、異なる複数のＩ／Ｏパッドのバンクを定義すること、
のうち３つを実行するように構成されるカスタム回路素子を備える、
請求項１６に記載の集積回路。
Defining at least one of the first, second, and third I / O pads of the group of I / O pads as either a power supply pad or a signal pad;
At least one I / O pad of the first, second, and third I / O pads of the group of I / O pads is used for different types of bonding including at least wire bonding and flip chip bonding. Define it as an I / O pad to be used for one of the bonds,
Define at least one of directionality and I / O standard for at least one I / O pad of the first, second, and third I / O pads of the group of I / O pads about,
Each I / O pad in a bank with an I / O pad has the same I / O pad power requirement, and I / O pads in different banks of the I / O pad have different I / O pad power requirements Defining a bank of different I / O pads;
Comprising custom circuit elements configured to perform three of:
The integrated circuit according to claim 16.
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