JP2015522799A - タイル貼り式ｘ線イメージャパネルおよびそれを形成する方法 - Google Patents

Abstract

タイル貼り式イメージャパネルが開示される。ある実施形態では、タイル貼り式イメージャパネルは、別個のイメージャチップから形成され、別個のイメージャチップは、機械的に共にタイル貼りされて、タイル貼り式イメージャチップ間のギャップを最小にする。さらに、ある実施形態では、タイル貼り式イメージャパネルに関連するシンチレータ材料は、湿気から保護するために密閉環境内にある。【選択図】図５

Description

本発明は、タイル貼り式Ｘ線イメージャパネルおよびそれを形成する方法に関する。

非侵襲的撮像技術は、被写体（たとえば、患者または対象）の内部構造の画像が、患者または対象に関して侵襲的手技を実施することなく取得されることを可能にする。非侵襲的撮像システムは、関心の被写体（たとえば、患者または製造品）を通した放射（ｒａｄｉａｔｉｏｎ）の透過またはそれからの放射の検出に基づいて動作することができる。たとえば、Ｘ線ベース撮像技法（乳房Ｘ線撮影、Ｘ線透視、コンピュータ断層撮影（ｃｏｍｐｕｔｅｄ ｔｏｍｏｇｒａｐｈｙ）（ＣＴ）など）は、通常、被写体を通してＸ線を透過させるＸ線放射の外部源および被写体を透過したＸ線を検出するＸ線源に対向して配設された検出器を利用する。単光子放出コンピュータ断層撮影（ｓｉｎｇｌｅ ｐｈｏｔｏｎ ｅｍｉｓｓｉｏｎ ｃｏｍｐｕｔｅｄ ｔｏｍｏｇｒａｐｈｙ）（ＳＰＥＣＴ）または陽電子放出断層撮影（ｐｏｓｉｔｒｏｎ ｅｍｉｓｓｉｏｎ ｔｏｍｏｇｒａｐｈｙ）（ＰＥＴ）などの他の放射ベース撮像手法は、放射性医薬品を利用することができ、放射性医薬品は、患者に投与され、患者の身体内の複数の場所からガンマ線の放出をもたらす。放出されたガンマ線は、その後、検出され、ガンマ線放出が位置特定される。

そして、こうした放射ベース撮像手法では、放射検出器は、撮像プロセスの一体部分であり、関心の画像を生成するために使用されるデータの取得を可能にする。ある放射検出スキームでは、放射は、高エネルギーのガンマ線またはＸ線放射を光学光子（たとえば、可視光）に変換する蛍光発生材料の使用によって検出されることが可能であり、蛍光発生材料は、その後、フォトダイオードなどの光検出器デバイスによって検出されうる。しかし、蛍光発生材料は、湿気（ｍｏｉｓｔｕｒｅ）または他の環境条件にさらされると、劣化を受け易い場合がある。

こうしたシンチレータの劣化は、フラットパネル検出器が一般Ｘ線撮影用途、Ｃアーム用途などにおいて使用されるコンテキストで問題になる場合がある。特に、所望のサイズのフラットパネルを構築するため、いくつかの小さなパネルを組み合わせて、所望のより大きなパネルアセンブリを形成することが必要である場合がある。しかし、こうしたアセンブリは、湿気または他の環境因子による浸食を受け易い場合がある。結果として、小さなイメージャパネルを使用して形成される大きなパネルアセンブリは、大きなパネルアセンブリへの湿気または他の環境因子による浸食のせいで、最終的に効率が減少する場合がある。

米国特許第２０１０／２９１７２６号

一実施形態によれば、タイル貼り式（ｔｉｌｅｄ）検出器パネルを製造するための方法が提供される。方法は、イメージャチップをタイル貼り式配置構成で下向きで位置決めすることを含む。エポキシは、タイル貼り式配置構成のイメージャチップの周辺および内部シームに沿ってイメージャチップの後表面上に塗布される。基板は、イメージャチップの後表面上でエポキシに貼付される。エポキシのリングは、イメージャチップの前表面上に塗布される。シンチレータ材料は、イメージャチップの前表面上に適用される。面板は、シンチレータ材料を収容する密閉環境を形成するために、エポキシのリングに貼付される。

さらなる実施形態によれば、タイル貼り式検出器パネルを製造するための方法が提供される。方法は、イメージャチップをタイル貼り式配置構成で下向きで位置決めすることを含む。エポキシは、タイル貼り式配置構成のイメージャチップに関連する周辺および内部シームに対応する場所において基板上に塗布される。タイル貼り式配置構成のイメージャチップは、基板上のエポキシに貼付され、それにより、タイル貼り式配置構成のイメージャチップの周辺および内部シームがエポキシ上に位置決めされる。エポキシのリングは、イメージャチップの前表面上に塗布される。シンチレータ材料は、イメージャチップの前表面上に適用される。面板は、シンチレータ材料を収容するシール済み環境を形成するために、エポキシのリングに貼付される。

別の実施形態によれば、検出器パネルが提供される。検出器パネルは、イメージャチップであって、前表面および後表面を備える、イメージャチップのタイル貼り式配置構成を含む。検出器パネルはまた、エポキシを含み、エポキシは、イメージャチップ間のシームにおいてタイル貼り式配置構成のイメージャチップの後表面に塗布され、タイル貼り式配置構成のイメージャチップの周辺に少なくとも部分的に沿ってイメージャチップの後表面に塗布され、タイル貼り式配置構成のイメージャチップの周辺の周りにリングでイメージャチップの前表面に塗布される。検出器パネルはまた、イメージャチップの後表面に塗布されたエポキシによってタイル貼り式配置構成のイメージャチップに取付けられた基板およびイメージャチップの前表面に塗布されたエポキシのリングによってタイル貼り式配置構成のイメージャチップに取付けられた面板を含む。面板、エポキシのリング、シームに塗布されたエポキシ、およびイメージャチップは、密閉環境を形成する。検出器パネルはまた、密閉環境内でイメージャチップの前表面に堆積されたシンチレータ材料を含む。

これらのまた他の特徴、態様、および利点は、以下の詳細な説明が添付図面を参照して読まれるとよりよく理解される。添付図面において、同様の記号は、図面全体を通して同様の部品を示す。

本開示のある態様による、フォーカスグリッドを組込むことができる一般的な撮像システムのある実施形態を示すブロック図である。 本開示のある態様による、フォーカスグリッドを組込むことができるＸ線撮像システムのある実施形態を示すブロック図である。 本開示のある態様による、チップおよび基板アセンブリの形成を示すプロセスフロー図である。 本開示のある態様による、下向きでタイル貼りされたイメージャチップのセットを示す図である。 本開示のある態様による、エポキシの塗布後の図４のタイル貼り式イメージャチップを示す図である。 本開示のある態様による、支持板の適用後の図５のタイル貼り式イメージャチップおよびエポキシを示す図である。 本開示のある態様による、裏返された後の図６の機械的にタイル貼りされたイメージャパネルを示す図である。 本開示のさらなる態様による、チップおよび基板アセンブリの形成を示すプロセスフロー図である。 本開示のある態様による、上向きでタイル貼りされたイメージャチップのセットを示す図である。 本開示のある態様による、エポキシが塗布された状態の支持板を示す図である。 本開示のある態様による、図１０の支持板およびエポキシに貼付された図９のタイル貼り式イメージャチップを示す図である。 本開示のある態様による、図７および図１１のビューライン１２に沿って切取られた断面を示す図である。 本開示のある態様による、検出器パネルの形成を示すプロセスフロー図である。 本開示のある態様による、タイル貼り式チップおよび基板アセンブリを示す図である。 本開示のある態様による、イメージャチップ間のギャップに対して充填材料を塗布した後の、イメージャチップ接合部の断面を示す図である。 本開示のある態様による、イメージャチップ間のギャップに充填材料を塗布した状態のタイル貼り式イメージャチップアセンブリの平面図である。 本開示のある態様による、シンチレータ材料を堆積させ、イメージャチップ間のギャップにエポキシリングを塗布した後のタイル貼り式イメージャチップアセンブリを示す図である。 本開示のある態様による、図１７のビューライン１８に沿って切取られた断面を示す図である。 本開示のある態様による、放射透過性面板を貼付した後の図１７のタイル貼り式イメージャチップアセンブリを示す図である。 本開示のある態様による、導電性材料によってブリッジされたイメージャチップ接合部の断面を示す図である。 本開示のある態様による、電気的にブリッジされたスキャンラインを有するタイル貼り式検出器パネルのある実施形態を示す図である。 本開示のある態様による、電気的にブリッジされたスキャンラインおよびデータラインを有するタイル貼り式検出器パネルのある実施形態を示す図である。

本開示は、複数の小さなイメージャパネルを使用して形成される放射検出器アセンブリに関する。ある実施形態では、湿気および湿度（ｈｕｍｉｄｉｔｙ）などの環境因子に対して密閉される検出器パネルアセンブリは、こうしたアセンブリの製造と共に論じられる。結果として、本明細書で論じる検出器アセンブリは、組立てられた他の検出器パネルと比較してシンチレータ材料の劣化を受けにくい。非吸湿性Ｘ線シンチレータが使用される場合のような他の実施形態では、検出器パネルアセンブリは、湿気などの環境因子に対して完全に密閉される必要はない。

本手法が、２、３例を挙げると、医療撮像において、品質管理のための製品検査において、またセキュリティ検査のためなど、種々の撮像コンテキストにおいて利用されうることが留意されるべきである。しかし、簡潔にするため、本明細書で論じる例は、一般に、たとえば、従来のＸ線撮影、Ｘ線透視、乳房Ｘ線撮影、トモシンセシス、Ｃアーム血管造影、単光子放出コンピュータ断層撮影（ＳＰＥＣＴ）などのような、医療撮像、特に、放射ベース撮像技法に関する。しかし、これらの例が、例証に過ぎず、また、説明を簡潔にし、本明細書で論じる例についてコンテキストを提供するために論じられうるだけであることが認識されるべきである。すなわち、本手法は、開示される撮像技術ならびに他の適した放射ベース手法の任意のものと共に、また、医療撮像以外のコンテキストにおいて使用されうる。具体的には、図１および図２は、本明細書で論じる放射検出器パネルアセンブリを利用しうる医療撮像システムの一般化された実施形態を論じ、図１は、一般的な撮像システムを対象とし、図２はＸ線撮影またはＣアーム撮像システムなどのＸ線撮像システムを対象とする。

上記を念頭に置いて、図１は、一般化された撮像システム１０のブロック図を提供する。撮像システム１０は、放出ガンマ線または透過Ｘ線などの信号１４を検出するための検出器アセンブリ１２を含む。検出器アセンブリ１２は、複数の小さなパネルから構成され、検出器アセンブリ１２上への入射する放射に応答して電気信号を生成しうる。信号１４は、撮像システム１０と共に制御される放射源によって生成されるかまたは患者に投与される放射性医薬品の放射性崩壊に応答して生成されうる。

検出器アセンブリ１２は、検出される放射に応答して電気信号を生成し、これらの電気信号は、それぞれのチャネルを通してデータ取得システム（ｄａｔａ ａｃｑｕｉｓｉｔｉｏｎ ｓｙｓｔｅｍ）（ＤＡＳ）１６に送信される。ＤＡＳ１６は、アナログ信号でありうる電気信号を取得すると、より容易な処理のためにデータをデジタル化するかまたはその他の方法で調節しうる。たとえば、ＤＡＳ１６は、雑音または他の画像収差などのために画像データをフィルタリングしうる。ＤＡＳ１６は、その後、ＤＡＳ１６が動作可能に接続されるコントローラ２０にデータを提供する。コントローラ２０は、適切に構成されたソフトウェアを有する特定用途向けのまたは汎用のコンピュータでありうる。コントローラ２０は、撮像プロトコル、データ処理、診断評価などのようなアルゴリズムを実行するように構成されるコンピュータ回路要素を含みうる。例として、コントローラ２０は、ある時点で画像取得を実施するよう、あるタイプのデータをフィルタリングするよう、また同様なことをするようＤＡＳ１６に指令しうる。さらに、コントローラ２０は、イーサネット（登録商標）接続、インターネット接続、無線送受信機、キーボード、マウス、トラックボール、ディスプレイなどのような、オペレータにインタフェースするためのフィーチャを含みうる。

図２を参照すると、本開示による検出器アセンブリを使用しうるＸ線撮像システム３０を示すブロック図が示される。Ｘ線撮像システム３０は、品質管理、パッケージスクリーニング、および安全スクリーニングなど用の検査システムでありうるかまたは医療撮像システムでありうる。示す実施形態では、システム３０は、Ｘ線撮影またはＣアーム撮像システムなどのＸ線医療撮像システムである。システム３０の構成に関して、システム３０の構成は、図１に関して述べた一般化された撮像システム１０と設計が類似しうる。たとえば、システム３０は、ＤＡＳ１６に動作可能に接続されるコントローラ２０を含み、コントローラ２０は、Ｘ線検出器アセンブリ１２を介して画像データの制御された取得を可能にする。

システム３０では、画像データの収集を可能にするため、コントローラ２０はまた、Ｘ線源３２に動作可能に接続され、Ｘ線源３２は、１つまたは複数のＸ線管または固体Ｘ線放出デバイスを含みうる。コントローラ２０は、タイミング信号、撮像シーケンスなどのような種々の制御信号を、制御リンク３４を介してＸ線源３２に供給しうる。いくつかの実施形態では、制御リンク３４はまた、電力などのパワーを、制御リンク３４を介してＸ線源３２に供給しうる。一般に、コントローラ２０は、一連の信号をＸ線源３２に送信して、Ｘ線３６の放出を開始することになり、Ｘ線３６は、患者３８などの関心の被写体に向けられる。コントローラはまた、検出器アセンブリ１２の動作の態様を修正し、検出器アセンブリ１２における信号の取得をＸ線源３２の動作に同期させうる。組織、骨などのような患者３８内の種々のフィーチャが、入射するＸ線３６を減衰させることになる。患者３８を通過した減衰したＸ線４０は、その後、検出器アセンブリ１２に衝当して、対応するデータスキャン（すなわち、画像）を表す電気信号を生成する。種々の実施形態では、検出器アセンブリ１２は、高エネルギー放射（たとえば、Ｘ線）にさらされると、蛍光発生材料（たとえば、ヨウ化セシウム（ＣｓＩ）または酸硫化ガドリニウム（ＧＯＳ））によって生成される光学光子を検出するのに適するフラットな大面積光イメージャパネルを含みうる。ある実装態様（デジタルＸ線用途など）では、検出器アセンブリ１２（および含まれる大面積光イメージャパネル）は、１３ｃｍ×１３ｃｍ〜４３ｃｍ×４３ｃｍを測定しうる。

大面積光イメージャパネルは、通常、８”または１２”ウェハフォームファクタで製造される。しかし、単一チップイメージャサイズ（すなわち、イメージャチップサイズ）は、ＣＭＯＳイメージャウェハを生産するため、８”ウェハ作製を使用するとき約１０ｃｍ×１２ｃｍ未満に、また、１２”ウェハ作製を使用するとき約２０ｃｍ×２０ｃｍ未満に、通常制限される。したがって、多くのＸ線用途で使用される大面積光イメージャパネルを生産するため、小さな撮像チップが機械的に共にタイル貼りされて、所望のサイズのイメージャパネルを形成しうる。こうした機械的タイル貼りプロセスは、湿気の侵入を受け易い場合があり、ＣｓＩなどの吸湿性蛍光発生材料が使用されるコンテキストにおいて問題となる場合がある。さらに、本明細書で論じるように、ある実装態様では、機械的にタイル貼りされたチップ間に電気的相互接続を形成することもまた望ましい場合がある。

より大きなアセンブリを作成するときのイメージャチップの機械的タイル貼りに関して、イメージャチップ間の物理的ギャップを最小にするため、イメージャチップを機械的に整列させタイル貼りすることが望ましい場合があり、それにより、チップ間の非機能的空間またはラインも最小になる。たとえば、１ピクセルピッチ、すなわち、光またはＸ線画像における単一欠陥ラインより幅が大きくない、イメージャチップ間のギャップを有することが望ましい場合がある。さらに、本明細書で論じるように、本開示による機械的にタイル貼りされたイメージャパネルは、（接合部およびシームに沿う非透湿性エポキシの使用などによって）湿気および環境に対して密閉され、それにより、ＣｓＩなどの任意の材料であって、その物理的特性が、こうした条件にさらされると劣化しうる、任意の材料の有効寿命を改善しうる。

考えられるチップ間の電気的相互接続に関して、任意の２つのイメージャチップ上で２つのアドレス指定ラインを物理的に接続することであって、それにより、２つのイメージャチップが共に電気接続され、したがって、読出しプロセス中に単一エンティティとして扱われうる、接続することが望ましい場合がある。この電気接続技術は、「電気的タイル貼り（ｅｌｅｃｔｒｉｃａｌ−ｔｉｌｉｎｇ）」と呼ばれうる。たとえば、２×２タイル貼り式チップは、４つのチップのそれぞれに取付けられた「オンチップ（ｏｎ−ｃｈｉｐ）」または「オフチップ（ｏｆｆ−ｃｈｉｐ）」読出しエレクトロニクスの４つのセット（すなわち、各チップについての読出しエレクトロニクスのそれぞれのセット）が存在する場合、電気的タイル貼りを必要としない。「オンチップ読出し」エレクトロニクスのコンテキストは、読出しエレクトロニクスが光イメージャチップの同じ８”または１２”シリコンウェハ上に作られる事例を指し、一方、「オフチップ読出し」エレクトロニクスのコンテキストは、読出しエレクトロニクスが光イメージャチップの８”または１２”シリコンウェハと異なる８”または１２”シリコンウェハ上に作られる事例を指す。しかし、本明細書で論じる電気的タイル貼りは、必要とされる読出しエレクトロニクスを半分だけ削除し、ほとんどの場合に、検出器のコストおよび／または複雑さの有意の正味の節約をもたらすことになる。

上記を念頭に置いて、図３は、一実装態様によるタイル貼り式イメージャチップアセンブリを生産するためのプロセスフローを示す。この実装態様によれば、タイル貼りされるイメージャチップは、タイル貼り式配置構成で下向きで（すなわち、アクティブなまたは光感応性の表面が下を向いて）配列される（ブロック５０）。エポキシは、画像チップのエッジおよびシームに沿って塗布される（ブロック５２）。吸湿性シンチレータ材料（たとえばＣｓＩ）が使用されることになる場合などのある実施形態では、エポキシは非透湿性である場合がある。使用されるシンチレータ材料が非吸湿性である（たとえばＧＯＳ）場合などの他の実施形態では、使用されるエポキシは非透湿性でない場合がある。基板は、エポキシの上部でイメージャチップの背部（ｂａｃｋ）に貼付される（ブロック５４）。基板、エポキシ、およびイメージャチップを備えるアセンブリ５８は、その後、本明細書で論じるように、さらなる処理のために上向きで（すなわち、アクティブなまたは光感応性の表面が上を向いて）裏返されうる（ブロック５６）。

図４〜７を参照すると、この「下向き（ｆａｃｅ−ｄｏｗｎ）」組立てプロセスのステップがグラフィカルに示される。図４を参照すると、各イメージャチップ６０の後表面６２は、イメージャチップ６０間にギャップがほとんどまたは全く残っていない２×２タイル貼り式配置構成で上向きで配列される。一実施形態では、各イメージャチップ６０は、光検出表面（すなわち、前のまたはアクティブな表面８２）および非光検出表面（すなわち、後のまたは非アクティブな表面６２）を有するアモルファスシリコン（Ａ−Ｓｉ）チップである。本「下向き」タイル貼り手法によれば、イメージャチップ６０の光検知表面（すなわち、前表面）は、支持表面上でフラットであり、光学的にフラットな光検知表面を有する大きなタイル貼り式パネルの生産を可能にする。こうした光学的にフラットな光検知表面は、本実施形態によれば、検出器パネルの光検知表面に対するＣｓＩまたはＧＯＳなどのＸ線シンチレータ材料のシームレスな適用を可能にしうる。

認識されるように、タイル貼りされるイメージャチップ６０は、もしあれば、どんなエッジが読出しエレクトロニクスを備えるかに基づいて異なる場合がある。特に、各イメージャチップ６０のそれぞれは、読出しエレクトロニクスの配置に関連する非対称性のせいで互いに交換可能（すなわち、同一）でない場合がある。すなわち、イメージャチップ６０の種々のエッジ上での読出しエレクトロニクスの存在および／または場所は、互いに別個である（すなわち、互いに交換可能でない）イメージャチップ６０のあるイメージャチップに変換されることができ、一方、他のイメージャチップ６０は、互いに全体的に同一であるが、回転されうる。

図５を参照すると、エポキシは、タイル貼り式イメージャチップアセンブリの周辺に沿って印刷されるかまたはその他の方法で塗布される（周辺エポキシ７０）。ある実装態様では、空間が、周辺上の角または他の場所に残されて、基板がエポキシに付着されると空気が逃げることを可能にしうる。示す実施形態では、エポキシはまた、タイル貼り式イメージャチップ６０間の内側シームに沿って塗布される（シームエポキシ７２）。吸湿性シンチレータ材料が使用される場合などの一実施形態では、エポキシ（たとえば、シームエポキシ７２）は、シンチレータ材料用の密閉環境を形成するのに適した非透湿性エポキシでありうる。使用されるシンチレータ材料が非吸湿性である場合などの他の実施形態では、エポキシは非透湿性である必要はない。

周辺エポキシ７０は、以下で論じるように、タイル貼り式イメージャチップ６０に対する基板（たとえば支持板）の取付けを可能にする。さらに、周辺エポキシ７０はまた、読出し電子モジュールに対するボンディング（異方性導電フィルム（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ）（ＡＣＦ）ボンディングなど）中にイメージャチップ６０のエッジを支持する機能を果たしうる。シームエポキシ７２はまた、基板に対するタイル貼り式イメージャチップ６０の取付けを容易にし、非透湿性エポキシが使用される場合、タイル貼り式イメージャチップ６０間の湿気シールを形成して、タイル貼り式イメージャチップパネルの裏側から湿気が漏れることを防止しうる。

図６を参照すると、一実施形態では、基板７８は、周辺エポキシ７０およびシームエポキシ７２に貼付され、それにより、イメージャチップ６０を基板７８に固定する。一実装態様では、基板７８は、ガラス、セラミック、プラスチック、または金属板でありうるが、他の適した材料から同様に形成されうる。エポキシが（熱またはＵＶ光の印加などによって）硬化すると、チップおよび基板アセンブリは、裏返され、図７に示すように、前表面８２を露出する。図７の示す例では、それぞれのイメージャチップ６０は、スキャンフィンガ８４（スキャンラインとの電気相互接続用）およびデータフィンガ８６（データラインとの電気相互接続用）の形態でそれぞれの読出しエレクトロニクスを含む。認識されるように、それぞれのスキャンラインおよびデータラインは、検出器パネルアセンブリ１２の読出しの制御と組み合わせて使用されうる。

先の議論は、チップおよび基板アセンブリを生産するための「下向き」手法に関するが、図８は、チップおよび基板アセンブリを生産するための「上向き」手法を述べるプロセスフロー図を示す。この実装態様によれば、タイル貼りされるイメージャチップは、タイル貼り式配置構成で上向きで（すなわち、アクティブなまたは光感応性の表面が上を向いて）配列される（ブロック１００）。（非透湿性またはその他の）エポキシは、画像チップのエッジおよびシームに対応する場所において基板に塗布される（ブロック１０２）。タイル貼り式イメージャチップは、裏返され、対応するイメージャチップのエッジおよびシームの場所にエポキシを有する基板に塗布される（ブロック１０４）。基板、エポキシ、およびイメージャチップを備えるアセンブリ５８は、それにより、形成され、本明細書で論じるように、いつでもさらなる処理のために準備できている。

図９〜１１を参照すると、この「上向き（ｆａｃｅ−ｕｐ）」組立てプロセスのステップがグラフィカルに示される。図９を参照すると、示す例では、イメージャチップ６０は、イメージャチップ６０間にギャップがほとんどまたは全く残っていない２×２タイル貼り式構造で上向きで配列される。本「上向き」タイル貼り手法によれば、イメージャチップ６０の光検知表面（すなわち、前表面）および読出しエレクトロニクスは、見ることができ、したがって、互いに精密に整列されうる。先に述べたように、タイル貼りされるイメージャチップ６０は、もしあれば、どんなエッジが読出しエレクトロニクスを備えるかに基づいて異なる場合がある。特に、各イメージャチップ６０のそれぞれは、読出しエレクトロニクス（スキャンフィンガ８４およびデータフィンガ８６）の配置に関連する非対称性のせいで互いに交換可能（すなわち、同一）でない場合がある。

図１０を参照すると、エポキシは、タイル貼り式イメージャチップ６０に関連する周辺およびシームに対応する場所において基板７８に印刷されるかまたはその他の方法で塗布される。示す例では、エポキシは、タイル貼り式イメージャチップ６０に対応する周辺に沿って塗布され（周辺エポキシ７０）、タイル貼り式イメージャチップ６０間の内側シームに対応する場所に塗布される（シームエポキシ７２）。一実施形態では、エポキシ（シームエポキシ７２など）は、非透湿性であり、タイル貼り式イメージャチップ６０間に非透湿性シールを形成する。他の実施形態では、エポキシは非透湿性である必要はない。ある実装態様では、空間が、周辺上の角または他の場所に残されて、タイル貼り式イメージャチップがエポキシに付着されると空気が逃げることを可能にしうる。

図１１を参照すると、一実施形態では、タイル貼り式イメージャチップ６０は、周辺エポキシ７０およびシームエポキシ７２がその上に存在する基板７８に塗布され、それにより、イメージャチップ６０を基板７８に固定する。たとえば、一実装態様では、真空チャックが使用されて、２×２タイル貼り式イメージャチップ６０を同時にピックアップし、基板７８上のエポキシの上部にタイル貼り式イメージャチップを置きうる。ある実装態様では、平坦な表面または重りが、エポキシ７０、７２上にタイル貼り式イメージャチップ６０が置かれた後に使用されて、タイル貼り式アセンブリ用の光学的にフラットな表面を取得しうる。エポキシが（熱またはＵＶ光の印加などによって）硬化すると、チップおよび基板アセンブリは、本明細書で論じるように、後続の処理ステップで使用されうる。

図１２を参照すると、図７および図１１のビューラインから見られる断面図が提供される。この断面図は、本明細書で論じる下向きチップおよび基板組立てプロセスと上向きチップおよび基板組立てプロセスの両方を示す。図１２を見てわかるように、基板７８は、断面図を見てわかるように、タイル貼り式イメージャチップ６０の周辺における周辺エポキシ７０のラインを介して、また、タイル貼り式イメージャチップ６０の内部シームに沿うシームエポキシ７２のラインによって、タイル貼り式イメージャチップ６０に取付けられる。示す例では、それぞれのイメージャチップ６０は、イメージャチップ６０用の製造プロセス内の変動性および公差などのせいで、異なる厚さであるように示される。示すように、エポキシ７０、７２は、イメージャチップ６０の厚さのこれらの変動を考慮するかまたはそれに対処して、タイル貼り式イメージャチップ６０のアセンブリの光学的にフラットな表面を提供しうる。

一実施形態では、それぞれのタイル貼り式イメージャチップ６０間の溝９０は、約２０μｍ幅である。すなわち、タイル貼り式イメージャチップ６０は、そのそれぞれの内部エッジにおいて約２０μｍだけ分離される。典型的なピクセル幅は約５０μｍと約２００μｍとの間である。さらに、一実施形態では、イメージャチップ６０の前表面８２に対するシームエポキシ７０の高さは、前表面８２の下に約２０μｍと約５０μｍとの間でありうる。すなわち、溝９０は、こうした実施形態では、約２０μｍと約５０μｍとの間の深さでありうる。示す例では、溝９０にわたってそれぞれのイメージャチップ６０間の電気的相互接続が存在しない。

図１３を参照すると、チップおよび基板アセンブリ５８の後続の処理を述べるプロセスフロー図が示される。示すプロセスフローの例では、タイル貼り式イメージャチップアセンブリの前表面８２によって形成される内部シームに沿ってエポキシを塗布する（ブロック１２２）オプションのステップが実施される。エポキシは、タイル貼り式イメージャチップアセンブリの前表面の周辺に沿ってまたはその周りに塗布される（ブロック１２４）。シンチレータ材料（たとえば、ＣｓＩ）は、タイル貼り式イメージャチップ６０の前表面に適用され（ブロック１２６）、面板は、シンチレータ材料を覆って貼付されて（ブロック１２８）、チップおよび基板アセンブリ５８の前表面に塗布されたエポキシに付着する。

図１４を参照すると、チップおよび基板アセンブリ５８は、データモジュール１４０およびスキャンモジュール１４４と共に示され、データモジュール１４０およびスキャンモジュール１４４は、データフィンガ８６およびスキャンフィンガ８４にそれぞれ電気接続される。示す例では、１つのスキャンモジュール１４４および１つのデータモジュール１４０が各イメージャチップ６０に取付けられる。以下でさらに詳細に論じるように、イメージャチップ６０が電気的に接続またはブリッジされる実施形態では、データモジュール１４０およびスキャンモジュール１４４の数は減少される場合がある。

図１５および図１６を参照すると、一実装態様では、タイル貼り式イメージャチップ６０間の内部シームの溝９０は、熱またはＵＶ硬化エポキシあるいは他の有機フィルムストライプまたはポリマーなどの適したポリマーで充填されうる。こうした充填プロセスは、シンチレータを堆積する前に、タイル貼り式イメージャチップアセンブリについて実質的に平滑な表面を提供し、タイル貼り用シームの近くでの画像アーチファクトを防止または減少させうる。１つのこうした実施形態では、ポリマー１５０は、トレンチ９０の上に延在しないことになる（すなわち、ポリマー１５０の上部表面はイメージャチップ６０の前表面８２に一致することになる）、または、イメージャチップ６０の前表面８２を超えて１０μｍ未満だけ突出することになる。他の実施形態では、ポリマー１５０は、タイル貼り式イメージャチップ６０の内部シームに適用されない。

図１７および図１８を参照すると、一実装態様では、閉じたエポキシリング１６０は、タイル貼り式イメージャチップ６０の周辺の周りに印刷されるかまたはその他の方法で塗布される。吸湿性シンチレータ材料１６２（たとえば、ＣｓＩ）が適用されることになる実施形態では、エポキシは非透湿性エポキシでありうる。逆に、非吸湿性シンチレータ材料１６２（たとえば、ＧＯＳ）が適用されることになる実施形態では、エポキシは非透湿性である必要はない。一実施形態では、エポキシリング１６０は、約２ｍｍ〜３ｍｍ幅でかつ約４ミル〜２０ミル（約０．０１ｍｍ〜約０．５ｍｍ）厚であるエポキシのラインによって形成される。

さらに、シンチレータ材料１６２（たとえば、ＣｓＩ）の層は、イメージャチップ６０の前表面８２上に堆積される。一実施形態では、シンチレータ材料１６２の層は、約３００μｍと約１，０００μｍとの間の厚さである。

一実施形態では、エポキシリング１６０は、タイル貼り式イメージャチップ６０によって画定される平坦な前表面に沿ってシンチレータ材料１６２を囲み、湿気などからシンチレータ材料１６２を保護するガスケットの役をする。ある実装態様では、エポキシリング１６０は、約５ｍｍ幅のギャップなどのギャップによってシンチレータ材料から分離される。図１８に示す断面図に示すように、イメージャチップ６０間に形成される接合部、すなわち、溝９０において、エポキシ材料が共に非透湿性である実施形態では、エポキシリング１６０からのエポキシは、下にあるシームエポキシ７２と接合し、シームエポキシ７２との密閉を形成する。

図１９を参照すると、面板１６６は、エポキシリング１６０に固着（ａｆｆｉｘ）され、それにより、シンチレータ材料１６２を覆う。エポキシ材料が共に非透湿性である実施形態では、面板１６６は、イメージャチップ６０および種々のエポキシ塗布物と共に、シンチレータ材料１６２用の密閉空間を形成する。一実施形態では、面板は、アルミニウムをクラッドするかまたは被覆したグラファイトの板など、アルミニウムおよびグラファイトから形成されるＸ線減衰が低いカバー板である。

先行する議論は、電気接続されず、したがって、別々に読出され制御されるイメージャチップ６０に的を絞ったが、他の実装態様では、イメージャチップは、機械的にタイル貼りされることに加えて、電気接続（すなわち、電気的にタイル貼り）されうる。たとえば、図２０を参照すると、２つの機械的にタイル貼りされたイメージャチップ６０間の接合部の断面が示される。この実施形態によれば、各イメージャチップ６０上の接触パッド１７４（たとえば、アルミニウムパッド）は、導電性材料１７２またはライン（たとえば、アルミニウムまたは銅）を直接書込むかまたはその他の方法で堆積させることなどによって電気接続されて、それぞれのイメージャチップ６０間の電気接続を形成する。示す例では、導電性材料１７２は、誘電体でありかつギャップ９０を充填するために使用されるポリマーまたはエポキシ材料１５０を覆って適用される。一実施形態では、導電性材料１７２は、それぞれのイメージャチップ６０上のパッド１７４間に金属スティッチまたは短絡用バーを直接書込むことによって適用される。示す例では、誘電体層１７０は、導電性材料１７２を覆って適用されて、パッシベーションを提供する。こうして、２つの異なるイメージャチップ６０のスキャンラインおよび／またはデータラインが連続的にされうる。

さらなる例としてまた図２１を参照すると、スキャンラインが、導電性ブリッジ１８０で象徴するように、それぞれのイメージャチップ６０間で電気接続またはタイル貼りされるタイル貼り式イメージャチップ６０の図が提供される。この例では、それぞれのイメージャチップ６０のデータラインは、非導電性ギャップまたは材料１８２で示すように、電気接続されない。それぞれのイメージャチップ６０のスキャンライン間の電気的ブリッジのせいで、ブリッジされるイメージャチップ６０の各対は、単一スキャンモジュール１４４によって処理または読出されうる。すなわち、１つのスキャンモジュール１４４だけが、イメージャチップ６０の各行について必要とされる。逆に、イメージャチップ６０のデータラインが電気的にブリッジされないため、それぞれのデータモジュール１４０は、それぞれの各イメージャチップ６０を読出すために必要とされる。すなわち、イメージャチップ６０の各列は、列内の各イメージャチップ６０について１つを読出すために２つのデータモジュール１４０を必要とする。こうした実施形態では、検出器パネルのピクセルは、パネルのエッジ（ここでは、パネルの右エッジ）まで全体に延在しうる。その理由は、読出しエレクトロニクスがそのエッジにおいて必要とされないためである。

図２２を参照すると、さらなる例では、隣接するイメージャチップ６０のデータラインおよびスキャンラインは、それぞれの導電性ブリッジ１８０で示すように電気的にブリッジされるかまたはその他の方法で接続される。それぞれのイメージャチップ６０のスキャンライン間の電気的ブリッジのせいで、ブリッジされるイメージャチップ６０の各対は、単一スキャンモジュール１４４によって処理または読出されうる。すなわち、１つのスキャンモジュール１４４だけが、イメージャチップ６０の各行について必要とされる。同様に、それぞれのイメージャチップ６０のデータライン間の電気的ブリッジのせいで、ブリッジされるイメージャチップ６０の各対は、単一データモジュール１４０によって処理または読出されうる。すなわち、１つのデータモジュールだけが、イメージャチップ６０の各列について必要とされる。こうした実施形態では、検出器パネルのピクセルは、パネルの２つのエッジ（ここでは、パネルの右エッジおよび下部エッジ）まで全体に延在しうる。その理由は、読出しエレクトロニクスがこれらのエッジにおいて必要とされないためである。「オフチップ」読出しエレクトロニクス（すなわち、「オフチップ」スキャンモジュール１４４およびデータモジュール１４０）が、例示を簡潔にするために図１４、図１６、図２１、および図２２に示されることに留意されたい。しかし、他の実施形態では、読出しエレクトロニクス（すなわち、スキャンおよびデータの回路またはモジュール）は、「オンチップで」、すなわち、イメージャチップの同じシリコン上に作製されうる。

技術的効果は、複数のタイル貼り式イメージャチップであって、１ピクセル幅以下であるイメージャチップ間のギャップを有する、複数のタイル貼り式イメージャチップの生産を含む。さらに、さらなる技術的効果は、シンチレータ材料が密閉される複数のタイル貼り式イメージャチップを備える検出器パネルの生産である。さらに、技術的効果は、別個のイメージャチップのデータラインおよび／またはスキャンラインが電気的に隣接する複数のタイル貼り式イメージャチップを備える検出器パネルの生産である。

この書面による説明は、最良モードを含む本発明を開示するために、また同様に、任意のデバイスまたはシステムを作り使用すること、および、組込まれる任意の方法を実施することを含む、開示される主題を当業者が実施することを可能にするために例を使用する。特許可能な範囲は、特許請求の範囲によって規定され、当業者が思い付く他の例を含むことができる。こうした他の例は、特許請求の範囲の逐語的言語と異ならない構造的要素を有する場合、または、特許請求の範囲の逐語的言語と非実質的相違を有する等価な構造的要素を含む場合、特許請求の範囲内にあることを意図される。

１０ 一般化された撮像システム
１２ 検出器アセンブリ
１４ 信号
１６ データ取得システム
２０ コントローラ
３０ Ｘ線撮像システム
３２ Ｘ線源
３４ 制御リンク
３６ Ｘ線
３８ 患者
４０ Ｘ線
５８ チップおよび基板アセンブリ
６０ タイル貼り付け式イメージャチップ
６２ 裏表面
７０ 周辺エポキシ
７２ シームエポキシ
７８ 基板
８２ 前のまたはアクティブな表面
８４ スキャンフィンガ
８６ データフィンガ
９０ 溝
１４０ データモジュール
１４４ スキャンモジュール
１５０ ポリマー
１６０ 閉じたエポキシリング
１６２ シンチレータ材料
１６６ 面板
１７０ 誘電体層
１７２ 導電性材料
１７４ 接触パッド
１８０ 導電性ブリッジ
１８２ 非導電性ギャップまたは材料

Claims (22)

1. タイル貼り式検出器パネルを製造するための方法であって、
   イメージャチップをタイル貼り式配置構成で下向きで位置決めすること、
   前記タイル貼り式配置構成のイメージャチップの内部シームに沿って前記イメージャチップの後表面上にエポキシを塗布すること、
   前記イメージャチップの前記後表面上で前記エポキシに基板を貼付すること、
   前記イメージャチップの前表面上にエポキシのリングを塗布すること、
   前記イメージャチップの前記前表面上にシンチレータ材料を堆積させること、および、
   前記シンチレータ材料を収容する密閉環境を形成するために、前記エポキシのリングに面板を貼付することを含む方法。
2. 少なくとも前記内部シームに塗布されかつ前記リングを形成する前記エポキシは非透湿性エポキシである請求項１記載の方法。
3. 前記シンチレータ材料を堆積させる前に前記イメージャチップ間の溝を充填するために、前記イメージャチップの前記前表面上にポリマー組成物を塗布することを含む請求項１記載の方法。
4. 隣接するイメージャチップの１つまたは複数のスキャンラインを電気接続することであって、それにより、前記電気接続されたスキャンラインが単一スキャンモジュールによって読出されうる、電気接続することを含む請求項１記載の方法。
5. 隣接するイメージャチップの１つまたは複数のデータラインを電気接続することであって、それにより、前記電気接続されたデータラインが単一データモジュールによって読出されうる、電気接続することを含む請求項１記載の方法。
6. 前記基板は、ガラス、金属、プラスチック、またはセラミック支持板を備える請求項１記載の方法。
7. 前記面板はグラファイトおよびアルミニウムを含む請求項１記載の方法。
8. 前記タイル貼り式イメージャチップ間のギャップはピクセル幅未満である請求項１記載の方法。
9. タイル貼り式検出器パネルを製造するための方法であって、
   イメージャチップをタイル貼り式配置構成で下向きで位置決めすること、
   前記タイル貼り式配置構成のイメージャチップに関連する内部シームに対応する場所において基板上にエポキシを塗布すること、
   前記基板上の前記エポキシに前記タイル貼り式配置構成のイメージャチップを貼付することであって、それにより、前記タイル貼り式配置構成のイメージャチップの内部シームが前記エポキシ上に位置決めされる、貼付すること、
   前記イメージャチップの前表面上にエポキシのリングを塗布すること、
   前記イメージャチップの前記前表面上にシンチレータ材料を堆積させること、および、
   前記シンチレータ材料を収容するシール済み環境を形成するために、前記エポキシのリングに面板を貼付することを含む方法。
10. 少なくとも前記内部シームに対応しかつ前記リングを形成する前記エポキシは非透湿性エポキシである請求項９記載の方法。
11. 前記イメージャチップの前記前表面上にポリマー組成物を塗布することであって、それにより、前記シンチレータ材料を堆積させる前に前記イメージャチップ間の溝を充填する、塗布することを含む請求項９記載の方法。
12. 隣接するイメージャチップの１つまたは複数のスキャンラインを電気接続することであって、それにより、前記電気接続されたスキャンラインが単一スキャンモジュールによって読出されうる、電気接続することを含む請求項９記載の方法。
13. 隣接するイメージャチップの１つまたは複数のデータラインを電気接続することであって、それにより、前記電気接続されたデータラインが単一データモジュールによって読出されうる、電気接続することを含む請求項９記載の方法。
14. 前記タイル貼り式イメージャチップ間のギャップはピクセル幅未満である請求項９記載の方法。
15. 前記タイル貼り式配置構成のイメージャチップは、前記タイル貼り式配置構成をピックアップする真空チャックを使用して前記基板上で前記エポキシに貼付される請求項９記載の方法。
16. 検出器パネルであって、
    イメージャチップであって、前表面および後表面を備える、イメージャチップのタイル貼り式配置構成と、
    エポキシであって、
    前記イメージャチップ間の前記シームにおいて前記タイル貼り式配置構成のイメージャチップの前記後表面に塗布され、
    前記タイル貼り式配置構成のイメージャチップの周辺に少なくとも部分的に沿って前記イメージャチップの前記後表面に塗布され、
    前記タイル貼り式配置構成のイメージャチップの前記周辺の周りにリングで前記イメージャチップの前記前表面に塗布される
    エポキシと、
    前記イメージャチップの前記後表面に塗布された前記エポキシによって前記タイル貼り式配置構成のイメージャチップに取付けられた基板と、
    前記イメージャチップの前記前表面に塗布されたエポキシの前記リングによって前記タイル貼り式配置構成のイメージャチップに取付けられた面板であって、面板、エポキシの前記リング、前記シームに塗布された前記エポキシ、および前記イメージャチップは、密閉環境を形成する、面板と、
    前記密閉環境内で前記イメージャチップの前記前表面に堆積されたシンチレータ材料とを備える検出器パネル。
17. 前記タイル貼り式配置構成のイメージャチップは１ピクセル幅未満であるギャップによって分離される請求項１６記載の検出器パネル。
18. 前記タイル貼り式イメージャチップ間のギャップを充填するために、前記タイル貼り式配置構成のイメージャチップの前記前表面に塗布されたポリマー組成物を含む請求項１６記載の検出器パネル。
19. 隣接するイメージャチップの１つまたは複数のスキャンライン間に形成される電気接続であって、それにより、前記電気接続されたスキャンラインが単一スキャンモジュールによって読出されうる、電気接続を含む請求項１６記載の検出器パネル。
20. 隣接するイメージャチップの１つまたは複数のデータライン間に形成される電気接続であって、それにより、前記電気接続されたデータラインが単一データモジュールによって読出されうる、電気接続を含む請求項１６記載の検出器パネル。
21. 前記タイル貼り式イメージャチップは約２０μｍ以下だけ分離される請求項１６記載の検出器パネル。
22. 前記エポキシは、前記タイル貼り式配置構成のイメージャチップの周辺に少なくとも部分的に沿って前記イメージャチップの前記後表面上に同様に塗布される請求項１６記載の検出器パネル。